JPWO2017208698A1 - 半導体装置 - Google Patents
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Abstract
半導体装置(1)は、制御回路(1a、1b)およびメモリ(1c)を備える。また、半導体装置(1)には外部素子(2)が接続される。制御回路(1a)は、モニタ部(1a−1)とレギュレータ(1a−2)を含む。モニタ部(1a−1)は、電源電圧に複数の異なる電圧レベルを持つパルス信号が重畳された電圧信号を受信し、電圧信号のレベルをモニタしてモニタ結果を出力する。レギュレータ(1a−2)は、内部電圧を生成する。メモリ(1c)は、内部電圧が供給され、電気特性値の調整を行うためのトリミングに使用する。制御回路(1b)は、内部電圧が供給され、モニタ結果にもとづいて、パルス信号からクロックとデータとを再生し、クロックとデータとを用いてメモリ(1c)に対してトリミングを行う。
Description
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
メイントランジスタTr1のコレクタは、ハイサイド電源HVと、センストランジスタTr2のコレクタと接続し、センストランジスタTr2のエミッタから出力される電流検出信号OCがゲートドライバ装置10−1に入力される。
図3はトリミング用の外部端子が設けられたゲートドライバ装置の構成例を示す図である。ゲートドライバ装置10aは、EPROM11および制御回路12aを備える。
ゲートドライバ装置10aには、図2に示した上位制御部30を模擬することができ、また、トリミングを行って設定データの調整を行うためのテスタ(試験機器)200が接続される。なお、IGBT素子20の図示は省略している。
図4は本発明のゲートドライバ装置の構成例を示す図である。本発明のゲートドライバ装置10は、EPROM11、制御回路12、13およびスイッチSW1(第1のスイッチ)およびスイッチSW2(第2のスイッチ)を備え、トリミングのための専用の外部端子を不要とする構成をとっている。なお、IGBT素子20の図示は省略している。
スイッチSW1は、UVLO部12−2から出力された信号UVのレベルにもとづき、スイッチングを行って、信号OW/EVのレベルを切り替えて制御回路13へ出力する。
一方、ゲートドライバ装置10の外部には、スイッチSW4(第4のスイッチ)が設けられている。スイッチSW4の一端は、図1に示した電圧信号に該当する信号VCC/OW/EVが印加されるラインL1に接続し、スイッチSW4の他端は、コンデンサC1の一端に接続し、コンデンサC1の他端は、GNDに接続している。スイッチSW4は、テスタ200からの信号C1CTL(外部指示)にもとづきスイッチングする(詳細は後述する)。
PMOSトランジスタP1のソースには、電源電圧VCCが入力され、PMOSトランジスタP1のドレインは、ダイオードD2のアノードに接続する。ダイオードD2のカソードは、NMOSトランジスタN1のドレイン、NMOSトランジスタN2のドレインおよび端子OUT/CGに接続する。NMOSトランジスタN2のソースは、EPROM11の端子CGに接続する。
すなわち、端子OUT/CGの電圧が電源電圧VCCよりも高いと、PMOSトランジスタP1の寄生ダイオードを介して、端子OUT/CGにかかる電圧と、電源電圧VCCとが短絡してしまうので、ダイオードD2を設けて短絡防止を図っている。
抵抗R1の一端には、信号OW/EVが入力され、抵抗R1の他端は、コンパレータcomp1の正側入力端子(+)と、抵抗R2の一端と接続される。抵抗R2の他端は、コンパレータcomp2の正側入力端子(+)と、抵抗R3の一端と接続し、抵抗R3の他端はGNDに接続する。
No.3の場合、名称が「参照」であり、テスタ200から“010”のコマンドが送信されると、モード設定回路130は、EPROM11の内容を補助メモリであるシフトレジスタ(S.R.)にセットする。シフトレジスタ(S.R.)は、モード設定回路130内に含まれる。
〔S21〕電源投入後、モード設定回路130のリセット動作により、モード設定回路130は、初期化状態(Init)に遷移する。初期化状態(Init)は、データ入力待ち状態である。
〔S22b〕モード設定回路130は、モードを設定すると、実行状態へ遷移する。
〔S24〕モード設定が、テーブルT1のNo.1、No.3、No.4、No.5のいずれかである場合、モード設定回路130は、シフト状態へ遷移する。
さらに、No.5(書き込み)の場合、EPROM11へ48ビットシフトレジスタの値の書き込みを行う。
次にEPROM11の構造について説明する。図13はEPROMの断面構造を示す図である。EPROM11では、1ビットのデータが格納される場所は、図13に示す1個の電界効果トランジスタに相当する。
図18はEPROMに設定したデータで通常動作させて調整する場合の波形を示す図である。過電流検出や過熱検出する際の閾値を設定した後に、通常動作のモードにして所望の動作であるか否かを確認して調整するときの波形を示している。
1a 制御回路(第1の制御回路)
1a−1 モニタ部
1a−2 レギュレータ
1b 制御回路(第2の制御回路)
1c メモリ
2 外部素子
10、10a ゲートドライバ装置
11 EPROM
12、12a、13 制御回路
12−1、12a−1 レギュレータ
12−2、12a−2 UVLO(Under Voltage Lock Out)部
12−3、12a−3 検出レベル設定部
20 IGBT素子
30 上位制御部
100 IPM
130 モード設定回路
200 テスタ
comp1、comp2 コンパレータ
Claims (7)
- 電源電圧に複数の異なる電圧レベルを持つパルス信号が重畳された電圧信号を受信し、前記電圧信号のレベルをモニタしてモニタ結果を出力するモニタ部と、内部電圧を生成するレギュレータとを含む第1の制御回路と、
前記内部電圧が供給され、電気特性値の調整を行うためのトリミングに使用するメモリと、
前記内部電圧が供給され、前記モニタ結果にもとづいて、前記パルス信号からクロックとデータとを再生し、前記クロックと前記データとを用いて前記トリミングを行う第2の制御回路と、
を有することを特徴とする半導体装置。 - 前記第1の制御回路は外部素子の駆動制御を行い、
前記モニタ部は、閾値を有し、前記電圧信号のレベルが閾値を超える場合を前記外部素子の駆動制御領域とし、前記電圧信号のレベルが前記レギュレータの起動電圧から前記閾値の範囲内にある場合を前記トリミングの制御領域と判断することを特徴とする請求項1記載の半導体装置。 - 前記モニタ結果を受信し、前記モニタ結果の値に応じてスイッチ信号を出力する第1のスイッチをさらに備え、
前記モニタ部は、前記電圧信号のレベルが前記閾値を超える場合は第1のモニタ結果を出力し、前記電圧信号のレベルが前記レギュレータの起動電圧から前記閾値の範囲内にある場合は第2のモニタ結果を出力し、
前記第1のモニタ結果が出力される場合、前記第1のスイッチは、前記スイッチ信号として、停止信号を前記第2の制御回路に出力して前記トリミングを停止させ、前記第1の制御回路は、前記外部素子の駆動制御を行い、
前記第2のモニタ結果が出力される場合、前記第1のスイッチは、前記スイッチ信号として、前記レギュレータの起動電圧から前記閾値の範囲内で変化している前記パルス信号を前記第2の制御回路に印加して前記トリミングを実行させ、前記第1の制御回路は、前記外部素子の駆動制御を停止する、
ことを特徴とする請求項2記載の半導体装置。 - 前記第1の制御回路から出力された前記外部素子の状態通知であるアラームデータと、前記トリミング時に前記第2の制御回路を通じて前記メモリから読み出されたメモリデータとを受信して出力を切り替える第2のスイッチをさらに備え、
前記第2の制御回路は、前記スイッチ信号を受信して、前記スイッチ信号がグランドの場合は第1のセレクト信号を出力し、前記スイッチ信号が前記パルス信号の場合は第2のセレクト信号を出力し、
前記第2のスイッチは、前記第1のセレクト信号を受信した場合は、単一の端子から前記アラームデータを出力し、前記第2のセレクト信号を受信した場合は、同一の前記端子から前記メモリデータを出力する、
ことを特徴とする請求項3記載の半導体装置。 - 前記第2の制御回路は、前記トリミング時に前記メモリに前記データの書き込みを行うか否かの書き込み設定信号と、前記外部素子を駆動するための駆動信号とを受信して出力を切り替える第3のスイッチを含み、
前記第3のスイッチは、
前記書き込み設定信号がオフして前記データの書き込みが行われない場合は、前記駆動信号を単一の端子から前記外部素子に向けて出力し、
前記書き込み設定信号がオンして前記データの書き込みが行われる場合は、前記駆動信号の出力端をハイインピーダンスにして、同一の前記端子から入力される所定電圧を前記メモリに印加する、
ことを特徴とする請求項1記載の半導体装置。 - 前記半導体装置の外部に第4のスイッチとコンデンサが設けられ、前記電圧信号が流れるラインに前記第4のスイッチの一端が接続し、前記第4のスイッチの他端が前記コンデンサの一端に接続し、前記コンデンサの他端はグランドに接続し、
外部素子の駆動制御時には、外部指示にもとづき、前記第4のスイッチがオンして前記コンデンサの前記一端を前記ラインに接続し、
前記トリミング時には、前記外部指示にもとづき、前記第4のスイッチがオフして前記コンデンサの前記一端が前記ラインに対して未接続になる、
ことを特徴とする請求項1記載の半導体装置。 - 前記モニタ部は、第1の閾値と第2の閾値とを有し、前記電圧信号のレベルが前記第1の閾値を超える場合を外部素子の駆動制御領域とし、前記電圧信号のレベルが前記レギュレータの起動電圧から前記第2の閾値の範囲内にある場合を前記トリミングの制御領域とし、前記電圧信号のレベルが前記第1の閾値と前記第2の閾値との間に所定時間ある場合は電圧異常状態と認識する、
ことを特徴とする請求項1記載の半導体装置。
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