WO2016203529A1 - データ通信システム、データ通信装置およびセンサ装置 - Google Patents

データ通信システム、データ通信装置およびセンサ装置 Download PDF

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transistor
communication line
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PCT/JP2015/067201
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赤羽　正志
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富士電機株式会社
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Definitions

  • This technology relates to a data communication system, a data communication device, and a sensor device.
  • One-wire bidirectional data communication has a form in which a command is transmitted from the master side to the slave side through one communication line, and a command response is returned from the slave side to the master side.
  • a command is transmitted from a test device corresponding to the master side, and a response returned from the slave side is received by the master side to check the product quality. It is used for quality testing at the time of product shipment.
  • Examples of conventional one-line two-way communication technology include a technology for performing communication by performing A / D and D / A conversion (Patent Document 1), and a technology for performing communication by determining a logic level based on time measurement. It has been proposed (Patent Document 2). Further, the first device transmits the clock to the second device by repeating the first level and the intermediate level, and the second device indicates whether or not the second device outputs the second level during the intermediate level period of the clock. Has been proposed (Patent Document 3).
  • Patent Document 1 A / D and D / A converters are built in, and in Patent Document 2, a timer circuit for measuring time is added, so that the circuit scale is large. It will increase.
  • the present invention has been made in view of these points, and an object of the present invention is to provide a data communication system, a data communication apparatus, and a sensor apparatus that reduce the circuit scale and efficiently perform one-wire bidirectional data communication.
  • a data communication system includes a master-side data communication device that performs bidirectional communication with a slave side via a single communication line, and a slave-side data communication that performs bidirectional communication with a master-side data communication device via a communication line. Device.
  • the master-side data communication device includes an input clock-side transistor, first, second, and third transistors, a master-side resistor, a connection cutoff circuit, and a master-side data recovery circuit.
  • the input clock side transistor is connected between the reference potential and the communication line, and is switched by the input clock.
  • the first transistor is connected between the first potential and the communication line.
  • One end of the second transistor is connected to a second potential lower than the first potential.
  • the third transistor has one end connected to the second potential.
  • the master-side resistor is connected between the other end of the second transistor and the other end of the third transistor.
  • the connection cut-off circuit cuts off the electrical connection between the second and third transistors and the communication line according to the switching state of the first transistor.
  • the master side data reproduction circuit reproduces data transmitted from the slave side data communication device via the communication line.
  • the slave-side data communication device includes a fourth transistor, a slave-side resistor, a clock recovery circuit, and a slave-side data recovery circuit.
  • the fourth transistor is connected between the communication line and a third potential that is equal to or higher than the first potential.
  • the slave-side resistor is connected between the communication line and the reference potential.
  • the clock recovery circuit recovers the clock transmitted from the master side data communication device via the communication line.
  • the slave-side data reproduction circuit reproduces data transmitted from the master-side data communication device via the communication line.
  • a data communication device that performs bidirectional communication with the slave side via a single communication line.
  • the data communication device includes an input clock side transistor, first, second, and third transistors, a master side resistor, a connection cutoff circuit, and a master side data recovery circuit.
  • the input clock side transistor is connected between the reference potential and the communication line and is switched by the input clock.
  • the first transistor is connected between the first potential and the communication line.
  • One end of the second transistor is connected to a second potential lower than the first potential.
  • the third transistor has one end connected to the second potential.
  • the master-side resistor is connected between the other end of the second transistor and the other end of the third transistor.
  • the connection cut-off circuit cuts off the electrical connection between the second and third transistors and the communication line according to the switching state of the first transistor.
  • the master side data reproduction circuit reproduces data transmitted from the slave side via the communication line.
  • the data communication apparatus includes a transistor, a slave side resistor, a clock recovery circuit, and a slave side data recovery circuit.
  • the transistor is connected between a slave side potential equal to or higher than the master side potential supplied to the master side and the communication line.
  • the slave-side resistor is connected between the communication line and the reference potential.
  • the clock recovery circuit recovers the clock transmitted from the master side via the communication line.
  • the slave side data reproduction circuit reproduces data transmitted from the master side via the communication line.
  • a sensor device that performs two-way communication with the master side via a single communication line to detect a physical quantity.
  • the sensor device includes an interface circuit, a sensor element, an amplifier circuit, an auxiliary memory, a main memory, an adjustment circuit, and a control circuit.
  • the interface circuit includes a slave-side potential that is equal to or higher than the master-side potential supplied to the master side, a transistor connected between the communication line, one communication line and a reference potential.
  • a slave side resistor connected to the clock, a clock recovery circuit for recovering a clock transmitted from the master side via the communication line, and a slave side data recovery circuit for recovering data transmitted from the master side via the communication line And communicate with the master side via a communication line.
  • the sensor element generates an electrical signal corresponding to the detected physical quantity.
  • the amplifier circuit amplifies the electric signal.
  • the auxiliary memory temporarily stores the input trimming data.
  • the main memory stores the trimming data stored in the auxiliary memory by an electrical writing operation.
  • the adjustment circuit adjusts the output characteristics of the sensor element based on the trimming data stored in the auxiliary memory or the trimming data stored in the main memory.
  • the control circuit determines the control mode of the main memory.
  • a single output terminal that outputs the electrical signal amplified by the amplifier circuit to the outside, and a trimming clock to determine the trimming data to be written to the main memory
  • data input / output A single input / output interface terminal connected to the communication line, and a plurality of voltage application terminals required for voltage application when data is written to the main memory.
  • FIG. 1 is a diagram illustrating a configuration example of a data communication system.
  • the data communication system 1 includes a master-side data communication device 1a and a slave-side data communication device 1b.
  • terminal DIO of the master side data communication device 1a and the terminal OW of the slave side data communication device 1b are connected by a one-line communication line L1, and the master side data communication device 1a and the slave side data communication device 1b are connected. Bidirectional communication is performed via the communication line L1.
  • the master side data communication device 1a includes an NMOS (N channel MetalOxide Semiconductor) transistor MN1, PMOS (P channel MOS) transistors MP1 to MP3, a resistor R1 (master side resistor), an inverter Inv1, a connection cutoff circuit 1a-1 and a master side.
  • a data reproduction circuit 1a-2 is included.
  • the NMOS transistor MN1 corresponds to an input clock side transistor, and the PMOS transistors MP1 to MP3 correspond to first to third transistors, respectively.
  • the NMOS transistor MN1 is connected between the reference potential (GND) and the communication line L1, and is switched by the clock ck.
  • the PMOS transistor MP1 is connected between 5V (first potential) and the communication line L1.
  • One end (source) of the PMOS transistor MP2 is connected to 3.3 V (second potential lower than the first potential).
  • One end (source) of the PMOS transistor MP3 is connected to 3.3V.
  • the resistor R1 is connected between the other end (drain) of the PMOS transistor MP2 and the other end (drain) of the PMOS transistor MP3.
  • the connection cut-off circuit 1a-1 cuts off the electrical connection between the PMOS transistors MP2 and MP3 and the communication line L1 according to the switching state of the PMOS transistor MP1.
  • the master side data reproduction circuit 1a-2 reproduces data transmitted from the slave side data communication device 1b via the communication line L1.
  • the slave side data communication device 1b includes a PMOS transistor MP4, a resistor R2 (slave side resistor), a clock recovery circuit 1b-1, and a slave side data recovery circuit 1b-2.
  • the PMOS transistor MP4 corresponds to a fourth transistor.
  • the PMOS transistor MP4 is connected between 5V (third potential) and the communication line L1.
  • the third potential supplied to the slave-side data communication device 1b is equal to or higher than the first potential of the master-side data communication device 1a.
  • the third potential is equivalent to the first potential (5V). An example is shown.
  • the resistor R2 is connected between the communication line L1 and GND.
  • the clock recovery circuit 1b-1 reproduces and outputs the clock transmitted from the master data communication device 1a via the communication line L1.
  • the slave side data reproduction circuit 1b-2 reproduces and outputs the data transmitted from the master side data communication device 1a via the communication line L1.
  • the NMOS transistor MN1 turns on when the clock ck input to the inverter Inv1 is at a low potential level (L level), and sets the potential on the communication line L1 to GND.
  • the PMOS transistor MP1 When data is written from the master side to the slave side, the PMOS transistor MP1 is turned on by the first condition signal r1 that becomes L level when the data, the master side enable signal, and the clock ck become high potential level (H level).
  • the potential on the communication line L1 is set to 5V.
  • the PMOS transistor MP2 When data is written from the master side to the slave side, the PMOS transistor MP2 is turned on by the second condition signal r2 that becomes L level when the data becomes L level and the master side enable signal and the clock ck become H level.
  • the potential on the communication line L1 is set to 3.3V.
  • the PMOS transistor MP3 When reading data from the master side to the slave side, the PMOS transistor MP3 is turned on by the third condition signal r3 that becomes L level when the master side enable signal becomes L level, and the communication line L1 is set to 3 via the resistor R1. 3. Pull up to 3V.
  • the PMOS transistor MP4 is a fourth condition in which when the master side reads data transmitted from the slave side, the data and the slave side enable signal and the clock reproduced by the clock reproduction circuit 1b-1 become the L level when the clock is reproduced. Turned on by the signal r4, the potential on the communication line L1 is set to 5V.
  • FIG. 2 is a diagram illustrating a configuration example of a data communication system.
  • the data communication system 1-1 includes a master-side data communication device 10m and a slave-side data communication device 10s, and the master-side data communication device 10m and the slave-side data communication device 10s are connected by a single communication line L1. is doing.
  • the master-side data communication device 10m operates with a plurality of power supplies. In the example of FIG. 2, 5V and 3.3V are operating power supplies.
  • the slave-side data communication device 10s operates with a single power source, and in the example of FIG. 2, a single 5V is the operating power source (a voltage higher than 5V may be used).
  • the GND of the master side data communication device 10m and the slave side data communication device 10s is common.
  • the master-side data communication device 10m corresponds to, for example, a test device (tester) that tests the slave-side data communication device 10s, and the slave-side data communication device 10s is a product to be tested by the master-side data communication device 10m (for example, , IC (Integrated Circuit)).
  • tester test device
  • IC Integrated Circuit
  • both the master side data communication device 10m and the slave side data communication device 10s are communication interface circuits, and are provided with a control circuit at the upper level in order to perform such a test function (FIG. 10 to FIG. 10). (Described later in FIG. 13).
  • the master-side data communication device 10m has a terminal DO, a terminal DE, a terminal CLK, a terminal DI, and a terminal DIO.
  • Terminal DO, terminal DE, terminal CLK, and terminal DI are internal terminals
  • terminal DIO is an external terminal.
  • the terminal DO is a terminal for inputting data (such as a test command and write data) to be transmitted from the master side to the slave side
  • the terminal DE is a terminal for inputting an enable signal on the master side.
  • the terminal CLK is a terminal for inputting a clock.
  • the terminal DI is a terminal that outputs data transmitted from the slave side data communication device 10s, or a terminal that feeds back and outputs data transmitted from the master side data communication device 10m.
  • the terminal DIO is an input / output interface terminal for connecting to one end of the communication line L1 and communicating with the slave side data communication device 10s.
  • the master-side data communication device 10m includes logic elements Ic1 and Ic2, inverters Inv0 and Inv1, a resistor R1, an NMOS transistor MN1, PMOS transistors MP0 to MP3, a comparator Cmp1, and a reference voltage source Vr1 as constituent elements.
  • the comparator Cmp1 and the reference voltage source Vr1 realize the function of the master side data recovery circuit 1a-2 in FIG. 1, and the inverter Inv0 and the PMOS transistor MP0 realize the function of the connection cutoff circuit 1a-1 in FIG. (The connection cutoff circuit 1a-1 will be described later with reference to FIGS. 6 to 8).
  • the logic element Ic1 outputs an L level when the three inputs to the input terminals a4 to a6 are at an H level input condition (this output corresponds to the first condition signal r1), and other input conditions.
  • the logic element Ic2 outputs when one input to the input terminal a1 is L level and two inputs to the input terminals a2 and a3 are H level (this output corresponds to the second condition signal r2). ) Is at the L level, and the output is at the H level when the input condition is other than that, the logic operation circuit has three inputs and one output. Note that the enable signal input from the terminal DE corresponds to the third condition signal r3.
  • the terminal DO is connected to the input terminal a1 of the logic element Ic2 and the input terminal a4 of the logic element Ic1.
  • the terminal DE is connected to the input terminal a2 of the logic element Ic2, the input terminal a5 of the logic element Ic1, and the gate of the PMOS transistor MP3.
  • the terminal CLK is connected to the input terminal a3 of the logic element Ic2, the input terminal a6 of the logic element Ic1, and the input terminal of the inverter Inv1.
  • the terminal DI is connected to the output terminal of the comparator Cmp1.
  • the output terminal of the logic element Ic2 is connected to the gate of the PMOS transistor MP2, and the output terminal of the logic element Ic1 is connected to the gate of the PMOS transistor MP1 and the input terminal of the inverter Inv0.
  • the source of the PMOS transistor MP1 is connected to a 5V power source.
  • the drain of the PMOS transistor MP1 is connected to the drain of the NMOS transistor MN1, the positive input terminal of the comparator Cmp1, the drain of the PMOS transistor MP0, and the terminal DIO.
  • the gate of the NMOS transistor MN1 is connected to the output terminal of the inverter Inv1, and the source of the NMOS transistor MN1 is connected to GND.
  • the negative input terminal of the comparator Cmp1 is connected to the positive terminal of the reference voltage source Vr1, and the negative terminal of the reference voltage source Vr1 is connected to GND.
  • the source of the PMOS transistor MP3 is connected to the 3.3V power source and the source of the PMOS transistor MP2, and the drain of the PMOS transistor MP3 is connected to one end of the resistor R1.
  • the drain of the PMOS transistor MP2 is connected to the other end of the resistor R1 and the source of the PMOS transistor MP0, and the gate of the PMOS transistor MP0 is connected to the output terminal of the inverter Inv0.
  • the comparator Cmp1 when the level of the input signal to the positive input terminal of the comparator Cmp1 is 4.2 V or higher, the comparator Cmp1 outputs an H level (5 V) signal. Further, when the level of the input signal to the positive input terminal of the comparator Cmp1 is less than 4.2V, an L level (GND) signal is output.
  • the slave-side data communication device 10s has a terminal ICDH, a terminal ICDE, a terminal ICCLK, a terminal ICDI, and a terminal OW (one wire).
  • the terminal ICDH, the terminal ICDE, the terminal ICCLK, and the terminal ICDI are internal terminals, and the terminal OW is an external terminal.
  • the terminal ICDH is a terminal for inputting data (such as a response to a command) to be transmitted from the slave side to the master side
  • the terminal ICDE is a terminal for inputting an enable signal on the slave side.
  • the terminal ICCLK is a terminal for outputting a reproduction clock.
  • the terminal ICDI is a terminal from which data transmitted from the master side data communication device 10m is output, or a terminal from which data transmitted from the slave side data communication device 10s is fed back and output.
  • the terminal OW is an input / output interface terminal for connecting to the other end of the communication line L1 and communicating with the master side data communication device 10m.
  • the slave-side data communication device 10s includes a logic element Ic3, a buffer Ic4, a resistor R2, a PMOS transistor MP4, a comparator Cmp2, and a reference voltage source Vr2 as constituent elements.
  • comparator Cmp2 and the reference voltage source Vr2 realize the function of the slave-side data recovery circuit 1b-2 in FIG. 1
  • the buffer Ic4 realizes the function of the clock recovery circuit 1b-1 in FIG.
  • the logic element Ic3 outputs an L level when the three inputs to the input terminals b1 to b3 are at an H level input condition (this output corresponds to the fourth condition signal r4), and other input conditions.
  • the relationship between the resistance values of the resistor R1 provided in the master-side data communication device 10m and the resistor R2 provided in the slave-side data communication device 10s is R1 ⁇ R2.
  • the connection relationship of each element in the slave-side data communication device 10s will be described.
  • the terminal ICDH is connected to the input terminal b1 of the logic element Ic3, and the terminal ICDE is connected to the input terminal b2 of the logic element Ic3.
  • the terminal ICCLK is connected to the input terminal b3 of the logic element Ic3 and the output terminal of the buffer Ic4.
  • the terminal ICDI is connected to the output terminal of the comparator Cmp2.
  • the gate of the PMOS transistor MP4 is connected to the output terminal of the logic element Ic3, and the source of the PMOS transistor MP4 is connected to the 5V power source.
  • the drain of the PMOS transistor MP4 is connected to the terminal OW, one end of the resistor R2, the input end of the buffer Ic4, and the positive side input end of the comparator Cmp2.
  • the other end of the resistor R2 is connected to GND, the negative input terminal of the comparator Cmp2 is connected to the positive terminal of the reference voltage source Vr2, and the negative terminal of the reference voltage source Vr2 is connected to GND.
  • the reference voltage source Vr2 connected to the negative side input terminal of the comparator Cmp2 generates an intermediate potential ( ⁇ 4.2V) between 5V (third potential) and 3.3V (second potential). It shall be.
  • the comparator Cmp2 when the level of the input signal to the positive side input terminal of the comparator Cmp2 is 4.2 V or higher of the reference voltage, the comparator Cmp2 outputs an H level (5 V) signal. Further, when the level of the input signal to the positive input terminal of the comparator Cmp2 is less than the reference voltage of 4.2 V, an L level (GND) signal is output.
  • FIG. 3 is a diagram illustrating a waveform of a transmission signal.
  • the master-side data communication device 10m generates a serial communication signal w1 obtained by synthesizing the clock and data, and transmits it through the communication line L1.
  • the serial communication signal w1 has three levels of 5V, 3.3V, and GND.
  • the slave-side data communication device 10s When the slave-side data communication device 10s receives the serial communication signal w1 transmitted from the master-side data communication device 10m, the slave-side data communication device 10s reproduces the clock and data.
  • the H level of the clock is reproduced from the 5V level or the 3.3V level of the serial communication signal w1
  • the L level of the clock corresponds to the GND of the serial communication signal w1.
  • the H level of data is reproduced from the 5V level of the serial communication signal w1, and the L level of data corresponds to the 3.3V level or GND of the serial communication signal w1.
  • FIG. 4 is a diagram showing operation waveforms in the write mode.
  • the clock input to the terminal CLK is clock ckm
  • the data input to the terminal DO is data dm1
  • the master side enable signal input to the terminal DE is the enable signal e1.
  • the reproduced clock output from the terminal ICCLK be the clock cks
  • the reproduced data output from the terminal ICDI be the data ds1
  • the slave enable signal input to the terminal ICDE be the enable signal e2.
  • the enable signal e1 on the master side is at H level and the enable signal e2 on the slave side is at L level.
  • the NMOS transistor MN1 is turned on. Therefore, since the terminal DIO is connected to GND, the serial communication signal w1 flowing through the communication line L1 becomes GND regardless of the level of the data dm1 to be transmitted.
  • the input of the buffer Ic4 becomes GND
  • the clock cks output from the buffer Ic4 becomes L level (GND).
  • the buffer Ic4 is a CMOS (Complementary MOS) element, and the operation threshold voltage is about 2.5V. Therefore, if a voltage lower than 2.5V is input, the output level of the buffer Ic4 becomes GND.
  • CMOS Complementary MOS
  • the comparator Cmp2 since the positive input terminal of the comparator Cmp2 becomes GND and is lower than the reference voltage 4.2V of the negative input terminal, the comparator Cmp2 outputs L level data ds1.
  • the clock ckm is H level
  • the data dm1 is H level
  • the enable signal e1 is H level
  • the enable signal e2 of the slave side data communication device 10s is L It is level.
  • the input of the buffer Ic4 becomes 5V
  • the clock cks output from the buffer Ic4 becomes the H level (5V).
  • the operation threshold voltage of the buffer Ic4 is about 2.5V, if a voltage exceeding 2.5V is input, the output level of the buffer Ic4 becomes 5V of the operation power supply.
  • the comparator Cmp2 since the positive side input terminal of the comparator Cmp2 becomes 5V and is higher than the reference voltage 4.2V at the negative side input terminal, the comparator Cmp2 outputs H level data ds1. Note that the H level is output after the transmission delay time ⁇ t.
  • the clock ckm is H level
  • the data dm1 is L level
  • the enable signal e1 is H level
  • the enable signal e2 of the slave side data communication device 10s is L It is level.
  • the terminal OW becomes 3.3V
  • the input of the buffer Ic4 becomes 3.3V
  • the clock cks output from the buffer Ic4 becomes H level (5V).
  • the operation threshold voltage of the buffer Ic4 is about 2.5V, if a voltage exceeding 2.5V is input as described above, the output level of the buffer Ic4 becomes 5V of the operation power supply.
  • the comparator Cmp2 since the positive side input terminal of the comparator Cmp2 becomes 3.3V and is lower than the reference voltage 4.2V of the negative side input terminal, the comparator Cmp2 outputs L level data ds1.
  • the master-side clock is regenerated on the slave side, and the H-level data on the master-side is written to the slave side in approximately time zones t2 and t6.
  • FIG. 5 is a diagram showing operation waveforms in the read mode. As different from the waveform shown in FIG. 4, data output from the terminal DI is data dm2, and data input to the terminal ICDH is data ds2. The data dm1 input from the terminal DO is not shown because it is don't care (it can be either H level or L level).
  • the enable signal e1 on the master side is at L level and the enable signal e2 on the slave side is at H level.
  • the NMOS transistor MN1 is turned on. Therefore, since the terminal DIO is connected to GND, the serial communication signal w1 is at the GND level.
  • the input of the buffer Ic4 becomes GND and is lower than the operation threshold voltage of the buffer Ic4, so that the clock cks output from the buffer Ic4 becomes L level.
  • the comparator Cmp1 since the positive side input terminal of the comparator Cmp1 becomes GND and is lower than the reference voltage 4.2V at the negative side input terminal, the comparator Cmp1 outputs L level data dm2.
  • the clock ckm is at the H level and the enable signal e1 is at the L level.
  • the data ds2 is at the L level and the enable signal e2 is H level.
  • the input of the buffer Ic4 is 3.3V, which is higher than the operation threshold voltage of the buffer Ic4, so the clock cks is at the 5V level.
  • the positive side input terminal of the comparator Cmp1 is 3.3V, which is lower than the reference voltage 4.2V of the negative side input terminal, so the comparator Cmp1 outputs L level data dm2. .
  • the clock ckm is at the H level and the enable signal e1 is at the L level.
  • the data ds2 is at the H level and the enable signal e2 is H level.
  • the input voltage of the buffer Ic4 is higher than the operation threshold voltage of the buffer Ic4, and the clock cks becomes 5V level. Then, the switching state of the PMOS transistor MP4 on the slave side is turned on, and the terminal OW is connected to the 5V power supply on the slave side, so that the serial communication signal w1 is at the 5V level.
  • the positive side input terminal of the comparator Cmp1 is 5V, which is higher than the reference voltage 4.2V of the negative side input terminal, so the comparator Cmp1 outputs H level data dm2.
  • the master side clock is reproduced on the slave side, and the H level of the slave side data is read on the master side in the time zones t16 and t18. I understand that.
  • the master-side data communication device 10m of the data communication system 1-1 has a circuit configuration that suppresses a leak current that may flow from the PMOS transistors MP2 and MP3.
  • FIG. 6 is a diagram showing a circuit configuration in which a leak current is generated.
  • the data communication system 100 includes a master-side data communication device 100m and a slave-side data communication device 10s.
  • the master-side data communication device 100m has a configuration that does not include the inverter Inv0 and the PMOS transistor MP0 shown in FIG. For this reason, the drain of the PMOS transistor MP2 and the other end of the resistor R1 are directly connected to the terminal DIO. Other configurations are the same as those in FIG.
  • the master-side data communication device is configured as the master-side data communication device 100m as shown in FIG. 6, there is a problem that leakage currents are generated by the PMOS transistors MP2 and MP3.
  • FIG. 7 is a diagram for explaining the cause of leakage current.
  • the cross-sectional structure of the PMOS transistors MP2 and MP3 is shown.
  • the communication line L1 is set to 5V.
  • the drain-side potential of the PMOS transistor MP2 becomes higher than 3.3V.
  • the drain side potential of the PMOS transistor MP3 also becomes higher than 3.3 V via the resistor R1.
  • a current flows in the direction of the arrow as shown in FIG. 7 through the body diodes (parasitic diodes) Db of the PMOS transistors MP2 and MP3, and the signal voltage of the communication line L1 does not reach 5V. End up.
  • an inverter Inv0 and a PMOS transistor MP0 are added as the connection cutoff circuit 1a-1.
  • the gate of the PMOS transistor MP1 is connected to the input of the inverter Inv0, and the output of the inverter Inv0 is connected to the gate of the PMOS transistor MP0.
  • the source of the PMOS transistor MP0 is connected to the drain of the PMOS transistor MP2 and the other end of the resistor R1.
  • the drain of the PMOS transistor MP0 is connected to the terminal DIO, the drain of the PMOS transistor MP1, the drain of the NMOS transistor MN1, and the positive input terminal of the comparator Cmp1.
  • the body diode Db of the PMOS transistors MP2 and MP3 is not turned on, so that no leakage current is generated, and the communication line L1 is normally maintained at 5V. (However, the back gate voltage of the PMOS transistor MP0 is 5V).
  • the inverter Inv0 and the PMOS transistor MP0 are used to suppress the generation of leakage current.
  • a diode can be used to obtain the same effect.
  • the modification is a case of a circuit configuration using a diode.
  • FIG. 8 is a diagram showing a circuit configuration of a modified example having a leakage current suppressing function.
  • the data communication system 1-2 includes a master-side data communication device 10m-1 and a slave-side data communication device 10s.
  • the master-side data communication device 10m-1 does not include the inverter Inv0 and the PMOS transistor MP0 shown in FIG. 2, but instead uses a diode Di (forward voltage Vf is, for example, 0 as the connection cutoff circuit 1a-1). .7V).
  • the anode of the diode Di is connected to the drain of the PMOS transistor MP2 and the other end of the resistor R1.
  • the cathode of the diode Di is connected to the drain of the PMOS transistor MP1, the drain of the NMOS transistor MN1, the positive input terminal of the comparator Cmp1, and the terminal DIO.
  • the sources of the PMOS transistors MP2 and MP3 are connected to a 4V power source. Other configurations are the same as those in FIG.
  • the diode Di is forward biased, and a voltage drop of the forward voltage Vf (in this example, 0.7 V) occurs.
  • Vf the forward voltage
  • the source voltages of the PMOS transistors MP2 and MP3 are set 0.7V higher than 3.3V and used at 4.0V.
  • FIG. 9 is a diagram illustrating a configuration example of a data communication system.
  • the data communication system 1-3 includes a master-side data communication device 10m and a slave-side data communication device 10s-1.
  • the slave-side data communication device 10s-1 includes a terminal ALM for inputting a signal for notifying a slave abnormality (temperature abnormality, power supply voltage abnormality, etc.) as a new terminal. Further, the slave side data communication device 10s-1 does not include the logic element Ic3 shown in FIG. 2, but instead includes the logic elements Ic5 and Ic6 and the inverter Inv2.
  • the logic element Ic5 has an output of L level when the three inputs to the input terminals b4 to b6 are at an H level input condition, and the output of the logic element Ic5 is at an H level at other input conditions. It is a logic operation circuit.
  • the logic element Ic6 is a two-input one-output logic operation circuit in which the output is at the L level if one of the two inputs is at the L level, and the output is at the H level when both of the two inputs are at the H level. (Equivalent to a 2-input 1-output AND element).
  • the terminal ALM is connected to the input terminal of the inverter Inv2.
  • the terminal ICDH is connected to the input terminal b4 of the logic element Ic5
  • the terminal ICDE is connected to the input terminal b5 of the logic element Ic5
  • the terminal ICCLK is connected to the input terminal b6 of the logic element Ic5 and the output terminal of the buffer Ic4. ing.
  • the output terminal of the inverter Inv2 is connected to one input terminal of the logic element Ic6, and the output terminal of the logic element Ic5 is connected to the other input terminal of the logic element Ic6.
  • the output terminal of the logic element Ic6 is connected to the gate of the PMOS transistor MP4. Other configurations are the same as those in FIG.
  • the alarm signal dalm transmitted from the control circuit of the slave side data communication device 10s-1 is input to the terminal ALM, and when an abnormality occurs on the slave side, the alarm signal dalm becomes H level.
  • the PMOS transistor MP4 is turned on when the alarm signal becomes H level regardless of the level of the terminal ICDH and the terminal ICDE, and the communication line L1 is in the 5V state.
  • the master-side data communication device 10m can quickly recognize the abnormal state on the slave side.
  • FIG. 10 is a diagram illustrating a system configuration example.
  • the data communication system 2-1 includes a master device 20a and a slave device 30a, and the master device 20a and the slave device 30a are connected by a communication line L1.
  • the master side device 20a includes a master side control circuit 22a and a master side interface circuit 21a corresponding to the master side data communication device 10m.
  • the master side interface circuit 21a includes terminals DO, DE, CLK, and DI.
  • the master-side control circuit 22a transmits data dm1 to the terminal DO, transmits an enable signal e1 to the terminal DE, and transmits a clock ckm to the terminal CLK.
  • the master side interface circuit 21a transmits data dm2 from the terminal DI toward the master side control circuit 22a.
  • the slave side device 30a includes a slave side control circuit 32a and a slave side interface circuit 31a corresponding to the slave side data communication device 10s.
  • the slave side interface circuit 31a includes terminals ICDH, ICDE, ICCLK, and ICDI.
  • the slave-side control circuit 32a transmits data ds2 to the terminal ICDH and transmits an enable signal e2 to the terminal ICDE.
  • the slave side interface circuit 31a transmits the clock cks from the terminal ICCLK and the data ds1 from the terminal ICDI toward the slave side control circuit 32a.
  • FIG. 11 is a diagram showing another system configuration example.
  • a multi-wiring type system configuration example in which a plurality of slave devices are connected to one communication line is shown.
  • the data communication system 2-2 includes a master side device 20a and slave side devices 30a-1 to 30a-n, and the master side device 20a and slave side devices 30a-1 to 30a-n are connected by a communication line L1a. Is done.
  • the communication line L1a has a multi-wiring configuration on the slave side.
  • the slave side device 30a-1 includes a slave side interface circuit 31a-1 and a slave side control circuit 32a-1.
  • the slave side device 30a-n includes a slave side interface circuit 31a-n and a slave side control circuit 32a-n.
  • the connection relationship between the control circuit side and the interface circuit side is the same as in FIG.
  • FIG. 12 is a diagram showing still another system configuration example. 2 shows a system configuration example in the case of having an alarm notification function.
  • the data communication system 2-3 includes a master device 20a and a slave device 30b, and the master device 20a and the slave device 30b are connected by a communication line L1.
  • the slave side device 30b includes a slave side interface circuit 31b and a slave side control circuit 32b.
  • the slave side interface circuit 31b further includes a terminal ALM in addition to the terminals ICDH, ICDE, ICCLK, and ICDI.
  • FIG. 13 is a diagram showing still another system configuration example. An example of a system configuration in which the master side is replaced with a microcomputer is shown.
  • the data communication system 2-4 includes a microcomputer 20b and a slave device 30c, and the microcomputer 20b and the slave device 30c are connected by a communication line L1. Other configurations are the same as those in FIG.
  • the master side device is a tester and the slave side device is an IC, for example, as shown in FIG.
  • mass production tests can be performed efficiently.
  • the communication line L1 is used as a line for notifying abnormality detection.
  • FIG. 14 is a diagram showing a communication format.
  • (A) shows the case of the communication format f1 having only the N-bit command cm1.
  • the communication format f1 is used.
  • the master-side data communication device 10m transmits a command cm1 instructing reset to the slave side, and the slave-side data communication device 10s resets when receiving the command cm1. Execute.
  • (B) shows a case of a communication format f2 including an N-bit command cm1 and an M-bit command processing payload cm2.
  • the communication format f2 is used when the master-side data communication device 10m performs writing / reading of data requiring data exchange with respect to the slave-side data communication device 10s.
  • the master-side data communication device 10m When performing data writing, the master-side data communication device 10m transmits a command cm1 for instructing data writing and a command processing payload cm2 into which data to be written is inserted, to the slave-side data communication device 10s.
  • the master-side data communication device 10m transmits a command cm1 for instructing data reading to the slave side.
  • the slave-side data communication device 10s receives the command cm1, the master-side data communication device 10s is based on the instruction of the command cm1.
  • the read data is inserted into the command processing payload cm2 and returned.
  • FIG. 15 is a diagram showing another communication format.
  • A shows a case of a communication format f1a including an N-bit command cm1 and a K-bit address ad1.
  • B shows a case of a communication format f2a including an N-bit command cm1, an M-bit command processing payload cm2, and a K-bit address ad1.
  • Such communication formats f1a and f2a are applied to the data communication system 2-2 shown in FIG. 11, and the address ad1 includes the address values (slave side devices 30a-1 to 30a-n) ( Or the address values of the slave side interface circuits 31a-1 to 31a-n) are set.
  • FIG. 16 is a diagram showing state transition. A state transition in the case where communication is performed between the master and the slave by the communication format having no field of the address ad1 is shown.
  • FIG. 17 is a diagram showing another state transition. The state transition in the case where communication is performed between the master and the slave by the communication format having the field of the address ad1 is shown.
  • the slave side device whose address is not its own transits to an operation waiting state (IDLE). Further, when the command is, for example, software reset, the slave side device having the corresponding address is reset and transits to an operation waiting state (IDLE).
  • the address communication state (ADR) also has a processing time determined in advance by the number of clocks, and the control circuit on the master side and the slave side performs the clock counting process, and the address communication state (ADR) The timing at the time of transition from the process to be performed to another state is detected.
  • the configuration of the data communication system of the present invention makes it possible to efficiently perform one-wire bidirectional data communication with a small circuit scale.
  • the configuration of FIG. 2 described in Patent Document 3 described above since the H level transmission from the slave to the master cannot be performed, the power state on the slave side cannot be recognized.
  • the slave-side data communication device 10s when the slave-side data communication device 10s is operating normally, the slave-side data communication device 10s can transmit the H level to the master-side data communication device 10m. Conversely, when the power of the slave-side data communication device 10s is turned off or the operating voltage is lowered, the H level is not transmitted (only the output at the GND level is provided).
  • the slave-side data communication device 10s determines whether or not the slave-side data communication device 10s can transmit the H level, and checks the transmitted H-level voltage value. It becomes possible to recognize the power state of (or the slave side device).
  • the slave side device will be described in detail.
  • the slave side device will be described as a sensor device, for example, assuming that it is a sensor that detects physical quantities such as temperature and pressure.
  • FIG. 18 is a diagram showing a configuration example of the sensor device.
  • the sensor device 30 includes a slave interface circuit 31, a control circuit 32, an auxiliary memory 33, a main memory 34, an adjustment circuit 35, a sensor element 36, an amplification circuit 37, and an abnormality detection unit 38.
  • the terminals include a terminal OW, a terminal Vout, a terminal EV, and a terminal CG.
  • the sensor device 30 is composed only of active elements and passive elements formed on the same semiconductor chip and manufactured by a CMOS process.
  • the terminal OW is an input / output interface terminal that is connected to the communication line L1 and communicates with the master-side data communication device 10m.
  • a combined signal of data and clock is input / output to / from the terminal OW.
  • the terminal Vout is a terminal that outputs a result detected by the sensor element 36.
  • the terminals EV and CG are voltage application terminals used when writing data into the main memory 34.
  • the main memory 34 is an EPROM (Erasable Programmable Read Only Memory) configured with a floating MOS array.
  • the slave interface circuit 31 corresponds to the above-described slave-side data communication device 10s, and communicates with the master-side device via the communication line L1 connected to the terminal OW.
  • the control circuit 32 corresponds to the slave-side control circuit described above with reference to FIGS.
  • the auxiliary memory 33 temporarily stores data (trimming data) input from the terminal OW.
  • the auxiliary memory 33 is composed of a shift register, for example, a 48-bit shift register.
  • the main memory 34 is an EPROM, and stores trimming data stored in the auxiliary memory 33 by an electrical rewriting operation (hereinafter, the main memory 34 is referred to as an EPROM 34).
  • the adjustment circuit 35 adjusts the output characteristics (sensitivity) of the sensor element 36 based on the trimming data stored in the auxiliary memory 33 or the trimming data stored in the EPROM 34. Alternatively, the offset and gain of the amplifier circuit 37 are adjusted.
  • the sensor element 36 generates an electrical signal corresponding to the detected physical quantity.
  • the amplifier circuit 37 amplifies the electrical signal output from the sensor element 36 and outputs the amplified signal to the outside through the terminal Vout.
  • the abnormality detection unit 38 detects an abnormality that has occurred in the sensor device 30 and transmits an alarm signal to the slave interface circuit 31.
  • the auxiliary memory 33 receives and stores the temporary trimming data transmitted from the terminal OW through the slave interface circuit 31 and the control circuit 32.
  • the adjustment circuit 35 uses the temporary trimming data stored in the auxiliary memory 33 to adjust the output characteristics of the sensor element 36 or the offset and gain of the amplifier circuit 37.
  • control circuit 32 causes the adjustment circuit 35 to measure the output of the sensor element 36 or the output of the amplifier circuit 37 while changing the trimming value using a plurality of temporary trimming data, and to obtain a desired output.
  • the trimming data from which the value is obtained is determined.
  • the control circuit 32 stores the trimming data in the EPROM 34.
  • the trimming data stored in the EPROM 34 is used to adjust the outputs of the sensor element 36 and the amplifier circuit 37 by the adjustment circuit 35.
  • the control circuit 32 includes a 3-bit command register (mode setting register), and the 3-bit command register analyzes a 3-bit command transmitted from the master side at a predetermined number of clocks.
  • FIG. 19 is a diagram showing an example of the function of the 3-bit command register.
  • Table T1 shows the function of the 3-bit command register value.
  • No. 2, no. 6, no. 7 is empty.
  • control circuit 32 when the name is “adjustment” and a command of “011” is transmitted from the master side, the control circuit 32 performs logical OR (OR) of the contents of the shift register (SR) and the EPROM 34. Is output to the D / A converter in the sensor device 30.
  • FIG. 20 is a diagram illustrating state transition
  • FIG. 21 is a diagram illustrating each state.
  • a table T2 in FIG. 21 describes each state in the state transition diagram in FIG. Note that “No.” in the state transition diagram shown in FIG. 20 corresponds to “No.” in the table T1 in FIG.
  • the sensor device 30 is turned on. [S21] After the power is turned on, the reset operation of the control circuit 32 causes the sensor device 30 to transition to an initialization state (Init).
  • the initialization state (Init) is a state waiting for data input through the slave interface circuit 31.
  • the control circuit 32 enters a command analysis state.
  • the command analysis state is a state in which a command transmitted from the master side is analyzed.
  • the command analysis is performed with 4 clocks based on the value set in the 3-bit command register in the control circuit 32.
  • the execution state is a state for determining which state is to be changed next with respect to the set mode.
  • the control circuit 32 uses one clock among the four clocks to determine the state to be shifted next.
  • the shift state is the register value No. of the 3-bit command register. 1, no. 3, no. 4, no.
  • the 48-bit shift register which is the auxiliary memory 33, performs a shift operation with 48 input clocks.
  • control circuit 32 shifts to the restart state when the master side device writes data to the EPROM 34 based on voltage application to the terminals EV and CG or when analog measurement is performed.
  • FIG. 22 is a time chart showing the operation in the EPROM writing mode.
  • CK, MODE [2: 0], IDENT, SFTEN, and CNT6BIT [5: 0] in the drawing represent internal signals in the control circuit 32.
  • the symbol “?” In the figure indicates 0 or 1 data input from the terminal OW, and the symbol “b” indicates that the numerical value is a binary number (the same applies hereinafter).
  • the clock signal CK is a clock output from the above-described terminal ICCLK of the slave interface circuit 31.
  • the mode setting signal MODE [2: 0] is the value of the 3-bit command register.
  • the first data (data shown at the left end in FIG. 23) 001b of the mode setting signal MODE [2: 0] is an initial value of the mode setting signal MODE [2: 0], and the clock signal CK is input. Each time the data is shifted to the left, the data (0 or 1 data indicated by “?”) Input from the terminal OW is shifted into the minimum bit.
  • the signal IDENT is a signal that becomes H level when the 3-bit write operation of the 3-bit command register is completed, and becomes L level when the 3-bit write operation is not completed.
  • the shift enable signal SFTEN is a signal that is H level when the 48-bit shift register is in a shift state of 48 clocks, and is L level in other states.
  • the count control signal CNT6BIT [5: 0] is a value of a 6-bit counter for counting 48 bits.
  • the signal IDENT and the shift enable signal SFTEN become L level from the next cycle, the 6-bit counter is reset, and the count value becomes 00d from the next cycle.
  • FIG. 23 is a time chart showing the operation in the reset mode.
  • the signal IDENT is at the L level. Further, since the 48-bit shift register is not in a shift operation, the shift enable signal SFTEN is at L level and the 6-bit counter is not activated, so the output value is 00d.
  • FIG. 24 is a diagram showing a configuration of the semiconductor physical quantity sensor device.
  • the semiconductor physical quantity sensor apparatus shown by FIG. 1 of patent document 4 is shown.
  • the slave interface circuit 31 having the function of the slave side data communication device 10s and the control circuit 32 are provided in the interface portion, thereby reducing the number of terminals. ing.
  • the slave interface circuit 31 and the control circuit 32 of the sensor device 30 correspond to the operation selection circuit in the semiconductor physical quantity sensor device shown in FIG.
  • the data and the clock are combined with the data and the clock by the terminals DS and CLK of the semiconductor physical quantity sensor device shown in FIG.
  • the enable signal at the terminal E of the semiconductor physical quantity sensor device shown in FIG. 24 is generated in the control circuit 32.
  • the sensor device 30 determines the logic level H / L based on the three voltage levels (5 V, 3.3 V, GND) obtained by superimposing the clock and the data, and the control contents of the EPROM 34 are determined.
  • the configuration has a 3-bit command register for holding a mode to be determined.
  • the terminals DS, CLK, and E of the semiconductor physical quantity sensor device shown in FIG. 24 can be eliminated, and communication with the master side can be performed by the terminal OW, and the size can be reduced by reducing the number of terminals.
  • the sensor device 30 can be provided as a small device with a reduced number of terminals as a device for performing sensitivity adjustment, temperature characteristic adjustment, and offset adjustment by electrical trimming using the EPROM 34. .

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Abstract

回路規模の縮小化を図る。　１線の通信ライン（Ｌ１）に接続して、マスタ側とスレーブ側とで双方向通信を行うシステムであり、入力クロック側トランジスタ（ＭＮ１）は、ＧＮＤと通信ライン（Ｌ１）との間に接続され、入力クロック（ｃｋ）によりスイッチングする。第１のトランジスタ（ＭＰ１）は、第１の電位と、通信ライン（Ｌ１）との間に接続され、第２のトランジスタ（ＭＰ２、ＭＰ３）は、第２の電位に一端が接続し、マスタ側抵抗（Ｒ１）は、第２のトランジスタ（ＭＰ２）の他端と第３のトランジスタ（ＭＰ３）の他端との間に接続される。第４のトランジスタ（ＭＰ４）は、第１の電位と同等または第１の電位よりも高い第３の電位と、通信ライン（Ｌ１）との間に接続され、スレーブ側抵抗（Ｒ２）は、通信ライン（Ｌ１）とＧＮＤとの間に接続される。

Description

データ通信システム、データ通信装置およびセンサ装置
　本技術は、データ通信システム、データ通信装置およびセンサ装置に関する。
　１線式の双方向データ通信には、１本の通信ラインを通じて、マスタ側からスレーブ側へコマンドを送信し、スレーブ側からマスタ側へコマンド応答を返信するという形態がある。
　このようなシステム形態は、例えば、スレーブ側に相当する製品に対して、マスタ側に相当する試験機器からコマンドを送信し、スレーブ側から返信された応答をマスタ側が受信して製品の品質をチェックする、などのように製品出荷時の品質試験に利用されたりする。
　従来の１線式双方向通信技術としては、例えば、Ａ／Ｄ、Ｄ／Ａ変換を行って通信を行う技術や（特許文献１）、時間計時によって論理レベルを確定して通信を行う技術が提案されている（特許文献２）。また、第１デバイスが、第１レベルと中間レベルとを繰り返すことでクロックを第２デバイスへ送信し、第２デバイスでは、クロックの中間レベルの期間に第２レベルを出力するか否かの情報を第１デバイスに送信する技術が提案されている（特許文献３）。
　一方、双方向通信のスレーブ側に相当する従来技術としては、例えば、トリミングデータを漸次変更してセンサ出力を測定し、センサ出力を所望値にするトリミングデータを確定・記憶して、記憶したトリミングデータでセンサ出力を調整する技術が提案されている（特許文献４）。
特開２０１１－５５３１２号公報 米国特許第５２１０８４６号明細書 特開２０１２－１６９７４６号公報 特開２００２－３１０７３５号公報
　従来の１線式双方向のデータ通信システムでは、回路規模を縮小化することが困難であった。例えば、上記の特許文献１では、Ａ／Ｄ、Ｄ／Ａ変換器を内蔵しており、また、特許文献２では、時間計時のためのタイマ回路等を追加することになるので、回路規模が増大してしまう。
　このように、従来では、マスタ側からスレーブ側へのデータ書き込み、またはマスタ側からスレーブ側のデータ読み出しといった双方向通信を実現しようとした場合、マスタ側およびスレーブ側の通信装置は、複雑な回路構成を有することになり、回路規模が増大するという欠点があった。
　本発明はこのような点に鑑みてなされたものであり、回路規模を縮小化して１線式の双方向データ通信を効率よく行うデータ通信システム、データ通信装置およびセンサ装置を提供することを目的とする。
　上記課題を解決するために、１つの案では、データ通信システムが提供される。データ通信システムは、１線の通信ラインを介して、スレーブ側と双方向通信を行うマスタ側データ通信装置と、通信ラインを介して、マスタ側データ通信装置と双方向通信を行うスレーブ側データ通信装置とを備える。
　マスタ側データ通信装置は、入力クロック側トランジスタ、第１、第２、第３のトランジスタ、マスタ側抵抗、接続遮断回路およびマスタ側データ再生回路を含む。
　入力クロック側トランジスタは、基準電位と通信ラインとの間に接続され、入力クロックによりスイッチングする。第１のトランジスタは、第１の電位と、通信ラインとの間に接続される。第２のトランジスタは、第１の電位よりも低い第２の電位に一端が接続される。第３のトランジスタは、第２の電位に一端が接続される。マスタ側抵抗は、第２のトランジスタの他端と第３のトランジスタの他端との間に接続される。接続遮断回路は、第１のトランジスタのスイッチング状態に応じて、第２、第３のトランジスタと通信ラインとの間の電気的接続を遮断する。マスタ側データ再生回路は、通信ラインを介してスレーブ側データ通信装置から送信されたデータを再生する。
　スレーブ側データ通信装置は、第４のトランジスタ、スレーブ側抵抗、クロック再生回路およびスレーブ側データ再生回路を含む。
　第４のトランジスタは、第１の電位と同等または第１の電位よりも高い第３の電位と、通信ラインとの間に接続される。スレーブ側抵抗は、通信ラインと基準電位との間に接続される。クロック再生回路は、通信ラインを介してマスタ側データ通信装置から送信されたクロックを再生する。スレーブ側データ再生回路は、通信ラインを介してマスタ側データ通信装置から送信されたデータを再生する。
　また、１つの案では、１線の通信ラインを介して、スレーブ側と双方向通信を行うデータ通信装置が提供される。このデータ通信装置は、入力クロック側トランジスタ、第１、第２、第３のトランジスタ、マスタ側抵抗、接続遮断回路およびマスタ側データ再生回路を備える。
　入力クロック側トランジスタは、基準電位と通信ラインとの間に接続され、入力クロックによりスイッチングする。第１のトランジスタは、第１の電位と、通信ラインとの間に接続される。第２のトランジスタは、第１の電位よりも低い第２の電位に一端が接続される。第３のトランジスタは、第２の電位に一端が接続される。マスタ側抵抗は、第２のトランジスタの他端と第３のトランジスタの他端との間に接続される。接続遮断回路は、第１のトランジスタのスイッチング状態に応じて、第２、第３のトランジスタと通信ラインとの間の電気的接続を遮断する。マスタ側データ再生回路は、通信ラインを介してスレーブ側から送信されたデータを再生する。
　さらに、１つの案では、１線の通信ラインを介して、マスタ側と双方向通信を行うデータ通信装置が提供される。このデータ通信装置は、トランジスタ、スレーブ側抵抗、クロック再生回路およびスレーブ側データ再生回路を備える。
　トランジスタは、マスタ側に供給されるマスタ側電位と同等またはマスタ側電位よりも高いスレーブ側電位と、通信ラインとの間に接続される。スレーブ側抵抗は、通信ラインと基準電位との間に接続される。クロック再生回路は、通信ラインを介してマスタ側から送信されたクロックを再生する。スレーブ側データ再生回路は、通信ラインを介してマスタ側から送信されたデータを再生する。
　さらにまた、１つの案では、１線の通信ラインを介して、マスタ側と双方向通信を行い、物理量を検知するセンサ装置が提供される。センサ装置は、インタフェース回路、センサ素子、増幅回路、補助メモリ、主メモリ、調整回路および制御回路を備える。
　インタフェース回路は、マスタ側に供給されるマスタ側電位と同等またはマスタ側電位よりも高いスレーブ側電位と、通信ラインとの間に接続されるトランジスタと、１線の通信ラインと基準電位との間に接続されるスレーブ側抵抗と、通信ラインを介してマスタ側から送信されたクロックを再生するクロック再生回路と、通信ラインを介してマスタ側から送信されたデータを再生するスレーブ側データ再生回路とを含み、マスタ側と通信ラインを介して通信を行う。センサ素子は、検知した物理量に応じた電気信号を生成する。増幅回路は、電気信号を増幅する。補助メモリは、入力されたトリミングデータを一時的に記憶する。主メモリは、補助メモリに記憶されたトリミングデータを電気的な書き込み動作によって記憶する。調整回路は、補助メモリに記憶されたトリミングデータ、または主メモリに記憶されたトリミングデータにもとづいて、センサ素子の出力特性を調整する。制御回路は、主メモリの制御モードを決定する。
　また、装置端子として、増幅回路で増幅された電気信号を外部に出力する単一の出力端子と、主メモリに書き込むトリミングデータを決定するために、トリミング用クロックを受信し、かつデータを入出力する、通信ラインに接続された単一の入出力インタフェース端子と、主メモリにデータ書き込みを行う場合の電圧印加に要する複数の電圧印加用端子とを有する。
　回路規模の縮小化が可能になる。
　本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
データ通信システムの構成例を示す図である。 データ通信システムの構成例を示す図である。 伝送信号の波形を示す図である。 書き込みモードの動作波形を示す図である。 読み出しモードの動作波形を示す図である。 リーク電流が発生する回路構成を示す図である。 リーク電流が発生する原因を説明するための図である。 リーク電流抑止機能を持つ変形例の回路構成を示す図である。 データ通信システムの構成例を示す図である。 システム構成例を示す図である。 別のシステム構成例を示す図である。 別のシステム構成例を示す図である。 別のシステム構成例を示す図である。 通信フォーマットを示す図である。 別の通信フォーマットを示す図である。 状態遷移を示す図である。 別の状態遷移を示す図である。 センサ装置の構成例を示す図である。 ３ビットコマンドレジスタの機能例を示す図である。 状態遷移を示す図である。 各状態を説明する図である。 ＥＰＲＯＭへの書き込みモードの動作を示すタイムチャートである。 リセットモードの動作を示すタイムチャートである。 半導体物理量センサ装置の構成を示す図である。
　以下、実施の形態について図面を参照して説明する。図１はデータ通信システムの構成例を示す図である。データ通信システム１は、マスタ側データ通信装置１ａと、スレーブ側データ通信装置１ｂとを備える。
　また、マスタ側データ通信装置１ａの端子ＤＩＯと、スレーブ側データ通信装置１ｂの端子ＯＷとが、１線の通信ラインＬ１で接続されており、マスタ側データ通信装置１ａとスレーブ側データ通信装置１ｂとの間で、通信ラインＬ１を介して双方向通信が行われる。
　マスタ側データ通信装置１ａは、ＮＭＯＳ（N channel Metal Oxide Semiconductor）トランジスタＭＮ１、ＰＭＯＳ（P channel MOS）トランジスタＭＰ１～ＭＰ３、抵抗Ｒ１（マスタ側抵抗）、インバータＩｎｖ１、接続遮断回路１ａ－１およびマスタ側データ再生回路１ａ－２を含む。
　なお、ＮＭＯＳトランジスタＭＮ１は、入力クロック側トランジスタに該当し、ＰＭＯＳトランジスタＭＰ１～ＭＰ３はそれぞれ、第１～第３のトランジスタに該当する。
　ＮＭＯＳトランジスタＭＮ１は、基準電位（ＧＮＤ）と通信ラインＬ１との間に接続され、クロックｃｋによりスイッチングする。
　ＰＭＯＳトランジスタＭＰ１は、５Ｖ（第１の電位）と、通信ラインＬ１との間に接続される。ＰＭＯＳトランジスタＭＰ２は、３．３Ｖ（第１の電位よりも低い第２の電位）に一端（ソース）が接続する。ＰＭＯＳトランジスタＭＰ３は、３．３Ｖに一端（ソース）が接続する。
　抵抗Ｒ１は、ＰＭＯＳトランジスタＭＰ２の他端（ドレイン）と、ＰＭＯＳトランジスタＭＰ３の他端（ドレイン）との間に接続される。
　接続遮断回路１ａ－１は、ＰＭＯＳトランジスタＭＰ１のスイッチング状態に応じて、ＰＭＯＳトランジスタＭＰ２、ＭＰ３と、通信ラインＬ１との間の電気的接続を遮断する。
　マスタ側データ再生回路１ａ－２は、通信ラインＬ１を介してスレーブ側データ通信装置１ｂから送信されたデータを再生する。
　一方、スレーブ側データ通信装置１ｂは、ＰＭＯＳトランジスタＭＰ４、抵抗Ｒ２（スレーブ側抵抗）、クロック再生回路１ｂ－１およびスレーブ側データ再生回路１ｂ－２を含む。ＰＭＯＳトランジスタＭＰ４は、第４のトランジスタに該当する。
　ＰＭＯＳトランジスタＭＰ４は、５Ｖ（第３の電位）と、通信ラインＬ１との間に接続される。なお、スレーブ側データ通信装置１ｂに供給される第３の電位は、マスタ側データ通信装置１ａの第１の電位と同等または高い電位であり、ここでは、第１の電位（５Ｖ）と同等とした例を示している。
　抵抗Ｒ２は、通信ラインＬ１と、ＧＮＤとの間に接続される。クロック再生回路１ｂ－１は、通信ラインＬ１を介して、マスタ側データ通信装置１ａから送信されたクロックを再生して出力する。
　スレーブ側データ再生回路１ｂ－２は、通信ラインＬ１を介してマスタ側データ通信装置１ａから送信されたデータを再生して出力する。
　ここで、ＮＭＯＳトランジスタＭＮ１は、インバータＩｎｖ１に入力されるクロックｃｋが低電位レベル（Ｌレベル）の場合にオンして、通信ラインＬ１上の電位をＧＮＤにする。
　ＰＭＯＳトランジスタＭＰ１は、マスタ側からスレーブ側へのデータ書き込み時に、データ、マスタ側イネーブル信号およびクロックｃｋが高電位レベル（Ｈレベル）になるとＬレベルになる第１の条件信号ｒ１によりオンされて、通信ラインＬ１上の電位を５Ｖにする。
　ＰＭＯＳトランジスタＭＰ２は、マスタ側からスレーブ側へのデータ書き込み時に、データがＬレベル、かつマスタ側イネーブル信号とクロックｃｋとがＨレベルになるとＬレベルになる第２の条件信号ｒ２によりオンされて、通信ラインＬ１上の電位を３．３Ｖにする。
　ＰＭＯＳトランジスタＭＰ３は、マスタ側からスレーブ側のデータ読み出し時に、マスタ側イネーブル信号がＬレベルになるとＬレベルになる第３の条件信号ｒ３によりオンされて、抵抗Ｒ１を介して、通信ラインＬ１を３．３Ｖのプルアップ状態にする。
　ＰＭＯＳトランジスタＭＰ４は、マスタ側がスレーブ側から送信されるデータを読み出す時に、データと、スレーブ側イネーブル信号およびクロック再生回路１ｂ－１で再生されたクロックがＨレベルになるとＬレベルになる第４の条件信号ｒ４によりオンされ、通信ラインＬ１上の電位を５Ｖにする。
　このようなデータ通信システム１の構成により、１線の通信ラインＬ１を介して、マスタ側からスレーブ側へのデータ書き込み、またはマスタ側からのスレーブ側データ読み出しを効率よく行うことができ、また、回路規模を縮小化することが可能になる。
　次にデータ通信システム１の具体的な構成例について説明する。図２はデータ通信システムの構成例を示す図である。データ通信システム１－１は、マスタ側データ通信装置１０ｍと、スレーブ側データ通信装置１０ｓとを備え、マスタ側データ通信装置１０ｍと、スレーブ側データ通信装置１０ｓは、１本の通信ラインＬ１で接続している。
　マスタ側データ通信装置１０ｍは、複数の電源で動作し、図２の例では、５Ｖと３．３Ｖが動作電源になっている。スレーブ側データ通信装置１０ｓは、単電源で動作し、図２の例では、単一５Ｖが動作電源になっている（５Ｖよりも高い電圧でもよい）。また、マスタ側データ通信装置１０ｍとスレーブ側データ通信装置１０ｓとのＧＮＤは共通である。
　マスタ側データ通信装置１０ｍは、例えば、スレーブ側データ通信装置１０ｓの試験を行う試験機器（テスタ）に相当し、スレーブ側データ通信装置１０ｓは、マスタ側データ通信装置１０ｍによって試験される製品（例えば、ＩＣ（Integrated Circuit））に相当する。
　なお、マスタ側データ通信装置１０ｍおよびスレーブ側データ通信装置１０ｓは共に、通信インタフェース回路であって、このような試験機能などを行うために、上位には制御回路が備えられている（図１０～図１３で後述）。
　マスタ側データ通信装置１０ｍは、端子ＤＯ、端子ＤＥ、端子ＣＬＫ、端子ＤＩおよび端子ＤＩＯを有している。端子ＤＯ、端子ＤＥ、端子ＣＬＫ、端子ＤＩは内部端子であり、端子ＤＩＯは外部端子である。端子ＤＯは、マスタ側からスレーブ側へ送信すべきデータ（試験用のコマンド、書き込みデータなど）が入力する端子であり、端子ＤＥは、マスタ側のイネーブル信号が入力する端子である。端子ＣＬＫは、クロックが入力する端子である。
　端子ＤＩは、スレーブ側データ通信装置１０ｓから送信されたデータが出力する端子、またはマスタ側データ通信装置１０ｍが送信したデータがフィードバックされて出力する端子である。
　端子ＤＩＯは、通信ラインＬ１の一端と接続して、スレーブ側データ通信装置１０ｓと通信するための入出力インタフェース端子である。
　また、マスタ側データ通信装置１０ｍは、構成素子として、論理素子Ｉｃ１、Ｉｃ２、インバータＩｎｖ０、Ｉｎｖ１、抵抗Ｒ１、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０～ＭＰ３、コンパレータＣｍｐ１および基準電圧源Ｖｒ１を備えている。
　なお、コンパレータＣｍｐ１と基準電圧源Ｖｒ１は、図１のマスタ側データ再生回路１ａ－２の機能を実現し、インバータＩｎｖ０とＰＭＯＳトランジスタＭＰ０は、図１の接続遮断回路１ａ－１の機能を実現する（接続遮断回路１ａ－１については、図６～図８で後述する）。
　論理素子Ｉｃ１は、入力端ａ４～ａ６への３入力がＨレベルの入力条件のときに出力（この出力は第１の条件信号ｒ１に該当）がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになるような、３入力１出力の論理演算回路である。
　また、論理素子Ｉｃ２は、入力端ａ１への１入力がＬレベルで、入力端ａ２、ａ３への２入力がＨレベルの入力条件のときに出力（この出力は第２の条件信号ｒ２に該当）がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになるような、３入力１出力の論理演算回路である。なお、端子ＤＥから入力されるイネーブル信号が第３の条件信号ｒ３に該当する。
　マスタ側データ通信装置１０ｍにおける各素子の接続関係について記すと、端子ＤＯは、論理素子Ｉｃ２の入力端ａ１と、論理素子Ｉｃ１の入力端ａ４と接続する。端子ＤＥは、論理素子Ｉｃ２の入力端ａ２、論理素子Ｉｃ１の入力端ａ５およびＰＭＯＳトランジスタＭＰ３のゲートに接続する。
　端子ＣＬＫは、論理素子Ｉｃ２の入力端ａ３、論理素子Ｉｃ１の入力端ａ６およびインバータＩｎｖ１の入力端に接続する。端子ＤＩは、コンパレータＣｍｐ１の出力端に接続する。
　論理素子Ｉｃ２の出力端は、ＰＭＯＳトランジスタＭＰ２のゲートに接続し、論理素子Ｉｃ１の出力端は、ＰＭＯＳトランジスタＭＰ１のゲートと、インバータＩｎｖ０の入力端と接続する。
　ＰＭＯＳトランジスタＭＰ１のソースは、５Ｖ電源に接続する。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレイン、コンパレータＣｍｐ１の正側入力端、ＰＭＯＳトランジスタＭＰ０のドレインおよび端子ＤＩＯに接続する。
　ＮＭＯＳトランジスタＭＮ１のゲートは、インバータＩｎｖ１の出力端に接続し、ＮＭＯＳトランジスタＭＮ１のソースは、ＧＮＤに接続する。コンパレータＣｍｐ１の負側入力端は、基準電圧源Ｖｒ１の正側端子に接続し、基準電圧源Ｖｒ１の負側端子は、ＧＮＤに接続する。
　ＰＭＯＳトランジスタＭＰ３のソースは、３．３Ｖ電源と、ＰＭＯＳトランジスタＭＰ２のソースと接続し、ＰＭＯＳトランジスタＭＰ３のドレインは、抵抗Ｒ１の一端に接続する。
　ＰＭＯＳトランジスタＭＰ２のドレインは、抵抗Ｒ１の他端と、ＰＭＯＳトランジスタＭＰ０のソースと接続し、ＰＭＯＳトランジスタＭＰ０のゲートは、インバータＩｎｖ０の出力端に接続する。
　ここで、コンパレータＣｍｐ１の負側入力端に接続している基準電圧源Ｖｒ１は、５Ｖ（第１の電位）と３．３Ｖ（第２の電位）との中間電位（≒４．２Ｖ）を発生するものとする。
　したがって、コンパレータＣｍｐ１の正側入力端への入力信号のレベルが４．２Ｖ以上の場合には、コンパレータＣｍｐ１からは、Ｈレベル（５Ｖ）の信号が出力する。また、コンパレータＣｍｐ１の正側入力端への入力信号のレベルが４．２Ｖ未満の場合には、Ｌレベル（ＧＮＤ）の信号が出力する。
　一方、スレーブ側データ通信装置１０ｓは、端子ＩＣＤＨ、端子ＩＣＤＥ、端子ＩＣＣＬＫ、端子ＩＣＤＩおよび端子ＯＷ（one wire）を有している。端子ＩＣＤＨ、端子ＩＣＤＥ、端子ＩＣＣＬＫ、端子ＩＣＤＩは内部端子であり、端子ＯＷは外部端子である。端子ＩＣＤＨは、スレーブ側からマスタ側へ送信すべきデータ（コマンドに対するレスポンスなど）が入力する端子であり、端子ＩＣＤＥは、スレーブ側のイネーブル信号が入力する端子である。
　端子ＩＣＣＬＫは、再生クロックが出力する端子である。端子ＩＣＤＩは、マスタ側データ通信装置１０ｍから送信されたデータが出力する端子、またはスレーブ側データ通信装置１０ｓが送信したデータがフィードバックされて出力する端子である。端子ＯＷは、通信ラインＬ１の他端と接続して、マスタ側データ通信装置１０ｍと通信するための入出力インタフェース端子である。
　また、スレーブ側データ通信装置１０ｓは、構成素子として、論理素子Ｉｃ３、バッファＩｃ４、抵抗Ｒ２、ＰＭＯＳトランジスタＭＰ４、コンパレータＣｍｐ２および基準電圧源Ｖｒ２を備えている。
　なお、コンパレータＣｍｐ２と基準電圧源Ｖｒ２は、図１のスレーブ側データ再生回路１ｂ－２の機能を実現し、バッファＩｃ４は、図１のクロック再生回路１ｂ－１の機能を実現する。
　論理素子Ｉｃ３は、入力端ｂ１～ｂ３への３入力がＨレベルの入力条件のときに出力（この出力は第４の条件信号ｒ４に該当）がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになるような、３入力１出力の論理演算回路である。
　また、マスタ側データ通信装置１０ｍに設けられた抵抗Ｒ１と、スレーブ側データ通信装置１０ｓに設けられた抵抗Ｒ２のそれぞれの抵抗値の関係は、Ｒ１＜＜Ｒ２である。
　スレーブ側データ通信装置１０ｓにおける各素子の接続関係について記すと、端子ＩＣＤＨは、論理素子Ｉｃ３の入力端ｂ１に接続し、端子ＩＣＤＥは、論理素子Ｉｃ３の入力端ｂ２に接続する。端子ＩＣＣＬＫは、論理素子Ｉｃ３の入力端ｂ３と、バッファＩｃ４の出力端と接続する。端子ＩＣＤＩは、コンパレータＣｍｐ２の出力端に接続する。
　ＰＭＯＳトランジスタＭＰ４のゲートは、論理素子Ｉｃ３の出力端に接続し、ＰＭＯＳトランジスタＭＰ４のソースは、５Ｖ電源に接続する。ＰＭＯＳトランジスタＭＰ４のドレインは、端子ＯＷ、抵抗Ｒ２の一端、バッファＩｃ４の入力端およびコンパレータＣｍｐ２の正側入力端に接続する。
　抵抗Ｒ２の他端は、ＧＮＤに接続し、コンパレータＣｍｐ２の負側入力端は、基準電圧源Ｖｒ２の正側端子に接続し、基準電圧源Ｖｒ２の負側端子は、ＧＮＤに接続する。
　ここで、コンパレータＣｍｐ２の負側入力端に接続している基準電圧源Ｖｒ２は、５Ｖ（第３の電位）と３．３Ｖ（第２の電位）との中間電位（≒４．２Ｖ）を発生するものとする。
　したがって、コンパレータＣｍｐ２の正側入力端への入力信号のレベルが、基準電圧の４．２Ｖ以上の場合には、コンパレータＣｍｐ２からは、Ｈレベル（５Ｖ）の信号が出力する。また、コンパレータＣｍｐ２の正側入力端への入力信号のレベルが、基準電圧の４．２Ｖ未満の場合には、Ｌレベル（ＧＮＤ）の信号が出力する。
　次にデータ通信システム１－１の通信ラインＬ１上の伝送信号の波形について説明する。図３は伝送信号の波形を示す図である。マスタ側データ通信装置１０ｍは、クロックとデータとを合成したシリアル通信信号ｗ１を生成し、通信ラインＬ１を通じて送信する。シリアル通信信号ｗ１は、５Ｖ、３．３ＶおよびＧＮＤの３レベルを有している。
　スレーブ側データ通信装置１０ｓは、マスタ側データ通信装置１０ｍから送信されたシリアル通信信号ｗ１を受信すると、クロックとデータとを再生する。
　この場合、クロックのＨレベルは、シリアル通信信号ｗ１の５Ｖレベルまたは３．３Ｖレベルから再生され、クロックのＬレベルは、シリアル通信信号ｗ１のＧＮＤに相当する。
　また、データのＨレベルは、シリアル通信信号ｗ１の５Ｖレベルから再生され、データのＬレベルは、シリアル通信信号ｗ１の３．３ＶレベルまたはＧＮＤに相当する。
　次にマスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓへデータを書き込む場合の書き込みモードの動作について、図２と図４を用いて説明する。
　図４は書き込みモードの動作波形を示す図である。図中の波形において、端子ＣＬＫに入力するクロックをクロックｃｋｍ、端子ＤＯに入力するデータをデータｄｍ１、端子ＤＥに入力するマスタ側イネーブル信号をイネーブル信号ｅ１とする。
　また、端子ＩＣＣＬＫから出力される、再生されたクロックをクロックｃｋｓ、端子ＩＣＤＩから出力される、再生されたデータをデータｄｓ１、端子ＩＣＤＥに入力するスレーブ側イネーブル信号をイネーブル信号ｅ２とする。
　なお、マスタ側からスレーブ側への書き込みモード時には、マスタ側のイネーブル信号ｅ１はＨレベルになり、スレーブ側のイネーブル信号ｅ２はＬレベルになる。
　〔時間帯ｔ１、ｔ３、ｔ５、ｔ７、ｔ９〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＬレベルのとき、ＮＭＯＳトランジスタＭＮ１はオンする。したがって、端子ＤＩＯはＧＮＤにつながるから、送信すべきデータｄｍ１のレベルにかかわらず、通信ラインＬ１を流れるシリアル通信信号ｗ１は、ＧＮＤになる。
　一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷがＧＮＤになるから、バッファＩｃ４の入力がＧＮＤになり、バッファＩｃ４から出力されるクロックｃｋｓは、Ｌレベル（ＧＮＤ）になる。
　なお、バッファＩｃ４は、ＣＭＯＳ（Complementary MOS）素子であり、動作閾値電圧は２．５Ｖ程度である。したがって、２．５Ｖを下回る電圧が入力すれば、バッファＩｃ４の出力レベルはＧＮＤになる。
　一方、コンパレータＣｍｐ２の正側入力端がＧＮＤになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ２は、Ｌレベルのデータｄｓ１を出力する。
　〔時間帯ｔ２、ｔ６〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、データｄｍ１がＨレベル、イネーブル信号ｅ１がＨレベルになっており、スレーブ側データ通信装置１０ｓのイネーブル信号ｅ２はＬレベルになっている。
　このとき、システム内のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０～ＭＰ４のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）＝（オフ、オフ、オン、オフ、オフ、オフ）となる。したがって、端子ＤＩＯは、５Ｖ電源につながるから、シリアル通信信号ｗ１は、５Ｖレベルになる。
　一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷが５Ｖになるから、バッファＩｃ４の入力が５Ｖになり、バッファＩｃ４から出力されるクロックｃｋｓは、Ｈレベル（５Ｖ）になる。
　なお、バッファＩｃ４の動作閾値電圧は２．５Ｖ程度であるから、２．５Ｖを上回る電圧が入力すれば、バッファＩｃ４の出力レベルは動作電源の５Ｖになる。
　一方、コンパレータＣｍｐ２の正側入力端が５Ｖになり、負側入力端の基準電圧４．２Ｖより高いから、コンパレータＣｍｐ２は、Ｈレベルのデータｄｓ１を出力する。なお、伝送遅延時間Δｔの後にＨレベルが出力されることが図中示されている。
　〔時間帯ｔ４、ｔ８〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、データｄｍ１がＬレベル、イネーブル信号ｅ１がＨレベルになっており、スレーブ側データ通信装置１０ｓのイネーブル信号ｅ２がＬレベルになっている。
　このとき、システム内のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０～ＭＰ４のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）＝（オフ、オン、オフ、オン、オフ、オフ）となる。したがって、３．３Ｖ電源が端子ＤＩＯにつながるから、シリアル通信信号ｗ１は、３．３Ｖレベルになる。
　一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷが３．３Ｖになるから、バッファＩｃ４の入力が３．３Ｖになり、バッファＩｃ４から出力されるクロックｃｋｓは、Ｈレベル（５Ｖ）になる。
　なお、バッファＩｃ４の動作閾値電圧は２．５Ｖ程度であるから、上述のように２．５Ｖを上回る電圧が入力すれば、バッファＩｃ４の出力レベルは動作電源の５Ｖになる。
　一方、コンパレータＣｍｐ２の正側入力端が３．３Ｖになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ２は、Ｌレベルのデータｄｓ１を出力する。
　このように、マスタからスレーブへの書き込みモードにおいて、マスタ側のクロックがスレーブ側で再生されており、また、マスタ側のデータのＨレベルが、およそ時間帯ｔ２、ｔ６において、スレーブ側に書き込まれていることがわかる。
　次にマスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓから送信されるデータを読みだす場合の読み出しモードの動作について、図２と図５を用いて説明する。
　図５は読み出しモードの動作波形を示す図である。図４に示した波形と異なるものとしては、端子ＤＩから出力されるデータをデータｄｍ２、端子ＩＣＤＨに入力するデータをデータｄｓ２としている。また、端子ＤＯから入力するデータｄｍ１は、don't care（ＨレベルまたはＬレベルのいずれでも可）であるので図示していない。
　なお、マスタ側からスレーブ側への読み出しモード時には、マスタ側のイネーブル信号ｅ１はＬレベルになり、スレーブ側のイネーブル信号ｅ２はＨレベルになる。
　〔時間帯ｔ１１、ｔ１３、ｔ１５、ｔ１７、ｔ１９〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＬレベルのとき、ＮＭＯＳトランジスタＭＮ１はオンする。したがって、端子ＤＩＯはＧＮＤにつながるから、シリアル通信信号ｗ１は、ＧＮＤレベルになる。
　一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷがＧＮＤになるから、バッファＩｃ４の入力がＧＮＤになり、バッファＩｃ４の動作閾値電圧より低いから、バッファＩｃ４から出力されるクロックｃｋｓは、Ｌレベルになる。
　また、マスタ側データ通信装置１０ｍでは、コンパレータＣｍｐ１の正側入力端がＧＮＤになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ１は、Ｌレベルのデータｄｍ２を出力する。
　〔時間帯ｔ１２、ｔ１４〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、イネーブル信号ｅ１がＬレベルになっており、スレーブ側データ通信装置１０ｓでは、データｄｓ２がＬレベル、イネーブル信号ｅ２がＨレベルになっている。
　このとき、システム内のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０～ＭＰ４のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）＝（オフ、オン、オフ、オフ、オン、オフ）となる。したがって、端子ＯＷは、抵抗Ｒ１を介した、３．３Ｖのプルアップ状態になるから、シリアル通信信号ｗ１は、３．３Ｖレベルになる。
　一方、スレーブ側データ通信装置１０ｓでは、バッファＩｃ４の入力が３．３Ｖになり、バッファＩｃ４の動作閾値電圧より高いから、クロックｃｋｓは、５Ｖレベルになる。
　また、マスタ側データ通信装置１０ｍでは、コンパレータＣｍｐ１の正側入力端が３．３Ｖになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ１は、Ｌレベルのデータｄｍ２を出力する。
　〔時間帯ｔ１６、ｔ１８〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、イネーブル信号ｅ１がＬレベルになっており、スレーブ側データ通信装置１０ｓでは、データｄｓ２がＨレベル、イネーブル信号ｅ２がＨレベルになっている。
　このとき、マスタ側のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０～ＭＰ３のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３）＝（オフ、オン、オフ、オフ、オン）となる。
　一方、スレーブ側データ通信装置１０ｓでは、このとき、バッファＩｃ４の入力電圧は、バッファＩｃ４の動作閾値電圧よりも高い状態にあり、クロックｃｋｓは、５Ｖレベルになる。すると、スレーブ側のＰＭＯＳトランジスタＭＰ４のスイッチング状態は、オンになり、端子ＯＷは、スレーブ側の５Ｖ電源につながるから、シリアル通信信号ｗ１は、５Ｖレベルになる。
　また、マスタ側データ通信装置１０ｍでは、コンパレータＣｍｐ１の正側入力端が５Ｖになり、負側入力端の基準電圧４．２Ｖより高いから、コンパレータＣｍｐ１は、Ｈレベルのデータｄｍ２を出力する。
　このように、マスタからスレーブの読み出しモードにおいて、マスタ側のクロックがスレーブ側で再生されており、また、スレーブ側のデータのＨレベルが、時間帯ｔ１６、ｔ１８において、マスタ側で読み出されていることがわかる。
　次に接続遮断回路１ａ－１における、マスタ側のリーク電流（leak current）抑止機能について説明する。データ通信システム１－１のマスタ側データ通信装置１０ｍでは、ＰＭＯＳトランジスタＭＰ２、ＭＰ３から流れる可能性のあるリーク電流を抑制する回路構成になっている。
　最初に、リーク電流が発生する回路構成について示す。図６はリーク電流が発生する回路構成を示す図である。データ通信システム１００は、マスタ側データ通信装置１００ｍと、スレーブ側データ通信装置１０ｓを備える。
　マスタ側データ通信装置１００ｍは、図２に示される、インバータＩｎｖ０とＰＭＯＳトランジスタＭＰ０を有していない構成になっている。このため、ＰＭＯＳトランジスタＭＰ２のドレインと、抵抗Ｒ１の他端とは、直接、端子ＤＩＯに接続している。その他の構成は図２と同じである。
　マスタ側のデータ通信装置を、図６に示すようなマスタ側データ通信装置１００ｍの構成にすると、ＰＭＯＳトランジスタＭＰ２、ＭＰ３によるリーク電流が発生するという問題がある。
　図７はリーク電流が発生する原因を説明するための図である。ＰＭＯＳトランジスタＭＰ２、ＭＰ３の断面構造を示している。
　ＰＭＯＳトランジスタＭＰ１がオン状態のとき、通信ラインＬ１を５Ｖにするような動作となる。このとき、図６のマスタ側データ通信装置１００ｍの構成では、ＰＭＯＳトランジスタＭＰ２のドレイン側電位が、３．３Ｖよりも高くなる。同様に、ＰＭＯＳトランジスタＭＰ３のドレイン側電位も、抵抗Ｒ１を介して３．３Ｖよりも高くなる。
　このため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のボディダイオード（寄生ダイオード）Ｄｂを通じて、図７に示すような矢印方向に電流（リーク電流）が流れ、通信ラインＬ１の信号電圧が５Ｖに達しないという不具合が生じてしまう。
　このような不具合を改善するため、図２に示すマスタ側データ通信装置１０ｍでは、接続遮断回路１ａ－１として、インバータＩｎｖ０およびＰＭＯＳトランジスタＭＰ０を追加している。
　図２において、インバータＩｎｖ０の入力には、ＰＭＯＳトランジスタＭＰ１のゲートが接続し、インバータＩｎｖ０の出力を、ＰＭＯＳトランジスタＭＰ０のゲートに接続している。また、ＰＭＯＳトランジスタＭＰ０のソースは、ＰＭＯＳトランジスタＭＰ２のドレインと抵抗Ｒ１の他端と接続している。
　ＰＭＯＳトランジスタＭＰ０のドレインは、端子ＤＩＯ、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ１のドレインおよびコンパレータＣｍｐ１の正側入力端に接続している。
　このような構成にすることにより、ＰＭＯＳトランジスタＭＰ１がオン状態のとき、ＰＭＯＳトランジスタＭＰ０はオフ状態となり、通信ラインＬ１と、ＰＭＯＳトランジスタＭＰ２、ＭＰ３との間の電気的接続は遮断される（ハイインピーダンスになる）。
　その結果、通信ラインＬ１が５Ｖのときに、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のボディダイオードＤｂは、オンしなくなるため、リーク電流は発生せず、通信ラインＬ１は、５Ｖが正常に維持されることになる（ただし、ＰＭＯＳトランジスタＭＰ０のバックゲート電圧を５Ｖとする）。
　次にリーク電流抑止機能を持つ構成の変形例について説明する。上記では、インバータＩｎｖ０およびＰＭＯＳトランジスタＭＰ０を使用して、リーク電流の発生を抑止したが、ダイオードを使って同等の効果を得ることもできる。変形例は、ダイオードを使った回路構成の場合である。
　図８はリーク電流抑止機能を持つ変形例の回路構成を示す図である。データ通信システム１－２は、マスタ側データ通信装置１０ｍ－１と、スレーブ側データ通信装置１０ｓを備える。
　マスタ側データ通信装置１０ｍ－１は、図２に示される、インバータＩｎｖ０とＰＭＯＳトランジスタＭＰ０を備えておらず、その代わりに、接続遮断回路１ａ－１としてダイオードＤｉ（順方向電圧Ｖｆが例えば、０．７Ｖ）を備える構成になっている。
　ダイオードＤｉのアノードは、ＰＭＯＳトランジスタＭＰ２のドレインと、抵抗Ｒ１の他端と接続している。ダイオードＤｉのカソードは、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ１のドレイン、コンパレータＣｍｐ１の正側入力端および端子ＤＩＯに接続している。また、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のソースは、４Ｖの電源に接続されている。その他の構成は図２と同じである。
　このような構成にすることにより、通信ラインＬ１が５Ｖのとき、ダイオードＤｉは逆バイアスされるため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３によるリーク電流は流れなくなる。
　なお、ＰＭＯＳトランジスタＭＰ２、ＭＰ３がオン状態のとき、ダイオードＤｉは順バイアスとなり、順方向電圧Ｖｆ（この例では、０．７Ｖ）の電圧ドロップが発生する。このため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のソース電圧を３．３Ｖよりも０．７Ｖ高く設定して、４．０Ｖで使用している。
　次にスレーブ側の異常をマスタ側へ通知するアラーム機能を有するデータ通信システムについて説明する。
　図９はデータ通信システムの構成例を示す図である。データ通信システム１－３は、マスタ側データ通信装置１０ｍと、スレーブ側データ通信装置１０ｓ－１とを備える。
　スレーブ側データ通信装置１０ｓ－１は、新たな端子として、スレーブの異常（温度異常や電源電圧異常等）を通知するための信号が入力する端子ＡＬＭを備えている。
　また、スレーブ側データ通信装置１０ｓ－１は、図２に示される、論理素子Ｉｃ３を備えておらず、その代わりに、論理素子Ｉｃ５、Ｉｃ６およびインバータＩｎｖ２を備える構成になっている。
　論理素子Ｉｃ５は、入力端ｂ４～ｂ６への３入力がＨレベルの入力条件のときに出力がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになる、３入力１出力の論理演算回路である。
　論理素子Ｉｃ６は、２入力のうちいずれか一方がＬレベルならば、出力がＬレベルになり、２入力の両方がＨレベルのときに出力がＨレベルになる、２入力１出力の論理演算回路（２入力１出力のＡＮＤ素子と等価）である。
　ここで、端子ＡＬＭは、インバータＩｎｖ２の入力端に接続する。端子ＩＣＤＨは、論理素子Ｉｃ５の入力端ｂ４に接続し、端子ＩＣＤＥは、論理素子Ｉｃ５の入力端ｂ５に接続し、端子ＩＣＣＬＫは、論理素子Ｉｃ５の入力端ｂ６およびバッファＩｃ４の出力端に接続している。
　インバータＩｎｖ２の出力端は、論理素子Ｉｃ６の一方の入力端に接続し、論理素子Ｉｃ５の出力端は、論理素子Ｉｃ６の他方の入力端に接続する。論理素子Ｉｃ６の出力端は、ＰＭＯＳトランジスタＭＰ４のゲートに接続する。その他の構成は図２と同じである。
　端子ＡＬＭには、スレーブ側データ通信装置１０ｓ－１の制御回路から送信されたアラーム信号ｄａｌｍが入力し、スレーブ側で異常が発生すると、アラーム信号ｄａｌｍは、Ｈレベルになる。
　このため、ＰＭＯＳトランジスタＭＰ４は、端子ＩＣＤＨおよび端子ＩＣＤＥのレベルにかかわらず、アラーム信号がＨレベルになるとオンし、通信ラインＬ１が５Ｖ状態になる。これにより、マスタ側データ通信装置１０ｍは、スレーブ側の異常状態をすみやかに認識することができる。
　次に図１０～図１３を用いてシステム構成例について説明する。図１０はシステム構成例を示す図である。データ通信システム２－１は、マスタ側装置２０ａとスレーブ側装置３０ａとを備え、マスタ側装置２０ａとスレーブ側装置３０ａとは、通信ラインＬ１で接続される。
　マスタ側装置２０ａは、マスタ側制御回路２２ａと、マスタ側データ通信装置１０ｍに該当するマスタ側インタフェース回路２１ａとを備える。また、マスタ側インタフェース回路２１ａは、端子ＤＯ、ＤＥ、ＣＬＫ、ＤＩを含む。
　マスタ側制御回路２２ａは、データｄｍ１を端子ＤＯへ送信し、イネーブル信号ｅ１を端子ＤＥへ送信し、クロックｃｋｍを端子ＣＬＫへ送信する。マスタ側インタフェース回路２１ａは、マスタ側制御回路２２ａに向けて、端子ＤＩからデータｄｍ２を送信する。
　一方、スレーブ側装置３０ａは、スレーブ側制御回路３２ａと、スレーブ側データ通信装置１０ｓに該当するスレーブ側インタフェース回路３１ａとを備える。スレーブ側インタフェース回路３１ａは、端子ＩＣＤＨ、ＩＣＤＥ、ＩＣＣＬＫ、ＩＣＤＩを含む。
　スレーブ側制御回路３２ａは、データｄｓ２を端子ＩＣＤＨへ送信し、イネーブル信号ｅ２を端子ＩＣＤＥへ送信する。スレーブ側インタフェース回路３１ａは、スレーブ側制御回路３２ａに向けて、端子ＩＣＣＬＫからクロックｃｋｓを送信し、端子ＩＣＤＩからデータｄｓ１を送信する。
　図１１は、別のシステム構成例を示す図である。１線の通信ラインに対して、複数のスレーブ側装置が接続するマルチ配線タイプのシステム構成例を示している。データ通信システム２－２は、マスタ側装置２０ａとスレーブ側装置３０ａ－１～３０ａ－ｎとを備え、マスタ側装置２０ａとスレーブ側装置３０ａ－１～３０ａ－ｎとは、通信ラインＬ１ａで接続される。通信ラインＬ１ａは、スレーブ側でマルチ配線構成になっている。
　スレーブ側装置３０ａ－１は、スレーブ側インタフェース回路３１ａ－１と、スレーブ側制御回路３２ａ－１とを含む。同様に、スレーブ側装置３０ａ－ｎは、スレーブ側インタフェース回路３１ａ－ｎと、スレーブ側制御回路３２ａ－ｎとを含む。なお、制御回路側とインタフェース回路側との接続関係は図１０と同じである。
　図１２は、さらに別のシステム構成例を示す図である。アラーム通知機能を有する場合のシステム構成例を示している。データ通信システム２－３は、マスタ側装置２０ａとスレーブ側装置３０ｂとを備え、マスタ側装置２０ａとスレーブ側装置３０ｂとは、通信ラインＬ１で接続される。
　スレーブ側装置３０ｂは、スレーブ側インタフェース回路３１ｂと、スレーブ側制御回路３２ｂとを備える。スレーブ側インタフェース回路３１ｂは、端子ＩＣＤＨ、ＩＣＤＥ、ＩＣＣＬＫ、ＩＣＤＩの他に、さらに端子ＡＬＭを含む。
　スレーブ側制御回路３２ｂは、上位から異常通知があると、Ｈレベルのアラーム信号ｄａｌｍを端子ＡＬＭに送信する。その他の構成は図１０と同じである。
　図１３は、さらに別のシステム構成例を示す図である。マスタ側をマイコンに置き替えたシステム構成例を示している。データ通信システム２－４は、マイコン２０ｂと、スレーブ側装置３０ｃとを備え、マイコン２０ｂとスレーブ側装置３０ｃとは、通信ラインＬ１で接続される。その他の構成は図１２と同じである。
　ここで、上記のようなシステム構成において、ＩＣの量産テスト用等に本データ通信システムを利用する場合は、マスタ側装置をテスタとし、スレーブ側装置をＩＣにして、例えば、図１１に示すようなマルチ配線接続にすることで、一括して量産テストを効率よく行うことが可能になる。
　また、量産テストの完了後は、通信機能は不要となり、異常出力のみスレーブ側からマスタ側へ通知されればよい。したがって、図１２、図１３に示すような構成においては、通信ラインＬ１は、異常検出を通知するためのラインとして利用されることになる。
　次に通信フォーマットについて説明する。図１４は通信フォーマットを示す図である。（ａ）は、Ｎビットのコマンドｃｍ１のみの通信フォーマットｆ１の場合を示している。
　マスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓに対して、データ授受が不要であり、何らかの設定のみを行うような場合には、通信フォーマットｆ１が使用される。
　例えば、スレーブ側をリセット（初期化）させる場合、マスタ側データ通信装置１０ｍは、リセットを指示するコマンドｃｍ１をスレーブ側に送信し、スレーブ側データ通信装置１０ｓは、当該コマンドｃｍ１を受信するとリセットを実行する。
　（ｂ）は、Ｎビットのコマンドｃｍ１と、Ｍビットのコマンド処理用ペイロードｃｍ２とを含む通信フォーマットｆ２の場合を示している。
　マスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓに対して、データ授受を要するデータの書き込み／読み出しなどを行うような場合には、通信フォーマットｆ２が使用される。
　データ書き込みを行う場合、マスタ側データ通信装置１０ｍは、スレーブ側データ通信装置１０ｓに対して、データ書き込みを指示するコマンドｃｍ１と、書き込むべきデータが挿入されたコマンド処理用ペイロードｃｍ２とを送信する。
　また、データ読み出しを行う場合、マスタ側データ通信装置１０ｍは、データ読み出しを指示するコマンドｃｍ１をスレーブ側へ送信し、スレーブ側データ通信装置１０ｓは、コマンドｃｍ１を受信すると、コマンドｃｍ１の指示にもとづき読み出したデータを、コマンド処理用ペイロードｃｍ２に挿入して返信する。
　図１５は別の通信フォーマットを示す図である。（ａ）は、Ｎビットのコマンドｃｍ１と、Ｋビットのアドレスａｄ１とを含む通信フォーマットｆ１ａの場合を示している。（ｂ）は、Ｎビットのコマンドｃｍ１、Ｍビットのコマンド処理用ペイロードｃｍ２、およびＫビットのアドレスａｄ１を含む通信フォーマットｆ２ａの場合を示している。
　このような通信フォーマットｆ１ａ、ｆ２ａは、図１１に示したデータ通信システム２－２の場合に適用されるものであり、アドレスａｄ１には、スレーブ側装置３０ａ－１～３０ａ－ｎのアドレス値（またはスレーブ側インタフェース回路３１ａ－１～３１ａ－ｎのアドレス値）が設定される。
　次に状態遷移について説明する。図１６は状態遷移を示す図である。アドレスａｄ１のフィールドを有していない通信フォーマットによって、マスタとスレーブ間で通信を行う場合の状態遷移を示している。
　〔Ｓ１〕マスタ側装置とスレーブ側装置が起動する。
　〔Ｓ２〕マスタ側装置とスレーブ側装置が、動作待ち状態（ＩＤＬＥ）に遷移する。
　〔Ｓ３〕マスタ側装置とスレーブ側装置が、コマンド設定状態（ＣＭＤ）に遷移する。コマンド設定状態（ＣＭＤ）では、コマンドの設定、受付、デコード処理などが行われる。
　〔Ｓ４〕コマンドが例えば、ソフトウェアリセットのような場合は、コマンド設定状態（ＣＭＤ）から動作待ち状態（ＩＤＬＥ）に遷移する。
　〔Ｓ５〕コマンドがデータ書き込みの場合、コマンド設定状態（ＣＭＤ）からデータ書き込み状態（ＷＴ）に遷移する。データ書き込み状態（ＷＴ）では、マスタ側データ通信装置１０ｍからスレーブ側データ通信装置１０ｓへ書き込みデータが送信される。
　〔Ｓ６〕データ書き込みが終了すると、データ書き込み状態（ＷＴ）から動作待ち状態（ＩＤＬＥ）に遷移する。
　〔Ｓ７〕コマンドがデータ読み出しの場合、コマンド設定状態（ＣＭＤ）からデータ読み出し状態（ＲＤ）に遷移する。データ読み出し状態（ＲＤ）では、スレーブ側データ通信装置１０ｓからマスタ側データ通信装置１０ｍへ読み出しデータが送信される。
　〔Ｓ８〕データ読み出しが終了すると、データ読み出し状態（ＲＤ）から動作待ち状態（ＩＤＬＥ）に遷移する。
　なお、上記において、コマンド設定状態（ＣＭＤ）、データ書き込み状態（ＷＴ）およびデータ読み出し状態（ＲＤ）は、各処理時間があらかじめクロック数によって決められている。このため、マスタ側およびスレーブ側の制御回路では、クロックのカウント処理を行って、状態遷移する際のタイミングを検出している。
　図１７は、別の状態遷移を示す図である。アドレスａｄ１のフィールドを有している通信フォーマットによって、マスタとスレーブ間で通信を行う場合の状態遷移を示している。
　〔Ｓ１１〕マスタ側装置とスレーブ側装置が起動する。
　〔Ｓ１２〕マスタ側装置とスレーブ側装置が、動作待ち状態（ＩＤＬＥ）に遷移する。
　〔Ｓ１３〕マスタ側装置とスレーブ側装置が、コマンド設定状態（ＣＭＤ）に遷移する。
　〔Ｓ１３ａ〕マスタ側装置とスレーブ側装置が、アドレス通信状態（ＡＤＲ）に遷移する。アドレス通信状態（ＡＤＲ）では、マスタ側装置からスレーブ側装置へ、所定アドレスが送信される。
　〔Ｓ１４〕アドレスが自分のものでないスレーブ側装置は、動作待ち状態（ＩＤＬＥ）に遷移する。また、コマンドが例えばソフトウェアリセットのような場合、該当アドレスを有するスレーブ側装置でリセットが行われ、動作待ち状態（ＩＤＬＥ）に遷移する。
　〔Ｓ１５〕コマンドがデータ書き込みの場合、該当アドレスを有するスレーブ側装置は、データ書き込み状態（ＷＴ）に遷移する。
　〔Ｓ１６〕データ書き込みが終了すると、データ書き込み状態（ＷＴ）から動作待ち状態（ＩＤＬＥ）に遷移する。
　〔Ｓ１７〕コマンドがデータ読み出しの場合、該当アドレスを有するスレーブ側装置は、データ読み出し状態（ＲＤ）に遷移する。
　〔Ｓ１８〕データ読み出しが終了すると、データ読み出し状態（ＲＤ）から動作待ち状態（ＩＤＬＥ）に遷移する。
　なお、上記においても、アドレス通信状態（ＡＤＲ）も処理時間があらかじめクロック数によって決められており、マスタ側およびスレーブ側の制御回路では、クロックのカウント処理を行って、アドレス通信状態（ＡＤＲ）で行う処理から他状態へ遷移する際のタイミングを検出している。
　以上説明したように、本発明のデータ通信システムの構成により、少ない回路規模で、１線式双方向データ通信を効率よく行うことが可能になる。
　なお、上述の特許文献３に記載される図２の構成では、スレーブからマスタへのＨレベル送信ができないため、スレーブ側の電源状態を認識できない。
　これに対し、本発明のデータ通信システムでは、スレーブ側データ通信装置１０ｓが正常動作している場合は、スレーブ側データ通信装置１０ｓは、マスタ側データ通信装置１０ｍへＨレベルを送信できる。逆に、スレーブ側データ通信装置１０ｓの電源が落ちたり、動作電圧が低下したりした場合には、Ｈレベルを送信しない（ＧＮＤレベルの出力のみとなる）。
　このように、マスタ側では、スレーブ側データ通信装置１０ｓがＨレベルを送信できるか否かを判別することや、送られてきたＨレベルの電圧値をチェックすることで、スレーブ側データ通信装置１０ｓ（またはスレーブ側装置）の電源状態を認識することが可能になる。
　次にスレーブ側装置について詳しく説明する。なお、以降では、スレーブ側装置は、例えば、温度や圧力などの物理量を検知するセンサであるとして、センサ装置と呼んで説明する。
　図１８はセンサ装置の構成例を示す図である。センサ装置３０は、スレーブインタフェース回路３１、制御回路３２、補助メモリ３３、主メモリ３４、調整回路３５、センサ素子３６、増幅回路３７および異常検出部３８を備える。また、端子としては、装置電源のＶｃｃおよびＧＮＤの端子の他に、端子ＯＷ、端子Ｖｏｕｔ、端子ＥＶおよび端子ＣＧを備える。
　なお、センサ装置３０は、同一半導体チップ上に形成された、ＣＭＯＳプロセスにより製造される能動素子および受動素子のみで構成されている。
　端子ＯＷは、上述したように、通信ラインＬ１と接続して、マスタ側データ通信装置１０ｍと通信するための入出力インタフェース端子である。端子ＯＷには、データとクロックとの合成信号が入出力する。端子Ｖｏｕｔは、センサ素子３６によって検知された結果を出力する端子である。
　端子ＥＶと端子ＣＧは、主メモリ３４にデータを書き込む際に使用される電圧印加用端子である。主メモリ３４は、具体的には、フローティングＭＯＳアレイで構成されるＥＰＲＯＭ（Erasable Programmable Read Only Memory）である。
　このため、ＥＰＲＯＭへのデータ書き込みが行われる場合、センサ装置３０の動作電源Ｖｃｃよりも高い電圧が端子ＥＶに印加され、さらに、フローティングゲートを駆動するための電圧が端子ＣＧに印加される。
　スレーブインタフェース回路３１は、上述のスレーブ側データ通信装置１０ｓに該当し、端子ＯＷに接続される通信ラインＬ１を介して、マスタ側装置と通信する。制御回路３２は、図１０～図１３で上述したスレーブ側制御回路に該当する。
　補助メモリ３３は、端子ＯＷから入力されたデータ（トリミングデータ）を一時的に記憶する。補助メモリ３３は、シフトレジスタで構成され、例えば、４８ビットシフトレジスタで構成される。
　主メモリ３４は、ＥＰＲＯＭであって、補助メモリ３３に記憶されたトリミングデータを、電気的な再書き込み動作によって記憶する（以下、主メモリ３４をＥＰＲＯＭ３４と呼ぶ）。
　調整回路３５は、補助メモリ３３に記憶されたトリミングデータ、またはＥＰＲＯＭ３４に記憶されたトリミングデータにもとづいて、センサ素子３６の出力特性（感度）を調整する。または、増幅回路３７のオフセットやゲインなどを調整する。
　センサ素子３６は、検知した物理量に応じた電気信号を生成する。増幅回路３７は、センサ素子３６から出力された電気信号を増幅して端子Ｖｏｕｔを通じて外部へ出力する。異常検出部３８は、センサ装置３０で生じた異常を検出して、アラーム信号をスレーブインタフェース回路３１に送信する。
　ここで、補助メモリ３３では、端子ＯＷから送信された仮のトリミングデータを、スレーブインタフェース回路３１と制御回路３２を通じて受信して記憶する。調整回路３５は、補助メモリ３３に記憶された仮のトリミングデータを用いて、センサ素子３６の出力特性の調整、または増幅回路３７のオフセット、ゲイン等の調整を行う。
　この場合、制御回路３２では、調整回路３５に対して、複数の仮のトリミングデータを用いて、トリミング値を変更しながらセンサ素子３６の出力、または増幅回路３７の出力を測定させ、所望の出力値が得られるトリミングデータを確定する。
　トリミングデータが確定すると、制御回路３２は、そのトリミングデータをＥＰＲＯＭ３４に記憶させる。そして、通常の使用状態においては、ＥＰＲＯＭ３４に記憶されたトリミングデータを用いて、調整回路３５により、センサ素子３６や増幅回路３７の出力を調整する。
　次に制御回路３２で行われるコマンド解析について説明する。制御回路３２は、３ビットコマンドレジスタ（モード設定レジスタ）を含み、３ビットコマンドレジスタは、所定クロック数で、マスタ側から送信された３ビットのコマンドの解析を行う。
　図１９は３ビットコマンドレジスタの機能例を示す図である。テーブルＴ１は、３ビットコマンドレジスタ値の機能を示している。なお、Ｎｏ．２、Ｎｏ．６、Ｎｏ．７は、空きになっている。
　Ｎｏ．１の場合、名称が「出力」であり、マスタ側から“０００”のコマンドが送信されると、制御回路３２は、シリアルデータを出力する。
　Ｎｏ．３の場合、名称が「参照」であり、マスタ側から“０１０”のコマンドが送信されると、制御回路３２は、ＥＰＲＯＭ３４の内容を補助メモリ３３であるシフトレジスタ（Ｓ．Ｒ．）にセットする。
　Ｎｏ．４の場合、名称が「調整」であり、マスタ側から“０１１”のコマンドが送信されると、制御回路３２は、シフトレジスタ（Ｓ．Ｒ．）とＥＰＲＯＭ３４との内容の論理和（ＯＲ）を、センサ装置３０内のＤ／Ａコンバータに出力する。
　Ｎｏ．５の場合、名称が「書き込み」であり、マスタ側から“１００”のコマンドが送信されると、制御回路３２は、シフトレジスタ（Ｓ．Ｒ．）の内容をＥＰＲＯＭ３４に書き込む。
　Ｎｏ．８の場合、名称が「リセット」であり、マスタ側から“１１１”のコマンドが送信されると、制御回路３２は、シフトレジスタ（Ｓ．Ｒ．）とモード設定のリセットを行う。
　次にＥＰＲＯＭ３４に対してトリミング制御を行う際の状態遷移について説明する。図２０は状態遷移を示す図であり、図２１は各状態を説明する図である。図２１のテーブルＴ２は、図２０の状態遷移図の中の各状態を記載したものである。なお、図２０に示される状態遷移図の“Ｎｏ．”は、図１９のテーブルＴ１中の“Ｎｏ．”に対応している。
　〔Ｓ２０〕センサ装置３０が電源オンする。
　〔Ｓ２１〕電源投入後、制御回路３２のリセット動作により、センサ装置３０は、初期化状態（Ｉｎｉｔ）に遷移する。初期化状態（Ｉｎｉｔ）は、スレーブインタフェース回路３１を通じてのデータ入力待ち状態である。
　〔Ｓ２２〕制御回路３２は、コマンド解析状態になる。コマンド解析状態は、マスタ側から送信されたコマンドを解析する状態である。コマンド解析は、制御回路３２内の３ビットコマンドレジスタに設定された値に基づき、４クロックで行われる。
　〔Ｓ２２ａ〕制御回路３２は、４クロックでコマンド解析を行う場合に、４クロックの内の３クロックをモード設定に使用する。
　〔Ｓ２２ｂ〕制御回路３２は、モードを設定すると、実行状態に遷移する。
　〔Ｓ２２ｃ〕実行状態は、設定されたモードに対して、次にどの状態へ遷移させるか決定する状態になる。ここでは、制御回路３２は、４クロックの内の１クロックを使用して、次に移行する状態を決定する。
　〔Ｓ２３〕モード設定がリセットの場合（テーブルＴ１のＮｏ．８の場合）、制御回路３２は、ソフトウェアリセットを行った後に、初期化状態（Ｉｎｉｔ）に遷移する。
　〔Ｓ２４〕モード設定が、テーブルＴ１のＮｏ．１、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５のいずれかである場合、制御回路３２は、シフト状態へ遷移する。
　〔Ｓ２５〕シフト状態は、３ビットコマンドレジスタのレジスタ値のＮｏ．１、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５の動作を実行する状態であり、補助メモリ３３である４８ビットシフトレジスタは、４８入力クロックでシフト動作を行う。
　Ｎｏ．１（出力）の場合は、４８ビットシフトを行ってシリアルデータを出力する。Ｎｏ．３（参照）の場合は、ＥＰＲＯＭ３４の値を４８ビットシフトレジスタに書き込んでから、４８ビットのシフト動作を行う。
　また、Ｎｏ．４（調整）の場合は、ＥＰＲＯＭ３４の値と、４８ビットシフト後のデータの論理和出力をＤ／Ａコンバータに出力する。
　さらに、Ｎｏ．５（書き込み）の場合、ＥＰＲＯＭ３４へ４８ビットシフトレジスタの値の書き込みを行う。
　〔Ｓ２６〕４８ビットのシフト動作が行われ、それぞれのモードによる動作が完了すると、制御回路３２は、次の１クロックでモード設定を初期化して、初期化状態（Ｉｎｉｔ）へ移行するためのリスタート状態になる。
　なお、マスタ側装置が、端子ＥＶ，ＣＧへの電圧印加にもとづき、ＥＰＲＯＭ３４へデータ書き込みを行った場合や、アナログ測定が行われた場合にも、制御回路３２は、リスタート状態へ移行する。
　次にＥＰＲＯＭ３４への書き込みモードの動作について説明する。図２２はＥＰＲＯＭへの書き込みモードの動作を示すタイムチャートである。図中のＣＫ、ＭＯＤＥ［２：０］、ＩＤＥＮＴ、ＳＦＴＥＮおよびＣＮＴ６ＢＩＴ［５：０］の各信号は、制御回路３２内の内部信号を表している。また、図中の記号“？”は、端子ＯＷから入力された０または１のデータであることを示し、記号“ｂ”は数値が２進数であることを示している（以下同様）。
　クロック信号ＣＫは、スレーブインタフェース回路３１の上述の端子ＩＣＣＬＫから出力されるクロックである。モード設定信号ＭＯＤＥ［２：０］は、３ビットコマンドレジスタの値である。モード設定信号ＭＯＤＥ［２：０］の最初のデータ（図２３において、左端に示されているデータ）００１ｂは、モード設定信号ＭＯＤＥ［２：０］の初期値であり、クロック信号ＣＫが入力される毎に左へシフトされて、最小ビットには端子ＯＷから入力されたデータ（“？”で示される０または１のデータ）がシフトインされる。
　信号ＩＤＥＮＴは、３ビットコマンドレジスタの３ビットの書き込み動作が完了した場合はＨレベルになり、３ビットの書き込み動作が未完了の場合はＬレベルになる信号である。
　シフトイネーブル信号ＳＦＴＥＮは、４８ビットシフトレジスタに対して、４８クロックのシフト状態にある場合にＨレベルになり、それ以外の状態ではＬレベルになる信号である。
　カウント制御信号ＣＮＴ６ＢＩＴ［５：０］は、４８ビットカウントするための６ビットカウンタの値である。
　なお、電圧ＥＶ、ＣＧは、端子ＥＶと端子ＣＧに印加される電圧を示しており、ＥＰＲＯＭ３４へのデータ書き込み時には、例えば、電圧ＥＶ＝９Ｖ、電圧ＣＧ＝１８Ｖになる。
　〔Ｓ３１〕コマンド３クロック期間において、端子ＯＷから入力されたデータにより、３ビットのコマンドが３ビットコマンドレジスタに書き込まれる。
　この期間中は、３ビットの書き込み動作が未完了であるから、信号ＩＤＥＮＴはＬレベルである。また、４８ビットシフトレジスタはシフト動作ではないので、シフトイネーブル信号ＳＦＴＥＮはＬレベル、６ビットカウンタもカウント未起動なので、出力値は００ｄ（ｄは００が十進数であることを示す記号である。以下同様。）である。
　〔Ｓ３２〕確定１クロック期間に入ると、３ビットコマンドレジスタへの書き込み動作が完了するので、信号ＩＤＥＮＴはＨレベルになる。
　〔Ｓ３３〕シフト４８クロック期間において、４８ビットシフトレジスタの４８クロックのシフト状態である。シフトイネーブル信号ＳＦＴＥＮは、信号ＩＤＥＮＴの立ち上りから１クロック遅れて、シフト動作であることが確定してからＨレベルになっている。また、カウント制御信号ＣＮＴ６ＢＩＴ［５：０］は、シフトイネーブル信号ＳＦＴＥＮの立ち上りから１クロック遅れてカウント動作が開始している。
　〔Ｓ３４〕ＥＰＲＯＭ書き込み端子測定期間において、カウント値が４８に達したので、電圧ＥＶ、ＣＧが印加され、モード設定信号ＭＯＤＥ［２：０］に対応するデータがＥＰＲＯＭ３４へ書き込まれる。
　〔Ｓ３５〕初期化１クロック期間では、次のコマンド入力のための初期化が行われる。すなわち、新たなコマンド設定がなされるので、３ビットコマンドレジスタはリセットされ、モード設定信号ＭＯＤＥ［２：０］は、次のサイクルの初期値００１ｂとなる。
　また、信号ＩＤＥＮＴおよびシフトイネーブル信号ＳＦＴＥＮは、次のサイクルからＬレベルになり、６ビットカウンタもリセットされて、次のサイクルからカウント値が００ｄになる。
　上記のタイミングチャートにおいて、ＥＰＲＯＭ３４への書き込みモードでは、Ｉｎｉｔ状態から再びＩｎｉｔ状態に戻るまでに５３クロックの動作となる。
　図２３はリセットモードの動作を示すタイムチャートである。
　〔Ｓ４１〕モード設定信号ＭＯＤＥ［２：０］の初期値は００１ｂである。コマンド３クロック期間において、端子ＯＷから入力されたデータにより、３ビットのコマンド１１１ｂが順次３ビットコマンドレジスタに書き込まれる。
　３ビットの書き込み動作が未完了であるから、信号ＩＤＥＮＴはＬレベルである。また、４８ビットシフトレジスタはシフト動作ではないので、シフトイネーブル信号ＳＦＴＥＮはＬレベル、６ビットカウンタもカウント未起動なので、出力値は００ｄである。
　〔Ｓ４２〕確定１クロック期間に入ると、３ビットコマンドレジスタへの書き込み動作が完了するので、信号ＩＤＥＮＴはＨレベルになる。この期間で、リセットコマンドが認識される。
　〔Ｓ４３〕リセット期間である。３ビットコマンドレジスタはリセットされて、モード設定信号ＭＯＤＥ［２：０］は、初期値の００１ｂの値になる。また、信号ＩＤＥＮＴはＬレベルになり、４８ビットシフトレジスタも起動しないので、シフトイネーブル信号ＳＦＴＥＮはＬレベル、６ビットカウンタも起動しないのでカウント値は００ｄのままである。
　上記のタイミングチャートにおいて、リセットモードでは、Ｉｎｉｔ状態から再びＩｎｉｔ状態に戻るまでに４クロックの動作となる。
　次にセンサ装置３０と、上述の特許文献４との構成上の差異について説明する。図２４は半導体物理量センサ装置の構成を示す図である。特許文献４の図１に示される半導体物理量センサ装置を示している。
　特許文献４の半導体物理量センサ装置では、第１端子～第８端子の８本の端子が設けられている。このような半導体物理量センサ装置は、例えば、自動車用圧力センサに用いた場合、圧損の低減や配管の極小化から、検出対象部位の近くで限られた空間に設置される。
　このため、より小型のセンサ装置が望まれるが、半導体チップの端子数により、モールドするパッケージの端子数が決まるため、小型化するためにはさらなる端子数の削減が望まれる。
　このような要望に対して、本発明のセンサ装置３０では、インタフェース部分にスレーブ側データ通信装置１０ｓの機能を有するスレーブインタフェース回路３１と、制御回路３２とを設けることで、端子数の削減を図っている。
　すなわち、図１８に示したように、電源端子のＶｃｃ、ＧＮＤの他に、端子ＯＷ、端子Ｖｏｕｔ、端子ＥＶおよび端子ＣＧを含む計６本の端子になっており、８端子から６端子への端子数の削減が図られている。
　ここで、センサ装置３０のスレーブインタフェース回路３１および制御回路３２は、図２４に示す半導体物理量センサ装置内の動作選択回路に対応している。
　そして、センサ装置３０では、図２４に示す半導体物理量センサ装置の端子ＤＳ、ＣＬＫによるデータとクロックに対して、データとクロックを合成することで、１本の端子ＯＷで制御可能としている。また、図２４に示す半導体物理量センサ装置の端子Ｅのイネーブル信号については、制御回路３２内で生成することにしている。
　このように、センサ装置３０では、クロックとデータとを重畳させた、３つの電圧レベル（５Ｖ、３．３Ｖ、ＧＮＤ）によって、論理レベルのＨ／Ｌを判別し、また、ＥＰＲＯＭ３４の制御内容を決定するモードを保持するための３ビットコマンドレジスタを有する構成とした。
　これにより、図２４に示す半導体物理量センサ装置の端子ＤＳ、ＣＬＫ、Ｅを無くし、端子ＯＷによってマスタ側と通信することができ、端子数を削減して小型化を図ることが可能になる。このように、センサ装置３０では、ＥＰＲＯＭ３４を用いた電気的トリミングによる感度調整や温度特性調整やオフセット調整を行う際の装置として、端子数が削減された小型の装置として提供することが可能になる。
　以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１　データ通信システム
　１ａ　マスタ側データ通信装置
　１ｂ　スレーブ側データ通信装置
　Ｌ１　通信ライン
　ＭＮ１　入力クロック側トランジスタ（ＮＭＯＳトランジスタ）
　ＭＰ１～ＭＰ４　第１～第４のトランジスタ（ＰＭＯＳトランジスタ）
　Ｒ１　マスタ側抵抗
　Ｒ２　スレーブ側抵抗
　Ｉｎｖ１　インバータ
　１ａ－１　接続遮断回路
　１ａ－２　マスタ側データ再生回路
　１ｂ－１　クロック再生回路
　１ｂ－２　スレーブ側データ再生回路
　ｃｋ　クロック
　ｒ１～ｒ４　第１～第４の条件信号
　ＤＩＯ、ＯＷ　端子

Claims (10)

  1. 　１線の通信ラインを介して、スレーブ側と双方向通信を行うマスタ側データ通信装置と、
    　前記通信ラインを介して、前記マスタ側データ通信装置と双方向通信を行うスレーブ側データ通信装置と、
    　を備え、
    　前記マスタ側データ通信装置は、
    　基準電位と前記通信ラインとの間に接続され、入力クロックによりスイッチングする入力クロック側トランジスタと、
    　第１の電位と、前記通信ラインとの間に接続される第１のトランジスタと、
    　前記第１の電位よりも低い第２の電位に一端が接続される第２のトランジスタと、
    　前記第２の電位に一端が接続される第３のトランジスタと、
    　前記第２のトランジスタの他端と前記第３のトランジスタの他端との間に接続されるマスタ側抵抗と、
    　前記第１のトランジスタのスイッチング状態に応じて、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断する接続遮断回路と、
    　前記通信ラインを介して前記スレーブ側データ通信装置から送信されたデータを再生するマスタ側データ再生回路と、を含み、
    　前記スレーブ側データ通信装置は、
    　前記第１の電位と同等または前記第１の電位よりも高い第３の電位と、前記通信ラインとの間に接続される第４のトランジスタと、
    　前記通信ラインと前記基準電位との間に接続されるスレーブ側抵抗と、
    　前記通信ラインを介して前記マスタ側データ通信装置から送信されたクロックを再生するクロック再生回路と、
    　前記通信ラインを介して前記マスタ側データ通信装置から送信されたデータを再生するスレーブ側データ再生回路と、を含む、
    　ことを特徴とするデータ通信システム。
  2. 　前記入力クロック側トランジスタは、前記クロックが低電位レベルの場合にオンして、前記通信ライン上の電位を前記基準電位とし、
    　前記第１のトランジスタは、マスタ側からスレーブ側へのデータ送信時に、データ、マスタ側イネーブル信号および前記クロックが高電位レベルになると第１の条件信号によりオンされて、前記通信ライン上の電位を前記第１の電位とし、
    　前記第２のトランジスタは、マスタ側からスレーブ側へのデータ書き込み時に、前記データが低電位レベル、かつ前記マスタ側イネーブル信号と前記クロックとが高電位レベルになると第２の条件信号によりオンされて、前記通信ライン上の電位を前記第２の電位とし、
    　前記第３のトランジスタは、マスタ側がスレーブ側のデータを読み出す時に、前記マスタ側イネーブル信号が低電位レベルになると第３の条件信号によりオンされて、前記マスタ側抵抗を介して、前記第２の電位で前記通信ラインをプルアップ状態にし、
    　前記第４のトランジスタは、マスタ側がスレーブ側から送信されるデータを読み出す時に、データと、スレーブ側イネーブル信号および前記クロック再生回路で再生されたクロックが高電位レベルになると第４の条件信号によりオンされて、前記通信ライン上の電位を前記第３の電位とする、
    　ことを特徴とする請求項１記載のデータ通信システム。
  3. 　前記接続遮断回路は、インバータと、トランジスタとを含み、前記インバータの入力端は、前記第１のトランジスタのゲートに接続し、前記インバータの出力端は、前記トランジスタのゲートに接続し、前記トランジスタのソースは、前記マスタ側抵抗の他端と、前記第２のトランジスタのドレインと接続し、前記トランジスタのドレインは、前記通信ラインに接続して、前記第１のトランジスタがオンしたときに前記トランジスタがオフして、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断することを特徴とする請求項１記載のデータ通信システム。
  4. 　前記接続遮断回路は、ダイオードを含み、前記ダイオードのアノードは、前記マスタ側抵抗の他端と、前記第２のトランジスタのドレインと接続し、前記ダイオードのカソードは、前記通信ラインに接続して、前記第１のトランジスタがオンしたときに、前記ダイオードが逆バイアス状態になって、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断することを特徴とする請求項１記載のデータ通信システム。
  5. 　前記マスタ側データ再生回路は、第１のコンパレータであり、前記第１のコンパレータの一方の入力端は前記通信ラインに接続し、前記第１のコンパレータの他方の入力端には、前記第１の電位と前記第２の電位との中間電位が入力され、
    　前記スレーブ側データ再生回路は、第２のコンパレータであり、前記第２のコンパレータの一方の入力端は前記通信ラインに接続し、前記第２のコンパレータの他方の入力端には、前記第３の電位と前記第２の電位との中間電位が入力される、
    　ことを特徴とする請求項１記載のデータ通信システム。
  6. 　前記第４のトランジスタは、前記スレーブ側データ通信装置側に異常が発生した場合には自律的にオンして、前記通信ライン上の電位を前記第３の電位にして、前記マスタ側データ通信装置へ異常通知を行うことを特徴とする請求項１記載のデータ通信システム。
  7. 　前記スレーブ側データ通信装置は、正常電源で動作している場合は、前記マスタ側データ通信装置へ高電位レベルを送信し、正常電源で動作していない場合は、ＧＮＤレベルを出力し、前記マスタ側データ通信装置は、前記スレーブ側データ通信装置が該高電位レベルを送信できるか否かを判別することで、前記スレーブ側データ通信装置の電源状態を認識することを特徴とする請求項１記載のデータ通信システム。
  8. 　１線の通信ラインを介して、スレーブ側と双方向通信を行うデータ通信装置において、
    　基準電位と前記通信ラインとの間に接続され、入力クロックによりスイッチングする入力クロック側トランジスタと、
    　第１の電位と、前記通信ラインとの間に接続される第１のトランジスタと、
    　前記第１の電位よりも低い第２の電位に一端が接続される第２のトランジスタと、
    　前記第２の電位に一端が接続される第３のトランジスタと、
    　前記第２のトランジスタの他端と前記第３のトランジスタの他端との間に接続されるマスタ側抵抗と、
    　前記第１のトランジスタのスイッチング状態に応じて、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断する接続遮断回路と、
    　前記通信ラインを介してスレーブ側から送信されたデータを再生するマスタ側データ再生回路と、
    　を有することを特徴とするデータ通信装置。
  9. 　１線の通信ラインを介して、マスタ側と双方向通信を行うデータ通信装置において、
    　マスタ側に供給されるマスタ側電位と同等または前記マスタ側電位よりも高いスレーブ側電位と、前記通信ラインとの間に接続されるトランジスタと、
    　前記通信ラインと基準電位との間に接続されるスレーブ側抵抗と、
    　前記通信ラインを介してマスタ側から送信されたクロックを再生するクロック再生回路と、
    　前記通信ラインを介してマスタ側から送信されたデータを再生するスレーブ側データ再生回路と、
    　を有することを特徴とするデータ通信装置。
  10. 　１線の通信ラインを介して、マスタ側と双方向通信を行い、物理量を検知するセンサ装置において、
    　マスタ側に供給されるマスタ側電位と同等または前記マスタ側電位よりも高いスレーブ側電位と、前記通信ラインとの間に接続されるトランジスタと、１線の通信ラインと基準電位との間に接続されるスレーブ側抵抗と、前記通信ラインを介してマスタ側から送信されたクロックを再生するクロック再生回路と、前記通信ラインを介してマスタ側から送信されたデータを再生するスレーブ側データ再生回路と、を含み、マスタ側と前記通信ラインを介して通信するためのインタフェース回路と、
    　検知した前記物理量に応じた電気信号を生成するセンサ素子と、
    　前記電気信号を増幅する増幅回路と、
    　入力されたトリミングデータを一時的に記憶する補助メモリと、
    　前記補助メモリに記憶されたトリミングデータを電気的な書き込み動作によって記憶する主メモリと、
    　前記補助メモリに記憶されたトリミングデータ、または前記主メモリに記憶されたトリミングデータにもとづいて、前記センサ素子の出力特性を調整する調整回路と、
    　前記主メモリの制御モードを決定する制御回路と、
    　を備え、
    　装置端子として、前記増幅回路で増幅された電気信号を外部に出力する単一の出力端子と、前記主メモリに書き込む前記トリミングデータを決定するために、トリミング用クロックを受信し、かつデータを入出力する、前記通信ラインに接続された単一の入出力インタフェース端子と、前記主メモリにデータ書き込みを行う場合の電圧印加に要する複数の電圧印加用端子とを有する、
    　ことを特徴とするセンサ装置。
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