CN102693205B - 数据传输及供电装置及其数据传输及供电方法 - Google Patents

Abstract

本发明揭示了一种数据传输及供电装置及其数据传输及供电方法，其中该装置包括：主机端，包括第一通用输入输出端口，及与其连接的电源电压输出单元；从机端，包括第二通用输入输出端口，及与其连接的时钟产生单元及充电单元；所述主机端与从机端通过连接线连接。该数据传输及供电方法包括：通过连接线将主机端与从机端连接；主机端向连接线上发送较低频率时钟信号，从机端从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同步；主机端与从机端利用同步的时钟信号，进行数据信息传输，同时主机端向从机端供电。综上所述，本发明实施例提供的数据传输及供电装置及其数据传输及供电方法，在没有独立电源的前提下，实现了供电及单线双向同步传输数据。

Description

数据传输及供电装置及其数据传输及供电方法

技术领域

本发明涉及数据接口技术领域，且特别涉及一种数据传输及供电装置及其数据传输及供电方法。

背景技术

在同一条直流供电线路中，既要传送电源，又要传送数据信号，传统的方法是采用高频载波或直流脉冲调制，这两种方案的数据传输与电源传送都是同极性，要保证数据传输的准确性，采用高频载波的传输装置成本过高，采用脉冲调制的装置需要稳定的直流电源，当负载较重的情况下大功率的稳压电源成本将会很高。

在现有技术中，例如：串行外围设备接口SPI(serial peripheral interface)总线技术是Motorola公司推出的一种同步串行接口，Motorola公司生产的绝大多数MCU(微控制器)都配有SPI硬件接口，可以同时发出和接收串行数据。SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL＝0，串行同步时钟的空闲状态为低电平；如果CPOL＝1，串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA＝0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA＝1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。

还例如：I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以高传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控。

然而，由上可见SPI，I2C等接口都是采用独立电源、独立时钟传输数据。而另一种通用的接口USB采用的则是独立电源同步传输数据的技术。

综上所述，在现有技术中，成本低、结构简单，无需独立电源，可在同一条直流供电线路上实现数据同步传输及供电的装置及方法尚未实现。

发明内容

本发明的目的在于提供一种数据传输及供电装置及其数据传输及供电方法，以解决现有技术中无法实现成本低、结构简单，利用同一条直流供电线路进行供电及数据同步传输的技术问题。

为解决以上技术问题，本发明提供一种数据传输及供电装置，其包括：主机端，包括第一通用输入输出端口，及与其连接的电源电压输出单元；从机端，包括第二通用输入输出端口，及与其连接的时钟产生单元及充电单元；所述主机端与从机端通过连接线连接。

进一步的，所述电源电压输出单元包括：VDD输出缓冲器。

进一步的，所述VDD输出缓冲器包括：电压输出缓冲器，其输出端连接于并联的多组串联PMOS管及电阻，以便进行灵活的输出阻抗配置。

进一步的，所述第一通用输入输出端口包括第一接收数据缓冲器、第一发送数据缓冲器。

进一步的，所述第二通用输入输出端口包括第二接收数据缓冲器、第二发送数据缓冲器。

进一步的，所述第一及第二通用输入输出端口包括输入、输出及高阻态。

进一步的，所述输入包括：弱上拉输入、弱下拉输入及浮空输入。

进一步的，所述输出包括：NMOS管输出的开漏输出、PMOS管输出的开漏输出及推挽型输出。

进一步的，所述时钟单元用以接收恢复主机端在连接线上发送时钟信息，并进行整形、倍频，同步。

进一步的，所述充电单元包括：并联的二极管、PMOS管及电容。

本发明还提供一种数据传输及供电方法，其包括以下步骤：通过连接线将主机端与从机端连接；主机端向连接线上发送较低频率时钟信号，从机端从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同步；主机端与从机端利用同步的时钟信号，进行数据信息传输，同时主机端向从机端供电。

进一步的，所述的数据传输及供电方法，还包括：主机端完全置高阻态不向连接线上供电。

进一步的，所述的数据传输及供电方法，还包括：主机端向连接线上供电，对从机端预充电。

进一步的，主机端向连接线上供电包括：直流电或交流电。

进一步的，主机端根据数据信息里的高电平给从机端供电。

进一步的，在主机端进入时钟同步阶段前，且在主机端对从机端的预充电阶段，从机端主动拉低连接线电平形成负脉冲，以告诉主机端开始进入时钟同步阶段。

进一步的，从机端对所述时钟信号进行整形、倍频及同步具体包括以下步骤：从机端通过连接线接收主机端向连接线上发送较低频率时钟信号；将从机端接收的所述时钟信号进行倍频，产生高速时钟信号，以实现与主机端的相应高速时钟同步；提取所述时钟信号上升沿后的对应的一个或多个高速时钟信号周期宽度的高电平信号；从机端完成所述时钟的倍频同步后，将提取的低电平信号与高电平信号区域信息，进行锁存，以便在其它区域进行数据传输或充电时，保持对所述时钟进行倍频同步。

进一步的，主机端，包括：第一通用输入输出端口，其包括：第一接收数据缓冲器、第一发送数据缓冲器；与第一通用输入输出端口连接的电源电压输出单元，其包括：VDD输出缓冲器，所述VDD输出缓冲器包括：电压输出缓冲器；从机端，包括：第二通用输入输出端口，其包括：第二接收数据缓冲器、第二发送数据缓冲器；与第二通用输入输出端口连接的时钟产生单元及充电单元，充电单元包括并联的二极管、PMOS管及电容；所述主机端与从机端通过连接线连接。

进一步的，主机端对从机端进行预充电，其具体步骤如下：主机端的VDD输出缓冲器将连接线驱动至高电平；将主从机端的第一及第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管配置成断开状态；连接线通过充电单元的二极管对电容进行充电，对从机端进行预充电。

进一步的，主机端对从机端进行持续充电，其具体步骤如下：控制主机端驱动连接线至高电平；将从机端的第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管配置成闭合状态；连接线通过PMOS管对电容进行持续充电，对从机端进行持续充电。

进一步的，数据从主机端到从机端的下行过程，主机端对从机端进行间隙性充电，数据下行与充电轮流进行其具体包括主机端对从机端发送数据步骤及主机端对从机端间隙性充电步骤，其中，主机端对从机端发送数据包括以下步骤：将主机端的第一发送数据缓冲器配置成低阻输出；数据信号经过第一发送数据缓冲器来驱动连接线；将主机端的VDD输出缓冲器配置成高阻输出；将从机端的第二发送数据缓冲器配置成高阻输出；将从机端的充电单元的PMOS管配置成断开；通过从机端的第二接收数据缓冲器接收数据信号；主机端对从机端间隙性充电包括以下步骤：在主机端向从机端发送数据间隙，控制主机端的第一发送数据缓冲器的输出配置成高电平以驱动连接线；将主机端的VDD输出缓冲器配置成高阻态输出；将从机端的第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管相应的配置成闭合状态；连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。

进一步的，数据从从机端到主机端的上行过程，主机端对从机端进行间隙性充电，数据上行与充电轮流进行，其具体包括从机端对主机端发送数据步骤及主机端对从机端间隙性充电步骤，其中，从机端对主机端发送数据包括以下步骤：将从机端的第二发送数据缓冲器配置成低阻输出；数据信号经过第二发送数据缓冲器来驱动连接线；将从机端的充电单元的PMOS管配置成断开；将主机端的VDD输出缓冲器配置成高阻输出；将主机端的第一发送数据缓冲器配置成高阻输出；通过主机端的第一接收数据缓冲器接收数据信号；主机端对从机端间隙性充电包括以下步骤：在从机端向主机端发送数据间隙，控制主机端的第一发送数据缓冲器的输出配置成高电平以驱动连接线；将主机端的VDD输出缓冲器配置成高阻态输出；将从机端的第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管相应的配置成闭合状态；连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。

进一步的，数据从主机端到从机端的下行及数据从从机端到主机端的上行同时进行的过程，主机端对从机端进行间隙性充电，数据上行、下行与充电轮流进行，包括，主机端与从机端之间同时上行、下行数据步骤及主机端对从机端进行间隙性充电步骤，其中，主机端与从机端下行数据包括以下步骤：将主机端的第一发送数据缓冲器配置成低阻输出；数据信号经过第一发送数据缓冲器来驱动连接线；将主机端的VDD输出缓冲器配置成高阻输出；将从机端的第二发送数据缓冲器配置成高阻输出；将从机端的充电单元的PMOS管配置成断开；通过从机端的第二接收数据缓冲器接收数据信号；

从机端与主机端上行数据包括以下步骤：将从机端的第二发送数据缓冲器配置成低阻输出；数据信号经过第二发送数据缓冲器来驱动连接线；将从机端的充电单元的PMOS管配置成断开；将主机端的VDD输出缓冲器配置成高阻输出；将主机端的第一发送数据缓冲器配置成高阻输出；通过主机端的第一接收数据缓冲器接收数据信号；

主机端对从机端间隙性充电包括以下步骤：在主机端与从机端之间双向发送数据间隙；控制主机端的第一发送数据缓冲器的输出配置成高电平以驱动连接线；将主机端的VDD输出缓冲器配置成高阻态输出；将从机端的第二发送数据缓冲器配置成高阻态输出；将从机端的充电单元的PMOS管相应的配置成闭合状态；连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。

进一步的，当主机端对从机端充电时，根据从机端的耗电需求及数据传输的需要，动态调节从机端的充电单元的闭合及断开状态，动态调整充电的频繁度及周期宽度，提高或降低数据传输的速率，以达到数据传输与充电功能的平衡。

综上所述，本发明提供的数据传输及供电装置及其数据传输及供电方法，相较于现有技术的优点在于：在没有独立电源的前提下，实现了供电及单线双向同步传输数据，简化了接口设备的结构，大大降低了设备的成本，并有效提高了传输的速率，扩大了适用领域及范围。

附图说明

图1所示为本发明一实施例提供的单线双向传输数据及供电装置电路图；

图2所示为图1中VDD输出缓冲器的一种实现电路；

图3所示为主机端唤醒从机端模式从关断到正常工作控制阶段的时序图；

图4所示为从机端唤醒主机端模式从关断到正常工作控制阶段的时序图；

图5-8所示为正常工作阶段数据传输的控制时序图。

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举示例性实施例，并配合附图，作详细说明如下。

本发明一实施例提供了一种数据传输及供电装置，其包括：主机端，包括第一通用输入输出端口，电源电压输出单元；从机端，包括第二通用输入输出端口，时钟产生单元及充电单元；所述主机端与从机端通过连接线连接。

请参见图1，所示为本发明一实施例提供的单线双向传输数据及供电装置电路图。

左边部分是从机端(Slave)200，右边是主机端(Master)100，从机端200与主机端100通过一根连接线(VLINE)300相连。主机端100是产生时钟信号以及提供电源的器件。从机端200，从连接线300上恢复电源及时钟的器件。

在本实施例中，主机端100主要有两部分组成：第一通用输入输出端口110，其包括第一发送数据缓冲器111和第一接收数据缓冲器112，以及VDD输出缓冲器120。从机端200主要有三部分构成：第二通用输入输出端口210其包括第二发送数据缓冲器211和第二接收数据缓冲器212、时钟产生电路220、充电电路230。

在本实施例中，第一及第二通用输入输出接口110、210，一般可以有输入与输出及高阻态三种状态，输入可以分为弱上拉输入、弱下拉输入及浮空输入，输出可以分为NMOS管(CMOS工艺采用NMOS，在双极型工艺中可以是N型的三极管)输出的开漏输出、PMOS管(CMOS工艺采用PMOS，在双极型工艺中可以是P型的三极管)输出的开漏输出及推挽型的输出，高阻态是由输出高阻配合输入浮空来实现。图1的主从端的通用输入输出接口为其中一种组合，浮空输入及带高阻控制的推挽输出。但本发明不局限于此，凡可实现本发明的功能的电路结构均包含在本发明的范围之中。

以下详述图1所示电路的各组成部分的功能。第一及第二发送数据缓冲器111、211是把需要发送的数据驱动到连接线300的缓冲器，对应主机端100，从控制处理数据信号MSTX作为第一发送数据缓冲器111的输入，连接线300作为输出，从主机端控制处理器来的控制信号CTRL_MSHZ作为第一发送数据缓冲器111高阻低阻输出控制；对应从机端200，从从机控制处理器来的数据信号SLTX作为第二发送数据缓冲器211的输入连接线300作为输出，从从机控制处理器来的控制信号CTRL_SLHZ作为第二发送数据缓冲器211高阻低阻输出控制。第一及第二接收数据缓冲器112、212是把连接线300的数据接收下来，对应主机端，连接线300作为第一接收数据缓冲器112的输入，MSRX作为第一接收数据缓冲器112的输出，MSRX输入到主机端的控制处理器做进一步的处理；对应从机端200，连接线300作为第二接收数据缓冲器212的输入，SLRX作为第二接收数据缓冲器212的输出，SLRX输入到从机控制处理器做进一步的处理。主机端100的VDD输出缓冲器120是给从机端200做预充电的缓冲器，主机端电源VDDMS作为VDD输出缓冲器120的输入，连接线300作为VDD输出缓冲器120的输出，从主机端的控制处理器来的控制信号CTRL_ROUT<1:0>作为VDD输出缓冲器120高阻或带内阻输出的控制。时钟产生电路220用来产生与主机端100通过连接线300发送到从机端200的时钟边沿同步及同相位的时钟信号CLKBUF及同步的倍频的时钟信号CLKHS，连接线300是时钟产生电路220的输入，CLKBUF、CLKHS、CLKBUF_LD是时钟产生电路220的输出，其中CLKBUF_LD标示从机端200的CLKBUF与主机端100发送过来的时钟边沿是否已经同相位、同步，CLKBUF、CLKHS、CLKBUF_LD进入从机端200的控制处理器做进一步处理。从机端200的充电电路230，由并联的二极管D1、PMOS管MP1及对从机供电的电容C1组成，连接线300是充电电路230的输入，从机端电源VDDSL是充电电路230的输出，从机控制处理器来的控制信号CTRL_SLPWB做为充电电路230的控制端。

在本发明实施例中，请参见图2，其所示为VDD输出缓冲器120的一种实现电路。VDD输出缓冲器120由三部分组成：电压输出缓冲器121，PMOS管MP2、MP3及电阻R0、R1。当CTRL_ROUT<1>＝1同时CTRL_ROUT<0>＝1，输出电阻为高阻。阻值的控制信号包含但不仅限于两位。采用数字可控电阻来给从机端预充电，是为了平衡从机端的不同负载需要。在预充电时，从机端可能需要主动唤醒主机端，从机通过主动下拉连接线300来唤醒主机端，此时要求VDD输出缓冲器120输出阻抗尽可能大，但是由于从机本身需要被供电，那么VDD输出缓冲器输出阻抗不可能无限大，这就要求根据不同的负载，选取不同的VDD输出缓冲器的输出阻抗，同时满足供电与下拉连接线300的要求。

为了实现单线双向传输数据及供电，除了图1所示的电路外，还需要相应的控制方法来实现。

本发明一实施例提供一种数据传输及供电方法，其包括以下步骤：

通过连接线300将主机端100与从机端连接200；

主机端100向连接线300上发送较低频率时钟信号，从机端200从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同步；

主机端100与从机端200利用同步的时钟信号，进行数据信息传输，同时主机端100向从机端200供电。

在本发明的实施例中，数据传输及供电方法，还包括：主机端100完全置高阻态不向连接线300上供电。

在本发明的实施例中，数据传输及供电方法，还包括：主机端100向连接线300上供电，对从机端200预充电。

在本发明的实施例中，主机端100向连接线300上供电包括：直流电或交流电。

在本发明的实施例中，主机端100根据数据信息里的高电平给从机端200供电。

为了详述本发明的内容，请结合图3～图8。

在本发明一实施例中，请参见图3，其所示为主机端唤醒从机模式从关断到正常工作的四个控制阶段时序图，分别对应关断控制阶段Toff，预充电控制阶段Tpre，时钟同步控制阶段Tsync，正常工作控制阶段Tnom。

在Toff阶段，主机端100不向连接线(VLINE)300上供电，同时主机控制处理器把第一发送数据缓冲器111的输入数据信号MSTX配置成逻辑电平“0”，把第一发送数据缓冲器111的控制端CTRL_MSHZ配置成逻辑电平“0”，这样连接线300被主机端100第一发送数据缓冲器111驱动到低电平，因此VDDSL是低电平，从机端200没有电源，从机端200不工作。

在Tpre阶段，主机端100通过VDD输出缓冲器120向连接线300上供直流电，连接线300会通过二极管D1及PMOS管MP1向VDDSL预充电，VDDSL从低电平升高到高电平，Tpre阶段主、从机的第一及第二发送数据缓冲器111、211同时保持高阻态，CTRL_ROUT<1>或(和)CTRL_ROUT<0>在整个Tpre阶段都保持低电平，图3中仅画出两者都是低电平的情况，但本发明并不局限于此，凡能实现本发明功能的结构或方法均属本发明的保护范围。

Tsync阶段，主机端100向连接线300上发送较低频率时钟信号，从机端200通过时钟产生电路220对此时钟进行抽取及倍频得到CLKBUF和CLKHS，同时在时钟的高电平部分从机端200通过二极管D1对VDDSL补充电能，在Tsync结束时刻，从机端200的时钟已经与主机端100的时钟系统同步，用CLKBUF_LD＝1来表示两者同步。

Tnom阶段，利用连接线300上主机端100发送的时钟边沿，保持从机端200的时钟系统依旧与主机端的时钟同步，同时利用主从机同步的时钟，实现正常的单线双向传输数据及主机向从机供电。Tnom阶段的具体工作原理参考图5-图8。

在本发明一实施例中，请参见图4，所示为从机端唤醒主机端模式从关断到正常工作的四个控制阶段的时序图。分别对应关断控制阶段Toff，预充电控制阶段Tpre，时钟同步控制阶段Tsync，正常工作控制阶段Tnom。在以上四个阶段中，仅预充电控制阶段与图3对应的不同，其他三个阶段都相同，以下只讨论预充电阶段Tpre。

在Tpre阶段，主机端100通过VDD输出缓冲器120向连接线(VLINE)300上供直流电，连接线300会通过从机端200的充电电路230的二极管D1向电容C1充电，从机端200的电源电压VDDSL从低电平升高到高电平，CTRL_ROUT<1>或(和)CTRL_ROUT<0>在整个Tpre阶段都保持低电平，图4中仅画出两者都是低电平的情况，但本发明并不局限于此，凡能实现本发明功能的结构或方法均属本发明的保护范围。

在从机唤醒主机的模式中，主机端100将一直处于给从机预充电状态，等待从机端下拉连接线300，形成一个负跳变沿脉冲，主机端100一旦检测到这个脉冲，将进入Tsync的时钟同步阶段。

Tsync阶段，主机端100向连接线300上发送较低频率时钟，从机端200通过时钟产生电路220对此时钟进行抽取及倍频得到CLKBUF和CLKHS，同时在时钟的高电平部分从机通过二极管D1对VDDSL补充电能，在Tsync结束时刻，从机端200的时钟系统已经与主机端100的时钟系统同步，用CLKBUF_LD＝1来表示两者同步。

Tnom阶段，利用连接线300上主机端100发送的时钟边沿，保持从机端200的时钟系统依旧与主机端100的时钟同步，同时利用主从机同步的时钟，实现正常的单线双向传输数据及主机向从机供电。

Tnom阶段的具体工作原理参考图5-图8。图5-图8中DL、DR是连续两个数据，但也可以是仅一个(比如只有一个DL，而没有DR)，或两个以上连续数据(比如DL，DR，DM......)。在一个CLKBUF时钟周期内，连接线(VLINE)300上除了对应CLKBUF上升沿前面的DG及上升沿后的DC阶段外，就是M个数据阶段及N个主机对从机充电阶段，数据阶段与充电阶段的位置可以是任意的，图5-图8中DL、DR、DP的位宽及相对位置仅仅只是其中的一种实现。

在正常工作阶段进行具体实例描述之前，我们需要描述从机端与主机系统时钟的同步。具体包括以下步骤：

从机端200通过连接线300接收主机端100向连接线300上发送较低频率时钟信号；

将从机端200接收的所述时钟信号进行倍频，产生高速时钟信号；

提取所述时钟信号上升沿前的对应的一个或多个高速时钟信号周期宽度的低电平信号；

提取所述时钟信号上升沿后的对应的一个或多个高速时钟信号周期宽度的高电平信号；

从机端200根据所述低电平信号与高电平信号的交界处的上升沿恢复出时钟信号，实现时钟信息的倍频同步。

为了更加清楚的阐述主从端时钟同步过程，以下请结合参见图5，作详细说明。

CLKBUF是从机端200从连接线(VLINE)300上恢复出来的与主机端100在连接线(VLINE)300上发送时钟边沿同步的时钟，CLKHS是CLKBUF倍频后的高速时钟。结合图5，具体描述CLKBUF与CLKHS。把CLKBUF上升沿前面VLINE上对应的一个CLKHS周期的低电平阶段用DG来表示，图5中DG占用一个CLKHS周期宽度但不仅限于占用一个CLKHS周期宽度。把CLKBUF上升沿后面连接线(VLINE)300上对应的高电平阶段用DC来表示，图5中DC占用一个CLKHS周期宽度但不仅限于占用一个CLKHS周期宽度。DG与DC的交界处形成了一个上升沿，从机端200中的时钟产生电路220将会根据DG与DC之间的上升沿恢复出上升沿与之对齐的一个方波，这个方波就是从VLINE上恢复出来的时钟CLKBUF，而CLKHS是由CLKBUF倍频产生的时钟，通过这种方式，在正常工作时，主机端100与从机端200的时钟系统达到同步，这是我们双向传输数据及主机对从机供电的基础。

图5选取了CLKBUF一个周期的情况作为分析对象，对应DL、DR上传数据模式，DL、DR是正常工作时的数据通道，分别对应一个CLKHS周期宽度但不仅限于一个CLKHS周期。DP是主机端100向从机端200提供电能的充电阶段，图5中DP占用两个CLKHS周期宽度，但不仅限于两个CLKHS周期宽度。

图5具体工作原理如下。主机端100在向从机端200发送上升沿之前，需要有先把连接线(VLINE)300清零的DG阶段，在DG阶段，CTRL_MSHZ＝0，主机端的第一发送数据缓冲器111打开，MSTX＝0，这样主机可以把连接线(VLINE)300拉到低电平，同时CTRL_SLHZ＝1，从机端200的第二发送数据缓冲器211置高阻，CTRL_SLPWB＝1，供电电路230的PMOS开关管MP1断开。主机端100通过把连接线(VLINE)300拉高到高电平的DC阶段，形成从低到高的一个上升沿，作为从机时钟恢复用的参考上升沿，在DC阶段，CTRL_MSHZ＝0，主机端的第一发送数据缓冲器111打开，MSTX＝1，这样主机可以把连接线(VLINE)300拉到高电平，同时CTRL_SLHZ＝1，从机端200的第二发送数据缓冲器211置高阻。从机端200通过检测及同步DG到DC之间的上升沿与对应CLKBUF的上升沿信号，从而得到主从机的时钟同步。在数据上传DL、DR阶段，CTRL_MSHZ＝1，主机端发送数据缓冲器111高阻，仅保留接收功能，CTRL_SLHZ＝0，从机端200的第二发送数据缓冲器211打开，从机端的数据在DL、DR阶段由SLTX经第二发送数据缓冲器211传到连接线(VLINE)300上，此时CTRL_SLPWB＝1，PMOS管MP1关断。主机端100向从机端200充电阶段DP，CTRL_MSHZ＝0，MSTX＝1，主机端100通过第一发送数据缓冲器111把连接线(VLINE)300驱动到高电平，CTRL_SLHZ＝1，从机端200的第二发送数据缓冲器211关断，CTRL_SLPWB＝0，连接线(VLINE)300通过闭合的PMOS管MP1向VDDSL高效充电，CTRL_SLHZ在DP阶段也可以置成低电平，此时需要配合SLTX在相应DP阶段为1，图上选取了前面一种实现方式，以下也都选取SLHZ置高电平的方案画图。

图6所示为Tnom正常工作阶段的DL下传与DR上传数据的情况。图6选取了CLKBUF一个周期的情况作为分析对象。DG、DC、DP阶段，图6与图5同，仅讨论DL、DR阶段。在DL阶段，CTRL_MSHZ＝0，主机端100的第一发送数据缓冲器111开启，数据信号MSTX通过第一发送数据缓冲器111送到连接线(VLINE)300，CTRL_SLHZ＝1，从机端200的第二发送数据缓冲器211高阻，从机端200从连接线(VLINE)300上接收数据，DL阶段实现了数据从主机端100到从机端200的下传，在DL阶段，CTRL_SLPWB＝1，PMOS管MP1关断。在DR阶段，CTRL_MSHZ＝1，主机端100第一发送数据缓冲器111关断，仅保留接收功能，CTRL_SLHZ＝0，从机端200的第二发送数据缓冲器211开启，从机端200的数据信号SLTX通过第二发送数据缓冲器211送到连接线(VLINE)300上，主机端100接收下来，DR阶段实现了数据从从机端200到主机端100的上传，在DR阶段CTRL_SLPWB＝1，PMOS管MP1关断。图6表述的是DL下传与DR上传，相应的DL上传与DR下传的情况与图6类似，不再单独列出。图6可以扩展到其他所有双向传输数据的情况。

图7所示为Tnom正常工作阶段的DL与DR都下传数据的情况。图7选取了CLKBUF一个周期的情况作为分析对象。DG、DC、DP阶段，图7与图5同，仅讨论DL、DR阶段。在DL、DR下传数据阶段，CTRL_MSHZ＝0，主机端100的第一发送数据缓冲器111开启，数据信号MSTX通过第一发送数据缓冲器111送到连接线(VLINE)300，CTRL_SLHZ＝1，从机端200的第二发送数据缓冲器211高阻，从机端200从连接线(VLINE)300上接收数据，DL、DR阶段实现了数据从主机端100到从机端200的下传，在DL、DR阶段，CTRL_SLPWB＝1，PMOS管MP1关断。

当主机端对从机端充电时，根据数据传输的需要，调节从机端200的充电单元的闭合及断开状态，调整充电的周期宽度，提高或降低数据传输的速率。具体请结合参见图8。

图8所示为Tnom正常工作阶段部分DP上传、下传数据时序图。为了进一步增加数据传输的带宽，可以把一部分DP从充电功能临时改为传输数据的功能。这样动态改动的好处是在不传输数据时，马上恢复成充电功能，可以达到传输数据带宽与充电功能的一个很好的平衡。以一个CLKBUF周期为例。DG、DC、DL、DR阶段，图8与图5-7类似，仅讨论DP阶段。在临时传输数据的DP，每个DP可以包含2个数据DP1、DP2，但不仅限于包含两个数据，此时相应的CTRL_SLPWB＝1，DP可以双向传输。充电功能的DP与图5同，不再说明。

综上所述，本发明实施例提供的数据传输及供电装置及其数据传输及供电方法，相较于现有技术的优点在于：在没有独立电源的前提下，实现了供电及单线双向同步传输数据，简化了接口设备的结构，大大降低了设备的成本，并有效提高了传输的速率，扩大了适用领域及范围。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本领域的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明的范围内。本发明要求的保护范围由所附的权利要求书及其等同物界定。

Claims (14)

1.一种数据传输及供电方法，其特征是，包括以下步骤：

通过连接线将主机端与从机端连接；

主机端向连接线上发送较低频率时钟信号，从机端从时钟信号中获取电能，同时，对所述时钟信号进行整形、倍频及同步；

主机端与从机端利用同步的时钟信号，进行数据信息传输，同时主机端向从机端供电；

其中，在一个CLKBUF时钟周期内，连接线上除了对应CLKBUF上升沿前面的DG阶段及上升沿后的DC阶段外，是M个数据阶段及N个主机对从机充电阶段，数据阶段与充电阶段的位置是任意的，CLKBUF是从机端从连接线上恢复出来的与主机端在连接线上发送时钟边沿同步的时钟，DG阶段表示CLKBUF上升沿前面连接线上对应的一个CLKHS周期的低电平阶段，DC阶段表示CLKBUF上升沿后面连接线上对应的一个CLKHS周期的高电平阶段，CLKHS是由CLKBUF倍频产生的时钟。

2.根据权利要求1所述的数据传输及供电方法，其特征是，还包括：主机端完全置高阻态不向连接线上供电。

3.根据权利要求1所述的数据传输及供电方法，其特征是，还包括：主机端向连接线上供电，对从机端预充电。

4.根据权利要求3所述的数据传输及供电方法，其特征是，主机端向连接线上供电包括：直流电或交流电。

5.根据权利要求1所述的数据传输及供电方法，其特征是，主机端根据数据信息里的高电平给从机端供电。

6.根据权利要求1所述的数据传输及供电方法，其特征是，在主机端进入时钟同步阶段前，且在主机端对从机端的预充电阶段，从机端主动拉低连接线电平形成负脉冲，以告诉主机端开始进入时钟同步阶段。

7.根据权利要求1所述的数据传输及供电方法，其特征是，从机端对所述时钟信号进行整形、倍频及同步具体包括以下步骤：

从机端通过连接线接收主机端向连接线上发送较低频率时钟信号；

将从机端接收的所述时钟信号进行倍频，产生高速时钟信号，以实现与主机端的相应高速时钟同步；

提取所述时钟信号上升沿后的对应的一个或多个高速时钟信号周期宽度的高电平信号；

从机端完成所述时钟的倍频同步后，将提取的低电平信号与高电平信号区域信息，进行锁存，以便在其它区域进行数据传输或充电时，保持对所述时钟进行倍频同步。

8.根据权利要求1所述的数据传输及供电方法，其特征是，

主机端，包括：

第一通用输入输出端口，其包括：第一接收数据缓冲器、第一发送数据缓冲器；

与第一通用输入输出端口连接的电源电压输出单元，其包括：

VDD输出缓冲器，所述VDD输出缓冲器包括：电压输出缓冲器；从机端，包括：

第二通用输入输出端口，其包括：第二接收数据缓冲器、第二发送数据缓冲器；

与第二通用输入输出端口连接的时钟产生单元及充电单元，充电单元包括并联的二极管、PMOS管及电容；

所述主机端与从机端通过连接线连接。

9.根据权利要求8所述的数据传输及供电方法，其特征是，主机端对从机端进行预充电，其具体步骤如下：

主机端的VDD输出缓冲器将连接线驱动至高电平；

将主从机端的第一及第二发送数据缓冲器配置成高阻态输出；

将从机端的充电单元的PMOS管配置成断开状态；

连接线通过充电单元的二极管对电容进行充电，对从机端进行预充电。

10.根据权利要求8所述的数据传输及供电方法，其特征是，包括主机端对从机端进行持续充电，其具体步骤如下：

控制主机端驱动连接线至高电平；

将从机端的第二发送数据缓冲器配置成高阻态输出；

将从机端的充电单元的PMOS管配置成闭合状态；

连接线通过PMOS管对电容进行持续充电，对从机端进行持续充电。

11.根据权利要求8所述的数据传输及供电方法，其特征是，数据从主机端到从机端的下行过程，主机端对从机端进行间隙性充电，数据下行与充电轮流进行其具体包括主机端向从机端发送数据步骤及主机端对从机端间隙性充电步骤，其中，

主机端向从机端发送数据包括以下步骤：

将主机端的第一发送数据缓冲器配置成低阻输出；

数据信号经过第一发送数据缓冲器来驱动连接线；

将主机端的VDD输出缓冲器配置成高阻输出；

将从机端的第二发送数据缓冲器配置成高阻输出；

将从机端的充电单元的PMOS管配置成断开；

通过从机端的第二接收数据缓冲器接收数据信号；

主机端对从机端间隙性充电包括以下步骤：

在主机端向从机端发送数据间隙，控制主机端的第一发送数据缓冲器的输出配置成高电平以驱动连接线；

将主机端的VDD输出缓冲器配置成高阻态输出；

将从机端的第二发送数据缓冲器配置成高阻态输出；

将从机端的充电单元的PMOS管相应的配置成闭合状态；

连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。

12.根据权利要求8所述的数据传输及供电方法，其特征是，数据从从机端到主机端的上行过程，主机端对从机端进行间隙性充电，数据上行与充电轮流进行，其具体包括从机端对主机端发送数据步骤及主机端对从机端间隙性充电步骤，其中，

从机端向主机端发送数据包括以下步骤：

将从机端的第二发送数据缓冲器配置成低阻输出；

数据信号经过第二发送数据缓冲器来驱动连接线；

将从机端的充电单元的PMOS管配置成断开；

将主机端的VDD输出缓冲器配置成高阻输出；

将主机端的第一发送数据缓冲器配置成高阻输出；

通过主机端的第一接收数据缓冲器接收数据信号；

主机端对从机端间隙性充电包括以下步骤：

在从机端向主机端发送数据间隙，控制主机端的第一发送数据缓冲器的输出配置成高电平以驱动连接线；

将主机端的VDD输出缓冲器配置成高阻态输出；

将从机端的第二发送数据缓冲器配置成高阻态输出；

将从机端的充电单元的PMOS管相应的配置成闭合状态；

连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。

13.根据权利要求8所述的数据传输及供电方法，其特征是，数据从主机端到从机端的下行及数据从从机端到主机端的上行同时进行的过程，主机端对从机端进行间隙性充电，数据上行、下行与充电轮流进行，包括，主机端与从机端之间同时上行、下行数据步骤及主机端对从机端进行间隙性充电步骤，其中，

主机端与从机端下行数据包括以下步骤：

将主机端的第一发送数据缓冲器配置成低阻输出；

数据信号经过第一发送数据缓冲器来驱动连接线；

将主机端的VDD输出缓冲器配置成高阻输出；

将从机端的第二发送数据缓冲器配置成高阻输出；

将从机端的充电单元的PMOS管配置成断开；

通过从机端的第二接收数据缓冲器接收数据信号；

从机端与主机端上行数据包括以下步骤：

将从机端的第二发送数据缓冲器配置成低阻输出；

数据信号经过第二发送数据缓冲器来驱动连接线；

将从机端的充电单元的PMOS管配置成断开；

将主机端的VDD输出缓冲器配置成高阻输出；

将主机端的第一发送数据缓冲器配置成高阻输出；

通过主机端的第一接收数据缓冲器接收数据信号；

主机端向从机端间隙性充电包括以下步骤：

在主机端与从机端之间双向发送数据间隙，控制主机端的第一发送数

据缓冲器的输出配置成高电平以驱动连接线；

将主机端的VDD输出缓冲器配置成高阻态输出；

将从机端的第二发送数据缓冲器配置成高阻态输出；

将从机端的充电单元的PMOS管相应的配置成闭合状态；

连接线通过PMOS管对电容进行间隙性充电，对从机端进行间隙性充电。

14.根据权利要求1所述的数据传输及供电方法，其特征是，当主机端对从机端充电时，根据从机端的耗电需求及数据传输的需要，动态调节从机端的充电单元的闭合及断开状态，动态调整充电的频繁度及周期宽度，提高或降低数据传输的速率，以达到数据传输与充电功能的平衡。