JP4387397B2 - ３値メモリ回路 - Google Patents

Description

本発明は、３値メモリ回路に係り、低電源電圧下であっても３値に対応する電圧値の差を正確に検出することができるセンスアンプ回路とその周辺回路としての２値と３値との間の変換回路とに関する。

現在普及している大容量の半導体メモリの一つは、メモリセル内に１または０の２値情報を記憶し、その２値情報に対応する電圧値をセンスアンプで検出するダイナミック型のＲＡＭである。このメモリのセルは、１個のトランジスタと１個のキャパシタの２素子で構成されることで大容量を可能にしている。

しかしながら、より大容量化を進める為には、単にこのメモリセルの数を増やすだけでは自ずと限界があり、それを解決する方法として３値の情報をメモリセルに記憶させる方法がある。

しかしながら、大容量化と共により低い電源電圧下で動作させることも要求されている。その場合、例えば１．０Ｖ程度の低い電源電圧下で３値の情報をメモリセルに記憶させると、３値に対応する電圧値の差が非常に狭くなり、それを検出するセンスアンプはより高感度であることが要求される。

従来のＤＲＡＭで使用されているセンスアンプは、フリップ・フロップ型のラッチセンスアンプであり、その２つの入力にビット線に読み出されるＨレベルまたはＬレベルの電圧とそれらの中間の基準電圧とが入力され、基準電圧とビット線の読み出しレベルの差を検出している。しかしながら、かかるラッチセンスアンプでは、それを構成する４個のトランジスタの閾値や電流駆動能力にアンバランスが存在し、それに伴うオフセット電圧の為に、２入力の電位差は少なくとも１００ｍＶ程度が必要である。

一方、現在の１トランジスタ型のメモリセルによって１．０Ｖの電源電圧下で３値データを記憶する場合、例えばＨレベルが１．０Ｖ、Ｍ（中間）レベルが０．５Ｖ、Ｌレベルが０Ｖとすると、ビット線とセルの容量比からビット線に読みだされる電圧は＋１００ｍＶ〜−１００ｍＶを３つの領域に分割した領域内に入ることになる。従って、１つの区分はせいぜい７０ｍＶ程度となり、上記した従来のセンスアンプでは入力オフセット電圧以下の電位差となり動作不良を起こすことがある。

従って、３値メモリ実現の為には、上記した微小電圧差を有効に検出することができるセンスアンプを提供する必要がある。

また、３値メモリ回路を従来から一般的に使用されている２値データのシステム内で使用しようとする場合には、外部の２値データとメモリ内部の３値データとを変換する必要がある。ところが、かかる２値と３値との間の変換回路は従来からあまり提案されておらず、３値メモリを実現する上で必要な要件である。

そこで、本発明の目的は、３値メモリを実現するために必要な高感度のセンスアンプ回路を提供することにある。

また、本発明の他の目的は、３値メモリを実現するために必要な２値と３値の間の変換回路を提供することにある。

上記の目的は、本発明によれば、メモリセルに接続されたビット線の電位を増幅する増幅部と、 該ビット線がリセット電位にされた時に該増幅部で増幅された電位を第一のサンプリングパルスにより第一のキャパシタに蓄積する第一のサンプリング保持部と、該メモリセルによりビット線が読出し電位にされた時に該増幅部で増幅された電位を第二のサンプリングパルスにより第二のキャパシタに蓄積する第二のサンプリング保持部と、該第一及び第二のキャパシタに保持されている電位差を検出してラッチするラッチ回路とを有することを特徴とするセンスアンプ回路を提供することにより達成される。

かかる構成のセンスアンプ回路であれば、ビット線の電位が増幅部で一旦増幅され、その増幅後の電位差がラッチ回路で検出されるので、微小電位差であっても安定して検出することができる。

更に、上記の目的は、本発明によれば、Ｈ，Ｍ，Ｌレベルの３値の電位を記憶するメモリセルと、該メモリセルに接続されるビット線と、前記ＨレベルとＭレベルのメモリセルが読みだされた時のビット線の電位の中間の第１のリセット電位にビット線をリセットする第一のリセット回路と、該ビット線を前記Ｍレベル近傍の第２のリセット電位にリセットする第二のリセット回路と、前記ＬレベルとＭレベルのメモリセルが読みだされた時のビット線の電位の中間の第３のリセット電位に該ビット線をリセットする第三のリセット回路と、前記Ｈレベルのメモリセルが読みだされた時を検出する第一のセンスアンプ回路と、前記Ｌレベルのメモリセルが読みだされた時を検出する第二のセンスアンプ回路と、該第一、第二のセンスアンプ回路の出力に従って再書込み電位を前記ビット線にフィードバックする再書き込み回路とを有し、前記第一のセンスアンプ回路は、ビット線の電位を増幅する増幅部と、該ビット線が第１のリセット電位にされた時に該増幅部で増幅された電位を第一のサンプリングパルスにより第一のキャパシタに蓄積する第一のサンプリング保持部と、該メモリセルによりビット線が読出し電位にされた時に該増幅部で増幅された電位を第二のサンプリングパルスにより第二のキャパシタに蓄積する第二のサンプリング保持部と、該第一及び第二のキャパシタに保持されている電位差を検出してラッチするラッチ回路とを有し前記第二のセンスアンプ回路は、ビット線の電位を増幅する増幅部と、該ビット線が第３のリセット電位にされた時に該増幅部で増幅された電位を第一のサンプリングパルスにより第一のキャパシタに蓄積する第一のサンプリング保持部と、該メモリセルによりビット線が読出し電位にされた時に該増幅部で増幅された電位を第二のサンプリングパルスにより第二のキャパシタに蓄積する第二のサンプリング保持部と、該第一及び第二のキャパシタに保持されている電位差を検出してラッチするラッチ回路とを有することを特徴とする３値メモリ回路を提供することにより達成される。

上記の様に、二つのセンスアンプ回路を設けることで、３値情報を記憶するメモリセルの場合でも、安定して検出することができる。

上記の様な３値情報を記憶するメモリ回路の場合に、センスアンプ回路から出力回路まで又は入力回路から書き込み増幅回路までの３値信号を信号成形する必要がある。

その成形回路として、本発明では、所定電位の電源に接続され、Ｈ，Ｍ，Ｌレベルを有する３値入力をゲートに入力する第一のＰチャネルトランジスタと、接地電源に接続され、前記３値入力をゲートに入力する第一のＮチャネルトランジスタと、前記第一のＰチャネルトランジスタと第一のＮチャネルトランジスタの間に設けられ、リセット時に非導通となりリセット時以外で導通となる第二のＰ，Ｎチャネルトランジスタと、該第二のＰ，Ｎチャネルトランジスタの接続点に接続され、リセット時に前記Ｍレベルの電位にリセットされる出力端子とを有することを特徴とする３値インバータ回路が提供される。

また、本発明によれば、上記の３値インバータ回路において、リセット時の出力端子の電位をＨレベルにするかＬレベルにするかで、３値信号のＨレベル又はＬレベル信号を検出することができる。

上記した目的は、本発明によれば、２進数の３ビット信号を３進数の２ビット信号に変換するデコーダ回路において、該２進数の３ビット信号のうち第一、第二のビット信号が所定の組み合わせの時を検出する例外検出部と、該例外が検出されない時に、該第一、第二のビット信号を入力して反転させ、該例外が検出される時に２進数の３ビット信号のうち第三のビット信号を入力して反転させる第一及び第二のマルチプレクサ回路と、該例外が検出されない時に、該第一及び第二のマルチプレクサ回路からの出力信号を入力し、該第一、第二のビット信号の組み合わせに従って、Ｌ，Ｍ，Ｈレベルを３進数の第一のビット信号として出力し、該例外が検出される時に、前記２進数の第三のビット信号を３進数の第一のビット信号として出力する第一のインバータ回路と、該例外が検出されない時に、前記２進数の第三のビット信号に従って、ＬレベルとＭレベルを３進数の第二のビット信号として出力し、前記例外が検出される時に、Ｈレベルを３進数の第二のビット信号として出力する第二のインバータ回路とを有することを特徴とするデコーダ回路を提供することにより達成される。

また、同じ目的は、本発明によれば、３進数の２ビット信号を２進数の３ビット信号に変換するエンコーダ回路において、３進数の第一のビット信号のＨレベルを検出する回路とＬレベルを検出する回路と、３進数の第二のビット信号のＨレベルを検出する回路とＬレベルを検出する回路と、上記Ｈレベル又はＬレベル検出回路のいずれかの第一の出力が所定の信号の時に例外時と判定され、該判定信号により制御される第一、第二、第三のマルチプレクサ回路とを有し、該第一のマルチプレクサ回路は、該例外が検出されない時に前記第一の出力に対応する逆相レベルの検出回路の第二の出力を反転し、該例外が検出される時に他方のビット信号のＨレベル又はＬレベル検出回路の一方の出力を反転し、該第二のマルチプレクサ回路は、該例外が検出されない時に前記他方のビット信号のＨレベル又はＬレベル検出回路の一方の出力を反転し、該例外が検出される時にＨ又はＬレベルの何れかの一方のレベルを出力し、該第三のマルチプレクサ回路は、該例外が検出されない時に前記他方のビット信号のＨレベル又はＬレベル検出回路の他方の出力を反転し、該例外が検出される時にＨ又はＬレベルの何れかの他方のレベルを出力することを特徴とするエンコーダ回路。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がかかる実施の形態に限定されるものではない。

［センスアンプの動作原理］
図１は、本発明にかかるセンスアンプの動作原理を説明する為の回路図であり、図２はその動作原理を説明する為のタイミングチャート図である。本明細書では、Ｐチャネル型ＭＯＳトランジスタについてはＰを引用符号として使用し、Ｎチャネル型ＭＯＳトランジスタについてはＱを引用符号として使用する。

図１の回路内のＮチャネル型ＭＯＳトランジスタは閾値電圧が０．６Ｖで、Ｐチャネル型ＭＯＳトランジスタは閾値電圧が−０．６Ｖであるとする。図１の回路は、メモリセルＭＣ、リセット回路ＲＳＴ及びセンスアンプＳＡから構成される。メモリセルＭＣは、ビット線ＢＬとワード線ＷＯＲＤとの交差部に設けられたトランジスタＱ３とキャパシタＣｃから構成されている。キャパシタＣｃの対向電極は電源の中間電位である０．５Ｖが印加されている。また、リセット回路ＲＳＴは、ビット線ＢＬの電位を０．５Ｖの基準電位ＶＲＥＦにリセットする回路である。

図１のセンスアンプＳＡには、ビット線ＢＬの電位を増幅するＰ型トランジスタＰ１と定電流源のＮ型トランジスタＱ１からなる増幅回路が設けられ、電源電圧を昇圧した１．５Ｖ電位に接続されている。更に、基準電圧ＶＲＥＦを増幅した時のノードｎａｍｐをサンプリング保持する回路Ｐ２，Ｃ１と、読み出した時のビット線電位を増幅した時のノードｎａｍｐをサンプリング保持する回路Ｐ３，Ｃ２と、それぞれの保持電位であるノードｎ１，ｎ２の電位差を検出するラッチ回路Ｑ４，Ｑ５，Ｑ６を有する。

次に、図２に示したタイミングチャート図に従って図１の動作の説明を行なう。ここでは、動作原理の説明であるため、メモリセルＭＣのノードｎｃｅには、Ｈレベルの１ＶとＬレベルの０Ｖとが蓄積されているとする。先ず、期間ｔ１においてリセットパルスφＲＳＴが１．５Ｖに立ち上がりビット線ＢＬを基準電位ＶＲＥＦレベルにリセットする。そのビット線電位は増幅トランジスタＰ１により増幅され、ノードｎａｍｐに基準電位ＶＲＥＦに対応した電位が生成され、サンプルパルスφ１のＬレベルによりトランジスタＰ２を介してその電位がキャパシタＣ１にサンプルされる。

上記のリセット期間の後、ワード線ＷＯＲＤが１．５Ｖに立ち上げられ、メモリセルに蓄積されていたＨレベルに対応する電荷がビット線ＢＬに流れだす。ビット線の容量負荷をＣBLとすると、ビット線ＢＬの電位は、ＶＲＥＦ＋Ｃｃ／（ＣBL＋Ｃｃ）×０．５Ｖ（通常、Ｃｃ／（ＣBL＋Ｃｃ）は０．１程度）
に上昇する。その上昇分の約０．０５Ｖが、増幅トランジスタＰ１により増幅され、ノードｎａｍｐの電位はより低くなる。そして、期間ｔ２において、サンプルパルスφ２のＬレベルによりトランジスタＰ３を介してその電位がキャパシタＣ２にサンプルされる。

その後、期間ｔ３において、ラッチパルスφLATCH によってラッチ回路が活性化され、サンプリングされていたノードｎ１とｎ２の電位差が検出される。

期間ｔ４，ｔ５，ｔ６においては、メモリセルのＬレベルを検出するために、リセット電位のサンプリング、読み出し電位のサンプリング及びラッチ増幅がそれぞれ行なわれる。

上記の通り、ビット線ＢＬに発生する±Ｃｃ／（ＣBL＋Ｃｃ）×０．５Ｖ（約０．０５Ｖ）の電位変動は、増幅トランジスタＰ１により増幅され、その増幅後の電位のノードｎ１とｎ２がラッチ回路で確実に差動増幅される。具体的には、ビット線ＢＬに生じる±０．０５Ｖ程度の電圧は、増幅トランジスタＰ１によって±０．２Ｖ程度まで増幅される。

上記説明した通り、図１のセンスアンプ回路では、リセット時のビット線の電位と読み出し時の電位とを時分割でサンプリングしている。しかしながら、サンプルパルスφ１，２のパルス幅を狭くすることにより、メモリの読み出し動作に特に影響を与えることは少ない。即ち、サンプルパルスφ１，２が短いパルスであっても、ノードｎａｐｍに生成される増幅された電位に応じてトランジスタＰ２，Ｐ３のゲート・ソース間電圧が異なるので、それに伴いノードｎａｍｐが高い場合には多くの電流、低い場合には少ない電流がそれぞれ流れるので、結果的にキャパシタＣ１，Ｃ２に充電される電位の差はノードｎａｍｐの電位差の４〜５倍に増幅された値になる。

［３値ＤＲＡＭへの適用例］
図３は、上記のセンスアンプ回路を３値ＤＲＡＭに適用した時の回路図である。また、図４はその動作を説明するタイミングチャート図である。この例でも、電源電圧は１Ｖ、ＮＭＯＳトランジスタの閾値は０．６Ｖ、ＰＭＯＳトランジスタの閾値は−０．６Ｖとする。

図示される通り、リセット回路ＲＳＴには３種類のリセット電位（０．５２Ｖ，０．５Ｖ，０．４８Ｖ）が準備されている。そして、メモリセルとして図中にはＨレベル（１Ｖ）を記憶するメモリセルＭＣＨ，Ｍレベル（０．５Ｖ）を記憶するメモリセルＭＣＭ，Ｌレベル（０Ｖ）を記憶するメモリセルＭＣＬの３個が示されている。ビット線ＢＬに接続されるセンスアンプ回路ＳＡには、図１で説明したセンスアンプ回路が２組ＳＡ１，ＳＡ２設けられている。それらのセンスアンプＳＡ１，ＳＡ２からの出力が再書き込み回路ＲＷを介して、ビット線ＢＬに戻されている。

センスアンプＳＡ１は、ビット線ＢＬが高いリセットレベルＶＲＨにリセットされている時のノードｎａｍｐ１の電位をキャパシタＣ１１にサンプリングし、メモリセルから読みだされた時のノードｎａｍｐ１の電位をキャパシタＣ２１にサンプリングする。つまり、ビット線の電位が、Ｈレベルの値に対応するか否かの判定を行なう。従って、Ｈレベルが読みだされる時は、ビット線電位はより高く変化し、ノードｎａｍｐ１はより低く増幅されるので、ｎ１１＞ｎ２１の電位関係となり、ノードｎ２１はＬレベルとして読みだされる。Ｈレベル以外の場合には、ｎ１１＜ｎ２１となる。

センスアンプＳＡ２は、ビット線ＢＬに低いリセットレベルＶＲＬにリセットされている時のノードｎａｍｐ２の電位をキャパシタＣ１２にサンプリングし、メモリセルから読みだされた時のノードｎａｍｐ２の電位をキャパシタＣ２２にサンプリングする。つまり、ビット線の電位が、Ｌレベルの値に対応するか否かの判定を行なう。従って、Ｌレベルが読みだされる時は、ビット線電位はより低く変化し、ノードｎａｍｐ２はより高い電位になるので、ｎ１２＜ｎ２２の電位関係となり、ノードｎ２２はＨレベルとして読みだされる。Ｌレベル以外の場合には、ｎ１２＞ｎ２２となる。

従って、１対のセンスアンプＳＡ１，ＳＡ２の出力ｎ２１，ｎ２２の出力は、Ｈレベル読み出し時：ｎ２１＝Ｌ，ｎ２２＝ＬＭレベル読み出し時：ｎ２１＝Ｈ，ｎ２２＝ＬＬレベル読み出し時：ｎ２１＝Ｈ，ｎ２２＝Ｈとなる。

再書き込み回路は、一対の逆相信号φＷ，／φＷにより活性化され、１組のセンスアンプＳＡ１，ＳＡ２で検出された出力によって再書き込み電位（１Ｖ，０．５Ｖ，０Ｖ）をビット線にフィードバックする。

読み出し時のビット線電位が、リセット電位ＶＲＨより高い場合は、ｎ２１＝０Ｖ，ｎ２２＝０Ｖとなり、トランジスタＰ２４がオン、Ｑ２８がオフとなり、再書き込み電位は１Ｖとなる。

読み出し時のビット線電位が、リセット電位ＶＲＬより低い場合は、ｎ２１＝Ｈ，ｎ２２＝Ｈとなり、トランジスタＰ２４がオフ、Ｑ２８がオンとなり、再書き込み電位は０Ｖとなる。

読み出し時のビット線電位が、中間値の場合は、ｎ２１＝Ｈ，ｎ２２＝０Ｖとなるので、トランジスタＰ２４，Ｑ２８が共にオフとなり、ビット線電位がそのまま再書き込みされる。このビット線電位は、読み出し直前に０．５Ｖにリセットされ、セルへのアクセスにより±０．０２Ｖ以下の変動をする。しかし、その変動分は、次のアクセス時にＣｃ／（ＣBL＋Ｃｃ）倍（約０．１倍）され、ビット線には０．５Ｖ±０．００２Ｖが読みだされるので、Ｍレベルの読み出しに支障はない。

尚、ノードｎ２１がＨレベルの時にトランジスタＰ２４がオフする為には０．４Ｖ（１Ｖ−Ｖｔｈ（０．６））以上であることが必要で、ノードｎ２２がＨレベルの時にトランジスタＱ２８がオンする為には０．６Ｖ（Ｖｔｈ）以上であることが必要である。センスアンプＳＡ１，２内のラッチ回路にはプルアップ回路がないので、サンプル電圧のｎａｍｐ１とｎａｍｐ２の電位が０．６Ｖ以上になる様に、増幅回路のトランジスタＰ１１，Ｑ１１とＰ１２，Ｑ１２のディメンジョン比は若干異なっている。即ち、トランジスタＰ１１，Ｑ１１は、ビット線ＢＬがＨレベルリセット電位ＶＲＨの時にノードｎａｍｐ１＞０．６Ｖとなるように設定されている。また、トランジスタＰ１２，Ｑ１２は、ビット線ＢＬがＬレベルリセット電位ＶＲＬの時にノードｎａｍｐ２＞０．６Ｖとなるように設定されている。従って、例えばビット線ＢＬが０．５Ｖの時は、ｎａｍｐ１＞ｎａｍｐ２となる。

図３の動作を図４のタイミングチャート図に従って説明する。図４は、Ｈレベル読み出しと再書き込み、Ｍレベル読み出しと再書き込み、Ｌレベル読み出しと再書き込みを順に動作している。

［Ｈレベル読み出しと再書き込み］
先ず、リセット期間では、リセット信号φＲＳＴ１が立ち上がり、ビット線ＢＬをＶＲＬ（０．４８Ｖ）にリセットし、その時のセンスアンプＳＡ２内のノードｎａｍｐ２がサンプルパルスφ１の立ち下がりによりキャパシタＣ１２にサンプルされる。次にリセット信号φＲＳＴ２が立ち上がり、ビット線ＢＬをＶＲＨ（０．５２Ｖ）にリセットし、その時のセンスアンプＳＡ１内のノードｎａｍｐ１がサンプルパルスφ２の立ち下がりによりキャパシタＣ１１にサンプルされる。そして最後に、リセット信号φＲＳＴ３が立ち上がり、ビット線ＢＬはＶＲＭ（０．５Ｖ）にリセットされる。

そこで、ワード線ＷＬＨが２．０Ｖまで立ち上がり、メモリセルＭＣＨの選択トランジスタＱ３１が導通し、ビット線ＢＬにはＣｃ／（ＣBL＋Ｃｃ）×０．５Ｖ（約０．０５Ｖ）の電位増加が発生する。それに従って増幅トランジスタＰ１１，Ｐ１２によって低下したノードｎａｍｐ１，２の電位がサンプルパルスφ３でキャパシタＣ２１，Ｃ２２にサンプリングされる。従って、センスアンプＳＡ１では十分な電位差ΔＶをもってｎ１１＞ｎ２１となり、ラッチパルスφLATCHの立ち下がりにより、ノードｎ２１は０Ｖまで引き下げられる。その時、センスアンプＳＡ２側のノードｎ２２も０Ｖまで引き下げられる。従って、ノードｎ２１とｎ２２はいずれもＬレベルとなる。

そして、再書き込み回路ＲＷがパルス／φＷ，φＷで活性化されると、トランジスタＰ２４とＰ２５がオンし、１Ｖの電源電位がビット線ＢＬに戻され、メモリセルＭＣＨのキャパシタＣａに再書き込みされる。

［Ｍレベル読み出しと再書き込み］
リセット期間は、上記と同様である。そして、ワード線ＷＬＭが２．０Ｖまで立ち上がると、メモリセルＭＣＭ内には０．５Ｖが記憶されているので、ビット線ＢＬの電位は変化なくリセット電位ＶＲＭ（０．５Ｖ）を維持する。その時のノードｎａｍｐ１，２の電位がキャパシタＣ２１，Ｃ２２にそれぞれサンプリングされる。従って、ｎ１１＜ｎ２１，ｎ１２＞ｎ２２の状態が、ラッチパルスφLATCH の立ち下がりによりラッチされる。従って、ノードｎ２１はＨレベル、ｎ２２はＬレベルとなる。

その後、再書き込み回路ＲＷがパルス／φＷ，φＷで活性化されても、トランジスタＰ２４，Ｑ２８はオフのままで、ビット線ＢＬの電位はリセット電位の０．５Ｖのままに維持され、メモリセルＭＣＭに再書き込みされる。

［Ｌレベル読み出しと再書き込み］
リセット期間は、上記と同様である。そして、ワード線ＷＬＬが２．０Ｖまで立ち上がると、メモリセルＭＣＬ内には０Ｖが記憶されているので、ビット線ＢＬの電位はＣｃ／（ＣBL＋Ｃｃ）×０．５Ｖ（約０．０５Ｖ）の電位低下が発生する。それに従って増幅トランジスタＰ１１，Ｐ１２によって増加したノードｎａｍｐ１，２の電位がサンプルパルスφ３でキャパシタＣ２１，Ｃ２２にサンプリングされる。従って、センスアンプＳＡ２では十分な電位差ΔＶをもってｎ１２＜ｎ２２となり、ラッチパルスφLATCH の立ち下がりにより、ノードｎ２２はＨレベルとなる。その時、センスアンプＳＡ１側のノードｎ２１もＨレベルになる。従って、ノードｎ２１とｎ２２はいずれもＨレベルとなる。

そして、再書き込み回路ＲＷがパルス／φＷ，φＷで活性化されると、トランジスタＱ２７，Ｑ２８がオンし、０Ｖの電源電位がビット線ＢＬに戻され、メモリセルＭＣＬのキャパシタＣｃに再書き込みされる。

以上の様に、Ｈレベル検出とＬレベル検出をそれぞれ専用に行なうセンスアンプを１組使用することで、１Ｖの電源電圧下での３値レベルをメモリセルから確実に読みだして再書き込みすることができる。

［３値インバータ等］
上記した様に、再書き込み回路ＲＷの出力には、Ｈレベル（１Ｖ），Ｍレベル（０．５Ｖ），Ｌレベル（０Ｖ）がそれぞれ読みだされる。従って、その出力を図示しない出力回路に供給する必要がある。或いは図示しない入力回路から書き込み回路まで３値信号を供給する必要がある。メモリセルアレイが複数のブロックに分割されている場合などは、その中間で増幅する必要がある。また、出力回路内等で必要に応じて、Ｈレベルを検出したり、Ｌレベルを検出したりする回路も適宜利用することが必要になる。そこで、以下に３値インバータ、Ｈレベル検出回路、Ｌレベル検出回路の例について説明する。

図５は、３値インバータ回路例であり、図６はその動作波形図である。この回路は、図３の再書き込み回路と同様の動作を行なう。電源電圧は１Ｖ、ＰチャネルＭＯＳ及びＮチャネルＭＯＳそれぞれのトランジスタの閾値は０．６Ｖと−０．６Ｖである。

図５の回路は、クロックφ，／φで活性化されるインバータＰ３１，Ｐ３２，Ｑ３３，Ｑ３４と、リセットトランジスタＱ３５から構成される。その動作は、リセット時に、クロックφ，／φを１Ｖ，０ＶにしてトランジスタＰ３２，Ｑ３３をオフ状態にし、リセット信号ＲＳＴを１．５Ｖに立ち上げて出力端子をＭレベルの０．５Ｖにリセットする。その後、リセット信号ＲＳＴを０Ｖに立ち下げて、クロックφ，／φを０Ｖ，１ＶにしてトランジスタＰ３２，Ｑ３３をオン状態にしてインバータを活性化する。この時、入力電位がＨレベル（１Ｖ）であればトランジスタＱ３４がオンして出力端子にはＬレベル（０Ｖ）が出力される。また、入力電位がＬレベル（０Ｖ）であればトランジスタＰ３１がオンして出力端子にはＨレベル（１Ｖ）が出力される。入力電位がＭレベル（０．５Ｖ）の時にはトランジスタＰ３１の閾値電圧より高くＰ３１はオフ、トランジスタＱ３４の閾値電圧より低くＱ３４もオフで、出力端子にはリセットレベルの０．５Ｖがそのまま出力される。

かくして、入力電位がＨ，Ｍ，Ｌレベルに対応して、出力電位はＬ，Ｍ，Ｈレベルになる。従って、このインバータ回路を２段接続することにより、波形成形が可能になる。

図７は、Ｈレベルを検出する回路であり、図８はその動作波形図である。この回路では、リセット電位が１Ｖに設定されている。後は、図５の回路と同じである。即ち、リセット期間に出力端子が１Ｖにリセットされ、その後クロックφ，／φを０Ｖ，１ＶにしてトランジスタＰ４２，Ｑ４３がオン状態になりインバータが活性化される。入力電位がＮＭＯＳトランジスタＱ４４の閾値電圧（０．６Ｖ）以上のＨレベルの時は、Ｑ４４がオンして出力電圧がＬレベルにされる。Ｈレベル以外の場合は、トランジスタＱ４４がオフとなり、入力電位がリセット電位の１Ｖを維持する。

図９は、Ｌレベルを検出する回路であり、図１０はその動作波形図である。この回路では、リセット電位が０Ｖに設定されている。後は、図５の回路と同じである。即ち、リセット期間に出力端子が０Ｖにリセットされ、その後クロックφ，／φを０Ｖ，１ＶにしてトランジスタＰ５２，Ｑ５３がオン状態になりインバータが活性化される。入力電位がＰＭＯＳトランジスタＰ５１の閾値電圧（１−０．６Ｖ）以下のＬレベルの時は、Ｐ５１がオンして出力電圧をＨレベルにする。Ｌレベル以外の場合は、トランジスタＰ５１がオフとなり、入力電位がリセット電位の０Ｖを維持する。

［２進３ビットを３進２ビットに変換する回路］
３値ＤＲＡＭを構成するためには、その入力段でシステム側の２進数の信号を内部記憶用の３進に変換することが必要である。一方、出力段ではその逆の変換も必要になる。

図１１は、本発明にかかる２進３ビットを３進２ビットに変換する概略回路図である。図１２はその詳細回路図、図１３は動作を説明するための変換表、図１４は動作を説明するための波形図である。

Ｂ０，Ｂ１，Ｂ２がＨ，Ｌレベルからなる２進数３ビット入力信号で、Ｔ０，Ｔ１がＨ，Ｍ，Ｌレベルからなる３進数２ビット出力信号である。従って、１０進数で言うと０〜７の数が、２進数から３進数に変換される。

この回路の基本的な考え方は、通常は、２進数の下位ビットＢ０，Ｂ１がそのまま３進数の下位ビットＴ０をコントロールする。従って、マルチプレクサＭＰＸ２は入力としてＢ０を選択し、その出力ｎｔ０ｌにＢ０の反転信号が出力される。また、マルチプレクサＭＰＸ１は入力としてＢ１を選択し、その出力ｎｔ０ｈにＢ１の反転信号が出力される。一方、３進数の上位ビットＴ１は、Ｂ２がＬの時はＬレベルに、Ｂ２がＨの時はＭレベルにされる。

また、２進数の下位２ビットが（Ｂ１，Ｂ０）＝（Ｈ，Ｌ）の時は、例外的な処理を行なう。即ち、３進数の上位ビットＴ１を強制的にＨレベルにし、下位ビットＴ０にＢ２の信号をそのまま出力する。即ち、Ｂ２＝ＨでＴ０＝Ｈ，Ｂ２＝ＬでＴ０＝Ｌである。

以上が基本的な考え方であるが、更に動作について詳述する。先ず、インバータＩ１とＮＡＮＤゲートＮＡ１は、上記の例外処理の（Ｂ０，Ｂ１）＝（Ｌ，Ｈ）を検出する回路である。検出信号／ｎｍａｔとその反転信号ｎｍａｔとが、それぞれのマルチプレクサＭＰＸ１，２やインバータＩ３，ＮＯＲゲートＮＯ１等の切り換えを制御する。そして、インバータＩ４，Ｉ５は、それぞれ出力端子がＭレベルにリセットされ、リセット後にクロックＲＳ，／ＲＳによって活性化される。

前述した通り、例外処理の（Ｂ１，Ｂ０）＝（Ｈ，Ｌ）以外の通常状態では、マルチプレクサＭＰＸ１はＢ１を入力とするインバータとして動作し、ＭＰＸ２はＢ０を入力とするインバータとして動作する。従って、３進数の下位ビットＴ０は、（Ｂ１，Ｂ０）＝（Ｌ，Ｌ）でＴ０＝Ｌ，（Ｂ１，Ｂ０）＝（Ｌ，Ｈ）でＴ０＝Ｍ，（Ｂ１，Ｂ０）＝（Ｈ，Ｈ）でＴ０＝Ｈとなる。３進数の上位ビットＴ１は、前述した通りＢ２がＬの時はＬレベルに、Ｂ２がＨの時はＭレベルにされる。

一方、例外処理の（Ｂ１，Ｂ０）＝（Ｈ，Ｌ）の場合には、マルチプレクサＭＰＸ１，２は共にＢ２を入力とするインバータとなる。従って、更にインバータＩ５を介することにより、下位ビットＴ０にはＢ２がそのまま出力される。また、上位ビットＴ１は、強制的にＨレベルになる。

図１２を参照すれば、上記の動作説明がより明確になる。マルチプレクサＭＰＸ１，２は、例外処理を検出するｎｍａｔ，／ｎｍａｔ信号により制御されて、いずれか一方の入力信号に対するインバータとして動作する。また、インタバータＩ４，Ｉ５は、図３の再書込回路ＲＷと同様の動作であり、リセット信号ＲＳＴにより出力端子をＭレベルにリセットし、ＲＳ信号により活性化され、入力のｎｔ１ｈ，ｎｔ１ｌまたはｎｔ０ｈ，ｎｔ０ｌの組み合わせに対して、（Ｈ，Ｈ）＝Ｌ，（Ｈ，Ｌ）＝Ｍ，（Ｌ，Ｌ）＝Ｌとなるように動作する。

図１３と１４にその動作を説明するための変換テーブルと動作波形図を示す。図示される通り、例外処理以外の場合には、３進数の出力Ｔ０，Ｔ１は、（０，０）（０，１）（０，２）（１，０）（１，１）（１，２）となり、例外処理の時は、（２，１）（２，２）となる。

［３進２ビットを２進３ビットに変換する回路］
図１５は、３進数２ビット信号を２進数３ビット信号に変換する回路である。また図１６はその動作波形図である。この変換は、前述の変換回路の逆変換となる。この回路の場合も、電源電圧が１Ｖで、ＮチャネルＭＯＳの閾値が０．６Ｖ、ＰチャネルＭＯＳの閾値が−０．６Ｖである。

Ｐ８１，Ｑ８１，Ｑ８２及びＰ９１，Ｑ９１，Ｑ９２は３値信号のＨレベルを検出する回路であり、前述の図７の変形例である。リセット信号／ＲＳＴを０Ｖにして出力を１Ｖに充電し、リセット信号／ＲＳＴを１Ｖにしている間に入力が０．６Ｖ以上の電位のＨレベルの場合のみ出力を０Ｖにし、入力がＭ，Ｌレベルの時には出力は１Ｖを維持する。

Ｐ８２，Ｐ８３，Ｑ８３及びＰ９２，Ｐ９３，Ｑ９３は３値信号のＬレベル検出回路であり、リセット時に出力を０Ｖにし、入力が０．４Ｖ以下の電位のＬレベルの時のみ出力を１Ｖにし、入力がＭ，Ｈレベルの時には出力は０Ｖを維持する。

この逆変換回路では、３値入力のＴ１がＨレベルの時に前述の例外処理を行い、それ以外の場合には、マルチプレクサＭＰＸ３はＴ１のＬ検出出力のインバータ、ＭＰＸ４はＴ０のＨ検出出力のインバータ、ＰＭＸ５はＴ０のＬ検出出力のインバータとして動作する。また、例外処理の場合には、信号ｎＴ１Ｈ，／ｎＴ１Ｈ＊によりマルチプレクサを制御し、強制的にＢ１＝Ｈ，Ｂ０＝Ｌとする。そして上位ビットのＢ２は、Ｔ０がＨレベルかＬレベルかに従って決定される。

以上の様な２進数３ビットを３進数２ビットに変換する回路とその逆変換回路を利用することにより、システム側から供給される２進数３ビットを信号に対して３値信号に変換し、前述のメモリセルに記憶し、センスアンプ回路で増幅して読みだして、逆変換により再び２進数３ビット信号に戻して出力することができる。従って、メモリ回路内部では全て３進数の信号で処理を行なうことができ、内部回路や配線は簡単化される。

以上説明した通り、本発明によれば、１Ｖの電源を使用したメモリにおいて、３値の情報を従来の１トランジスタと１キャパシタから構成されるメモリセルに記憶させ、適正に読出し、再書込みすることができる高感度のセンスアンプ回路を提供することができる。また、メモリ内部での３値信号を適宜増幅することができる３値インバータを提供することができる。更に、システム側の２進数の信号との高速変換回路も提供することができ、従来のシステム内に組み込んで使用することに何らの支障もない。

本発明にかかるセンスアンプの動作原理を説明する為の回路図である。 図１の動作原理を説明する為のタイミングチャート図である。 図１のセンスアンプ回路を３値ＤＲＡＭに適用した時の回路図である。 図３の動作を説明するタイミングチャート図である。 ３値インバータ回路例である。 図５の動作波形図である。 ３値のＨレベルを検出する回路である。 図７の動作波形図である。 ３値のＬレベルを検出する回路である。 図９の動作波形図である。 ２進３ビット信号を３進２ビット信号に変換する回路である。 図１１の詳細回路図である。 図１１、１２の変換図表である。 図１１、１２の動作波形図である。 ３進２ビット信号を２進３ビット信号に変換する回路である。 図１５の動作波形図である。

符号の説明

ＲＳＴ リセット回路
ＳＡ センスアンプ回路
ＢＬ ビット線
ＭＣ メモリセル
ＲＷ 再書き込み回路
ＭＰＸ マルチプレクサ

Claims (4)

1. メモリセルに接続されたビット線の電位を増幅する増幅部と、
   該ビット線がリセット電位にされた時に該増幅部で増幅された電位を第一のサンプリングパルスにより第一のキャパシタに蓄積する第一のサンプリング保持部と、
   該メモリセルによりビット線が読出し電位にされた時に該増幅部で増幅された電位を第二のサンプリングパルスにより第二のキャパシタに蓄積する第二のサンプリング保持部と、
   該第一及び第二のキャパシタに保持されている電位差を検出してラッチするラッチ回路とを有することを特徴とするセンスアンプ回路。
2. Ｈ，Ｍ，Ｌレベルの３値の電位を記憶するメモリセルと、
   該メモリセルに接続されるビット線と、
   前記ＨレベルとＭレベルのメモリセルが読みだされた時のビット線の電位の中間の第１のリセット電位にビット線をリセットする第一のリセット回路と、
   該ビット線を前記Ｍレベル近傍の第２のリセット電位にリセットする第二のリセット回路と、
   前記ＬレベルとＭレベルのメモリセルが読みだされた時のビット線の電位の中間の第３のリセット電位に該ビット線をリセットする第三のリセット回路と、
   前記Ｈレベルのメモリセルが読みだされた時を検出する第一のセンスアンプ回路と、
   前記Ｌレベルのメモリセルが読みだされた時を検出する第二のセンスアンプ回路と、
   該第一、第二のセンスアンプ回路の出力に従って再書込み電位を前記ビット線にフィードバックする再書込み回路とを有し、
   前記第一のセンスアンプ回路は、
   ビット線の電位を増幅する第一の増幅部と、
   該ビット線が第１のリセット電位にされた時に該第一の増幅部で増幅された電位を第一のサンプリングパルスにより第一のキャパシタに蓄積する第一のサンプリング保持部と、
   該メモリセルによりビット線が読出し電位にされた時に該第一の増幅部で増幅された電位を第二のサンプリングパルスにより第二のキャパシタに蓄積する第二のサンプリング保持部と、
   該第一及び第二のキャパシタに保持されている電位差を検出してラッチする第一のラッチ回路とを有し
   前記第二のセンスアンプ回路は、
   ビット線の電位を増幅する第二の増幅部と、
   該ビット線が第３のリセット電位にされた時に該第二の増幅部で増幅された電位を第三のサンプリングパルスにより第三のキャパシタに蓄積する第三のサンプリング保持部と、
   該メモリセルによりビット線が読出し電位にされた時に該第二の増幅部で増幅された電位を前記第二のサンプリングパルスにより第四のキャパシタに蓄積する第四のサンプリング保持部と、
   該第三及び第四のキャパシタに保持されている電位差を検出してラッチする第二のラッチ回路とを有することを特徴とする３値メモリ回路。
3. 前記再書き込み回路は、前記第一のセンスアンプ回路の出力をゲートに入力する第一のＰチャネルトランジスタと、前記第二のセンスアンプ回路の出力をゲートに入力する第一のＮチャネルトランジスタとを有するＣＭＯＳインバータ回路で構成され、前記第一のセンスアンプ回路がメモリセルのＨレベルを検出した時に前記第一のＰチャネルトランジスタを導通して出力をＨレベルにし、前記第二のセンスアンプ回路がメモリセルのＬレベルを検出した時に前記第一のＮチャネルトランジスタを導通して出力をＬレベルにし、前記メモリセルがＭレベルの時には、出力をＭレベルにすることを特徴とする請求項２記載の３値メモリ回路。
4. 前記再書き込み回路と出力バッファとの間に、
   所定電位の電源に接続され、Ｈ，Ｍ，Ｌレベルを有する３値入力をゲートに入力する第一のＰチャネルトランジスタと、接地電源に接続され、前記３値入力をゲートに入力する第一のＮチャネルトランジスタと、前記第一のＰチャネルトランジスタと第一のＮチャネルトランジスタの間に設けられ、リセット時に非導通となりリセット時以外で導通となる第二のＰ，Ｎチャネルトランジスタと、該第二のＰ，Ｎチャネルトランジスタの接続点に接続され、リセット時に前記Ｍレベルの電位にリセットされる出力端子とを有する３値インバータ回路を有することを特徴とする請求項２記載の３値メモリ回路。

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