JP6444668B2 - データ保持制御回路、データ書込方法、データ読出方法、強誘電体記憶部の特性テスト方法、半導体チップ - Google Patents
データ保持制御回路、データ書込方法、データ読出方法、強誘電体記憶部の特性テスト方法、半導体チップ Download PDFInfo
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Description
図3は、本発明の第1の実施形態にかかる変形例である電子機器10aを示している。電子機器10aは、電源1と、リセット回路2と、データ保持制御回路3と、を備えており、データ保持制御回路3が備える強誘電体記憶部Kにおいて、強誘電体素子部K1は強誘電体素子C2を備えており、強誘電体素子部K2は強誘電体素子C4を備えている。すなわち、電子機器10aは、電子機器10と比べて、強誘電体記憶部Kの強誘電体素子部K1が強誘電体素子C1を備えておらず、強誘電体素子部K2が強誘電体素子C3を備えておらず、記憶制御部KSの記憶制御部KS1がトランジスタN3を備えておらず、記憶制御部KS2がトランジスタN5を備えていない点で異なっている。なお、電子機器10aにおいては、図1に示した電子機器10と同一の構成については、同一番号を付してその説明を省略する。
図4は、本発明の第2の実施形態にかかる電子機器20を示している。電子機器20は、電源1と、リセット回路2と、データ保持制御回路3と、を備えている。データ保持制御回路3の記憶制御部KSは、記憶制御部KS2を備えている。また、データ保持制御回路3は、ショート制御部SHとしてのトランジスタNshを備えている。電子機器20は、電子機器10と比べて、記憶制御部KSが記憶制御部KS1を備えておらず、トランジスタNshを備えている点で異なる。なお、電子機器20においては、図1に示した電子機器10と同一の構成については、同一番号を付してその説明を省略する。
2 リセット回路
3 データ保持制御回路
3a 制御部
3b データ保持回路
C1、C2、C3、C4 強誘電体素子
Din データ信号
Dout 出力信号
DS1、DS2 伝達制御部
K 強誘電体記憶部
K1、K2 強誘電体素子部
KD1、KD2 記憶データ
KS、KS1、KS2 記憶制御部
M データ保持部
N1〜N10 トランジスタ
NAND1、NAND2 論理回路
Nd1〜Nd8 ノード
Nout1、Nout2 論理信号
SA センスアンプ
SDS1、SDS2、SDS3、SKS、SK1〜4、STS1、STS2、SSA、SSH 制御信号
TS テスト電圧供給制御部
Claims (14)
- データ信号の論理レベルに基づいて第1の論理信号を出力する第1の論理回路と、前記第1の論理信号に基づく第2の論理信号を前記第1の論理回路に対して出力する第2の論理回路と、を備えて前記データ信号の論理レベルを保持して出力信号として出力するデータ保持部と、
前記第1の論理回路から出力された前記第1の論理信号の論理レベルを第1の記憶データとして記憶する第1の強誘電体素子部と、前記第2の論理回路から出力された前記第2の論理信号の論理レベルを第2の記憶データとして記憶する第2の強誘電体素子部と、を備えた強誘電体記憶部と、
前記第1の論理回路から出力された前記第1の論理信号の前記第1の強誘電体素子部への伝達を制御する第1の伝達制御回路と、前記第2の論理回路から出力された前記第2の論理信号の前記第2の強誘電体素子部への伝達を制御する第2の伝達制御回路と、を備えた第1の伝達制御部と、
前記第1の強誘電体素子部と前記第2の論理回路との接続点の第1のノードに形成されて前記第1の強誘電体素子部から出力される前記第1の記憶データの前記第2の論理回路への伝達を制御する第3の伝達制御回路と、前記第2の強誘電体素子部と前記第1の論理回路との接続点の第2のノードに形成されて前記第2の強誘電体素子部から出力される前記第2の記憶データの前記第1の論理回路への伝達を制御する第4の伝達制御回路と、を備えた第2の伝達制御部と、
前記第3の伝達制御回路と前記第2の論理回路との接続点の第3のノードに接続されて前記第2の論理回路に第1のテスト電圧を供給する制御を行う第1のテスト電圧供給制御回路と、前記第4の伝達制御回路と前記第1の論理回路との接続点の第4のノードに接続されて前記第1の論理回路に第2のテスト電圧を供給する制御を行う第2のテスト電圧供給制御回路と、を備えたテスト電圧供給制御部と、
を有することを特徴とするデータ保持制御回路。 - 電源から供給される電源電圧によって駆動し、前記第1の伝達制御部と、前記第2の伝達制御部と、前記テスト電圧供給制御部と、を制御する制御部を有することを特徴とする請求項1に記載のデータ保持制御回路。
- 前記第3のノードの第1の電位が入力される第1の入力端子と、
前記第4のノードの第2の電位が入力される第2の入力端子と、
前記第1の電位と前記第2の電位との比較に基づいて、前記第1の電位を増幅して第1の比較結果信号として前記第2の論理回路に出力する第1の出力端子と、
前記第1の電位と前記第2の電位との比較に基づいて、前記第2の電位を増幅して第2の比較結果信号として前記第1の論理回路に出力する第2の出力端子と、
を備えたセンスアンプを有することを特徴とする請求項2に記載のデータ保持制御回路。 - 前記第1の伝達制御回路は、一端が前記第1の論理回路の出力端子に接続され、他端が前記第1の強誘電体素子部の一端に接続され、制御端子が前記制御部に接続されており、
前記第1の強誘電体素子部は、他端が制御部に接続されており、
前記第3の伝達制御回路は、一端が前記第1の強誘電体素子部の一端に接続され、他端が前記第1の論理回路と電気的に接続され、制御端子が前記制御部に電気的に接続されており、
前記第2の伝達制御回路は、一端が前記第2の論理回路の出力端子に接続され、他端が前記第2の強誘電体素子部の一端に接続され、制御端子が前記制御部に接続されており、
前記第2の強誘電体素子部は、他端が制御部に接続されており、
前記第4の伝達制御回路は、一端が前記第2の強誘電体素子部の一端に接続され、他端が前記第2の論理回路と電気的に接続され、制御端子が前記制御部に電気的に接続されていることを特徴とする請求項2又は3に記載のデータ保持制御回路。 - 前記第1の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第1のトランジスタであり、
前記第2の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第2のトランジスタであることを特徴とする請求項4に記載のデータ保持制御回路。 - 前記第3の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第3のトランジスタであり、
前記第4の伝達制御回路は、一端がソース端子で、他端がドレイン端子で、制御端子がゲート端子である第4のトランジスタであることを特徴とする請求項4又は5に記載のデータ保持制御回路。 - 前記第1のテスト電圧供給制御回路は、一端が前記制御部に接続され、他端が前記第3のノードに接続されており、
前記第2のテスト電圧供給制御回路は、一端が前記制御部に接続され、他端が前記第4のノードに接続されていることを特徴とする請求項2〜6のいずれか1項に記載のデータ保持制御回路。 - 第1の論理信号を出力する第1の論理回路と、
第2の論理信号を出力する第2の論理回路と、
前記第1の論理回路から出力された前記第1の論理信号の論理レベルを第1の記憶データとして記憶する第1の強誘電体素子部と、前記第2の論理回路から出力された前記第2の論理信号の論理レベルを第2の記憶データとして記憶する第2の強誘電体素子部と、を備えた強誘電体記憶部と、
前記第1の論理回路から出力された前記第1の論理信号の前記第1の強誘電体素子部への伝達を制御する第1の伝達制御回路と、前記第2の論理回路から出力された前記第2の論理信号の前記第2の強誘電体素子部への伝達を制御する第2の伝達制御回路と、を備えた第1の伝達制御部と、
前記第1の強誘電体素子部と第3の論理回路との接続点の第1のノードに形成されて前記第1の強誘電体素子部から出力される前記第1の記憶データの前記第3の論理回路への伝達を制御する第3の伝達制御回路と、前記第2の強誘電体素子部と第4の論理回路との接続点の第2のノードに形成されて前記第2の強誘電体素子部から出力される前記第2の記憶データの前記第4の論理回路への伝達を制御する第4の伝達制御回路と、を備えた第2の伝達制御部と、
前記第3の伝達制御回路と前記第3の論理回路との接続点の第3のノードに接続されて前記第3の論理回路に第1のテスト電圧を供給する制御を行う第1のテスト電圧供給制御回路と、前記第4の伝達制御回路と前記第4の論理回路との接続点の第4のノードに接続されて前記第4の論理回路に第2のテスト電圧を供給する制御を行う第2のテスト電圧供給制御回路と、を備えたテスト電圧供給制御部と、
を有することを特徴とするデータ保持制御回路。 - 請求項2〜7のいずれか1項に記載のデータ保持制御回路の前記強誘電体記憶部に前記データ信号の論理レベルを記憶させるデータ書込方法であって、
前記制御部から前記第1の伝達制御回路及び前記第2の伝達制御回路に対して出力する第1の伝達制御信号により、前記第1の論理信号を前記第1の強誘電体素子部へ伝達させ、且つ前記第2の論理信号を前記第2の強誘電体素子部へ伝達させる論理信号伝達ステップと、
前記制御部から前記第1の強誘電体素子部に対して出力する第1の記憶制御信号により前記第1の強誘電体素子部に前記第1の論理信号の論理レベルを記憶させ、前記制御部から前記第2の強誘電体素子部に対して出力する第2の記憶制御信号により前記第2の強誘電体素子部に前記第2の論理信号の論理レベルを記憶させる記憶制御ステップと、
を有することを特徴とするデータ書込方法。 - 前記論理信号伝達ステップと、前記記憶制御ステップと、はリセット回路にて前記電源電圧が第1の基準電圧以下となったことを検出して出力された第1のリセット信号を前記制御部が受信した場合に実行されることを特徴とする請求項9に記載のデータ書込方法。
- 請求項2〜7のいずれか1項に記載のデータ保持制御回路の前記強誘電体記憶部から前記第1の記憶データ及び前記第2の記憶データを読み出すデータ読出方法であって、
前記制御部から前記第1の伝達制御回路及び前記第2の伝達制御回路に対して出力する第1の伝達制御信号により、前記第1の論理信号の前記第1の強誘電体素子部への伝達を遮断し、且つ前記第2の論理信号の前記第2の強誘電体素子部への伝達を遮断させる論理信号伝達遮断ステップと、
前記制御部から前記第3の伝達制御回路に対して出力する第2の伝達制御信号により前記第1の記憶データを前記第1の論理回路へ伝達し、且つ前記制御部から前記第4の伝達制御回路に対して出力する第3の伝達制御信号により前記第2の記憶データを前記第2の論理回路へ伝達する記憶データ伝達ステップと、
を有することを特徴とするデータ読出方法。 - 前記論理信号伝達遮断ステップと、前記記憶データ伝達ステップと、は、リセット回路にて前記電源電圧が第2の基準電圧以上となったことを検出して出力された第2のリセット信号を前記制御部が受信した場合に実行されることを特徴とする請求項11に記載のデータ読出方法。
- 請求項3に記載のデータ保持制御回路の前記強誘電体記憶部の特性テスト方法であって、
前記制御部から前記第1の伝達制御回路及び前記第2の伝達制御回路に対して出力する第1の伝達制御信号により、前記第1の論理信号の前記第1の強誘電体素子部への伝達を遮断し、且つ前記第2の論理信号の前記第2の強誘電体素子部への伝達を遮断させる論理信号伝達遮断ステップと、
前記制御部から前記第3の伝達制御回路に対して出力する第2の伝達制御信号により前記第1の記憶データの前記第1の入力端子への伝達を遮断し且つ前記第1のテスト電圧を前記第1の入力端子に供給すると共に、前記制御部から前記第4の伝達制御回路に対して出力する第3の伝達制御信号により前記第2の記憶データを前記第2の入力端子へ伝達し、
又は、前記制御部から前記第3の伝達制御回路に対して出力する第2の伝達制御信号により前記第1の記憶データの前記第1の入力端子へ伝達すると共に、前記制御部から前記第4の伝達制御回路に対して出力する第3の伝達制御信号により前記第2の記憶データを前記第2の入力端子への伝達を遮断し且つ前記第2のテスト電圧を前記第2の入力端子に供給する強誘電体記憶部テストステップと、
前記第2の比較結果信号に基づいて決まる前記出力信号の論理レベルに基づいて、前記強誘電体記憶部の特性を判定する特性判定ステップと、
を有することを特徴とする強誘電体記憶部の特性テスト方法。 - 請求項2〜7のいずれか1項に記載のデータ保持制御回路と、
前記第1の論理回路の入力端子と電気的に接続されて外部から前記データ信号が入力される第1の電極パッドと、
前記電源から前記電源電圧が供給される第2の電極パッドと、
を有することを特徴とする半導体チップ。
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