JP6937201B2 - データ保持装置、不揮発性データ保持装置、データ読出方法 - Google Patents
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Description
本明細書中に開示されている発明は、データ保持装置、不揮発性データ保持装置、データ読出方法に関する。
図２２は、データ保持装置の一従来例を示す回路図（本願出願人による特許文献１の図１に相当）である。本従来例のデータ保持装置３ｂは、データ保持部Ｍと、強誘電体記憶部Ｋと、センスアンプＳＡと、を有しており、制御部３ａからの各種信号に応じて、データ信号Ｄｉｎの保持（ラッチ）、退避（ストア）、及び、復帰（リコール）を行うことのできる不揮発ラッチとして機能する。
また、図５５は、不揮発データ保持装置の一従来例を示す回路図（本願出願人による特許文献２の図１５に相当）である。本従来例の不揮発データ保持装置は、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰと、ｍビット分（ｍ≧２）のデータ信号Ｄを不揮発的に記憶する強誘電体素子（ＣＬ１ｘａ、ＣＬ１ｘｂ、ＣＬ２ｘａ、ＣＬ２ｘｂ）（ただしｘ＝１、２、…、ｍ）と、を有する。
また、図６４は、不揮発データ保持装置の一従来例を示す回路図（本願出願人による特許文献３の図２６に相当）である。本従来例の不揮発データ保持装置は、強誘電体素子のヒステリシス特性を用いてデータ信号Ｄを不揮発的に記憶する不揮発性記憶部ＮＶＭを有している。
なお、不揮発性記憶部ＮＶＭにデータ信号Ｄを書き込む際には、強誘電体素子ＣＬ１ａ及びＣＬ１ｂ、並びに、強誘電体素子ＣＬ２ａ及びＣＬ２ｂに対して、それぞれ相補データが書き込まれる。一方、不揮発性記憶部ＮＶＭからデータ信号Ｄを読み出す際には、強誘電体素子ＣＬ１ａ及びＣＬ１ｂ、並びに、強誘電体素子ＣＬ２ａ及びＣＬ２ｂそれぞれの容量結合を利用して、上記の相補データに応じた入力信号ＳＤｎＣ及びＳＤＣが生成され、それらの大小関係からデータ信号Ｄの論理レベルが確定される。
しかしながら、図２２のデータ保持装置３ｂでは、データ保持部Ｍのインバータループ（ＮＡＮＤループ）と、センスアンプＳＡのインバータループ（不図示）とが重複しており、回路規模の縮小については、更なる改善の余地があった。
別の見方をすると、従来のセンスアンプＳＡは、あくまで、センシング機能（＝入力信号に応じて出力信号の論理レベルを確定する機能）のためだけにインバータループを用いるものであり、当該インバータループの活用については、更なる検討の余地があった。
なお、不揮発ラッチや不揮発フリップフロップ以外の半導体メモリ（例えば、ＦｅＲＡＭ［ferroelectric random access memory］、ＳＲＡＭ［static RAM］、若しくは、ＤＲＡＭ［dynamic RAM］など）に組み込まれたセンスアンプにおいても、インバータループはあくまでセンシング専用であり、これを別の用途に活用するという発想はなかった。
本明細書中に開示されている種々の発明の一つは、本願の発明者により見出された上記課題に鑑み、単一のインバータループを用いてラッチ機能とセンシング機能を共に実現することのできるデータ保持装置を提供することを目的とする。
また、図５５の不揮発データ保持装置は、そのデータ保護手段として、各強誘電体素子の両端間をショートするトランジスタ（Ｑ１ｘａ、Ｑ１ｘｂ、Ｑ２ｘａ、Ｑ２ｘｂ）しか有しておらず、データ保護の信頼性については、更なる向上の余地があった。
本明細書中に開示されている種々の発明の一つは、本願の発明者により見出された上記課題に鑑み、不揮発的に記憶されたデータをより確実に保護することのできる不揮発データ保持装置を提供することを目的とする。
また、図６４の不揮発データ保持装置では、製造プロセスのばらつき等に起因して、容量結合する強誘電体素子それぞれの実効面積が異なっていた場合には、入力信号ＳＤｎＣ及びＳＤＣのオフセット変動が生じるので、データ読出時の動作マージン減少に繋がるおそれがあった。
特に、従来のデータ読出方法では、強誘電体素子の実効面積ばらつきに対する入力信号ＳＤｎＣ及びＳＤＣのオフセット変動が大きいので、データ読出時の動作マージンを十分に確保することができない場合もあり、更なる改善の余地があった。
本明細書中に開示されている種々の発明の一つは、本願の発明者らにより見出された上記の課題に鑑み、データ読出時の動作マージンを改善することのできる不揮発データ保持装置及びそのデータ読出方法を提供することを目的とする。
本明細書中に開示されているデータ保持装置は、ループ状に接続された２つのインバータを含むインバータループと、各インバータの接地ノードまたは電源ノードに接続された差動対回路と、各インバータの出力ノードを第１電位に設定する第１電位設定部と、各インバータの接地ノードまたは電源ノードを第２電位に設定する第２電位設定部と、を有する構成とされている。
また、本明細書に開示されているデータ保持装置は、ループ状に接続された２つのインバータを含むインバータループと、各インバータの接地ノードまたは電源ノードに接続された差動対回路と、各インバータの出力ノードを第１電位に設定する第１電位設定部と、前記差動対回路のゲート制御を行うことにより各インバータの接地ノードまたは電源ノードを第２電位に設定する差動対制御部と、を有する構成とされている。
また、本明細書中に開示されている不揮発データ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、前記強誘電体素子を接地する回路接地部と、を有する構成とされている。
また、本明細書中に開示されている不揮発データ保持装置は、データを不揮発的に記憶する不揮発性記憶部と、前記不揮発性記憶部からデータを読み出すセンスアンプと、前記不揮発性記憶部及び前記センスアンプを制御する制御部を有し、前記不揮発性記憶部は、第１信号の印加端と前記センスアンプの第１入力端との間に接続された第１強誘電体素子と、第２信号の印加端と前記センスアンプの第１入力端との間に接続された第２強誘電体素子と、を含み、前記制御部は、前記不揮発性記憶部からデータを読み出す際、前記センスアンプを停止させた状態で前記第１信号及び前記第２信号をそれぞれ相異なる第１電位及び第２電位に設定し、その後、前記第１信号及び前記第２信号をいずれも同一の第３電位に設定した状態で前記センスアンプを動作させる構成とされている。
また、本明細書中に開示されているデータ読出方法は、第１信号の印加端と第２信号の印加端との間に直列接続された強誘電体素子対からデータを読み出す方法であって、前記強誘電体素子対に接続されたセンスアンプを停止させた状態で前記第１信号及び前記第２信号をそれぞれ相異なる第１電位及び第２電位に設定するステップと、前記第１信号及び前記第２信号をいずれも同一の第３電位に設定した状態で前記センスアンプを動作させるステップと、を有する構成とされている。
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く実施形態の詳細な説明やこれに関する添付の図面により、さらに明らかとなる。
本明細書中に開示されているデータ保持装置によれば、単一のインバータループを用いてラッチ機能とセンシング機能を共に実現することが可能となる。
＜データ保持装置（第１実施形態）＞
図１は、データ保持装置の第１実施形態を示す回路図である。本実施形態のデータ保持装置１００は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１１〜Ｎ１７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１４と、インバータＩＮＶ１１及びＩＮＶ１２と、を有する。
図１は、データ保持装置の第１実施形態を示す回路図である。本実施形態のデータ保持装置１００は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１１〜Ｎ１７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１４と、インバータＩＮＶ１１及びＩＮＶ１２と、を有する。
トランジスタＰ１１〜Ｐ１４それぞれのソースは、電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ１１、Ｐ１３及びＮ１１それぞれのドレインと、トランジスタＰ１２及びＮ１２それぞれのゲートは、インバータＩＮＶ１１の入力端に接続されている。トランジスタＰ１２、Ｐ１４及びＮ１２それぞれのドレインと、トランジスタＰ１１及びＮ１１それぞれのゲートは、インバータＩＮＶ１２の入力端に接続されている。トランジスタＰ１３のゲートには、信号Ｗ１ＮＡが入力されている。トランジスタＰ１４のゲートには、信号Ｗ０ＮＡが入力されている。インバータＩＮＶ１１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ１２の出力端は、出力信号Ｑの出力端に接続されている。
トランジスタＮ１１のソースは、トランジスタＮ１３及びＮ１６それぞれのドレインに接続されている。トランジスタＮ１２のソースは、トランジスタＮ１４及びＮ１７それぞれのドレインに接続されている。トランジスタＮ１３及びＮ１４それぞれのソースは、トランジスタＮ１５のドレインに接続されている。トランジスタＮ１５〜Ｎ１７それぞれのソースは、接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ１３のゲートには、入力信号ＩＮＮ（負）が入力端されている。トランジスタＮ１４のゲートには、入力信号ＩＮＰ（正）が入力されている。トランジスタＮ１５のゲートには、信号ＳＡＥが入力されている。トランジスタＮ１６のゲートには、信号Ｗ１ＮＢが入力されている。トランジスタＮ１７のゲートには、信号Ｗ０ＮＢが入力されている。
上記構成から成るデータ保持装置１００において、トランジスタＰ１１及びＮ１１は、ＣＭＯＳ［complementary MOS］インバータ１０１ａを形成しており、トランジスタＰ１２及びＮ１２は、ＣＭＯＳインバータ１０１ｂを形成している。
なお、ＣＭＯＳインバータ１０１ａの出力ノード（＝トランジスタＰ１１及びＮ１１双方のドレイン）は、ＣＭＯＳインバータ１０１ｂの入力ノード（＝トランジスタＰ１２及びＮ１２双方のゲート）に接続されている。また、ＣＭＯＳインバータ１０１ｂの出力ノード（＝トランジスタＰ１２及びＮ１２双方のドレイン）は、ＣＭＯＳインバータ１０１ａの入力ノード（＝トランジスタＰ１１及びＮ１１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２）は、ループ状に接続された２つのＣＭＯＳインバータ１０１ａ及び１０１ｂを含むインバータループ１０１として機能する。なお、インバータループ１０１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るデータ保持装置１００において、トランジスタＮ１３及びＮ１４は、ＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの接地ノード（＝トランジスタＮ１１及びＮ１２それぞれのソース）に接続された差動対回路１０２として機能する。
トランジスタＰ１３及びＰ１４は、ＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの出力ノードを第１電位（＝電源電位ＶＤＤまたはこれに準ずる高電位）に設定する第１電位設定部１０３（いわゆるチャージアップ回路）として機能する。
トランジスタＮ１６及びＮ１７は、ＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの接地ノードを第２電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する第２電位設定部１０４として機能する。
このように、本実施形態のデータ保持装置１００は、一般的なセンスアンプをベースとしつつ、インバータループ１０１を用いたラッチ機能を実現するために、第２電位設定部１０４を追加した構成とされている。以下では、その動作について詳細に説明する。
＜動作説明＞
図２は、データ保持装置１００の一動作例を示すためのタイミングチャートであり、紙面の上から順に、信号Ｗ０ＮＡ及びＷ０ＮＢ、信号Ｗ１ＮＡ及びＷ１ＮＢ、信号ＳＡＥ、入力信号ＩＮＮ及びＩＮＰ、出力信号Ｑ、並びに、反転出力信号ＱＮが描写されている。
図２は、データ保持装置１００の一動作例を示すためのタイミングチャートであり、紙面の上から順に、信号Ｗ０ＮＡ及びＷ０ＮＢ、信号Ｗ１ＮＡ及びＷ１ＮＢ、信号ＳＡＥ、入力信号ＩＮＮ及びＩＮＰ、出力信号Ｑ、並びに、反転出力信号ＱＮが描写されている。
まず、データ保持時におけるデータ保持装置１００の動作状態について説明する。図２の時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、時刻ｔ８〜ｔ９、又は、時刻ｔ１１〜ｔ１２で示したように、インバータループ１０１を用いてデータを保持する際には、信号Ｗ０ＮＡ及びＷ０ＮＢ、並びに、信号Ｗ１ＮＡ及びＷ１ＮＢがいずれもハイレベルとされる一方、入力信号ＩＮＮ及びＩＮＰがいずれもローレベルとされる。なお、信号ＳＡＥの論理レベルについては不問である。
上記制御により、図３で示したように、トランジスタＮ１３及びＮ１４、並びに、トランジスタＰ１３及びＰ１４がいずれもオフして、トランジスタＮ１６及びＮ１７がいずれもオンした状態となる。すなわち、差動対回路１０２と第１電位設定部１０３がいずれも無効となり、第２電位設定部１０４がＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、データ保持装置１００は、インバータループ１０１単体と等価になるので、インバータループ１０１に書き込まれたデータを保持する状態となる。例えば、インバータループ１０１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて、反転出力信号ＱＮがハイレベルに保持される（時刻ｔ３〜ｔ４または時刻ｔ１１〜ｔ１２を参照）。逆に、インバータループ１０１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて、反転出力信号ＱＮがローレベルに保持される（時刻ｔ５〜ｔ６または時刻ｔ８〜ｔ９を参照）。
次に、「０」書込時におけるデータ保持装置１００の動作状態について説明する。図２の時刻ｔ２〜ｔ３で示したように、インバータループ１０１にデータ「０」を書き込む際には、信号Ｗ１ＮＡ及びＷ１ＮＢがいずれもハイレベルとされる一方、信号Ｗ０ＮＡ及びＷ０ＮＢ、並びに、入力信号ＩＮＮ及びＩＮＰがいずれもローレベルとされる。なお、信号ＳＡＥの論理レベルについては不問である。
上記制御により、図４で示したように、トランジスタＮ１３及びＮ１４、トランジスタＰ１３、並びに、トランジスタＮ１７がいずれもオフして、トランジスタＰ１４及びＮ１６がいずれもオンした状態となる。すなわち、差動対回路１０２が無効となり、第１電位設定部１０３がＣＭＯＳインバータ１０１ｂの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、第２電位設定部１０４がＣＭＯＳインバータ１０１ａの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ１０１ｂの出力ノードが強制的にハイレベルに引き上げられるので、出力信号Ｑがローレベルに引き下げられて、反転出力信号ＱＮがハイレベルに引き上げられた状態となる。この状態は、インバータループ１０１に書き込まれたデータ「０」がスルー出力されている状態に相当する。
次に、「１」書込時におけるデータ保持装置１００の動作状態について説明する。図２の時刻ｔ４〜ｔ５で示したように、インバータループ１０１にデータ「１」を書き込む際には、信号Ｗ０ＮＡ及びＷ０ＮＢがいずれもハイレベルとされる一方、信号Ｗ１ＮＡ及びＷ１ＮＢ、並びに、入力信号ＩＮＮ及びＩＮＰがいずれもローレベルとされる。なお、信号ＳＡＥの論理レベルについては不問である。
上記制御により、図５で示したように、トランジスタＮ１３及びＮ１４、トランジスタＰ１４、並びに、トランジスタＮ１６がいずれもオフして、トランジスタＰ１３及びＮ１７がいずれもオンした状態となる。すなわち、差動対回路１０２が無効となり、第１電位設定部１０３がＣＭＯＳインバータ１０１ａの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、第２電位設定部１０４がＣＭＯＳインバータ１０１ｂの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ１０１ａの出力ノードが強制的にハイレベルに引き上げられるので、反転出力信号ＱＮがローレベルに引き下げられて、出力信号Ｑがハイレベルに引き上げられた状態となる。この状態は、インバータループ１０１に書き込まれたデータ「１」がスルー出力されている状態に相当する。
次に、プリチャージ時におけるデータ保持装置１００の動作状態について説明する。図２の時刻ｔ６〜ｔ７、または、時刻ｔ９〜ｔ１０で示したように、入力信号ＩＮＮ及びＩＮＰのセンシング動作に先立って、ＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの出力ノードに付随する寄生容量をプリチャージする際には、信号Ｗ０ＮＡ及びＷ０ＮＢ、信号Ｗ１ＮＡ及びＷ１ＮＢ、並びに、信号ＳＡＥがいずれもローレベルとされる。なお、差動対回路１０２に対しては、本プリチャージ動作の開始とともに、センシング対象となる入力信号ＩＮＮ及びＩＮＰを入力しておくとよい。
上記制御により、図６で示したように、トランジスタＮ１５〜Ｎ１７がいずれもオフして、トランジスタＰ１３及びＰ１４がいずれもオンした状態となる。すなわち、差動対回路１０２と第２電位設定部１０４がいずれも無効となり、第１電位設定部１０３がＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となる。
従って、ＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの出力ノードが強制的にハイレベルに引き上げられるので、それぞれに付随する寄生容量がプリチャージされる。このとき、出力信号Ｑ及び反転出力信号ＱＮは、いずれもローレベルとなる。
次に、センシング時におけるデータ保持装置１００の動作状態について説明する。図２の時刻ｔ７〜ｔ８、または、時刻ｔ１０〜ｔ１１で示したように、差動対回路１０２への入力信号ＩＮＮ及びＩＮＰをセンシングする際には、信号Ｗ０ＮＡ及びＷ１ＮＡ、並びに信号ＳＡＥがいずれもハイレベルとされる一方、信号Ｗ０ＮＢ及びＷ１ＮＢがいずれもローレベルとされる。
上記制御により、図７で示したように、トランジスタＮ１６及びＮ１７、並びに、トランジスタＰ１３及びＰ１４がいずれもオフして、トランジスタＮ１５がオンした状態となる。すなわち、差動対回路１０２が有効となり、第１電位設定部１０３と第２電位設定部１０４がいずれも無効となる。
従って、トランジスタＮ１３及びＮ１４には、それぞれ、入力信号ＩＮＮ及びＩＮＰに応じた電流が流れるので、ＣＭＯＳインバータ１０１ａ及び１０１ｂそれぞれの出力ノード間に電位差が生じる。インバータループ１０１は、この電位差を増幅することにより、出力信号Ｑ及び反転出力信号ＱＮの論理レベルを確定する。
例えば、図２の時刻ｔ７〜ｔ８で示したように、ＩＮＰ＜ＩＮＮであるときには、図７で示したように、トランジスタＮ１３に流れる電流よりもトランジスタＮ１４に流れる電流の方が大きくなるので、ＣＭＯＳインバータ１０１ａの出力ノードよりもＣＭＯＳインバータ１０１ｂの出力ノードの方が低電位となる。このような電位差が生じると、インバータループ１０１の増幅作用により、相対的に高電位であるＣＭＯＳインバータ１０１ａの出力ノードがハイレベルに引き上げられて、相対的に低電位であるＣＭＯＳインバータ１０１ｂの出力ノードがローレベルに引き下げられる。その結果、出力信号Ｑがハイレベルとなり、反転出力信号ＱＮがローレベルとなる。
一方、図２の時刻ｔ１０〜ｔ１１で示したように、ＩＮＰ＞ＩＮＮであるときには、図７におけるトランジスタＮ１３及びＮ１４それぞれに流れる電流の大小関係が逆となり、出力信号Ｑ及び反転出力信号ＱＮそれぞれの論理レベルが反対になる。より具体的に述べると、トランジスタＮ１３に流れる電流よりもトランジスタＮ１４に流れる電流の方が小さくなるので、ＣＭＯＳインバータ１０１ａの出力ノードよりもＣＭＯＳインバータ１０１ｂの出力ノードの方が高電位となる。従って、インバータループ１０１の増幅作用により、相対的に低電位であるＣＭＯＳインバータ１０１ａの出力ノードがローレベルに引き下げられて、相対的に高電位であるＣＭＯＳインバータ１０１ｂの出力ノードがハイレベルに引き上げられる。その結果、出力信号Ｑがローレベルとなり、反転出力信号ＱＮがハイレベルとなる。
このように、本実施形態のデータ保持装置１００によれば、単一のインバータループ１０１を活用して、ラッチ機能（図２の時刻ｔ１〜ｔ６、時刻ｔ８〜ｔ９、時刻ｔ１１〜ｔ１２、並びに、図３〜図５を参照）とセンシング機能（図２の時刻ｔ６〜ｔ８、時刻ｔ９〜ｔ１０、並びに、図６及び図７を参照）の双方を実現することが可能となる。
従って、例えば、図２２のセンスアンプＳＡとして、本実施形態のデータ保持装置１００を用いれば、データ保持部Ｍが不要となるので、インバータループの重複を解消して回路面積を縮小することが可能となる（約半減）。
＜データ保持装置（第２実施形態）＞
図８は、データ保持装置の第２実施形態を示す回路図である。本実施形態のデータ保持装置２００は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１〜Ｎ２４と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１〜Ｐ２７と、インバータＩＮＶ２１及びＩＮＶ２２と、を有する。
図８は、データ保持装置の第２実施形態を示す回路図である。本実施形態のデータ保持装置２００は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１〜Ｎ２４と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１〜Ｐ２７と、インバータＩＮＶ２１及びＩＮＶ２２と、を有する。
トランジスタＮ２１〜Ｎ２４それぞれのソースは、接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ２１、Ｎ２３及びＰ２１それぞれのドレインと、トランジスタＮ２２及びＰ２２それぞれのゲートは、インバータＩＮＶ２１の入力端に接続されている。トランジスタＮ２２、Ｎ２４及びＰ２２それぞれのドレインと、トランジスタＮ２１及びＰ２１それぞれのゲートは、インバータＩＮＶ２２の入力端に接続されている。トランジスタＮ２３のゲートには、信号Ｗ１ＮＡが入力されている。トランジスタＮ２４のゲートには、信号Ｗ０ＮＡが入力されている。インバータＩＮＶ２１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ２２の出力端は、出力信号Ｑの出力端に接続されている。
トランジスタＰ２１のソースは、トランジスタＰ２３及びＰ２６それぞれのドレインに接続されている。トランジスタＰ２２のソースは、トランジスタＰ２４及びＰ２７それぞれのドレインに接続されている。トランジスタＰ２３及びＰ２４それぞれのソースは、トランジスタＰ２５のドレインに接続されている。トランジスタＰ２５〜Ｐ２７それぞれのソースは、電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ２３のゲートには、入力信号ＩＮＮ（負）が入力されている。トランジスタＰ２４のゲートには、入力信号ＩＮＰ（正）が入力されている。トランジスタＰ２５のゲートには、信号ＳＡＥが入力されている。トランジスタＰ２６のゲートには、信号Ｗ１ＮＢが入力されている。トランジスタＰ２７のゲートには、信号Ｗ０ＮＢが入力されている。
上記構成から成るデータ保持装置２００において、トランジスタＰ２１及びＮ２１は、ＣＭＯＳインバータ２０１ａを形成しており、トランジスタＰ２２及びＮ２２は、ＣＭＯＳインバータ２０１ｂを形成している。
なお、ＣＭＯＳインバータ２０１ａの出力ノード（＝トランジスタＰ２１及びＮ２１双方のドレイン）は、ＣＭＯＳインバータ２０１ｂの入力ノード（＝トランジスタＰ２２及びＮ２２双方のゲート）に接続されている。また、ＣＭＯＳインバータ２０１ｂの出力ノード（＝トランジスタＰ２２及びＮ２２双方のドレイン）は、ＣＭＯＳインバータ２０１ａの入力ノード（＝トランジスタＰ２１及びＮ２１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ２１、Ｐ２２、Ｎ２１、Ｎ２２）は、ループ状に接続された２つのＣＭＯＳインバータ２０１ａ及び２０１ｂを含むインバータループ２０１として機能する。なお、インバータループ２０１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るデータ保持装置２００において、トランジスタＰ２３及びＰ２４は、ＣＭＯＳインバータ２０１ａ及び２０１ｂそれぞれの電源ノード（＝トランジスタＰ２１及びＰ２２それぞれのソース）に接続された差動対回路２０２として機能する。
トランジスタＮ２３及びＮ２４は、ＣＭＯＳインバータ２０１ａ及び２０１ｂそれぞれの出力ノードを第１電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する第１電位設定部２０３として機能する。
トランジスタＰ２６及びＰ２７は、ＣＭＯＳインバータ２０１ａ及び２０１ｂそれぞれの電源ノードを第２電位（＝電源電位ＶＤＤまたはこれに準ずる低電位）に設定する第２電位設定部２０４として機能する。
このように、本実施形態のデータ保持装置２００は、第１実施形態（図１）のデータ保持装置１００を極性反転した構成（ＮＭＯＳ差動対型→ＰＭＯＳ差動対型、ＮＭＯＳ→ＰＭＯＳ、ＶＤＤ→ＶＳＳ）であり、単一のインバータループ２０１を用いてラッチ機能とセンシング機能を共に実現することが可能である点については、先と何ら変わりがない。
なお、データ保持装置２００の動作を理解するためには、先に述べたデータ保持装置１００の動作説明について、符号の読み替え（「１０１」〜「１０４」→「２０１」〜「２０４」、「Ｎ１１」〜「Ｎ１２」→「Ｎ２１」〜「Ｎ２２」、「Ｎ１３」〜「Ｎ１７」→「Ｐ２３」〜「Ｐ２７」、「Ｐ１１」〜「Ｐ１２」→「Ｐ２１〜「Ｐ２２」、「Ｐ１３」〜「Ｐ１４」→「Ｎ２３」〜「Ｎ２４」）、各種制御信号（Ｗ０ＮＡ、Ｗ０ＮＢ、Ｗ１ＮＡ、Ｗ１ＮＢ、ＳＡＥ）の論理反転、並びに、入力信号（ＩＮＮ、ＩＮＰ）の大小反転を行えば足りるので、重複した動作説明は割愛する。
＜不揮発ラッチ（第１構成例）＞
次に、不揮発ラッチへの適用例について説明する。図９は、不揮発ラッチの全体構成を示す回路図である。本構成例の不揮発ラッチ３００は、センスアンプ３１０と、強誘電体キャパシタ３２１〜３２４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ３３１〜３３３と、否定論理和演算器３４１〜３４４と、アナログスイッチ３５１〜３５４と、パワーオンハイホールド回路３６０（以下では、ＰＯＨＨ［power-on-high-hold］回路３６０と呼ぶ）と、を有する。
次に、不揮発ラッチへの適用例について説明する。図９は、不揮発ラッチの全体構成を示す回路図である。本構成例の不揮発ラッチ３００は、センスアンプ３１０と、強誘電体キャパシタ３２１〜３２４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ３３１〜３３３と、否定論理和演算器３４１〜３４４と、アナログスイッチ３５１〜３５４と、パワーオンハイホールド回路３６０（以下では、ＰＯＨＨ［power-on-high-hold］回路３６０と呼ぶ）と、を有する。
否定論理和演算器３４１の第１入力端には、信号ＰＬ１＿ＤＮが入力されている。否定論理和演算器３４２の第１入力端には、信号ＰＬ２＿ＤＮが入力されている。否定論理和演算器３４３の第１入力端には、信号ＲＮＬＮが入力されている。否定論理和演算器３４４の第１入力端には、信号ＳＮＬＮが入力されている。否定論理和演算器３４１〜３４４それぞれの第２入力端には、いずれも信号ＦＲＳＴＮＬが入力されている。なお、否定論理和演算器３４３及び３４４は、３ステート出力型（Ｈ／Ｌ／出力ＨｉＺ）であり、それぞれの制御端には、信号Ｅ１が入力されている。
否定論理和演算器３４１の出力端（＝信号ＰＬ１の出力端に相当）は、強誘電体キャパシタ３２１及び３２３それぞれの正極端に接続されている。否定論理和演算器３４２の出力端（＝信号ＰＬ２の出力端に相当）は、強誘電体キャパシタ３２２及び３２４それぞれの正極端に接続されている。否定論理和演算器３４３の出力端（＝信号ＳＤｎＣの出力端に相当）は、強誘電体キャパシタ３２１及び３２２それぞれの負極端に接続されている。否定論理和演算器３４４の出力端（＝信号ＳＤＣの出力端に相当）は、強誘電体キャパシタ３２３及び３２４それぞれの負極端に接続されている。
トランジスタ３３１は、強誘電体キャパシタ３２１に対して並列接続されている。トランジスタ３３２は、強誘電体キャパシタ３２４に対して並列接続されている。トランジスタ３３３は、信号ＳＤｎＣの出力端と信号ＳＤＣの出力端との間に接続されている。トランジスタ３３１〜３３３それぞれのゲートには、信号ＦＲＳＴＮＬが入力されている。
アナログスイッチ３５１は、信号ＰＬＤ＿Ａの印加端とセンスアンプ３１０の負入力端（＝入力信号ＩＮＮの入力端に相当）との間に接続されており、その制御端に入力される信号ＴＥＳＴＤに応じてオン／オフされる。アナログスイッチ３５２は、信号ＰＬＵ＿Ａの印加端とセンスアンプ３１０の正入力端（＝入力信号ＩＮＰの入力端に相当）との間に接続されており、その制御端に入力される信号ＴＥＳＴＵに応じてオン／オフされる。
アナログスイッチ３５３は、信号ＳＤｎＣの印加端とセンスアンプ３１０の負入力端との間に接続されており、その制御端に反転入力される信号ＦＥＤ＿ＤＮに応じてオン／オフされる。アナログスイッチ３５４は、信号ＳＤＣの印加端とセンスアンプ３１０の正入力端との間に接続されており、その制御端に反転入力される信号ＦＥＵ＿ＤＮに応じてオン／オフされる。
ＰＯＨＨ回路３６０は、電源投入時において、たとえ信号ＦＲＳＴがハイレベル（ＶＤＤ）となっても、電源電位ＶＤＤが少なくともＣＭＯＳ回路の動作可能電圧に達するまでの間、信号ＦＲＳＴＮＬをハイレベルに保持する。なお、電源投入完了後、ＰＯＨＨ回路３６０は、通常のインバータとして動作する。
センスアンプ３１０は、入力信号ＩＮＰ及びＩＮＮの差動入力を受けて出力信号Ｑ及び反転出力信号ＱＮを生成するセンシング機能のほか、データ信号Ｄの入力を受けてこれを保持するラッチ機能を備えている。すなわち、センスアンプ３１０には、図２２のデータ保持部ＭとセンスアンプＳＡ双方の機能が集約されている。以下では、その回路構成について説明する。
＜センスアンプ＞
図１０は、センスアンプ３１０の一構成例（データ保持装置の第３実施形態に相当）を示す回路図である。本構成例のセンスアンプ３１０は、図１のデータ保持装置１００と基本的に同様の回路構成から成り、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１〜Ｎ３７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１〜Ｐ３６と、インバータＩＮＶ３１及びＩＮＶ３２と、論理積演算器ＡＮＤ３１及びＡＮＤ３２と、否定論理和演算器ＮＯＲ３１及びＮＯＲ３２と、を有する。
図１０は、センスアンプ３１０の一構成例（データ保持装置の第３実施形態に相当）を示す回路図である。本構成例のセンスアンプ３１０は、図１のデータ保持装置１００と基本的に同様の回路構成から成り、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１〜Ｎ３７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１〜Ｐ３６と、インバータＩＮＶ３１及びＩＮＶ３２と、論理積演算器ＡＮＤ３１及びＡＮＤ３２と、否定論理和演算器ＮＯＲ３１及びＮＯＲ３２と、を有する。
トランジスタＰ３１及びＰ３２それぞれのソースは、電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ３１、Ｐ３３及びＮ３１それぞれのドレインと、トランジスタＰ３２及びＮ３２それぞれのゲートは、インバータＩＮＶ３１の入力端（＝信号ＲＮＬＮの印加端）に接続されている。トランジスタＰ３２、Ｐ３４及びＮ３２それぞれのドレインと、トランジスタＰ３１及びＮ３１それぞれのゲートは、インバータＩＮＶ３２の入力端（＝信号ＳＮＬＮの印加端）に接続されている。トランジスタＰ３３及びＰ３４それぞれのソースは、トランジスタＰ３５及びＰ３６それぞれのドレインに接続されている。トランジスタＰ３５及びＰ３６それぞれのソースは、電源端に接続されている。トランジスタＰ３３のゲートには、信号Ｗ１Ｎが入力されている。トランジスタＰ３４のゲートには、信号Ｗ０Ｎが入力されている。トランジスタＰ３５及びＰ３６それぞれのゲートには、いずれも信号ＳＡＥが入力されている。インバータＩＮＶ３１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ３２の出力端は、出力信号Ｑの出力端に接続されている。
トランジスタＮ３１のソースは、トランジスタＮ３３及びＮ３６それぞれのドレインに接続されている。トランジスタＮ３２のソースは、トランジスタＮ３４及びＮ３７それぞれのドレインに接続されている。トランジスタＮ３３及びＮ３４それぞれのソースは、トランジスタＮ３５のドレインに接続されている。トランジスタＮ３５〜Ｎ３７それぞれのソースは、接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ３３のゲートには、入力信号ＩＮＮ（負）が入力されている。トランジスタＮ３４のゲートには、入力信号ＩＮＰ（正）が入力されている。トランジスタＮ３５のゲートには、信号ＳＡＥが入力されている。トランジスタＮ３６のゲートには、制御信号Ｗ１Ｎが入力されている。トランジスタＮ３７のゲートには、信号Ｗ０Ｎが入力されている。
論理積演算器ＡＮＤ３１及びＡＮＤ３２それぞれの第１入力端には、クロック信号ＣＰが入力されている。なお、センスアンプ３１０のラッチ機能が有効（ＬＥＮ＿ＤＮ＝Ｌ）である場合、インバータループ３１１は、クロック信号ＣＰに応じたハイスルー／ローホールド型ラッチとして動作する（詳細は後述）。論理積演算器ＡＮＤ３１の第２入力端には、データ信号Ｄが入力されている。論理積演算器ＡＮＤ３２の第２入力端には、反転データ信号ＤＮ（＝データ信号Ｄの論理反転信号）が入力されている。
否定論理和演算器ＮＯＲ３１及びＮＯＲ３２それぞれの第１入力端には、信号ＬＥＮ＿ＤＮが入力されている。なお、信号ＬＥＮ＿ＤＮは、センスアンプ３１０の機能として、ラッチ機能を有効とするときにローレベルとなり、センシング機能を有効とするときにハイレベルとなる（詳細は後述）。否定論理和演算器ＮＯＲ３１の第２入力端には、論理積演算器ＡＮＤ３１の出力信号が入力されている。否定論理和演算器ＮＯＲ３２の第２入力端には、論理積演算器ＡＮＤ３２の出力信号が入力されている。なお、否定論理和演算器ＮＯＲ３１の出力信号は、信号Ｗ１Ｎに相当する。一方、否定論理和演算器ＮＯＲ３２の出力信号は、信号Ｗ０Ｎに相当する。
上記構成から成るセンスアンプ３１０において、トランジスタＰ３１及びＮ３１は、ＣＭＯＳインバータ３１１ａを形成しており、トランジスタＰ３２及びＮ３２は、ＣＭＯＳインバータ３１１ｂを形成している。
なお、ＣＭＯＳインバータ３１１ａの出力ノード（＝トランジスタＰ３１及びＮ３１双方のドレイン）は、ＣＭＯＳインバータ３１１ｂの入力ノード（＝トランジスタＰ３２及びＮ３２双方のゲート）に接続されている。また、ＣＭＯＳインバータ３１１ｂの出力ノード（＝トランジスタＰ３２及びＮ３２双方のドレイン）は、ＣＭＯＳインバータ３１１ａの入力ノード（＝トランジスタＰ３１及びＮ３１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ３１、Ｐ３２、Ｎ３１、Ｎ３２）は、ループ状に接続された２つのＣＭＯＳインバータ３１１ａ及び３１１ｂを含むインバータループ３１１として機能する。なお、インバータループ３１１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るセンスアンプ３１０において、トランジスタＮ３３及びＮ３４は、ＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの接地ノード（＝トランジスタＮ３１及びＮ３２それぞれのソース）に接続された差動対回路３１２として機能する。
なお、トランジスタＮ３３のゲートは、センスアンプ３１０の負入力端に相当する。従って、アナログスイッチ３５３がオンしているときには、トランジスタＮ３３のゲートに強誘電体キャパシタ３２１及び３２２が接続される形となる。
同様に、トランジスタＮ３４のゲートは、センスアンプ３１０の正入力端に相当する。従って、アナログスイッチ３５４がオンしているときには、トランジスタＮ３４のゲートに強誘電体キャパシタ３２３及び３２４が接続される形となる。
なお、強誘電体キャパシタ３２１〜３２４は、不揮発性デバイスの一例であり、同様の機能を有する限り、いかなる不揮発性デバイスを用いても構わない。例えば、強誘電体キャパシタ３２１及び３２２の一方を省略してもよいし、或いは、一方を通常のキャパシタに置換してもよい。強誘電体キャパシタ３２３及び３２４についても同様である。
すなわち、データ読出手法としては、非反転状態の強誘電体素子と反転状態の強誘電体素子との容量結合を用いてもよいし、或いは、強誘電体素子とその他の容量素子との容量結合を用いてもよい。
また、例えば、強誘電体キャパシタ３２１及び３２２（または強誘電体キャパシタ３２３及び３２４）を省略し、センスアンプ３１０のセンシング動作時に入力信号ＩＮＰ（またはＩＮＮ）を所定の基準電位に固定してもよい。
トランジスタＰ３３及びＰ３４は、ＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの出力ノードを第１電位（＝電源電位ＶＤＤまたはこれに準ずる高電位）に設定する第１電位設定部３１３（いわゆるチャージアップ回路）として機能する。
トランジスタＮ３６及びＮ３７は、ＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの接地ノードを第２電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する第２電位設定部３１４として機能する。
このように、本構成例のセンスアンプ３１０は、一般的なセンスアンプをベースとしつつ、インバータループ３１１を用いたラッチ機能を実現するために、第２電位設定部３１４を追加した構成とされている。以下では、不揮発ラッチ３００とこれに用いられるセンスアンプ３１０それぞれの動作について詳述する。
＜動作説明＞
まず、データ保持時の動作状態について、図１１及び図１２を参照しながら説明する。図１１及び図１２は、それぞれ、データ保持時における不揮発ラッチ３００及びセンスアンプ３１０の動作状態を示す回路図である。
まず、データ保持時の動作状態について、図１１及び図１２を参照しながら説明する。図１１及び図１２は、それぞれ、データ保持時における不揮発ラッチ３００及びセンスアンプ３１０の動作状態を示す回路図である。
センスアンプ３１０のインバータループ３１１を用いてデータを保持する際には、図１２で示したように、信号ＬＥＮ＿ＤＮとクロック信号ＣＰがいずれもローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもハイレベルとなる。また、データ保持時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ３５、並びに、トランジスタＰ３３及びＰ３４がいずれもオフして、トランジスタＮ３６及びＮ３７、並びに、トランジスタＰ３５及びＰ３６がいずれもオンした状態となる。すなわち、差動対回路３１２と第１電位設定部３１３がいずれも無効となり、第２電位設定部３１４がＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、センスアンプ３１０は、インバータループ３１１単体と等価になるので、インバータループ３１１に書き込まれたデータを保持する状態となる。例えば、インバータループ３１１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて反転出力信号ＱＮがハイレベルに保持される。逆に、インバータループ３１１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて反転出力信号ＱＮがローレベルに保持される。このように、図１２の動作状態は、先に説明した図３の動作状態とほぼ同様である。
一方、不揮発ラッチ３００全体に目を向けると、データ保持時には、図１１で示したように、信号Ｅ１がローレベルとなるので、否定論理和演算器３４３及び３４４がいずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。また、データ保持時には、信号ＦＲＳＴＮＬがハイレベルとなる。従って、強誘電体キャパシタ３２１〜３２４それぞれの両端間が互いにショートされた上でローレベル（＝接地電位ＶＳＳ）に固定される（ＰＬ１＝ＰＬ２＝Ｌ、ＰＬ１＿ＤＮ＝ＰＬ２＿ＤＮ＝Ｈ）。これにより、強誘電体キャパシタ３２１〜３２４に対する意図しない電圧印加を回避してデータ化けを防止することが可能となる。
また、データ保持時には、図１１で示したように、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもハイレベルとなる。従って、アナログスイッチ３５３及び３５４がいずれもオフするので、強誘電体キャパシタ３２１〜３２４とセンスアンプ３１０との間が電気的に分離された状態となる。ただし、センスアンプ３１０の入力信号ＩＮＮ及びＩＮＰをそれぞれローレベルに固定するのであれば、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮをいずれもローレベルとし、アナログスイッチ３５３及び３５４をそれぞれオンさせても構わない。
また、信号ＴＥＳＴＤ及びＴＥＳＴＵは、センスアンプ３１０の特性試験時にハイレベルとなり、それ以外の通常動作時（データ保持時、データ書込時、データ退避時、及び、データ復帰時）にはローレベルとなる。なお、信号ＴＥＳＴＤ及びＴＥＳＴＵがハイレベルになると、アナログスイッチ３５１及び３５２がオンするので、特性試験用の信号ＰＬＤ＿Ａ及びＰＬＵ＿Ａをセンスアンプ３１０に入力することが可能となる。
次に、「０」書込時の動作状態について、図１３及び図１４を参照しながら説明する。図１３及び図１４は、それぞれ、「０」書込時における不揮発ラッチ３００及びセンスアンプ３１０の動作状態を示す回路図である。
センスアンプ３１０のインバータループ３１１にデータ「０」を書き込む際には、図１４で示したように、信号ＬＥＮ＿ＤＮとデータ信号Ｄがそれぞれローレベルとなり、クロック信号ＣＰと反転データ信号ＤＮがそれぞれハイレベルとなる。従って、信号Ｗ１Ｎがハイレベルとなり、信号Ｗ０Ｎがローレベルとなる。また、「０」書込時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ３５及びＮ３７、並びに、トランジスタＰ３３がいずれもオフし、トランジスタＰ３４〜Ｐ３６とトランジスタＮ３６がいずれもオンした状態となる。すなわち、差動対回路３１２が無効となり、第１電位設定部３１３がＣＭＯＳインバータ３１１ｂの出力ノード（＝ＳＮＬＮ）を第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、第２電位設定部３１４がＣＭＯＳインバータ３１１ａの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ３１１ｂの出力ノード（＝ＳＮＬＮ）が強制的にハイレベルに引き上げられるので、出力信号Ｑがローレベルに引き下げられて、反転出力信号ＱＮがハイレベルに引き上げられた状態となる。この状態は、インバータループ３１１に書き込まれたデータ信号Ｄ（＝データ「０」）がスルー出力されている状態に相当する。このように、図１４の動作状態は、先に説明した図４の動作状態とほぼ同様である。
なお、「１」書込時におけるセンスアンプ３１０の動作状態についても、基本的には、「０」書込時のそれと同様であり、インバータループ３１１に書き込まれたデータ信号Ｄ（＝データ「１」）がスルー出力されている状態となる。より具体的に述べると、「１」書込時には、図１４で示した信号のうち、データ信号Ｄがハイレベルとなり、反転データ信号ＤＮがローレベルとなるので、トランジスタＮ３６及びＮ３７のオン／オフ状態、並びに、トランジスタＰ３３及びＰ３４のオン／オフ状態が先とは逆となる。従って、ＣＭＯＳインバータ３１１ａの出力ノード（＝ＲＮＬＮ）が強制的にハイレベルに引き上げられるので、反転出力信号ＱＮがローレベルに引き下げられて、出力信号Ｑがハイレベルに引き上げられた状態となる。このような動作状態は、先に説明した図５の動作状態とほぼ同様である。
一方、不揮発ラッチ３００全体に目を向けると、「０」書込時には、図１３で示したように、信号Ｅ１がローレベルとなるので、否定論理和演算器３４３及び３４４がいずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。また、データ保持時には、信号ＦＲＳＴＮＬがハイレベルとなる。従って、強誘電体キャパシタ３２１〜３２４それぞれの両端間が互いにショートされた上でローレベル（＝接地電位ＶＳＳ）に固定される（ＰＬ１＝ＰＬ２＝Ｌ、ＰＬ１＿ＤＮ＝ＰＬ２＿ＤＮ＝Ｈ）。これにより、強誘電体キャパシタ３２１〜３２４に対する意図しない電圧印加を回避してデータ化けを防止することが可能となる。
また、「０」書込時には、図１３で示したように、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもハイレベルとなる。従って、アナログスイッチ３５３及び３５４がいずれもオフするので、強誘電体キャパシタ３２１〜３２４とセンスアンプ３１０との間が電気的に分離された状態となる。ただし、センスアンプ３１０の入力信号ＩＮＮ及びＩＮＰをそれぞれローレベルに固定するのであれば、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮをいずれもローレベルとし、アナログスイッチ３５３及び３５４をそれぞれオンさせても構わない。
このように、図１３の動作状態は、先に説明した図１１の動作状態と全く同一である。なお、「１」書込時における不揮発ラッチ３００全体の動作状態についても、「０」書込時のそれと全く同一であるので、重複した説明を割愛する。
次に、データ退避時の動作状態について、図１５及び図１６を参照しながら説明する。図１５及び図１６は、それぞれ、データ退避時における不揮発ラッチ３００及びセンスアンプ３１０の動作状態を示す回路図である。
センスアンプ３１０のインバータループ３１１からデータを退避する際には、図１６で示したように、信号ＬＥＮ＿ＤＮとクロック信号ＣＰがいずれもローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもハイレベルとなる。なお、クロック信号ＣＰの停止処理については、不図示のコントローラを用いて実施するとよい。また、データ退避時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ３５、並びに、トランジスタＰ３３及びＰ３４がいずれもオフして、トランジスタＮ３６及びＮ３７、並びに、トランジスタＰ３５及びＰ３６がいずれもオンした状態となる。すなわち、差動対回路３１２と第１電位設定部３１３がいずれも無効となり、第２電位設定部３１４がＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、センスアンプ３１０は、インバータループ３１１単体と等価になるので、インバータループ３１１に書き込まれたデータを保持する状態となる。例えば、インバータループ３１１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて反転出力信号ＱＮがハイレベルに保持される。逆に、インバータループ３１１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて反転出力信号ＱＮがローレベルに保持される。このように、図１６の動作状態は、先に説明した図３または図１２の動作状態と全く同一である。
一方、不揮発ラッチ３００全体に目を向けると、データ退避時には、図１５で示したように、信号ＦＲＳＴＮＬがローレベルとなる。従って、トランジスタ３３１〜３３３がいずれもオフし、強誘電体キャパシタ３２１〜３２４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ３２１〜３２４それぞれに対してデータ書込電圧を印加することが可能となる。
なお、データ退避時には、信号Ｅ１がハイレベルとなるので、否定論理和演算器３４３及び３４４は、それぞれ、信号ＲＮＬＮ及びＳＮＬＮの論理反転信号（＝反転出力信号ＱＮ及び出力信号Ｑに相当）を出力することが可能な状態となる。
また、データ退避時には、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮがそれぞれパルス駆動される。その結果、強誘電体キャパシタ３２１〜３２４それぞれの正極端にパルス状（ハイレベル→ローレベル、または、ローレベル→ハイレベル）の信号ＰＬ１及びＰＬ２が印加されるので、強誘電体キャパシタ３２１〜３２４それぞれの残留分極状態が反転状態／非反転状態のいずれかに設定される。この状態は、出力信号Ｑ及び反転出力信号ＱＮに相当するデータが強誘電体キャパシタ３２１〜３２４に書き込まれた状態に相当する。
ただし、データ退避時には、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもハイレベルとなる。従って、アナログスイッチ３５３及び３５４がいずれもオフするので、強誘電体キャパシタ３２１〜３２４から信号ＳＤｎＣ及びＳＤＣが読み出されることはない。
次に、データ復帰時（プリチャージ）の動作状態について、図１７及び図１８を参照しながら説明する。図１７及び図１８は、それぞれ、データ復帰時（プリチャージ）における不揮発ラッチ３００及びセンスアンプ３１０の動作状態を示す回路図である。
センスアンプ３１０による入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ３２１〜３２４から読み出される信号ＳＤｎＣ及びＳＤＣに相当）のセンシング動作に先立って、ＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの出力ノードに付随する寄生容量をプリチャージする際には、図１８で示したように、信号ＬＥＮ＿ＤＮがハイレベルとなり、クロック信号ＣＰがローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもローレベルとなる。また、プリチャージ時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ３５〜Ｎ３７がいずれもオフして、トランジスタＰ３３〜Ｐ３６がいずれもオンした状態となる。すなわち、差動対回路３１２と第２電位設定部３１４がいずれも無効となり、第１電位設定部３１３がＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となる。
従って、ＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの出力ノード（＝ＲＮＬＮ及びＳＮＬＮ）が強制的にハイレベルに引き上げられるので、それぞれに付随する寄生容量がプリチャージされる。このとき、出力信号Ｑ及び反転出力信号ＱＮは、いずれもローレベルとなる。このような動作状態は、先に説明した図６の動作状態とほぼ同様である。
一方、不揮発ラッチ３００全体に目を向けると、データ復帰時（プリチャージ）には、図１７で示したように、信号ＦＲＳＴＮＬがローレベルとなる。従って、トランジスタ３３１〜３３３がいずれもオフし、強誘電体キャパシタ３２１〜３２４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ３２１〜３２４それぞれに対してデータ読出電圧を印加することが可能となる。
なお、データ復帰時（プリチャージ）には、信号Ｅ１がローレベルとなるので、否定論理和演算器３４３及び３４４は、いずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。
また、データ復帰時（プリチャージ）には、信号ＰＬ１＿ＤＮがローレベルとなり、信号ＰＬ２＿ＤＮがハイレベルとなる。その結果、強誘電体キャパシタ３２１及び３２３それぞれの正極端に印加される信号ＰＬ１がハイレベルとなり、強誘電体キャパシタ３２２及び３２４それぞれの正極端に印加される信号ＰＬ２がローレベルとなる。このようなデータ読出電圧の印加により、強誘電体キャパシタ３２１〜３２４それぞれの残留分極状態に対応した信号ＳＤｎＣ及びＳＤＣが現れる。
また、データ復帰時（プリチャージ）には、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもローレベルとなる。従って、アナログスイッチ３５３及び３５４がいずれもオンするので、センスアンプ３１０の差動対回路３１２には、プリチャージ動作の開始とともに、センシング対象となる入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ３２１〜３２４から読み出された信号ＳＤｎＣ及びＳＤＣ）が入力される状態となる。
次に、データ復帰時（センシング）の動作状態について、図１９及び図２０を参照しながら説明する。図１９及び図２０は、それぞれ、データ復帰時（センシング）における不揮発ラッチ３００及びセンスアンプ３１０の動作状態を示す回路図である。
センスアンプ３１０を用いて入力信号ＩＮＮ及びＩＮＰをセンシングする際には、図２０で示したように、信号ＬＥＮ＿ＤＮがハイレベルとなり、クロック信号ＣＰがローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもローレベルとなる。また、センシング時には、信号ＳＡＥがハイレベルとなる。
上記制御により、トランジスタＮ３６及びＮ３７、並びに、トランジスタＰ３５及びＰ３６がいずれもオフして、トランジスタＮ３３〜Ｎ３５、並びに、トランジスタＰ３３及びＰ３４がいずれもオンした状態となる。すなわち、差動対回路３１２が有効となり、第１電位設定部３１３と第２電位設定部３１４がいずれも無効となる。
従って、トランジスタＮ３３及びＮ３４には、それぞれ、入力信号ＩＮＮ及びＩＮＰに応じた電流が流れるので、ＣＭＯＳインバータ３１１ａ及び３１１ｂそれぞれの出力ノード間に電位差が生じる。インバータループ３１１は、この電位差を増幅することにより、出力信号Ｑ及び反転出力信号ＱＮの論理レベルを確定する。
例えば、ＩＮＰ＜ＩＮＮであるときには、トランジスタＮ３３に流れる電流よりもトランジスタＮ３４に流れる電流の方が大きくなるので、ＣＭＯＳインバータ３１１ａの出力ノードよりもＣＭＯＳインバータ３１１ｂの出力ノードの方が低電位となる。このような電位差が生じると、インバータループ３１１の増幅作用により、相対的に高電位であるＣＭＯＳインバータ３１１ａの出力ノードがハイレベルに引き上げられて、相対的に低電位であるＣＭＯＳインバータ３１１ｂの出力ノードがローレベルに引き下げられる。その結果、出力信号Ｑがハイレベルとなり、反転出力信号ＱＮがローレベルとなる。このような動作状態は、強誘電体キャパシタ３２１〜３２４に退避されていたデータ「１」がインバータループ３１１に復帰されたことを意味する。
逆に、ＩＮＰ＞ＩＮＮであるときには、トランジスタＮ３３に流れる電流よりもトランジスタＮ３４に流れる電流の方が小さくなるので、ＣＭＯＳインバータ３１１ａの出力ノードよりもＣＭＯＳインバータ３１１ｂの出力ノードの方が高電位となる。従って、インバータループ３１１の増幅作用により、相対的に低電位であるＣＭＯＳインバータ３１１ａの出力ノードがローレベルに引き下げられて、相対的に高電位であるＣＭＯＳインバータ３１１ｂの出力ノードがハイレベルに引き上げられる。その結果、出力信号Ｑがローレベルとなり、反転出力信号ＱＮがハイレベルとなる。このような動作状態は、強誘電体キャパシタ３２１〜３２４に退避されていたデータ「０」がインバータループ３１１に復帰されたことを意味する。
一方、不揮発ラッチ３００全体に目を向けると、データ復帰時（センシング）には、図１９で示したように、信号ＦＲＳＴＮＬがローレベルとなる。従って、トランジスタ３３１〜３３３がいずれもオフし、強誘電体キャパシタ３２１〜３２４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ３２１〜３２４それぞれに対してデータ読出電圧を印加することが可能となる。
なお、データ復帰時（センシング）には、信号Ｅ１がローレベルとなるので、否定論理和演算器３４３及び３４４は、いずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。
また、データ復帰時（センシング）には、信号ＰＬ１＿ＤＮがローレベルとなり、信号ＰＬ２＿ＤＮがハイレベルとなる。その結果、強誘電体キャパシタ３２１及び３２３それぞれの正極端に印加される信号ＰＬ１がハイレベルとなり、強誘電体キャパシタ３２２及び３２４それぞれの正極端に印加される信号ＰＬ２がローレベルとなる。このようなデータ読出電圧の印加により、強誘電体キャパシタ３２１〜３２４それぞれの残留分極状態に対応した信号ＳＤｎＣ及びＳＤＣが現れる。
また、データ復帰時（センシング）には、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもローレベルとなる。従って、アナログスイッチ３５３及び３５４がいずれもオンするので、センスアンプ３１０の差動対回路３１２には、プリチャージ動作の開始時点から継続して、センシング対象となる入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ３２１〜３２４から読み出された信号ＳＤｎＣ及びＳＤＣ）が入力されている。このように、図１９の動作状態は、先に説明した図１７の動作状態と全く同一である。
＜素子レイアウト＞
図２１は、強誘電体キャパシタ３２１〜３２４と差動対回路３１２（＝トランジスタＮ３３及びＮ３４）が集積化される半導体装置を平面視したときのレイアウト図である。なお、本図中において、実線は、トランジスタＮ３３及びＮ３４それぞれのゲート領域を示しており、破線は、トランジスタＮ３３及びＮ３４それぞれのアクティブ領域を示しており、一点鎖線は、強誘電体キャパシタ３２１〜３２４それぞれの形成領域を示している。
図２１は、強誘電体キャパシタ３２１〜３２４と差動対回路３１２（＝トランジスタＮ３３及びＮ３４）が集積化される半導体装置を平面視したときのレイアウト図である。なお、本図中において、実線は、トランジスタＮ３３及びＮ３４それぞれのゲート領域を示しており、破線は、トランジスタＮ３３及びＮ３４それぞれのアクティブ領域を示しており、一点鎖線は、強誘電体キャパシタ３２１〜３２４それぞれの形成領域を示している。
センスアンプ３１０の集積化に際しては、そのセンシング精度を高めるべく、差動対回路３１２のアナログ特性、延いては、トランジスタＮ３３及びＮ３４のペア性を高めておくことが重要となる。
そこで、トランジスタＮ３３及びＮ３４は、それぞれのアクティブ領域が強誘電体キャパシタ３２１〜３２４から見て互いに対称性を持つようにレイアウトされている。なお、本図の例では、強誘電体キャパシタ３２１〜３２４が格子状に配列されており、かつ、強誘電体キャパシタ３２１及び３２３相互の中間線ＩＬを対称軸として、トランジスタＮ３３及びＮ３４それぞれのアクティブ領域が互いに線対称となるように配置されている。
このような配置により、トランジスタＮ３３及びＮ３４は、それぞれのアクティブ領域と強誘電体キャパシタ３２１〜３２４の形成領域とのオーバーラップ領域（ハッチング部分を参照）が同一の面積となるように配置された状態となる。ただし、上記のオーバーラップ領域が同一の面積でありさえすれば、必ずしも幾何学的な対称性を持つ必要はない。例えば、トランジスタＮ３３が図示の位置から紙面上方向にずれており、トランジスタＮ３３から中間線ＩＬまでの距離と、トランジスタＮ３４から中間線ＩＬまでの距離が不一致であったとしても、上記のオーバーラップ領域が同一の面積でありさえすれば、トランジスタＮ３３及びＮ３４のペア性が保たれる。
＜変形例＞
なお、上記の不揮発ラッチ３００をスレーブとし、その前段（＝論理積演算器ＡＮＤ３１及びＡＮＤ３２のデータ入力端の上流側）にマスタとなるインバータループを設けることにより、不揮発フリップフロップとして利用することも可能である。
なお、上記の不揮発ラッチ３００をスレーブとし、その前段（＝論理積演算器ＡＮＤ３１及びＡＮＤ３２のデータ入力端の上流側）にマスタとなるインバータループを設けることにより、不揮発フリップフロップとして利用することも可能である。
＜データ保持装置（第４実施形態）＞
図２３は、データ保持装置の第４実施形態を示す回路図である。本実施形態のデータ保持装置１１００は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１１１〜Ｎ１１９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１１〜Ｐ１１６と、インバータＩＮＶ１１１及びＩＮＶ１１２と、を有する。
図２３は、データ保持装置の第４実施形態を示す回路図である。本実施形態のデータ保持装置１１００は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１１１〜Ｎ１１９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１１〜Ｐ１１６と、インバータＩＮＶ１１１及びＩＮＶ１１２と、を有する。
トランジスタＰ１１１〜Ｐ１１４それぞれのソースは、電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ１１１、Ｐ１１３及びＮ１１１それぞれのドレインと、トランジスタＰ１１２及びＮ１１２それぞれのゲートは、インバータＩＮＶ１１１の入力端に接続されている。トランジスタＰ１１２、Ｐ１１４及びＮ１１２それぞれのドレインと、トランジスタＰ１１１及びＮ１１１それぞれのゲートは、インバータＩＮＶ１１２の入力端に接続されている。トランジスタＰ１１３のゲートには、信号Ｗ１ＮＡが入力されている。トランジスタＰ１１４のゲートには、信号Ｗ０ＮＡが入力されている。インバータＩＮＶ１１１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ１１２の出力端は、出力信号Ｑの出力端に接続されている。
また、トランジスタＮ１１１のソースは、トランジスタＮ１１３のドレインに接続されている。トランジスタＮ１１２のソースは、トランジスタＮ１１４のドレインに接続されている。トランジスタＮ１１３及びＮ１１４それぞれのソースは、トランジスタＮ１１５のドレインに接続されている。トランジスタＮ１１５のソースは接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ１１５のゲートには、信号ＳＡＥが入力されている。
トランジスタＰ１１５のソースは、電源端に接続されている。トランジスタＰ１１５及びＮ１１８それぞれのドレインは、トランジスタＮ１１３のゲートに接続されている。トランジスタＮ１１８のソースは、接地端に接続されている。トランジスタＰ１１５のゲートには、信号Ｗ１ＮＣが入力されている。トランジスタＮ１１８のゲートには、信号Ｗ１ＮＤが入力されている。トランジスタＮ１１６は、入力信号ＩＮＮ（負）の印加端とトランジスタＮ１１３のゲートとの間に接続されている。なお、トランジスタＮ１１６のゲートには、信号Ｗ１ＮＥが入力されている。
トランジスタＰ１１６のソースは、電源端に接続されている。トランジスタＰ１１６及びＮ１１９それぞれのドレインは、トランジスタＮ１１４のゲートに接続されている。トランジスタＮ１１９のソースは、接地端に接続されている。トランジスタＰ１１６のゲートには、信号Ｗ０ＮＣが入力されている。トランジスタＮ１１９のゲートには、信号Ｗ０ＮＤが入力されている。トランジスタＮ１１７は、入力信号ＩＮＰ（正）の印加端とトランジスタＮ１１４のゲートとの間に接続されている。なお、トランジスタＮ１１７のゲートには、信号Ｗ０ＮＥが入力されている。
上記構成から成るデータ保持装置１１００において、トランジスタＰ１１１及びＮ１１１は、ＣＭＯＳ［complementary MOS］インバータ１１０１ａを形成しており、トランジスタＰ１１２及びＮ１１２は、ＣＭＯＳインバータ１１０１ｂを形成している。
なお、ＣＭＯＳインバータ１１０１ａの出力ノード（＝トランジスタＰ１１１及びＮ１１１双方のドレイン）は、ＣＭＯＳインバータ１１０１ｂの入力ノード（＝トランジスタＰ１１２及びＮ１１２双方のゲート）に接続されている。また、ＣＭＯＳインバータ１１０１ｂの出力ノード（＝トランジスタＰ１１２及びＮ１１２双方のドレイン）は、ＣＭＯＳインバータ１１０１ａの入力ノード（＝トランジスタＰ１１１及びＮ１１１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ１１１、Ｐ１１２、Ｎ１１１、Ｎ１１２）は、ループ状に接続された２つのＣＭＯＳインバータ１１０１ａ及び１１０１ｂを含むインバータループ１１０１として機能する。なお、インバータループ１１０１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るデータ保持装置１１００において、トランジスタＮ１１３及びＮ１１４は、ＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの接地ノード（＝トランジスタＮ１１１及びＮ１１２それぞれのソース）に接続された差動対回路１１０２として機能する。
トランジスタＰ１１３及びＰ１１４は、ＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの出力ノードを第１電位（＝電源電位ＶＤＤまたはこれに準ずる高電位）に設定する第１電位設定部１１０３（いわゆるチャージアップ回路）として機能する。
トランジスタＰ１１５及びＰ１１６、並びに、トランジスタＮ１１６〜Ｎ１１９は、差動対回路１１０２のゲート制御を行うことによりＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの接地ノードを第２電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する差動対制御部１１０４として機能する。
差動対制御部１１０４に含まれる複数のトランジスタのうち、トランジスタＰ１１５及びＰ１１６は、差動対回路１１０２のゲートをオン電位（ここでは電源電位ＶＤＤ）に設定する第１トランジスタに相当し、トランジスタＮ１１６及びＮ１１７は、差動対回路１１０２のゲートに繋がる入力信号経路を導通／遮断する第２トランジスタに相当する。また、トランジスタＮ１１８及びＮ１１９は、差動対回路１１０２のゲートをオフ電位（ここでは接地電位ＶＳＳ）に設定する第３トランジスタに相当する。
このように、本実施形態のデータ保持装置１１００は、一般的なセンスアンプをベースとしつつ、インバータループ１１０１を用いたラッチ機能を実現するために、差動対制御部１１０４を追加した構成とされている。以下では、その動作について詳細に説明する。
＜動作説明＞
図２４は、データ保持装置１１００の一動作例を示したタイミングチャートであり、紙面の上から順に、信号Ｗ０ＮＡ及びＷ０ＮＣ〜Ｗ０ＮＥ、信号Ｗ１ＮＡ及びＷ１ＮＣ〜Ｗ１ＮＥ、信号ＳＡＥ、入力信号ＩＮＮ及びＩＮＰ、出力信号Ｑ、並びに、反転出力信号ＱＮが描写されている。
図２４は、データ保持装置１１００の一動作例を示したタイミングチャートであり、紙面の上から順に、信号Ｗ０ＮＡ及びＷ０ＮＣ〜Ｗ０ＮＥ、信号Ｗ１ＮＡ及びＷ１ＮＣ〜Ｗ１ＮＥ、信号ＳＡＥ、入力信号ＩＮＮ及びＩＮＰ、出力信号Ｑ、並びに、反転出力信号ＱＮが描写されている。
まず、データ保持時におけるデータ保持装置１１００の動作状態について説明する。図２４の時刻ｔ２１〜ｔ２２、時刻ｔ２３〜ｔ２４、時刻ｔ２５〜ｔ２６、時刻ｔ２８〜ｔ２９、又は、時刻ｔ３１〜ｔ３２で示したように、インバータループ１１０１を用いてデータを保持する際には、信号Ｗ０ＮＡ及びＷ１ＮＡ、並びに、信号ＳＡＥがいずれもハイレベルとされる一方、信号Ｗ０ＮＣ〜Ｗ０ＮＥ、及び、信号Ｗ１ＮＣ〜Ｗ１ＮＥがいずれもローレベルとされる。なお、信号ＩＮＮ及びＩＮＰの論理レベルについては不問（例えばローレベル）である。
上記の制御により、図２５で示すように、トランジスタＮ１１６〜Ｎ１１８、並びに、トランジスタＰ１１３及びＰ１１４がいずれもオフして、トランジスタＮ１１３〜Ｎ１１５、並びに、トランジスタＰ１１５及びＰ１１６がいずれもオンした状態となる。すなわち、第１電位設定部１１０３が無効となり、差動対回路１１０２が差動対制御部１１０４によるゲート制御に基づいてＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、データ保持装置１１００は、インバータループ１１０１の単体と等価になるので、インバータループ１１０１に書き込まれたデータを保持する状態となる。例えば、インバータループ１１０１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて、反転出力信号ＱＮがハイレベルに保持される（時刻ｔ２３〜ｔ２４または時刻ｔ３１〜ｔ３２を参照）。逆に、インバータループ１１０１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて、反転出力信号ＱＮがローレベルに保持される（時刻ｔ２５〜ｔ２６または時刻ｔ２８〜ｔ２９を参照）。
次に、「０」書込時におけるデータ保持装置１１００の動作状態について説明する。図２４の時刻ｔ２２〜ｔ２３で示したように、インバータループ１１０１にデータ「０」を書き込む際には、信号Ｗ０ＮＣ及びＷ０ＮＤ、信号Ｗ１ＮＡ、並びに、信号ＳＡＥがいずれもハイレベルとされる一方、信号Ｗ０ＮＡ及びＷ０ＮＥ、並びに、信号Ｗ１ＮＣ〜Ｗ１ＮＥがいずれもローレベルとされる。なお、信号ＩＮＮ及びＩＮＰの論理レベルについては不問（例えばローレベル）である。
上記制御により、図２６で示したように、トランジスタＮ１１４及びＮ１１６〜Ｎ１１８と、トランジスタＰ１１３及びＰ１１６がいずれもオフして、トランジスタＮ１１３、Ｎ１１５及びＮ１１９と、トランジスタＰ１１４及びＰ１１５がいずれもオンした状態となる。すなわち、第１電位設定部１１０３がＣＭＯＳインバータ１１０１ｂの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、差動対回路１１０２が差動対制御部１１０４によるゲート制御に基づいてＣＭＯＳインバータ１１０１ａの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ１１０１ｂの出力ノードが強制的にハイレベルに引き上げられるので、出力信号Ｑがローレベルに引き下げられて、反転出力信号ＱＮがハイレベルに引き上げられた状態となる。この状態は、インバータループ１１０１に書き込まれたデータ「０」がスルー出力されている状態に相当する。
次に、「１」書込時におけるデータ保持装置１１００の動作状態について説明する。図２４の時刻ｔ２４〜ｔ２５で示したように、インバータループ１１０１にデータ「１」を書き込む際には、信号Ｗ０ＮＡ、信号Ｗ１ＮＣ及びＷ１ＮＤ、並びに、信号ＳＡＥがいずれもハイレベルとされる一方、信号Ｗ０ＮＣ〜Ｗ０ＮＥ、並びに、信号Ｗ１ＮＡ及びＷ１ＮＥがいずれもローレベルとされる。なお、信号ＩＮＮ及びＩＮＰの論理レベルについては不問（例えばローレベル）である。
上記制御により、図２７で示したように、トランジスタＮ１１３、Ｎ１１６〜Ｎ１１７及びＮ１１９と、トランジスタＰ１１４及びＰ１１５がいずれもオフし、トランジスタＮ１１４、Ｎ１１５及びＮ１１８と、トランジスタＰ１１３及びＰ１１６がいずれもオンした状態となる。すなわち、第１電位設定部１１０３がＣＭＯＳインバータ１１０１ａの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、差動対回路１１０２が差動対制御部１１０４によるゲート制御に基づいてＣＭＯＳインバータ１１０１ｂの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ１１０１ａの出力ノードが強制的にハイレベルに引き上げられるので、反転出力信号ＱＮがローレベルに引き下げられて、出力信号Ｑがハイレベルに引き上げられた状態となる。この状態は、インバータループ１１０１に書き込まれたデータ「１」がスルー出力されている状態に相当する。
次に、プリチャージ時におけるデータ保持装置１１００の動作状態について説明する。図２４の時刻ｔ２６〜ｔ２７、または、時刻ｔ２９〜ｔ３０で示したように、入力信号ＩＮＮ及びＩＮＰのセンシング動作に先立って、ＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの出力ノードに付随する寄生容量をプリチャージする際には、信号Ｗ０ＮＡ及びＷ０ＮＤ、信号Ｗ１ＮＡ及びＷ１ＮＤ、並びに、信号ＳＡＥがいずれもローレベルとされ、信号Ｗ０ＮＣ及びＷ０ＮＥ、並びに、信号Ｗ１ＮＣ及びＷ１ＮＥがいずれもハイレベルとされる。なお、差動対回路１１０２に対しては、本プリチャージ動作の開始とともに、センシング対象となる入力信号ＩＮＮ及びＩＮＰを入力しておくとよい。
上記の制御により、図２８で示したように、トランジスタＮ１１５、Ｎ１１８及びＮ１１９とトランジスタＰ１１５及びＰ１１６がいずれもオフして、トランジスタＮ１１６及びＮ１１７とトランジスタＰ１１３及びＰ１１４がいずれもオンした状態となる。すなわち、差動対回路１１０２と差動対制御部１１０４がいずれも無効となり、第１電位設定部１１０３がＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となる。
従って、ＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの出力ノードが強制的にハイレベルに引き上げられるので、それぞれに付随している寄生容量がプリチャージされる。このとき、出力信号Ｑ及び反転出力信号ＱＮは、いずれもローレベルとなる。
次に、センシング時におけるデータ保持装置１１００の動作状態について説明する。図２４の時刻ｔ２７〜ｔ２８、または、時刻ｔ３０〜ｔ３１で示したように、差動対回路１１０２への入力信号ＩＮＮ及びＩＮＰをセンシングする際には、信号Ｗ０ＮＡ、Ｗ０ＮＣ及びＷ０ＮＥ、信号Ｗ１ＮＡ、Ｗ１ＮＣ及びＷ１ＮＥ、並びに、信号ＳＡＥがいずれもハイレベルとされる一方、信号Ｗ０ＮＤ及びＷ１ＮＤがいずれもローレベルとされる。
上記の制御により、図２９で示したように、トランジスタＮ１１８及びＮ１１９、並びに、トランジスタＰ１１３〜Ｐ１１６がいずれもオフして、トランジスタＮ１１３〜Ｎ１１７がいずれもオンした状態となる。すなわち、差動対回路１１０２が有効となり、第１電位設定部１１０３と差動対制御部１１０４がいずれも無効となる。
従って、トランジスタＮ１１３及びＮ１１４には、それぞれ、入力信号ＩＮＮ及びＩＮＰに応じた電流が流れるので、ＣＭＯＳインバータ１１０１ａ及び１１０１ｂそれぞれの出力ノード間に電位差が生じる。インバータループ１１０１は、この電位差を増幅することにより、出力信号Ｑ及び反転出力信号ＱＮの論理レベルを確定する。
例えば、図２４の時刻ｔ２７〜ｔ２８で示すように、ＩＮＰ＜ＩＮＮであるときには、図２９で示したように、トランジスタＮ１１３に流れる電流よりもトランジスタＮ１１４に流れる電流の方が大きくなるので、ＣＭＯＳインバータ１１０１ａの出力ノードよりもＣＭＯＳインバータ１１０１ｂの出力ノードの方が低電位となる。このような電位差が生じると、インバータループ１１０１の増幅作用により、相対的に高電位であるＣＭＯＳインバータ１１０１ａの出力ノードがハイレベルに引き上げられて、相対的に低電位であるＣＭＯＳインバータ１１０１ｂの出力ノードがローレベルに引き下げられる。その結果、出力信号Ｑがハイレベルとなり、反転出力信号ＱＮがローレベルとなる。
一方、図２４の時刻ｔ３０〜ｔ３１で示したように、ＩＮＰ＞ＩＮＮであるときには、図２９におけるトランジスタＮ１１３及びＮ１１４それぞれに流れる電流の大小関係が逆となり、出力信号Ｑ及び反転出力信号ＱＮそれぞれの論理レベルが反対になる。より具体的に述べると、トランジスタＮ１１３に流れる電流よりもトランジスタＮ１１４に流れる電流の方が小さくなるので、ＣＭＯＳインバータ１１０１ａの出力ノードよりもＣＭＯＳインバータ１１０１ｂの出力ノードの方が高電位となる。従って、インバータループ１１０１の増幅作用により、相対的に低電位であるＣＭＯＳインバータ１１０１ａの出力ノードがローレベルに引き下げられ、相対的に高電位であるＣＭＯＳインバータ１１０１ｂの出力ノードがハイレベルに引き上げられる。その結果、出力信号Ｑがローレベルとなり、反転出力信号ＱＮがハイレベルとなる。
このように、本実施形態のデータ保持装置１１００によれば、単一のインバータループ１１０１を活用して、ラッチ機能（図２４の時刻ｔ２１〜ｔ２６、時刻ｔ２８〜ｔ２９、時刻ｔ３１〜ｔ３２、並びに、図２５〜図２７を参照）とセンシング機能（図２４の時刻ｔ２６〜ｔ２８、時刻ｔ２９〜ｔ３０、並びに、図２８及び図２９を参照）の双方を実現することが可能となる。
従って、例えば、図２２のセンスアンプＳＡとして、本実施形態のデータ保持装置１１００を用いれば、データ保持部Ｍが不要となるので、インバータループの重複を解消して回路面積を縮小することが可能となる（約半減）。
なお、先の第１実施形態（図１）で示したように、上記の差動対制御回路１１０４に代えて、インバータループ１１０１の接地ノードと接地端との間を導通／遮断する接地用トランジスタを別途設ければ、より少ない素子でインバータループ１１０１の接地ノードを第２電位に設定することも可能である。ただし、当該構成を採用した場合には、上記の接地用トランジスタを介するリークパスが形成されるので、センスアンプオフセットが増大してしまう。一方、差動対制御回路１１０４を用いた構成であれば、上記のリークパスが存在せず、センスアンプオフセットの増大を招くことがないので、歩留まりや信頼性を向上することが可能となる。
＜データ保持装置（第５実施形態）＞
図３０は、データ保持装置の第５実施形態を示す回路図である。本実施形態のデータ保持装置１２００は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２１〜Ｎ１２８と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２１〜Ｐ１２７と、インバータＩＮＶ１２１及びＩＮＶ１２２と、を有する。
図３０は、データ保持装置の第５実施形態を示す回路図である。本実施形態のデータ保持装置１２００は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２１〜Ｎ１２８と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２１〜Ｐ１２７と、インバータＩＮＶ１２１及びＩＮＶ１２２と、を有する。
トランジスタＮ１２１〜Ｎ１２４それぞれのソースは、接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ１２１、Ｎ１２３及びＰ１２１それぞれのドレインと、トランジスタＮ１２２及びＰ１２２それぞれのゲートは、インバータＩＮＶ１２１の入力端に接続されている。トランジスタＮ１２２、Ｎ１２４及びＰ１２２それぞれのドレインと、トランジスタＮ１２１及びＰ１２１それぞれのゲートは、インバータＩＮＶ１２２の入力端に接続されている。トランジスタＮ１２３のゲートには、信号Ｗ１ＮＡが入力されている。トランジスタＮ１２４のゲートには、信号Ｗ０ＮＡが入力されている。インバータＩＮＶ１２１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ１２２の出力端は、出力信号Ｑの出力端に接続されている。
また、トランジスタＰ１２１のソースは、トランジスタＰ１２３のドレインに接続されている。トランジスタＰ１２２のソースは、トランジスタＰ１２４のドレインに接続されている。トランジスタＰ１２３及びＰ１２４それぞれのソースは、トランジスタＰ１２５のドレインに接続されている。トランジスタＰ１２５のソースは電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ１２５のゲートには、信号ＳＡＥが入力されている。
トランジスタＰ１２６のソースは、電源端に接続されている。トランジスタＰ１２６及びＮ１２７それぞれのドレインは、トランジスタＰ１２３のゲートに接続されている。トランジスタＮ１２７のソースは、接地端に接続されている。トランジスタＰ１２６のゲートには、信号Ｗ１ＮＤが入力されている。トランジスタＮ１２７のゲートには、信号Ｗ１ＮＣが入力されている。トランジスタＮ１２５は、入力信号ＩＮＮ（負）の印加端とトランジスタＰ１２３のゲートとの間に接続されている。トランジスタＮ１２５のゲートには信号Ｗ１ＮＥが入力されている。
トランジスタＰ１２７のソースは、電源端に接続されている。トランジスタＰ１２７及びＮ１２８それぞれのドレインは、トランジスタＰ１２４のゲートに接続されている。トランジスタＮ１２８のソースは、接地端に接続されている。トランジスタＰ１２７のゲートには、信号Ｗ０ＮＤが入力されている。トランジスタＮ１２８のゲートには、信号Ｗ０ＮＣが入力されている。トランジスタＮ１２６は、入力信号ＩＮＰ（正）の印加端とトランジスタＰ１２４のゲートとの間に接続されている。トランジスタＮ１２６のゲートには信号Ｗ０ＮＥが入力されている。
上記構成から成るデータ保持装置１２００において、トランジスタＰ１２１及びＮ１２１は、ＣＭＯＳインバータ１２０１ａを形成しており、トランジスタＰ１２２及びＮ１２２は、ＣＭＯＳインバータ１２０１ｂを形成している。
なお、ＣＭＯＳインバータ１２０１ａの出力ノード（＝トランジスタＰ１２１及びＮ１２１双方のドレイン）は、ＣＭＯＳインバータ１２０１ｂの入力ノード（＝トランジスタＰ１２２及びＮ１２２双方のゲート）に接続されている。また、ＣＭＯＳインバータ１２０１ｂの出力ノード（＝トランジスタＰ１２２及びＮ１２２双方のドレイン）は、ＣＭＯＳインバータ１２０１ａの入力ノード（＝トランジスタＰ１２１及びＮ１２１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ１２１、Ｐ１２２、Ｎ１２１、Ｎ１２２）は、ループ状に接続された２つのＣＭＯＳインバータ１２０１ａ及び１２０１ｂを含むインバータループ１２０１として機能する。なお、インバータループ１２０１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るデータ保持装置１２００において、トランジスタＰ１２３及びＰ１２４は、ＣＭＯＳインバータ１２０１ａ及び１２０１ｂそれぞれの電源ノード（＝トランジスタＰ１２１及びＰ１２２それぞれのソース）に接続された差動対回路１２０２として機能する。
トランジスタＮ１２３及びＮ１２４は、ＣＭＯＳインバータ１２０１ａ及び１２０１ｂそれぞれの出力ノードを第１電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する第１電位設定部１２０３として機能する。
トランジスタＰ１２６及びＰ１２７、並びに、トランジスタＮ１２５〜Ｎ１２８は、差動対回路１２０２のゲート制御を行うことによりＣＭＯＳインバータ１２０１ａ及び１２０１ｂそれぞれの電源ノードを第２電位（＝電源電位ＶＳＳまたはこれに準ずる高電位）に設定する差動対制御部１２０４として機能する。
なお、差動対制御部１２０４に含まれている複数のトランジスタのうち、トランジスタＮ１２７及びＮ１２８は、差動対回路１２０２のゲートをオン電位（ここでは接地電位ＶＳＳ）に設定する第１トランジスタに相当し、トランジスタＮ１２５及びＮ１２６は、差動対回路１２０２のゲートに繋がる入力信号経路を導通／遮断する第２トランジスタに相当する。また、トランジスタＰ１２６及びＰ１２７は、差動対回路１２０２のゲートをオフ電位（ここでは電源電位ＶＤＤ）に設定する第３トランジスタに相当する。
このように、本実施形態のデータ保持装置１２００は、第４実施形態（図２３）のデータ保持装置１１００を極性反転した構成（ＮＭＯＳ差動対型→ＰＭＯＳ差動対型、ＮＭＯＳ→ＰＭＯＳ、ＶＤＤ→ＶＳＳ）であり、単一のインバータループ１２０１を用いてラッチ機能とセンシング機能を共に実現することが可能である点については、先と何ら変わりがない。
なお、データ保持装置１２００の動作を理解するためには、先に述べたデータ保持装置１１００の動作説明について、符号の読み替え（「１１０１」〜「１１０４」→「１２０１」〜「１２０４」、「Ｎ１１１」〜「Ｎ１１２」→「Ｎ１２１」〜「Ｎ１２２」、「Ｎ１１３」〜「Ｎ１１５」→「Ｐ１１３」〜「Ｐ１２７」、「Ｎ１１６」〜「Ｎ１１７」→「Ｎ１２５」〜「Ｎ１２６」、「Ｎ１１８」〜「Ｎ１１９」→「Ｐ１２６」〜「Ｐ１２７」、「Ｐ１１１」〜「Ｐ１１２」→「Ｐ１２１」〜「Ｐ１２２」、「Ｐ１１３」〜「Ｐ１１４」→「Ｎ１２３」〜「Ｎ１２４」、「Ｐ１１５」〜「Ｐ１１６」→「Ｎ１２７」〜「Ｎ１２８」）、各種制御信号（Ｗ０ＮＡ、Ｗ０ＮＣ〜Ｗ０ＮＥ、Ｗ１ＮＡ、Ｗ１ＮＣ〜Ｗ１ＮＥ、ＳＡＥ）の論理反転、並びに、入力信号（ＩＮＮ、ＩＮＰ）の大小反転を行えば足りるので、重複した動作説明は割愛する。
＜不揮発ラッチ（第２構成例）＞
次に、不揮発ラッチへの適用例について説明する。図３１は、不揮発ラッチの全体構成を示す回路図である。本構成例の不揮発ラッチ１３００は、センスアンプ１３１０と、強誘電体キャパシタ１３２１〜１３２４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３３１〜１３３３と、否定論理和演算器１３４１〜１３４４と、アナログスイッチ１３５１〜１３５４と、パワーオンハイホールド回路１３６０（以下では、ＰＯＨＨ［power-on-high-hold］回路１３６０と呼ぶ）と、を有する。
次に、不揮発ラッチへの適用例について説明する。図３１は、不揮発ラッチの全体構成を示す回路図である。本構成例の不揮発ラッチ１３００は、センスアンプ１３１０と、強誘電体キャパシタ１３２１〜１３２４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１３３１〜１３３３と、否定論理和演算器１３４１〜１３４４と、アナログスイッチ１３５１〜１３５４と、パワーオンハイホールド回路１３６０（以下では、ＰＯＨＨ［power-on-high-hold］回路１３６０と呼ぶ）と、を有する。
否定論理和演算器１３４１の第１入力端には、信号ＰＬ１＿ＤＮが入力されている。否定論理和演算器１３４２の第１入力端には、信号ＰＬ２＿ＤＮが入力されている。否定論理和演算器１３４３の第１入力端には、信号ＲＮＬＮが入力されている。否定論理和演算器１３４４の第１入力端には、信号ＳＮＬＮが入力されている。否定論理和演算器１３４１〜１３４４それぞれの第２入力端には、いずれも信号ＦＲＳＴＮＬが入力されている。なお、否定論理和演算器１３４３及び１３４４は、３ステート出力型（Ｈ／Ｌ／出力ＨｉＺ）であり、それぞれの制御端には、信号Ｅ１が入力されている。
否定論理和演算器１３４１の出力端（＝信号ＰＬ１の出力端に相当）は、強誘電体キャパシタ１３２１及び１３２３それぞれの正極端に接続されている。否定論理和演算器１３４２の出力端（＝信号ＰＬ２の出力端に相当）は、強誘電体キャパシタ１３２２及び１３２４それぞれの正極端に接続されている。否定論理和演算器１３４３の出力端（＝信号ＳＤｎＣの出力端に相当）は、強誘電体キャパシタ１３２１及び１３２２それぞれの負極端に接続されている。否定論理和演算器１３４４の出力端（＝信号ＳＤＣの出力端に相当）は、強誘電体キャパシタ１３２３及び１３２４それぞれの負極端に接続されている。
トランジスタ１３３１は、強誘電体キャパシタ１３２１に対して並列接続されている。トランジスタ１３３２は、強誘電体キャパシタ１３２４に対して並列接続されている。トランジスタ１３３３は、信号ＳＤｎＣの出力端と信号ＳＤＣの出力端との間に接続されている。トランジスタ１３３１〜１３３３それぞれのゲートには、信号ＦＲＳＴＮＬが入力されている。
アナログスイッチ１３５１は、信号ＰＬＤ＿Ａの印加端とセンスアンプ１３１０の負入力端（＝入力信号ＩＮＮの入力端）との間に接続されており、その制御端に入力される信号ＴＥＳＴＤに応じてオン／オフされる。アナログスイッチ１３５２は、信号ＰＬＵ＿Ａの印加端とセンスアンプ１３１０の正入力端（＝入力信号ＩＮＰの入力端）との間に接続されており、その制御端に入力される信号ＴＥＳＴＵに応じてオン／オフされる。
アナログスイッチ１３５３は、信号ＳＤｎＣの印加端とセンスアンプ１３１０の負入力端との間に接続されており、その制御端に反転入力される信号ＦＥＤ＿ＤＮに応じてオン／オフされる。アナログスイッチ１３５４は、信号ＳＤＣの印加端とセンスアンプ１３１０の正入力端との間に接続されており、その制御端に反転入力される信号ＦＥＵ＿ＤＮに応じてオン／オフされる。
ＰＯＨＨ回路１３６０は、電源投入時において、たとえ信号ＦＲＳＴがハイレベル（ＶＤＤ）となっても、電源電位ＶＤＤが少なくともＣＭＯＳ回路の動作可能電圧に達するまでの間、信号ＦＲＳＴＮＬをハイレベルに保持する。なお、電源投入完了後、ＰＯＨＨ回路１３６０は、通常のインバータとして動作する。
センスアンプ１３１０は、入力信号ＩＮＰ及びＩＮＮの差動入力を受けて出力信号Ｑ及び反転出力信号ＱＮを生成するセンシング機能のほか、データ信号Ｄの入力を受けてこれを保持するラッチ機能を備えている。すなわち、センスアンプ１３１０には、図２２のデータ保持部ＭとセンスアンプＳＡ双方の機能が集約されている。以下では、その回路構成について説明する。
＜センスアンプ＞
図３２は、センスアンプ１３１０の一構成例（データ保持装置の第６実施形態に相当）を示す回路図である。本構成例のセンスアンプ１３１０は、図２３のデータ保持装置１１００と基本的に同様の回路構成から成り、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１３１〜Ｎ１３７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１３１〜Ｐ１３８と、インバータＩＮＶ１３１及びＩＮＶ１３２と、否定論理積演算器ＮＡＮＤ１３１〜ＮＡＮＤ１３４と、を有する。
図３２は、センスアンプ１３１０の一構成例（データ保持装置の第６実施形態に相当）を示す回路図である。本構成例のセンスアンプ１３１０は、図２３のデータ保持装置１１００と基本的に同様の回路構成から成り、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１３１〜Ｎ１３７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１３１〜Ｐ１３８と、インバータＩＮＶ１３１及びＩＮＶ１３２と、否定論理積演算器ＮＡＮＤ１３１〜ＮＡＮＤ１３４と、を有する。
トランジスタＰ１３１〜Ｐ１３４、並びに、トランジスタＰ１３７及びＰ１３８それぞれのソースは、電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ１３１、Ｐ１３３、Ｐ１３７及びＮ１３１それぞれのドレインと、トランジスタＰ１３２及びＮ１３２それぞれのゲートは、いずれもインバータＩＮＶ１３１の入力端（＝信号ＲＮＬＮの印加端）に接続されている。トランジスタＰ１３２、Ｐ１３４、Ｐ１３８及びＮ１３２それぞれのドレインと、トランジスタＰ１３１及びＮ１３１それぞれのゲートは、いずれもインバータＩＮＶ１３２の入力端（＝信号ＳＮＬＮの印加端）に接続されている。トランジスタＰ１３３のゲートには、信号Ｗ１Ｎｘが入力されている。トランジスタＰ１３４のゲートには、信号Ｗ０Ｎｘが入力されている。トランジスタＰ１３７及びＰ１３８それぞれのゲートには、いずれも信号ＳＡＥが入力されている。インバータＩＮＶ１３１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ１３２の出力端は、出力信号Ｑの出力端に接続されている。
また、トランジスタＮ１３１のソースは、トランジスタＮ１３３のドレインに接続されている。トランジスタＮ１３２のソースは、トランジスタＮ１３４のドレインに接続されている。トランジスタＮ１３３及びＮ１３４それぞれのソースは、トランジスタＮ１３５のドレインに接続されている。トランジスタＮ１３５のソースは接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ１３５のゲートには、信号ＳＡＥが入力されている。
また、トランジスタＰ１３５のソースは、電源端に接続されている。トランジスタＰ１３５のドレインは、トランジスタＮ１３３のゲートに接続されている。トランジスタＮ１３６は、入力信号ＩＮＮ（負）の印加端とトランジスタＮ１３３のゲートとの間に接続されている。トランジスタＰ１３５及びＮ１３６それぞれのゲートには、信号Ｗ１Ｎｙが入力されている。
また、トランジスタＰ１３６のソースは、電源端に接続されている。トランジスタＰ１３６のドレインは、トランジスタＮ１３４のゲートに接続されている。トランジスタＮ１３７は、入力信号ＩＮＰ（正）の印加端とトランジスタＮ１３４のゲートとの間に接続されている。トランジスタＰ１３６及びＮ１３７それぞれのゲートには、信号Ｗ０Ｎｙが入力されている。
否定論理積演算器ＮＡＮＤ１３１及びＮＡＮＤ１３２それぞれの第１入力端には、クロック信号ＣＰが入力されている。なお、センスアンプ１３１０のラッチ機能が有効（ＬＥＮ＿ＤＮ＝Ｈ）である場合、インバータループ１３１１は、クロック信号ＣＰに応じたハイスルー／ローホールド型ラッチとして動作する（詳細は後述）。否定論理積演算器ＮＡＮＤ１３１の第２入力端には、データ信号Ｄが入力されている。否定論理積演算器ＮＡＮＤ１３２の第２入力端には、反転データ信号ＤＮ（データ信号Ｄの論理反転信号）が入力されている。なお、否定論理積演算器ＮＡＮＤ１３１の出力信号は、信号Ｗ１Ｎｘに相当する。一方、否定論理積演算器ＮＡＮＤ１３２の出力信号は、信号Ｗ０Ｎｘに相当する。
否定論理積演算器ＮＡＮＤ１３３及びＮＡＮＤ１３４それぞれの第１入力端には、信号ＬＥＮ＿ＤＮが入力されている。なお、信号ＬＥＮ＿ＤＮは、センスアンプ１３１０の機能として、ラッチ機能を有効とするときにハイレベルとなり、センシング機能を有効とするときにローレベルとなる（詳細は後述）。否定論理積演算器ＮＡＮＤ１３３の第２入力端には、信号Ｗ１Ｎｘが入力されている。否定論理積演算器ＮＡＮＤ１３４の第２入力端には、信号Ｗ０Ｎｘが入力されている。なお、否定論理積演算器ＮＡＮＤ１３３の出力信号は、信号Ｗ１Ｎｙに相当する。一方、否定論理積演算器ＮＡＮＤ１３４の出力信号は、信号Ｗ０Ｎｙに相当する。
上記構成から成るセンスアンプ１３１０において、トランジスタＰ１３１及びＮ１３１は、ＣＭＯＳインバータ１３１１ａを形成しており、トランジスタＰ１３２及びＮ１３２は、ＣＭＯＳインバータ１３１１ｂを形成している。
なお、ＣＭＯＳインバータ１３１１ａの出力ノード（＝トランジスタＰ１３１及びＮ１３１双方のドレイン）は、ＣＭＯＳインバータ１３１１ｂの入力ノード（＝トランジスタＰ１３２及びＮ１３２双方のゲート）に接続されている。また、ＣＭＯＳインバータ１３１１ｂの出力ノード（＝トランジスタＰ１３２及びＮ１３２双方のドレイン）は、ＣＭＯＳインバータ１３１１ａの入力ノード（＝トランジスタＰ１３１及びＮ１３１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ１３１、Ｐ１３２、Ｎ１３１、Ｎ１３２）は、ループ状に接続された２つのＣＭＯＳインバータ１３１１ａ及び１３１１ｂを含むインバータループ１３１１として機能する。なお、インバータループ１３１１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るセンスアンプ１３１０において、トランジスタＮ１３３及びＮ１３４は、ＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの接地ノード（＝トランジスタＮ１３１及びＮ１３２それぞれのソース）に接続された差動対回路１３１２として機能する。
なお、トランジスタＮ１３６のドレイン（またはソース）は、センスアンプ１３１０の負入力端に相当する。従って、アナログスイッチ１３５３がオンしているときには、トランジスタＮ１３６のドレイン（またはソース）に強誘電体キャパシタ１３２１及び１３２２が接続される形となる。
同様に、トランジスタＮ１３７のドレイン（またはソース）は、センスアンプ１３１０の正入力端に相当する。従って、アナログスイッチ１３５４がオンしているときには、トランジスタＮ１３７のドレイン（またはソース）に強誘電体キャパシタ１３２３及び１３２４が接続される形となる。
なお、強誘電体キャパシタ１３２１〜１３２４は、不揮発性デバイスの一例であり、同様の機能を有する限り、いかなる不揮発性デバイスを用いても構わない。例えば、強誘電体キャパシタ１３２１及び１３２２の一方を省略してもよいし、一方を通常のキャパシタに置換してもよい。強誘電体キャパシタ３２３及び３２４についても同様である。
すなわち、データ読出手法としては、非反転状態の強誘電体素子と反転状態の強誘電体素子との容量結合を用いてもよいし、或いは、強誘電体素子とその他の容量素子との容量結合を用いてもよい。
また、例えば、強誘電体キャパシタ１３２１及び１３２２（または強誘電体キャパシタ１３２３及び１３２４）を省略し、センスアンプ１３１０のセンシング動作時に入力信号ＩＮＰ（またはＩＮＮ）を所定の基準電位に固定してもよい。
トランジスタＰ１３３及びＰ１３４並びにトランジスタＰ１３７及びＰ１３８は、ＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの出力ノードを第１電位（＝電源電位ＶＤＤまたはこれに準ずる高電位）に設定する第１電位設定部１３１３（いわゆるチャージアップ回路）として機能する。
トランジスタＰ１３５及びＰ１３６、並びに、トランジスタＮ１３６及びＮ１３７は、差動対回路１３１２のゲート制御を行うことにより、ＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの接地ノードを第２電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する差動対制御部１３１４として機能する。
なお、差動対制御部１３１４に含まれている複数のトランジスタのうち、トランジスタＰ１３５及びＰ１３６は、差動対回路１３１２のゲートをオン電位（ここでは電源電位ＶＤＤ）に設定する第１トランジスタに相当し、トランジスタＮ１３６及びＮ１３７は、差動対回路１３１２のゲートに繋がる入力信号経路を導通／遮断する第２トランジスタに相当する。
また、本実施形態では、先の第４実施形態（図２３）と異なり、差動対回路１３１２のゲートをオフ電位（ここでは接地電位ＶＳＳ）に設定するための第３トランジスタ（図２３のトランジスタＮ１１８及びＮ１１９）が省略されている。すなわち、オフ電位を設定する機能については、入力信号ＩＮＮ及びＩＮＰの生成主体である否定論理和演算器１３４３及び１３４４に移譲されている。
このように、本構成例のセンスアンプ１３１０は、一般的なセンスアンプをベースとしつつ、インバータループ１３１１を用いたラッチ機能を実現するために、差動対制御部１３１４を追加した構成とされている。以下では、不揮発ラッチ１３００とこれに用いられるセンスアンプ１３１０それぞれの動作について詳述する。
＜動作説明＞
まず、データ保持時の動作状態について、図３３及び図３４を参照しながら説明する。図３３及び図３４は、それぞれ、データ保持時における不揮発ラッチ１３００及びセンスアンプ１３１０の動作状態を示す回路図である。
まず、データ保持時の動作状態について、図３３及び図３４を参照しながら説明する。図３３及び図３４は、それぞれ、データ保持時における不揮発ラッチ１３００及びセンスアンプ１３１０の動作状態を示す回路図である。
センスアンプ１３１０のインバータループ１３１１を用いてデータを保持する際には、図３４で示したように、クロック信号ＣＰがローレベルとなり、信号ＬＥＮ＿ＤＮがハイレベルとなるので、信号Ｗ１Ｎｘ及びＷ０Ｎｘがいずれもハイレベルとなり、信号Ｗ１Ｎｙ及びＷ０Ｎｙがいずれもローレベルとなる。また、データ保持時には、信号ＳＡＥがハイレベルとなる。
上記制御により、トランジスタＮ１３６及びＮ１３７、トランジスタＰ１３３及びＰ１３４、並びに、トランジスタＰ１３７及びＰ１３８がいずれもオフして、トランジスタＮ１３３〜Ｎ１３５、並びに、トランジスタＰ１３５及びＰ１３６がいずれもオンした状態となる。すなわち、第１電位設定部１３１３が無効となり、差動対回路１３１２が差動対制御部１３１４によるゲート制御に基づいてＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、センスアンプ１３１０は、インバータループ１３１１単体と等価になるので、インバータループ１３１１に書き込まれたデータを保持する状態となる。例えば、インバータループ１３１１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて反転出力信号ＱＮがハイレベルに保持される。逆に、インバータループ１３１１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて反転出力信号ＱＮがローレベルに保持される。このように、図３４の動作状態は、先に説明した図２５の動作状態とほぼ同様である。
一方、不揮発ラッチ１３００全体に目を向けると、データ保持時には、図３３で示したように、信号Ｅ１がローレベルとなるので、否定論理和演算器１３４３及び１３４４がいずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。また、データ保持時には、信号ＦＲＳＴＮＬがハイレベルとなる。従って、強誘電体キャパシタ１３２１〜１３２４それぞれの両端間が互いにショートされた上でローレベル（＝接地電位ＶＳＳ）に固定される（ＰＬ１＝ＰＬ２＝Ｌ、ＰＬ１＿ＤＮ＝ＰＬ２＿ＤＮ＝Ｈ）。これにより、強誘電体キャパシタ１３２１〜１３２４に対する意図しない電圧印加を回避してデータ化けを防止することが可能となる。
また、データ保持時には、図３３で示したように、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもローレベルとなる。従って、アナログスイッチ１３５３及び１３５４がいずれもオンするので、強誘電体キャパシタ１３２１〜１３２４とセンスアンプ１３１０との間が電気的に導通された状態となる。その結果、センスアンプ１３１０の入力信号ＩＮＮ及びＩＮＰがそれぞれローレベルに固定される。
また、信号ＴＥＳＴＤ及びＴＥＳＴＵは、センスアンプ１３１０の特性試験時にハイレベルとなり、それ以外の通常動作時（データ保持時、データ書込時、データ退避時、及びデータ復帰時）にはローレベルとなる。なお、信号ＴＥＳＴＤ及びＴＥＳＴＵがハイレベルになると、アナログスイッチ１３５１及び１３５２がオンするので、特性試験用の信号ＰＬＤ＿Ａ及びＰＬＵ＿Ａをセンスアンプ１３１０に入力することが可能となる。
次に、「０」書込時の動作状態について、図３５及び図３６を参照しながら説明する。図３５及び図３６は、それぞれ、「０」書込時における不揮発ラッチ１３００及びセンスアンプ１３１０の動作状態を示す回路図である。
センスアンプ１３１０のインバータループ１３１１にデータ「０」を書き込む際には、図３６で示したように、信号ＬＥＮ＿ＤＮとクロック信号ＣＰがいずれもハイレベルとなる。また、データ信号Ｄがローレベルとなり、反転データ信号ＤＮがハイレベルとなる。従って、信号Ｗ１Ｎｘ及びＷ０Ｎｙがハイレベルとなり、信号Ｗ１Ｎｙ及びＷ０Ｎｘがローレベルとなる。また、「０」書込時には、信号ＳＡＥがハイレベルとなる。
上記の制御により、トランジスタＮ１３４及びＮ１３６と、トランジスタＰ１３３及びＰ１３６〜Ｐ１３８がいずれもオフして、トランジスタＮ１３３、Ｎ１３５及びＮ１３７と、トランジスタＰ１３４及びＰ１３５がいずれもオンした状態となる。すなわち、第１電位設定部１３１３がＣＭＯＳインバータ１３１１ｂの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、差動対回路１３１２が差動対制御部１３１４によるゲート制御に基づいてＣＭＯＳインバータ１３１１ａの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ１３１１ｂの出力ノード（＝ＳＮＬＮ）が強制的にハイレベルに引き上げられるので、出力信号Ｑがローレベルに引き下げられて、反転出力信号ＱＮがハイレベルに引き上げられた状態となる。この状態は、インバータループ１３１１に書き込まれたデータ信号Ｄ（＝データ「０」）がスルー出力されている状態に相当する。このように、図３６の動作状態は、先に説明した図２６の動作状態とほぼ同様である。
なお、「１」書込時におけるセンスアンプ１３１０の動作状態についても、基本的には「０」書込時のそれと同様であり、インバータループ１３１１に書き込まれたデータ信号Ｄ（＝データ「１」）がスルー出力されている状態となる。具体的に述べると、「１」書込時には、図３６で示した信号のうち、データ信号Ｄがハイレベルとなり、反転データ信号ＤＮがローレベルとなるので、トランジスタＮ１３６及びＮ１３７のオン／オフ状態、トランジスタＰ１３３及びＰ１３４のオン／オフ状態、並びに、トランジスタＰ１３５及びＰ１３６のオン／オフ状態がそれぞれ先とは逆となる。従って、ＣＭＯＳインバータ１３１１ａの出力ノード（＝ＲＮＬＮ）が強制的にハイレベルに引き上げられるので、反転出力信号ＱＮがローレベルに引き下げられて、出力信号Ｑがハイレベルに引き上げられた状態となる。このような動作状態は、先に説明した図２７の動作状態とほぼ同様である。
一方、不揮発ラッチ１３００全体に目を向けると、「０」書込時には、図３５で示したように、信号Ｅ１がローレベルとなるので、否定論理和演算器１３４３及び１３４４がいずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。また、データ保持時には、信号ＦＲＳＴＮＬがハイレベルとなる。従って、強誘電体キャパシタ１３２１〜１３２４それぞれの両端間が互いにショートされた上でローレベル（＝接地電位ＶＳＳ）に固定される（ＰＬ１＝ＰＬ２＝Ｌ、ＰＬ１＿ＤＮ＝ＰＬ２＿ＤＮ＝Ｈ）。これにより、強誘電体キャパシタ１３２１〜１３２４に対する意図しない電圧印加を回避してデータ化けを防止することが可能となる。
また、「０」書込時には、図３５で示したように、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもローレベルとなる。従って、アナログスイッチ１３５３及び１３５４がいずれもオンするので、強誘電体キャパシタ１３２１〜１３２４とセンスアンプ１３１０との間が電気的に導通された状態となる。その結果、センスアンプ１３１０の入力信号ＩＮＮ及びＩＮＰがそれぞれローレベルに固定される。
このように、図３５の動作状態は、先に説明した図３３の動作状態と全く同一である。なお、「１」書込時における不揮発ラッチ１３００全体の動作状態についても、「０」書込時のそれと全く同一であるので、重複した説明を割愛する。
次に、データ退避時の動作状態について、図３７及び図３８を参照しながら説明する。図３７及び図３８は、それぞれ、データ退避時における不揮発ラッチ１３００及びセンスアンプ１３１０の動作状態を示す回路図である。
センスアンプ１３１０のインバータループ１３１１からデータを退避する際には、図３８で示したように、クロック信号ＣＰがローレベルとなり、信号ＬＥＮ＿ＤＮがハイレベルとなるので、信号Ｗ１Ｎｘ及びＷ０Ｎｘがいずれもハイレベルとなり、信号Ｗ１Ｎｙ及びＷ０Ｎｙがいずれもローレベルとなる。なお、クロック信号ＣＰの停止処理については、不図示のコントローラを用いて実施するとよい。また、データ退避時には、信号ＳＡＥがハイレベルとなる。
上記制御により、トランジスタＮ１３６及びＮ１３７、トランジスタＰ１３３及びＰ１３４、並びに、トランジスタＰ１３７及びＰ１３８がいずれもオフして、トランジスタＮ１３３〜Ｎ１３５、並びに、トランジスタＰ１３５及びＰ１３６がいずれもオンした状態となる。すなわち、第１電位設定部１３１３が無効となり、差動対回路１３１２が差動対制御部１３１４によるゲート制御に基づいてＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、センスアンプ１３１０は、インバータループ１３１１単体と等価になるので、インバータループ１３１１に書き込まれたデータを保持する状態となる。例えば、インバータループ１３１１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて反転出力信号ＱＮがハイレベルに保持される。逆に、インバータループ１３１１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて反転出力信号ＱＮがローレベルに保持される。このように、図３８の動作状態は、先に説明した図２５または図３４の動作状態と全く同一である。
一方、不揮発ラッチ１３００全体に目を向けると、データ退避時には、図３７で示したように、信号ＦＲＳＴＮＬがローレベルとなる。従って、トランジスタ１３３１〜１３３３がいずれもオフし、強誘電体キャパシタ１３２１〜１３２４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ１３２１〜１３２４それぞれに対してデータ書込電圧を印加することが可能となる。
なお、データ退避時には、信号Ｅ１がハイレベルとなるので、否定論理和演算器１３４３及び１３４４は、それぞれ、信号ＲＮＬＮ及びＳＮＬＮの論理反転信号（＝反転出力信号ＱＮ及び出力信号Ｑに相当）を出力することが可能な状態となる。
また、データ退避時には、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮがそれぞれパルス駆動される。その結果、強誘電体キャパシタ１３２１〜１３２４それぞれの正極端に、パルス状（ハイレベル→ローレベル、または、ローレベル→ハイレベル）の信号ＰＬ１及びＰＬ２が印加されるので、強誘電体キャパシタ１３２１〜１３２４それぞれの残留分極状態が反転状態／非反転状態のいずれかに設定される。この状態は、出力信号Ｑ及び反転出力信号ＱＮに相当するデータが強誘電体キャパシタ１３２１〜１３２４に書き込まれた状態に相当する。
次に、データ復帰時（プリチャージ）の動作状態について、図３９及び図４０を参照しながら説明する。図３９及び図４０は、それぞれ、データ復帰時（プリチャージ）における不揮発ラッチ１３００及びセンスアンプ１３１０の動作状態を示す回路図である。
センスアンプ１３１０による入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ１３２１〜１３２４から読み出される信号ＳＤｎＣ及びＳＤＣに相当）のセンシング動作に先立って、ＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの出力ノードに付随する寄生容量をプリチャージする際には、図４０で示したように、信号ＬＥＮ＿ＤＮ及びクロック信号ＣＰがいずれもローレベルとなるので、信号Ｗ１Ｎｘ及びＷ０Ｎｘ、並びに、信号Ｗ１Ｎｙ及びＷ０Ｎｙがいずれもハイレベルとなる。また、プリチャージ時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ１３５とトランジスタＰ１３３〜Ｐ１３６がいずれもオフして、トランジスタＮ１３３及びＮ１３４、トランジスタＮ１３６及びＮ１３７、並びに、トランジスタＰ１３７及びＰ１３８がいずれもオンした状態となる。すなわち、差動対回路１３１２と差動対制御部１３１４がいずれも無効となり、第１電位設定部１３１３がＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となる。
従って、ＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの出力ノード（＝ＲＮＬＮ及びＳＮＬＮ）が強制的にハイレベルに引き上げられるので、それぞれに付随する寄生容量がプリチャージされる。このとき、出力信号Ｑ及び反転出力信号ＱＮは、いずれもローレベルとなる。このような動作状態は、図２８の動作状態とほぼ同様である。
一方、不揮発ラッチ１３００全体に目を向けると、データ復帰時（プリチャージ）は、図３９で示したように、信号ＦＲＳＴＮＬがローレベルとなる。従って、トランジスタ１３３１〜１３３３がいずれもオフし、強誘電体キャパシタ１３２１〜１３２４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ１３２１〜１３２４それぞれに対してデータ読出電圧を印加することが可能となる。
なお、データ復帰時（プリチャージ）には、信号Ｅ１がローレベルとなるので、否定論理和演算器１３４３及び１３４４は、いずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。
また、データ復帰時（プリチャージ）には、信号ＰＬ１＿ＤＮがローレベルとなり、信号ＰＬ２＿ＤＮがハイレベルとなる。その結果、強誘電体キャパシタ１３２１及び１３２３それぞれの正極端に印加される信号ＰＬ１がハイレベルとなり、強誘電体キャパシタ１３２２及び１３２４それぞれの正極端に印加される信号ＰＬ２がローレベルとなる。このようなデータ読出電圧の印加により、強誘電体キャパシタ１３２１〜１３２４それぞれの残留分極状態に対応した信号ＳＤｎＣ及びＳＤＣが現れる。
また、データ復帰時（プリチャージ）には、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもローレベルとなる。従って、アナログスイッチ１３５３及び１３５４がいずれもオンするので、センスアンプ１３１０の差動対回路１３１２には、プリチャージ動作の開始とともに、センシング対象となる入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ１３２１〜１３２４から読み出された信号ＳＤｎＣ及びＳＤＣ）が入力される状態となる。
次に、データ復帰時（センシング）の動作状態について、図４１及び図４２を参照しながら説明する。図４１及び図４２は、それぞれ、データ復帰時（センシング）における不揮発ラッチ１３００及びセンスアンプ１３１０の動作状態を示す回路図である。
センスアンプ１３１０を用いて入力信号ＩＮＮ及びＩＮＰをセンシングする際には、図４２で示したように、信号ＬＥＮ＿ＤＮ及びクロック信号ＣＰがいずれもローレベルとなるので、信号Ｗ１Ｎｘ及びＷ０Ｎｘ、並びに、信号Ｗ１Ｎｙ及びＷ０Ｎｙがいずれもハイレベルとなる。また、センシング時には、信号ＳＡＥがハイレベルとなる。
上記制御により、トランジスタＰ１３３〜Ｐ１３８がいずれもオフして、トランジスタＮ１３３〜Ｎ１３７がいずれもオンした状態となる。すなわち、差動対回路１３１２が有効となり、第１電位設定部１３１３と差動対制御部１３１４がいずれも無効となる。
従って、トランジスタＮ１３３及びＮ１３４には、それぞれ、入力信号ＩＮＮ及びＩＮＰに応じた電流が流れるので、ＣＭＯＳインバータ１３１１ａ及び１３１１ｂそれぞれの出力ノード間に電位差が生じる。インバータループ１３１１は、この電位差を増幅することにより、出力信号Ｑ及び反転出力信号ＱＮの論理レベルを確定する。
例えば、ＩＮＰ＜ＩＮＮであるときには、トランジスタＮ１３３に流れる電流よりもトランジスタＮ１３４に流れる電流の方が大きくなるので、ＣＭＯＳインバータ１３１１ａの出力ノードよりもＣＭＯＳインバータ１３１１ｂの出力ノードの方が低電位となる。このような電位差が生じると、インバータループ１３１１の増幅作用により、相対的に高電位であるＣＭＯＳインバータ１３１１ａの出力ノードがハイレベルに引き上げられて、相対的に低電位であるＣＭＯＳインバータ１３１１ｂの出力ノードがローレベルに引き下げられる。その結果、出力信号Ｑがハイレベルとなり、反転出力信号ＱＮがローレベルとなる。このような動作状態は、強誘電体キャパシタ１３２１〜１３２４に退避されていたデータ「１」がインバータループ１３１１に復帰されたことを意味する。
逆に、ＩＮＰ＞ＩＮＮであるときには、トランジスタＮ１３３に流れる電流よりもトランジスタＮ１３４に流れる電流の方が小さくなるので、ＣＭＯＳインバータ１３１１ａの出力ノードよりもＣＭＯＳインバータ１３１１ｂの出力ノードの方が高電位となる。従って、インバータループ１３１１の増幅作用により、相対的に低電位であるＣＭＯＳインバータ１３１１ａの出力ノードがローレベルに引き下げられて、相対的に高電位であるＣＭＯＳインバータ１３１１ｂの出力ノードがハイレベルに引き上げられる。その結果、出力信号Ｑがローレベルとなり、反転出力信号ＱＮがハイレベルとなる。このような動作状態は、強誘電体キャパシタ１３２１〜１３２４に退避されていたデータ「０」がインバータループ１３１１に復帰されたことを意味する。
一方、不揮発ラッチ１３００全体に目を向けると、データ復帰時（センシング）には、図４１で示したように、信号ＦＲＳＴＮＬがローレベルとなる。従って、トランジスタ１３３１〜１３３３がいずれもオフし、強誘電体キャパシタ１３２１〜１３２４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ１３２１〜１３２４それぞれに対してデータ読出電圧を印加することが可能となる。
なお、データ復帰時（センシング）には、信号Ｅ１がローレベルとなるので、否定論理和演算器１３４３及び１３４４は、いずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。
また、データ復帰時（センシング）には、信号ＰＬ１＿ＤＮがローレベルとなり、信号ＰＬ２＿ＤＮがハイレベルとなる。その結果、強誘電体キャパシタ１３２１及び１３２３それぞれの正極端に印加される信号ＰＬ１がハイレベルとなり、強誘電体キャパシタ１３２２及び１３２４それぞれの正極端に印加される信号ＰＬ２がローレベルとなる。このようなデータ読出電圧の印加により、強誘電体キャパシタ１３２１〜１３２４それぞれの残留分極状態に対応した信号ＳＤｎＣ及びＳＤＣが現れる。
また、データ復帰時（センシング）には、信号ＦＥＤ＿ＤＮ及びＦＥＵ＿ＤＮがいずれもローレベルとなる。従って、アナログスイッチ１３５３及び１３５４がいずれもオンするので、センスアンプ１３１０の差動対回路１３１２には、プリチャージ動作の開始時点から継続して、センシング対象となる入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ１３２１〜１３２４から読み出された信号ＳＤｎＣ及びＳＤＣ）が入力されている。このように、図４１の動作状態は、先に説明した図３９の動作状態と全く同一である。
＜変形例＞
なお、上記の不揮発ラッチ１３００をスレーブとし、その前段（＝否定論理積演算器ＮＡＮＤ１３１及びＮＡＮＤ１３２のデータ入力端の上流側）にマスタとなるインバータループを設けることにより、不揮発フリップフロップとして利用することも可能である。
なお、上記の不揮発ラッチ１３００をスレーブとし、その前段（＝否定論理積演算器ＮＡＮＤ１３１及びＮＡＮＤ１３２のデータ入力端の上流側）にマスタとなるインバータループを設けることにより、不揮発フリップフロップとして利用することも可能である。
＜不揮発ラッチ（第３構成例）＞
図４３は、不揮発ラッチの全体構成を示す回路図である。本構成例の不揮発ラッチ２３００は、不揮発データ保持装置の一例であり、センスアンプ２１１０と、否定論理和演算器２１２０Ｄ及び２１２０Ｕと、アナログスイッチ２１３０Ｄ及び２１３０Ｕと、パワーオンハイホールド回路２１４０（以下では、ＰＯＨＨ［power-on-high-hold］回路２１４０と呼ぶ）と、記憶領域２１５０と、を有する。
図４３は、不揮発ラッチの全体構成を示す回路図である。本構成例の不揮発ラッチ２３００は、不揮発データ保持装置の一例であり、センスアンプ２１１０と、否定論理和演算器２１２０Ｄ及び２１２０Ｕと、アナログスイッチ２１３０Ｄ及び２１３０Ｕと、パワーオンハイホールド回路２１４０（以下では、ＰＯＨＨ［power-on-high-hold］回路２１４０と呼ぶ）と、記憶領域２１５０と、を有する。
センスアンプ２１１０は、入力信号ＩＮＰ及びＩＮＮの差動入力を受けて出力信号Ｑ及び反転出力信号ＱＮを生成するセンシング機能だけでなく、データ信号Ｄの入力を受けてこれを保持するラッチ機能を備えた構成とされている（詳細は後述）。
否定論理和演算器２１２０Ｄの第１入力端には、信号ＲＮＬＮが入力されている。否定論理和演算器２１２０Ｕの第１入力端には、信号ＳＮＬＮが入力されている。否定論理和演算器２１２０Ｄ及び２１２０Ｕそれぞれの第２入力端には、いずれも信号ＦＲＳＴＭＢが入力されている。なお、否定論理和演算器２１２０Ｄの出力端は、センスアンプ２１１０の負入力端（＝入力信号ＩＮＮの入力端に相当）に接続されている。一方、否定論理和演算器２１２０Ｕの出力端は、センスアンプ２１１０の正入力端（＝入力信号ＩＮＰの入力端に相当）に接続されている。また、否定論理和演算器２１２０Ｄ及び２１２０Ｕは、いずれも３ステート出力型（Ｈ／Ｌ／出力ＨｉＺ）であり、それぞれの制御端には信号Ｅ１が入力されている。
アナログスイッチ２１３０Ｄは、信号ＰＬＤ＿Ａの印加端とセンスアンプ２１１０の負入力端との間に接続されており、その制御端に入力される信号ＴＥＳＴＤに応じてオン／オフされる。アナログスイッチ２１３０Ｕは、信号ＰＬＵ＿Ａの印加端とセンスアンプ２１１０の正入力端との間に接続されており、その制御端に入力される信号ＴＥＳＴＵに応じてオン／オフされる。
ＰＯＨＨ回路２１４０は、電源投入時において、たとえ信号ＦＲＳＴがハイレベル（ＶＤＤ）となっても、電源電位ＶＤＤが少なくともＣＭＯＳ［complementary MOS］回路の動作可能電圧に達するまでの間、信号ＦＲＳＴＭＢをハイレベルに保持する。なお、電源投入完了後、ＰＯＨＨ回路２１４０は、通常のインバータとして動作する。
記憶領域２１５０は、センスアンプ２１１０のインバータループ（＝ループ構造部に相当、詳細は後述）に保持されたデータ信号Ｄを不揮発的に記憶するための手段であり、強誘電体キャパシタ２２０１〜２２０４と、アナログスイッチ２２０５及び２２０６と、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ２２０７〜２２１１と、否定論理和演算器２２１２及び２２１３と、パワーオンハイホールド回路２２１４（以下では、ＰＯＨＨ回路２２１４と呼ぶ）と、を含む。
否定論理和演算器２２１２の第１入力端には、信号ＰＬ１＿ＤＮが入力されている。否定論理和演算器２２１３の第１入力端には、信号ＰＬ２＿ＤＮが入力されている。否定論理和演算器２２１２及び２２１３それぞれの第２入力端には、いずれも信号ＦＥＳＥＬ１Ｎが入力されている。
ＰＯＨＨ回路２２１４は、先のＰＯＨＨ回路２１４０と同じく、電源投入時において、たとえ信号ＦＥＳＥＬ１がハイレベル（ＶＤＤ）となっても、電源電位ＶＤＤが少なくともＣＭＯＳ回路の動作可能電圧に達するまでの間、信号ＦＥＳＥＬ１Ｎをハイレベルに保持する。電源投入完了後、ＰＯＨＨ回路２２１４は、通常のインバータとして動作する。
否定論理和演算器２２１２の出力端（＝信号ＰＬ１の印加端に相当）は、強誘電体キャパシタ２２０１及び２２０３それぞれの正極端に接続されている。否定論理和演算器２２１３の出力端（＝信号ＰＬ２の出力端に相当）は、強誘電体キャパシタ２２０２及び２２０４それぞれの正極端に接続されている。
アナログスイッチ２２０５は、否定論理和演算器２１２０Ｄの出力端及びセンスアンプ２１１０の負入力端と、強誘電体キャパシタ２２０１及び２２０２それぞれの負極端（＝信号ＳＤｎＣ１の印加端に相当）との間に接続されており、制御端に反転入力される信号ＦＥＤ＿ＤＮ１に応じてオン／オフされる。アナログスイッチ２２０６は、否定論理和演算器２１２０Ｕの出力端及びセンスアンプ２１１０の正入力端と、強誘電体キャパシタ２２０３及び２２０４それぞれの負極端（＝信号ＳＤＣ１の印加端に相当）との間に接続されており、制御端に反転入力される信号ＦＥＵ＿ＤＮ１に応じてオン／オフされる。
トランジスタ２２０７は、強誘電体キャパシタ２２０１の正極端と負極端との間に接続されている。トランジスタ２２０８は、強誘電体キャパシタ２２０４の正極端と負極端との間に接続されている。トランジスタ２２０９は、強誘電体キャパシタ２２０１及び２２０２それぞれの負極端と、強誘電体キャパシタ２２０３及び２２０４それぞれの負極端との間に接続されている。トランジスタ２２１０は、強誘電体キャパシタ２２０１及び２２０２それぞれの負極端と接地端との間に接続されている。トランジスタ２２１１は、強誘電体キャパシタ２２０３及び２２０４それぞれの負極端と接地端の間に接続されている。なお、トランジスタ２２０７〜２２１１それぞれのゲートには、いずれも信号ＦＥＳＥＬ１Ｎが入力されている。
上記構成から成る記憶領域２１５０において、強誘電体キャパシタ２２０１〜２２０４は、それぞれのヒステリシス特性を用いてセンスアンプ２１１０のインバータループ（不図示）に保持されたデータ信号Ｄを不揮発的に記憶する不揮発性記憶部Ａとして働く。
また、アナログスイッチ２２０５及び２２０６は、センスアンプ２１１０のインバータループ（不図示）と不揮発性記憶部Ａを電気的に分離する回路分離部Ｂとして働く。
また、トランジスタ２２０７〜２２１１、及び、否定論理和演算器２２１２及び２２１３は、強誘電体素子２２０１〜２２０４それぞれの両端間をショートしつつ、強誘電体素子２２０１〜２２０４それぞれの正極端及び負極端を接地する回路接地部Ｃとして働く。
なお、詳細は後述するが、アナログスイッチ２２０５及び２２０６がいずれもオフしてセンスアンプ２１１０と不揮発性記憶部Ａが電気的に分離されるときには、信号ＦＥＳＥＬ１Ｎがハイレベルとされて、トランジスタ２２０７〜２２１１が全てオンする。また、このとき、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮがいずれもハイレベルとされて、信号ＰＬ１及びＰＬ２がいずれもローレベルとされる。
一方、アナログスイッチ２２０５及び２２０６がいずれもオンして、センスアンプ２１１０と不揮発性記憶部Ａとが電気的に導通されるときには、信号ＦＥＳＥＬ１Ｎがローレベルとされて、トランジスタ２２０７〜２２１１が全てオフする。また、このとき、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮがパルス駆動され、信号ＰＬ１及びＰＬ２として書込電圧ないし読出電圧が印加される。
このような回路接地部Ｃを設けることにより、強誘電体キャパシタ２２０１〜２２０４それぞれの両端間をショートするだけでなく、強誘電体キャパシタ２２０１〜２２０４それぞれの正極端及び負極端を接地することができるので、不揮発的に記憶されたデータ信号Ｄをより確実に保護することが可能となる。例えば、電源投入時において、信号ＰＬ１またはＰＬ２の印加端に想定外の電圧が印加された場合でも、強誘電体キャパシタ２２０１〜２２０４の両端間には何ら電圧が掛からないので、意図しないデータ破壊（データ化け）を防止することができる。
また、ｍビット（ｍ≧２）のデータ信号Ｄを保持する場合には、ｍビット分の記憶領域２１５０（＊）（ただし＊＝１、２、ｍ）を並列に用意し、単一のセンスアンプ２１１０を共有する構成とすればよい。つまり、不揮発性記憶部Ａ、回路分離部Ｂ、及び、回路接地部Ｃは、それぞれ、ｍビット分の記憶領域２１５０（＊）毎に設けられることになる。なお、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮは、各ビットの記憶領域２１５０（＊）全てに共通して入力すればよい。一方、信号ＦＥＤ＿ＤＮ＊、信号ＦＥＵ＿ＤＮ＊、及び、信号ＦＥＳＥＬ＊は、各ビットの記憶領域２１５０（＊）毎にそれぞれ入力すればよい。
このように、ｍビット分の記憶領域２１５０（＊）で単一のセンスアンプを共有する構成であれば、不揮発ラッチ２１００の回路面積を縮小することが可能となる。
なお、当該構成は、センスアンプ２１１０に接続されたビット線（＝信号ＰＬ１及びＰＬ２の入力線がこれに相当）に複数のメモリセル（＝不揮発性記憶部Ａがこれに相当）を繋げた構成として理解することもできる。
不揮発性記憶部Ａをメモリセルとして見たときのメリットは、強誘電体キャパシタ２２０１〜２２０４をそれぞれ相補的に動かせばよいので、低電圧駆動が可能であり、電源回路の省略や消費電力の削減を図ることができる、という点である。特に、不揮発ラッチ２１００は、ロジック回路内に混載して使うことが前提のため、ロジック回路と同じ低電圧（１．５Ｖ程度）で動作可能であることは、非常に重要であると言える。
＜センスアンプ＞
図４４は、センスアンプ２１１０の一構成例を示す回路図である。本構成例のセンスアンプ２１１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１１〜Ｎ２１７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１１〜Ｐ２１６と、インバータＩＮＶ２１１及びＩＮＶ２１２と、論理積演算器ＡＮＤ２１１及びＡＮＤ２１２と、否定論理和演算器ＮＯＲ２１１及びＮＯＲ２１２と、を有する。
図４４は、センスアンプ２１１０の一構成例を示す回路図である。本構成例のセンスアンプ２１１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１１〜Ｎ２１７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１１〜Ｐ２１６と、インバータＩＮＶ２１１及びＩＮＶ２１２と、論理積演算器ＡＮＤ２１１及びＡＮＤ２１２と、否定論理和演算器ＮＯＲ２１１及びＮＯＲ２１２と、を有する。
トランジスタＰ２１１及びＰ２１２それぞれのソースは、電源端（＝電源電位ＶＤＤに設定されたノード）に接続されている。トランジスタＰ２１１、Ｐ２１３及びＮ２１１それぞれのドレインと、トランジスタＰ２１２及びＮ２１２それぞれのゲートは、インバータＩＮＶ２１１の入力端（＝信号ＲＮＬＮの印加端）に接続されている。トランジスタＰ２１２、Ｐ２１４及びＮ２１２それぞれのドレインと、トランジスタＰ２１１及びＮ２１１それぞれのゲートは、インバータＩＮＶ２１２の入力端（＝信号ＳＮＬＮの印加端）に接続されている。トランジスタＰ２１３及びＰ２１４それぞれのソースは、トランジスタＰ２１５及びＰ２１６それぞれのドレインに接続されている。トランジスタＰ２１５及びＰ２１６それぞれのソースは、電源端に接続されている。トランジスタＰ２１３のゲートには、信号Ｗ１Ｎが入力されている。トランジスタＰ２１４のゲートには、信号Ｗ０Ｎが入力されている。トランジスタＰ２１５及びＰ２１６それぞれのゲートには、いずれも信号ＳＡＥが入力されている。インバータＩＮＶ２１１の出力端は、反転出力信号ＱＮの出力端に接続されている。インバータＩＮＶ２１２の出力端は、出力信号Ｑの出力端に接続されている。
トランジスタＮ２１１のソースは、トランジスタＮ２１３及びＮ２１６それぞれのドレインに接続されている。トランジスタＮ２１２のソースは、トランジスタＮ２１４及びＮ２１７それぞれのドレインに接続されている。トランジスタＮ２１３及びＮ２１４それぞれのソースは、トランジスタＮ２１５のドレインに接続されている。トランジスタＮ２１５〜Ｎ２１７それぞれのソースは、接地端（＝接地電位ＶＳＳに設定されたノード）に接続されている。トランジスタＮ２１３のゲートには、入力信号ＩＮＮ（負）が入力されている。トランジスタＮ２１４のゲートには、入力信号ＩＮＰ（正）が入力されている。トランジスタＮ２１５のゲートには、信号ＳＡＥが入力されている。トランジスタＮ２１６のゲートには、制御信号Ｗ１Ｎが入力されている。トランジスタＮ２１７のゲートには、信号Ｗ０Ｎが入力されている。
論理積演算器ＡＮＤ２１１及びＡＮＤ２１２それぞれの第１入力端には、クロック信号ＣＰが入力されている。なお、センスアンプ２１１０のラッチ機能が有効（ＬＥＮ＿ＤＮ＝Ｌ）である場合、インバータループ２１１１は、クロック信号ＣＰに応じたハイスルー／ローホールド型ラッチとして動作する（詳細は後述）。論理積演算器ＡＮＤ２１１の第２入力端には、データ信号Ｄが入力されている。論理積演算器ＡＮＤ２１２の第２入力端には、反転データ信号ＤＮ（＝データ信号Ｄの論理反転信号）が入力されている。
否定論理和演算器ＮＯＲ２１１及びＮＯＲ２１２それぞれの第１入力端には、信号ＬＥＮ＿ＤＮが入力されている。信号ＬＥＮ＿ＤＮは、センスアンプ２１１０の機能として、ラッチ機能を有効とするときにローレベルとなり、センシング機能を有効とするときにハイレベルとなる（詳細は後述）。否定論理和演算器ＮＯＲ２１１の第２入力端には、論理積演算器ＡＮＤ２１１の出力信号が入力されている。否定論理和演算器ＮＯＲ２１２の第２入力端には、論理積演算器ＡＮＤ２１２の出力信号が入力されている。なお、否定論理和演算器ＮＯＲ２１１の出力信号は、信号Ｗ１Ｎに相当する。一方、否定論理和演算器ＮＯＲ２１２の出力信号は、信号Ｗ０Ｎに相当する。
上記構成から成るセンスアンプ２１１０において、トランジスタＰ２１１及びＮ２１１は、ＣＭＯＳインバータ２１１１ａを形成しており、トランジスタＰ２１２及びＮ２１２は、ＣＭＯＳインバータ２１１１ｂを形成している。
なお、ＣＭＯＳインバータ２１１１ａの出力ノード（＝トランジスタＰ２１１及びＮ２１１双方のドレイン）は、ＣＭＯＳインバータ２１１１ｂの入力ノード（＝トランジスタＰ２１２及びＮ２１２双方のゲート）に接続されている。また、ＣＭＯＳインバータ２１１１ｂの出力ノード（＝トランジスタＰ２１２及びＮ２１２双方のドレイン）は、ＣＭＯＳインバータ２１１１ａの入力ノード（＝トランジスタＰ２１１及びＮ２１１双方のゲート）に接続されている。
すなわち、上記４つのトランジスタ（Ｐ２１１、Ｐ２１２、Ｎ２１１、Ｎ２１２）は、ループ状に接続された２つのＣＭＯＳインバータ２１１１ａ及び２１１１ｂを含むインバータループ２１１１として機能する。なお、インバータループ２１１１を形成する論理ゲートとしては、狭義のインバータのみならず、広義のインバータ（ＮＡＮＤやＮＯＲ）を用いてもよい。
また、上記構成から成るセンスアンプ２１１０において、トランジスタＮ２１３及びＮ２１４は、ＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの接地ノード（＝トランジスタＮ２１１及びＮ２１２それぞれのソース）に接続された差動対回路２１１２として機能する。
トランジスタＮ２１３のゲートは、センスアンプ２１１０の負入力端に相当する。従って、アナログスイッチ２２０５がオンしているときには、トランジスタＮ２１３のゲートに強誘電体キャパシタ２２０１及び２２０２が接続される形となる。
同様に、トランジスタＮ２１４のゲートは、センスアンプ２１１０の正入力端に相当する。従って、アナログスイッチ２２０６がオンしているときには、トランジスタＮ２１４のゲートに強誘電体キャパシタ２２０３及び２２０４が接続される形となる。
なお、強誘電体キャパシタ２２０１〜２２０４は、不揮発性デバイスの一例であり、同様の機能を有する限り、いかなる不揮発性デバイスを用いても構わない。例えば、強誘電体キャパシタ２２０１及び２２０２の一方を省略してもよいし、一方を通常のキャパシタに置換してもよい。強誘電体キャパシタ２２０３及び２２０４についても同様である。
すなわち、データ読出手法としては、非反転状態の強誘電体素子と反転状態の強誘電体素子との容量結合を用いてもよいし、或いは、強誘電体素子とその他の容量素子との容量結合を用いてもよい。
また、例えば、強誘電体キャパシタ２２０１及び２２０２（または強誘電体キャパシタ２２０３及び２２０４）を省略し、センスアンプ２１１０のセンシング動作時に入力信号ＩＮＰ（またはＩＮＮ）を所定の基準電位に固定してもよい。
トランジスタＰ２１３及びＰ２１４は、ＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの出力ノードを第１電位（＝電源電位ＶＤＤまたはこれに準ずる高電位）に設定する第１電位設定部２１１３（いわゆるチャージアップ回路）として機能する。
トランジスタＮ２１６及びＮ２１７は、ＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの接地ノードを第２電位（＝接地電位ＶＳＳまたはこれに準ずる低電位）に設定する第２電位設定部２１１４として機能する。
このように、本構成例のセンスアンプ２１１０は、一般的なセンスアンプをベースとしつつ、インバータループ２１１１を用いたラッチ機能を実現するために、第２電位設定部２１１４を追加した構成とされている。
なお、本構成例のセンスアンプ２１１０では、差動対回路２１１２の回路形式として、ＮＭＯＳ差動対型を例に挙げたが、これをＰＭＯＳ差動対型に変更することもできる。その場合には、Ｐチャネル型ＭＯＳ電界効果トランジスタで形成された差動対回路がインバータループ２１１１の電源ノードに接続される形となり、回路全体の極性反転（ＮＭＯＳ→ＰＭＯＳ、ＶＤＤ→ＶＳＳ、並びに、各種制御信号の論理反転）を行えばよい。
以下では、不揮発ラッチ２１００とこれに用いられるセンスアンプ２１１０それぞれの動作について詳述する。
＜動作説明＞
まず、データ保持時の動作状態について、図４５及び図４６を参照しながら説明する。図４５及び図４６は、それぞれ、データ保持時における不揮発ラッチ２１００及びセンスアンプ２１１０の動作状態を示す回路図である。
まず、データ保持時の動作状態について、図４５及び図４６を参照しながら説明する。図４５及び図４６は、それぞれ、データ保持時における不揮発ラッチ２１００及びセンスアンプ２１１０の動作状態を示す回路図である。
センスアンプ２１１０のインバータループ２１１１を用いてデータを保持する際には、図４６で示すように、信号ＬＥＮ＿ＤＮとクロック信号ＣＰがいずれもローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもハイレベルとなる。また、データ保持時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ２１５、並びに、トランジスタＰ２１３及びＰ２１４がいずれもオフして、トランジスタＮ２１６及びＮ２１７、並びに、トランジスタＰ２１５及びＰ２１６がいずれもオンした状態となる。すなわち、差動対回路２１１２と第１電位設定部２１１３がいずれも無効となり、第２電位設定部２１１４がＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、センスアンプ２１１０は、インバータループ２１１１単体と等価になるので、インバータループ２１１１に書き込まれたデータを保持する状態となる。例えば、インバータループ２１１１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて反転出力信号ＱＮがハイレベルに保持される。逆に、インバータループ２１１１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて反転出力信号ＱＮがローレベルに保持される。
一方、不揮発ラッチ２１００全体に目を向けると、データ保持時には、図４５で示したように、信号ＦＲＳＴＭＢ及びＥ１がいずれもハイレベルとなる。従って、センスアンプ２１１０の入力信号ＩＮＮ及びＩＮＰがいずれもローレベル（＝接地電位ＶＳＳ）に固定される（ＩＮＮ＝ＩＮＰ＝Ｌ）。
また、データ保持時には、信号ＦＥＤ＿ＤＮ１及びＦＥＵ＿ＤＮ１がいずれもハイレベルとなる。従って、アナログスイッチ２２０５及び２２０６がオフするので、強誘電体キャパシタ２２０１〜２２０４とセンスアンプ２１１０との間が電気的に分離される。
また、データ保持時には、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮ、並びに、信号ＦＥＳＥＬ１Ｎがいずれもハイレベルとなる。従って、トランジスタ２２０７〜２２１１が全てオンするとともに、信号ＰＬ１及びＰＬ２がいずれもローレベルとなる。従って、強誘電体キャパシタ２２０１〜２２０４それぞれの両端間が互いにショートされた上で、それぞれの正極端及び負極端がいずれもローレベル（＝接地電位ＶＳＳ）に固定される（ＰＬ１＝ＰＬ２＝Ｌ、ＳＤｎＣ１＝ＳＤＣ１＝Ｌ）。
特に、トランジスタ２２１０及び２２１１をオンすることにより、信号ＳＤｎＣ１及びＳＤＣ１をそれぞれ接地電位に固定することができるので、強誘電体キャパシタ２２０１〜２２０４に対する意図しない電圧印加を回避してデータ破壊（データ化け）をより確実に防止することが可能となる。
ただし、否定論理和演算器２２１２及び２２１３が信号ＰＬ１及びＰＬ２をローレベルとすることにより、強誘電体キャパシタ２２０１〜２２０４それぞれの正極端が接地電位に固定されていることを鑑みると、トランジスタ２２１０及び２２１１は、回路接地部Ｃの必須要素ではないと言える。
また、信号ＴＥＳＴＤ及びＴＥＳＴＵは、センスアンプ２１１０の特性試験時にハイレベルとなり、それ以外の通常動作時（データ保持時、データ書込時、データ退避時、及びデータ復帰時）にはローレベルとなる。なお、信号ＴＥＳＴＤ及びＴＥＳＴＵがハイレベルになると、アナログスイッチ２１３０Ｄ及び２１３０Ｕがオンするので、特性試験用の信号ＰＬＤ＿Ａ及びＰＬＵ＿Ａをセンスアンプ２１１０に入力することが可能となる。
次に、「０」書込時の動作状態について、図４７及び図４８を参照しながら説明する。図４７及び図４８は、それぞれ、「０」書込時における不揮発ラッチ１００及びセンスアンプ１１０の動作状態を示す回路図である。
センスアンプ２１１０のインバータループ１１１にデータ「０」を書き込む際には、図４８で示したように、信号ＬＥＮ＿ＤＮとデータ信号Ｄがそれぞれローレベルとなり、クロック信号ＣＰと反転データ信号ＤＮがそれぞれハイレベルとなる。従って、信号Ｗ１Ｎがハイレベルとなり、信号Ｗ０Ｎがローレベルとなる。また、「０」書込時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ２１５及びＮ２１７、並びに、トランジスタＰ２１３がいずれもオフし、トランジスタＰ２１４〜Ｐ２１６とトランジスタＮ２１６がいずれもオンした状態となる。すなわち、差動対回路２１１２が無効となり、第１電位設定部２１１３がＣＭＯＳインバータ２１１１ｂの出力ノード（＝ＳＮＬＮ）を第１電位（ここでは電源電位ＶＤＤ）に設定する状態となり、第２電位設定部２１１４がＣＭＯＳインバータ２１１１ａの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、ＣＭＯＳインバータ２１１１ｂの出力ノード（＝ＳＮＬＮ）が強制的にハイレベルに引き上げられるので、出力信号Ｑがローレベルに引き下げられて、反転出力信号ＱＮがハイレベルに引き上げられた状態となる。この状態は、インバータループ２１１１に書き込まれたデータ信号Ｄ（＝データ「０」）がスルー出力されている状態に相当する。
なお、「１」書込時におけるセンスアンプ２１１０の動作状態についても、基本的には「０」書込時のそれと同様であり、インバータループ２１１１に書き込まれたデータ信号Ｄ（＝データ「１」）がスルー出力されている状態となる。具体的に述べると、「１」書込時には、図４８で示す信号のうち、データ信号Ｄがハイレベルとなり、反転データ信号ＤＮがローレベルとなるので、トランジスタＮ２１６及びＮ２１７のオン／オフ状態、及び、トランジスタＰ２１３及びＰ２１４のオン／オフ状態が先とは逆となる。従って、ＣＭＯＳインバータ２１１１ａの出力ノード（＝ＲＮＬＮ）が強制的にハイレベルに引き上げられるので、反転出力信号ＱＮがローレベルに引き下げられて、出力信号Ｑがハイレベルに引き上げられた状態となる。
一方、不揮発ラッチ２１００全体に目を向けると、「０」書込時には、図４７で示したように、信号ＦＲＳＴＭＢ及びＥ１がいずれもハイレベルとなる。従って、センスアンプ２１１０の入力信号ＩＮＮ及びＩＮＰがいずれもローレベル（＝接地電位ＶＳＳ）に固定される（ＩＮＮ＝ＩＮＰ＝Ｌ）。
また、「０」書込時には、信号ＦＥＤ＿ＤＮ１及びＦＥＵ＿ＤＮ１がいずれもハイレベルとなる。従って、アナログスイッチ２２０５及び２２０６がオフするので、強誘電体キャパシタ２２０１〜２２０４とセンスアンプ２１１０との間が電気的に分離される。
また、「０」書込時には、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮ、並びに、信号ＦＥＳＥＬ１Ｎがいずれもハイレベルとなる。従って、トランジスタ２２０７〜２２１１が全てオンするとともに、信号ＰＬ１及びＰＬ２がいずれもローレベルとなる。従って、強誘電体キャパシタ２２０１〜２２０４それぞれの両端間が互いにショートされた上で、それぞれの正極端および負極端がいずれもローレベル（＝接地電位ＶＳＳ）に固定される（ＰＬ１＝ＰＬ２＝Ｌ、ＳＤｎＣ１＝ＳＤＣ１＝Ｌ）。
特に、トランジスタ２２１０及び２２１１をオンすることにより、信号ＳＤｎＣ１及びＳＤＣ１をそれぞれ接地電位に固定することができるので、強誘電体キャパシタ２２０１〜２２０４に対する意図しない電圧印加を回避してデータ破壊（データ化け）をより確実に防止することが可能となる。
ただし、先にも述べたように、否定論理和演算器２２１２及び２２１３が信号ＰＬ１及びＰＬ２をローレベルとすることにより、強誘電体キャパシタ２２０１〜２２０４それぞれの正極端が接地電位に固定されていることを鑑みると、トランジスタ２２１０及び２２１１は、回路接地部Ｃの必須要素ではないと言える。
このように、図４７の動作状態は、先に説明した図４５の動作状態と全く同一である。なお、「１」書込時における不揮発ラッチ２１００全体の動作状態についても、「０」書込時のそれと全く同一であるので、重複した説明を割愛する。
次に、データ退避時の動作状態について、図４９及び図５０を参照しながら説明する。図４９及び図５０は、それぞれ、データ退避時における不揮発ラッチ２１００及びセンスアンプ２１１０の動作状態を示す回路図である。
センスアンプ２１１０のインバータループ２１１１から記憶領域２１５０（＝１ビット目の記憶領域２１５０（１）と理解してもよい）にデータを退避する際には、図５０で示すように、信号ＬＥＮ＿ＤＮとクロック信号ＣＰがいずれもローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもハイレベルとなる。なお、クロック信号ＣＰの停止処理については、不図示のコントローラを用いて実施するとよい。また、データ退避時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ２１５、並びに、トランジスタＰ２１３及びＰ２１４がいずれもオフして、トランジスタＮ２１６及びＮ２１７、並びに、トランジスタＰ２１５及びＰ２１６がいずれもオンした状態となる。すなわち、差動対回路２１１２と第１電位設定部２１１３がいずれも無効となり、第２電位設定部２１１４がＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの接地ノードを第２電位（ここでは接地電位ＶＳＳ）に設定する状態となる。
従って、センスアンプ２１１０は、インバータループ２１１１単体と等価になるので、インバータループ２１１１に書き込まれたデータを保持する状態となる。例えば、インバータループ２１１１にデータ「０」が書き込まれている場合には、出力信号Ｑがローレベルに保持されて反転出力信号ＱＮがハイレベルに保持される。逆に、インバータループ２１１１にデータ「１」が書き込まれている場合には、出力信号Ｑがハイレベルに保持されて反転出力信号ＱＮがローレベルに保持される。このように、図５０の動作状態は、先に説明した図４６の動作状態と全く同一である。
一方、不揮発ラッチ２１００全体に目を向けると、データ退避時には、図４９で示したように、信号ＦＲＳＴＭＢがローレベルとなり、信号Ｅ１がハイレベルとなる。従って、否定論理和演算器２１２０Ｄ及び２１２０Ｕは、信号ＲＮＬＮ及びＳＮＬＮの論理反転信号（＝反転出力信号ＱＮ及び出力信号Ｑに相当）を出力することが可能な状態となる。
また、データ退避時には、信号ＦＥＤ＿ＤＮ１及びＦＥＵ＿ＤＮ１がいずれもローレベルとなる。従って、アナログスイッチ２２０５及び２２０６がいずれもオンするので、強誘電体キャパシタ２２０１〜２２０４とセンスアンプ２１１０との間が電気的に導通される（ＳＤｎＣ１＝ＱＮ、ＳＤＣ１＝Ｑ）。
また、データ退避時には、信号ＦＥＳＥＬ１Ｎがローレベルとなる。従って、トランジスタ２２０７〜２２１１がいずれもオフし、強誘電体キャパシタ２２０１〜２２０４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ２２０１〜２２０４それぞれに対してデータ書込電圧を印加することが可能となる。
また、データ退避時には、信号ＰＬ１＿ＤＮ及びＰＬ２＿ＤＮがパルス駆動される。その結果、強誘電体キャパシタ２２０１〜２２０４それぞれの正極端にパルス状（ハイレベル→ローレベル、または、ローレベル→ハイレベル）の信号ＰＬ１及びＰＬ２が印加されるので、強誘電体キャパシタ２２０１〜２２０４それぞれの残留分極状態が反転状態／非反転状態のいずれかに設定される。この状態は、出力信号Ｑ及び反転出力信号ＱＮに相当するデータが強誘電体キャパシタ２２０１〜２２０４に書き込まれた状態に相当する。
次に、データ復帰時（プリチャージ）の動作状態について、図５１及び図５２を参照しながら説明する。図５１及び図５２は、それぞれ、データ復帰時（プリチャージ）における不揮発ラッチ２１００及びセンスアンプ２１１０の動作状態を示す回路図である。
センスアンプ２１１０による入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ２２０１〜２２０４から読み出される信号ＳＤｎＣ１及びＳＤＣ１に相当）のセンシング動作に先立って、ＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの出力ノードに付随する寄生容量をプリチャージする際には、図５２で示したように、信号ＬＥＮ＿ＤＮがハイレベルとなり、クロック信号ＣＰがローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもローレベルとなる。また、プリチャージ時には、信号ＳＡＥがローレベルとなる。
上記制御により、トランジスタＮ２１５〜Ｎ２１７がいずれもオフして、トランジスタＰ２１３〜Ｐ２１６がいずれもオンした状態となる。すなわち、差動対回路２１１２と第２電位設定部２１１４が無効となり、第１電位設定部２１１３がＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの出力ノードを第１電位（ここでは電源電位ＶＤＤ）に設定する状態となる。
従って、ＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの出力ノード（＝ＲＮＬＮ及びＳＮＬＮ）が強制的にハイレベルに引き上げられるので、それぞれに付随する寄生容量がプリチャージされる。このとき、出力信号Ｑ及び反転出力信号ＱＮは、いずれもローレベルとなる。
一方、不揮発ラッチ２１００全体に目を向けた場合、データ復帰時（プリチャージ）には、図５１で示したように、信号Ｅ１がローレベルとなるので、否定論理和演算器２１２０Ｄ及び２１２０Ｕは、いずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。
また、データ復帰時（プリチャージ）には、信号ＦＥＳＥＬ１Ｎがローレベルとなる。従って、トランジスタ２２０７〜２２１１がいずれもオフし、強誘電体キャパシタ２２０１〜２２０４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ２２０１〜２２０４にデータ読出電圧を印加することが可能となる。
また、データ復帰時（プリチャージ）には、信号ＰＬ１＿ＤＮがローレベルとなり、信号ＰＬ２＿ＤＮがハイレベルとなる。その結果、強誘電体キャパシタ２２０１及び２２０３それぞれの正極端に印加される信号ＰＬ１がハイレベルとなり、強誘電体キャパシタ２２０２及び２２０４それぞれの正極端に印加される信号ＰＬ２がローレベルとなる。このようなデータ読出電圧の印加により、強誘電体キャパシタ２２０１〜２２０４それぞれの残留分極状態に対応した信号ＳＤｎＣ１及びＳＤＣ１が現れる。
また、データ復帰時（プリチャージ）には、信号ＦＥＤ＿ＤＮ１及びＦＥＵ＿ＤＮ１がいずれもローレベルとなる。従って、アナログスイッチ２２０５及び２２０６がいずれもオンするので、強誘電体キャパシタ２２０１〜２２０４とセンスアンプ２１１０との間が電気的に導通される。その結果、センスアンプ２１１０の差動対回路２１１２には、プリチャージ動作の開始と共に、センシング対象となる入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ２２０１〜２２０４から読み出された信号ＳＤｎＣ１及びＳＤＣ１）が入力される状態となる。
次に、データ復帰時（センシング）の動作状態について、図５３及び図５４を参照しながら説明する。図５３及び図５４は、それぞれ、データ復帰時（センシング）における不揮発ラッチ２１００及びセンスアンプ２１１０の動作状態を示す回路図である。
センスアンプ２１１０を用いて入力信号ＩＮＮ及びＩＮＰをセンシングする際には、図５４で示したように、信号ＬＥＮ＿ＤＮがハイレベルとなり、クロック信号ＣＰがローレベルとなるので、信号Ｗ１Ｎ及びＷ０Ｎがいずれもローレベルとなる。また、センシング時には、信号ＳＡＥがハイレベルとなる。
上記制御により、トランジスタＮ２１６及びＮ２１７、並びに、トランジスタＰ２１５及びＰ２１６がいずれもオフして、トランジスタＮ２１３〜Ｎ２１５、並びに、トランジスタＰ２１３及びＰ２１４がいずれもオンした状態となる。すなわち、差動対回路２１１２が有効となり、第１電位設定部２１１３と第２電位設定部２１１４が無効となる。
従って、トランジスタＮ２１３及びＮ２１４には、それぞれ、入力信号ＩＮＮ及びＩＮＰに応じた電流が流れるので、ＣＭＯＳインバータ２１１１ａ及び２１１１ｂそれぞれの出力ノード間に電位差が生じる。インバータループ２１１１は、この電位差を増幅することにより、出力信号Ｑ及び反転出力信号ＱＮの論理レベルを確定する。
例えば、ＩＮＰ＜ＩＮＮであるときには、トランジスタＮ２１３に流れる電流よりもトランジスタＮ２１４に流れる電流の方が大きくなるので、ＣＭＯＳインバータ２１１１ａの出力ノードよりもＣＭＯＳインバータ２１１１ｂの出力ノードの方が低電位となる。このような電位差が生じると、インバータループ２１１１の増幅作用により、相対的に高電位であるＣＭＯＳインバータ２１１１ａの出力ノードがハイレベルに引き上げられて、相対的に低電位であるＣＭＯＳインバータ２１１１ｂの出力ノードがローレベルに引き下げられる。その結果、出力信号Ｑがハイレベルとなり、反転出力信号ＱＮがローレベルとなる。このような動作状態は、強誘電体キャパシタ２２０１〜２２０４に退避されていたデータ「１」がインバータループ１１１に復帰されたことを意味する。
逆に、ＩＮＰ＞ＩＮＮであるときには、トランジスタＮ２１３に流れる電流よりもトランジスタＮ２１４に流れる電流の方が小さくなるので、ＣＭＯＳインバータ２１１１ａの出力ノードよりもＣＭＯＳインバータ２１１１ｂの出力ノードの方が高電位となる。従って、インバータループ２１１１の増幅作用により、相対的に低電位であるＣＭＯＳインバータ２１１１ａの出力ノードがローレベルに引き下げられて、相対的に高電位であるＣＭＯＳインバータ２１１１ｂの出力ノードがハイレベルに引き上げられる。その結果、出力信号Ｑがローレベルとなり、反転出力信号ＱＮがハイレベルとなる。このような動作状態は、強誘電体キャパシタ２２０１〜２２０４に退避されていたデータ「０」がインバータループ１１１に復帰されたことを意味する。
一方、不揮発ラッチ２１００全体に目を向けると、データ復帰時（センシング）には、図５３で示したように、信号Ｅ１がローレベルとなるので、否定論理和演算器２１２０Ｄ及び２１２０Ｕは、いずれも出力ハイインピーダンス状態（＝それぞれの出力端が電位的にフローティングとされた状態）となる。
また、データ復帰時（センシング）には、信号ＦＥＳＥＬ１Ｎがローレベルとなる。従って、トランジスタ２２０７〜２２１１がいずれもオフし、強誘電体キャパシタ２２０１〜２２０４それぞれの両端間がいずれもオープン状態（非ショート状態）となるので、強誘電体キャパシタ２２０１〜２２０４にデータ読出電圧を印加することが可能となる。
また、データ復帰時（センシング）には、信号ＰＬ１＿ＤＮがローレベルとなり、信号ＰＬ２＿ＤＮがハイレベルとなる。その結果、強誘電体キャパシタ２２０１及び２２０３それぞれの正極端に印加される信号ＰＬ１がハイレベルとなり、強誘電体キャパシタ２２０２及び２２０４それぞれの正極端に印加される信号ＰＬ２がローレベルとなる。このようなデータ読出電圧の印加により、強誘電体キャパシタ２２０１〜２２０４それぞれの残留分極状態に対応した信号ＳＤｎＣ１及びＳＤＣ１が現れる。
また、データ復帰時（センシング）には、信号ＦＥＤ＿ＤＮ１及びＦＥＵ＿ＤＮ１がいずれもローレベルとなる。従って、アナログスイッチ２２０５及び２２０６がいずれもオンするので、強誘電体キャパシタ２２０１〜２２０４とセンスアンプ２１１０との間が電気的に導通される。その結果、センスアンプ２１１０の差動対回路２１１２には、プリチャージ開始時点から継続して、センシング対象となる入力信号ＩＮＮ及びＩＮＰ（＝強誘電体キャパシタ２２０１〜２２０４から読み出された信号ＳＤｎＣ１及びＳＤＣ１）が入力されている。このように、図５３の動作状態は、先に説明した図５１の動作状態と全く同一である。
＜変形例＞
なお、上記の不揮発ラッチ２１００をスレーブとし、その前段（＝論理積演算器ＡＮＤ２１１及びＡＮＤ２１２のデータ入力端の上流側）にマスタとなるインバータループを設けることにより、不揮発フリップフロップとして利用することも可能である。
なお、上記の不揮発ラッチ２１００をスレーブとし、その前段（＝論理積演算器ＡＮＤ２１１及びＡＮＤ２１２のデータ入力端の上流側）にマスタとなるインバータループを設けることにより、不揮発フリップフロップとして利用することも可能である。
＜不揮発データ保持装置＞
図５６は、不揮発データ保持装置の一構成例を示す回路図である。本構成例の不揮発データ保持装置１は、不揮発性記憶部１０と、センスアンプ２０と、制御部３０を有する。
図５６は、不揮発データ保持装置の一構成例を示す回路図である。本構成例の不揮発データ保持装置１は、不揮発性記憶部１０と、センスアンプ２０と、制御部３０を有する。
不揮発性記憶部１０は、強誘電体素子１１〜１４（強誘電体キャパシタ）を含み、それぞれのヒステリシス特性を用いてデータを不揮発的に記憶する。各素子の接続関係について述べると、強誘電体素子１１及び１３それぞれの正極端は、いずれも信号ＰＬ１の印加端に接続されている。強誘電体素子１２及び１４それぞれの正極端は、いずれも信号ＰＬ２の印加端に接続されている。強誘電体素子１１及び１２それぞれの負極端は、いずれもセンスアンプ２０の第１入力端（＝第１入力信号ＳＤｎＣの入力端）に接続されている。強誘電体素子１３及び１４それぞれの負極端は、いずれもセンスアンプ２０の第２入力端（＝第２入力信号ＳＤＣの入力端）に接続されている。
すなわち、強誘電体素子１１及び１２は、信号ＰＬ１の印加端と信号ＰＬ２の印加端との間に直列接続された第１強誘電体素子対に相当し、強誘電体素子１３及び１４は、同じく信号ＰＬ１の印加端と信号ＰＬ２の印加端との間に直列接続された第２強誘電体素子対に相当する。
不揮発性記憶部１０にデータを書き込む際には、強誘電体素子１１及び１２それぞれの負極端にデータ信号Ｄが印加され、強誘電体素子１３及び１４それぞれの負極端に反転データ信号ＤＮ（＝データ信号Ｄの論理反転信号）が印加される。一方、不揮発性記憶部１０からデータを読み出す際には、強誘電体素子１１〜１４それぞれの負極端に対するデータ信号Ｄ及び反転データ信号ＤＮの入力が遮断されて、センスアンプ２０に第１入力信号ＳＤｎＣと第２入力信号ＳＤＣをそれぞれ出力する状態となる。なお、不揮発性記憶部１０のデータ書込動作及びデータ読出動作については、後ほど詳細に説明する。
センスアンプ２０は、第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの差動入力を受けて出力信号Ｑ及び反転出力信号ＱＮを生成する。なお、センスアンプ２０は、制御部３０から入力される信号ＳＡＥに応じて、その動作が許可／禁止（イネーブル／ディセーブル）される。また、本構成例では、センスアンプ２０で第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの差動入力を受け付ける構成を採用しているが、例えば、強誘電体素子１３及び１４を割愛し、センスアンプ２０の第２入力端を所定の基準電位に固定しても構わない（ＳＤＣ＝Ｖｒｅｆ）。
制御部３０は、信号ＰＬ１及びＰＬ２、並びに、信号ＳＡＥをそれぞれ生成することにより、不揮発性記憶部１０とセンスアンプ２０を制御する（詳細は後述）。
なお、不揮発性データ保持装置１を不揮発性フリップフロップ（ないしは不揮発性ラッチ）として用いる場合には、先出の図６４に倣い、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部（ＬＯＯＰ）と、当該ループ構造部と不揮発性記憶部１０とを電気的に分離する回路分離部（ＳＥＰ）をさらに設ければよい。
＜データ書込動作＞
次に、不揮発性記憶部１０のデータ書込動作を説明する。図５７及び図５８は、それぞれ「０」書込時（Ｄ＝Ｌ）及び「１」書込時（Ｄ＝Ｈ）における第１強誘電体素子対（強誘電体素子１１及び１２）の動作状態を示す模式図である。なお、各図の左側には、強誘電体素子１１及び１２それぞれの電圧印加状態が示されている。また、各図の右側（吹き出し枠）には、強誘電体素子１１及び１２それぞれのヒステリシス特性が示されている。
次に、不揮発性記憶部１０のデータ書込動作を説明する。図５７及び図５８は、それぞれ「０」書込時（Ｄ＝Ｌ）及び「１」書込時（Ｄ＝Ｈ）における第１強誘電体素子対（強誘電体素子１１及び１２）の動作状態を示す模式図である。なお、各図の左側には、強誘電体素子１１及び１２それぞれの電圧印加状態が示されている。また、各図の右側（吹き出し枠）には、強誘電体素子１１及び１２それぞれのヒステリシス特性が示されている。
図５７で示したように、強誘電体素子１１及び１２それぞれの負極端にローレベルのデータ信号Ｄが印加されている状態で、信号ＰＬ１及びＰＬ２をいずれもハイレベルに設定すると、強誘電体素子１１及び１２それぞれの残留分極状態が非反転状態に設定される。この状態は、データ「０」が不揮発性記憶部１０に書き込まれた状態に相当する。
一方、図５８のように、強誘電体素子１１及び１２それぞれの負極端にハイレベルのデータ信号Ｄが印加されている状態で、信号ＰＬ１及びＰＬ２をいずれもローレベルに設定すると、強誘電体素子１１及び１２それぞれの残留分極状態が反転状態に設定される。この状態は、データ「１」が不揮発性記憶部１０に書き込まれた状態に相当する。
そこで、制御部３０は、不揮発性記憶部１０にデータを書き込む際、強誘電体素子１１及び１２それぞれの負極端にデータ信号Ｄが印加されている状態で、信号ＰＬ１及びＰＬ２をいずれもパルス状（ハイレベル→ローレベル、または、ローレベル→ハイレベル）に駆動する。その結果、強誘電体素子１１及び１２それぞれの残留分極状態が反転状態／非反転状態のいずれかに設定される。
なお、第２強誘電体素子対（強誘電体素子１３及び１４）には、反転データ信号ＤＮが入力されるので、強誘電体素子１３及び１４それぞれの残留分極状態は、強誘電体素子１１及び１２のそれと逆になる。
＜データ読出動作＞
次に、不揮発性記憶部１０のデータ読出動作を説明する。図５９及び図６０は、それぞれ、「０」読出時（ＳＤｎＣ＝Ｖｌｏｗ）及び「１」読出時（ＳＤｎＣ＝Ｖｈｉｇｈ）における第１強誘電体素子対（強誘電体素子１１及び１２）の動作状態を示した模式図である。なお、各図の左側には、強誘電体素子１１及び１２それぞれの電圧印加状態が示されている。また、各図の右側（吹き出し枠）には、強誘電体素子１１及び１２それぞれのヒステリシス特性と容量特性が示されている。
次に、不揮発性記憶部１０のデータ読出動作を説明する。図５９及び図６０は、それぞれ、「０」読出時（ＳＤｎＣ＝Ｖｌｏｗ）及び「１」読出時（ＳＤｎＣ＝Ｖｈｉｇｈ）における第１強誘電体素子対（強誘電体素子１１及び１２）の動作状態を示した模式図である。なお、各図の左側には、強誘電体素子１１及び１２それぞれの電圧印加状態が示されている。また、各図の右側（吹き出し枠）には、強誘電体素子１１及び１２それぞれのヒステリシス特性と容量特性が示されている。
各図で示したように、データ信号Ｄの印加端が電位的にフローティングとされている状態で、信号ＰＬ１をハイレベル（電源電位ＶＤＤ）に設定して、信号ＰＬ２をローレベル（接地電位ＧＮＤ）に設定すると、強誘電体素子１１の両端間には正極性の電圧が印加され、強誘電体素子１２の両端間には負極性の電圧が印加される。このとき、強誘電体素子１１及び１２それぞれの容量特性は、それぞれの残留分極状態に応じて変化する。
例えば、図５９のように、データ「０」が不揮発性記憶部１０に書き込まれている場合には、強誘電体素子１１及び１２それぞれの残留分極状態が非反転状態に設定されているので、正極性の電圧印加を受ける強誘電体素子１１の容量値が相対的に小さくなり、負極性の電圧印加を受ける強誘電体素子１２の容量値が相対的に大きくなる。従って、強誘電体素子１１の両端間電圧が相対的に高くなり、強誘電体素子１２の両端間電圧が相対的に低くなるので、センスアンプ２０の第１入力信号ＳＤｎＣが下側電圧Ｖｌｏｗとなる。
反対に、図６０のように、データ「１」が不揮発性記憶部１０に書き込まれている場合には、強誘電体素子１１及び１２それぞれの残留分極状態が反転状態に設定されているので、正極性の電圧印加を受ける強誘電体素子１１の容量値が相対的に大きくなり、負極性の電圧印加を受ける強誘電体素子１２の容量値が相対的に小さくなる。従って、強誘電体素子１１の両端間電圧が相対的に低くなり、強誘電体素子１２の両端間電圧が相対的に高くなるので、センスアンプ２０の第１入力信号ＳＤｎＣが上側電圧Ｖｈｉｇｈとなる。
なお、改めて図示はしないが、センスアンプ２０の第２入力信号ＳＤＣについては、上記と逆に、データ「０」読出時に上側電圧Ｖｈｉｇｈとなり、データ「１」読出時に下側電圧Ｖｌｏｗとなる。
従って、第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの差動入力を受け付けるセンスアンプ２０を用いて、適切なデータ読出タイミングで各信号値を比較することにより、不揮発性記憶部１０から読み出されたデータの論理レベルを判定することができる。先の例に即して述べると、ＳＤｎＣ＜ＳＤＣならばデータ「０」であり、ＳＤｎＣ＞ＳＤＣならばデータ「１」である。
＜データ読出タイミング＞
次に、センスアンプ２０のデータ読出タイミングについて説明する。図６１は、データ読出動作の一例を示すタイミングチャートである。なお、本図の上段には、第１入力信号ＳＤｎＣ（実線）及び第２入力信号ＳＤＣ（破線）が重ねて描写されており、本図の下段には、信号ＰＬ１（実線）及びＰＬ２（破線）が重ねて描写されている。
次に、センスアンプ２０のデータ読出タイミングについて説明する。図６１は、データ読出動作の一例を示すタイミングチャートである。なお、本図の上段には、第１入力信号ＳＤｎＣ（実線）及び第２入力信号ＳＤＣ（破線）が重ねて描写されており、本図の下段には、信号ＰＬ１（実線）及びＰＬ２（破線）が重ねて描写されている。
制御部３０は、不揮発性記憶部１０からデータを読み出す際、時刻ｔ４１において、センスアンプ２０を停止（ＳＡＥ＝Ｌ）させた状態で、信号ＰＬ１をハイレベル（電源電位ＶＤＤ）に設定し、信号ＰＬ２をローレベル（接地電位ＧＮＤ）に設定する。
このような信号制御により、第１入力信号ＳＤｎＣ及び第２入力信号ＳＤＣは、不揮発性記憶部１０に記憶されているデータの論理レベルに応じた電圧値（上側電圧Ｖｈｉｇｈまたは下側電圧Ｖｌｏｗ）となる。本図では、データ「０」が不揮発性記憶部１０に書き込まれているという前提の下、第１入力信号ＳＤｎＣが相対的に低い下側電圧Ｖｌｏｗとなっており、第２入力信号ＳＤＣが相対的に高い上側電圧Ｖｈｉｇｈとなっている。
ここで、従来のデータ読出動作（以下ではノーマルリードと呼ぶ）では、時刻ｔａにおいて、信号ＰＬ１及びＰＬ２それぞれを先述の論理レベル（相異なる電位）に維持したまま、センスアンプ２０を動作（ＳＡＥ＝Ｈ）させることにより、第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの比較処理が行われていた。
一方、今回新規に提案するデータ読出動作（以下では、アフターリードと呼ぶ）では、時刻ｔ４２において、信号ＰＬ１及びＰＬ２をいずれも同一の電位（例えば電源電位ＶＤＤ）に設定した後、時刻ｔｂにおいて、センスアンプ２０を動作（ＳＡＥ＝Ｈ）させることにより、第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの比較処理が行われる。
なお、本図では、センスアンプ２０の差動入力段を形成する入力トランジスタがＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］であるという前提の下、時刻ｔ４２において、信号ＰＬ１及びＰＬ２をいずれも電源電位ＶＤＤに設定しているが、入力トランジスタがＰＭＯＳＦＥＴ［P-channel type MOSFET］であれば、信号ＰＬ１及びＰＬ２をいずれも接地電位ＧＮＤに設定することも可能である。
また、時刻ｔ４２において、信号ＰＬ１及びＰＬ２をいずれもセンスアンプ２０の動作点電位（例えばＶＤＤ／２）に設定することができれば、センスアンプ２０のダイナミックレンジを最大限に活かすことが可能となる。
以下では、データ読出動作をノーマルリードからアフターリードに変更することの技術的意義について説明する。
図６２は、強誘電体素子対の面積比率とオフセット変動の相関図である。本図の横軸には、強誘電体素子対の面積比率Ａ１／Ａ２が対数表示されている。なお、Ａ１はＰＬ１側の強誘電体素子（１１、１３）の実効面積を示しており、Ａ２はＰＬ２側の強誘電体素子（１２、１４）の実効面積を示している。従って、面積比率Ａ１／Ａ２が小さいほどＰＬ２側の強誘電体素子（１２、１４）が相対的に大きいことを意味し、面積比率Ａ１／Ａ２が大きいほどＰＬ１側の強誘電体素子（１１、１３）が相対的に大きいことを意味する。
一方、本図の縦軸には、第１入力信号ＳＤｎＣまたは第２入力信号ＳＤＣの上側電圧Ｖｈｉｇｈ、下側電圧Ｖｌｏｗ、及び、オフセット電圧Ｖｏｆｓ（＝（Ｖｈｉｇｈ＋Ｖｌｏｗ）／２）について、それぞれのシミュレーション値（ＶＤＤ＝１．５Ｖ、室温条件下）が表示されている。なお、図中の小破線、大破線、及び、実線は、それぞれ、ノーマルリード時の上側電圧Ｖｈｉｇｈ、下側電圧Ｖｌｏｗ、及び、オフセット電圧Ｖｏｆｓを示しており、図中の一点鎖線、二点鎖線、及び、三点鎖線は、それぞれ、アフターリード時の上側電圧Ｖｈｉｇｈ、下側電圧Ｖｌｏｗ、及び、オフセット電圧Ｖｏｆｓを示している。
本図で示したように、ノーマルリード時には、強誘電体素子１１〜１４の実効面積ばらつき（＝面積比率Ａ１／Ａ２の変動）に対する第１入力信号ＳＤｎＣまたは第２入力信号ＳＤＣのオフセット変動（＝オフセット電圧Ｖｏｆｓの傾き）が大きいので、データ読出時の動作マージンを十分に確保することができない場合があった。
例えば、強誘電体素子１１及び１２の面積比率が１よりも小さく、強誘電体素子１３及び１４の面積比率が１よりも大きい場合には、第１入力信号ＳＤｎＣが低電位側にオフセットし、第２入力信号ＳＤＣが高電位側にオフセットする。従って、データ「１」の読出時（ＳＤｎＣ＝Ｖｈｉｇｈ、ＳＤＣ＝Ｖｌｏｗ）には、動作マージン（Ｖｍａｒｇｉｎ＝Ｖｈｉｇｈ−Ｖｌｏｗ）が小さくなり、最悪の場合にはスタック状態（＝不揮発性記憶部１０に書き込まれているデータの論理レベルに依ることなく、読み出されたデータの論理レベルが固定してしまう状態）に陥るおそれがあった。
また、上記と逆に、強誘電体素子１１及び１２の面積比率が１よりも大きく、強誘電体素子１３及び１４の面積比率が１よりも小さい場合には、第１入力信号ＳＤｎＣが高電位側にオフセットし、第２入力信号ＳＤＣが低電位側にオフセットするので、データ「０」の読出時（ＳＤｎＣ＝Ｖｌｏｗ、ＳＤＣ＝Ｖｈｉｇｈ）の動作マージンが小さくなる。
また、第１強誘電体素子対（１１、１２）の面積比率と第２強誘電体素子対（１３、１４）の面積比率が共に１よりも小さい場合（或いは１よりも大きい場合）であっても、それぞれの面積比率に差がある限り、オフセット変動の大きいノーマルリード時には、動作マージンの確保に支障を来たすおそれがあった。
図６３は、ノーマルリード時のデータ読出特性を示す度数分布図（サンプル数ｎ＝４０９６）である。なお、丸マークは下側電圧Ｖｌｏｗの分布を示しており、四角マークは上側電圧Ｖｈｉｇｈの分布を示している。本図の破線領域で示すように、下側電圧Ｖｌｏｗが高電位側に大きくオフセットし、上側電圧Ｖｈｉｇｈが低電位側に大きくオフセットした場合には、データ読出時の動作マージンが著しく小さくなる。
一方、今回新規に提案するアフターリードであれば、信号ＰＬ１と信号ＰＬ２を同電位とした状態で、第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの比較処理が行われる。従って、強誘電体素子１１〜１４の実効面積ばらつきに対する第１入力信号ＳＤｎＣまたは第２入力信号ＳＤＣのオフセット変動を小さく抑えることができるので、データ読出時の動作マージンを改善することが可能となり、延いては、製品の歩留まりや信頼性を向上することができる。これを鑑みると、データ読出時にアフターリードを行うことは、不揮発データ保持装置１の量産化を進める上で、極めて重要かつ有用な技術であると言える。
なお、上記実施形態では、センスアンプ２０で第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの差動入力を受け付ける構成を例に挙げたが、第１入力信号ＳＤｎＣと第２入力信号ＳＤＣの一方を所定の基準電位Ｖｒｅｆに固定した場合であっても、アフターリードによる動作マージンの改善効果を享受できることは言うまでもない。
＜総括＞
以下では、本明細書中に開示されている種々の実施形態について、総括的に述べる。
以下では、本明細書中に開示されている種々の実施形態について、総括的に述べる。
本明細書中に開示されているデータ保持装置は、ループ状に接続された２つのインバータを含むインバータループと、各インバータの接地ノードまたは電源ノードに接続された差動対回路と、各インバータの出力ノードを第１電位に設定する第１電位設定部と、各インバータの接地ノードまたは電源ノードを第２電位に設定する第２電位設定部と、を有する構成（第１の構成）とされている。
なお、第１の構成から成るデータ保持装置において、前記差動対回路は、各インバータの接地ノードに接続されており、前記第１電位は、電源電位またはこれに準ずる高電位であり、前記第２電位は、接地電位またはこれに準ずる低電位である構成（第２の構成）にするとよい。
また、第１の構成から成るデータ保持装置において、前記差動対回路は、各インバータの電源ノードに接続されており、前記第１電位は、接地電位またはこれに準ずる低電位であり、前記第２電位は、電源電位またはこれに準ずる高電位である構成（第３の構成）にしてもよい。
また、第１〜第３いずれかの構成から成るデータ保持装置において、前記インバータループを用いてデータを保持する際には、前記差動対回路と前記第１電位設定部がいずれも無効となり、前記第２電位設定部が各インバータの接地ノードまたは電源ノードを前記第２電位に設定した状態となる構成（第４の構成）にするとよい。
また、第１〜第４いずれかの構成から成るデータ保持装置において、前記インバータループにデータを書き込む際には、前記差動対回路が無効となり、前記第１電位設定部が一方のインバータの出力ノードを前記第１電位に設定する状態となり、前記第２電位設定部が他方のインバータの接地ノードまたは電源ノードを前記第２電位に設定する状態となる構成（第５の構成）にするとよい。
また、第１〜第５いずれかの構成から成るデータ保持装置において、各インバータの出力ノードに付随する寄生容量をプリチャージする際には、前記差動対回路と前記第２電位設定部がいずれも無効となり、前記第１電位設定部が各インバータの出力ノードを前記第１電位に設定する状態となる構成（第６の構成）にするとよい。
また、第１〜第６いずれかの構成から成るデータ保持装置において、前記差動対回路への入力信号をセンシングする際には、前記差動対回路が有効となり、前記第１電位設定部と前記第２電位設定部がいずれも無効となる構成（第７の構成）にするとよい。
また、第１〜第７いずれかの構成から成るデータ保持装置において、前記差動対回路を形成する一対のトランジスタのうち、少なくとも一方のゲートには、不揮発性記憶デバイスが接続されている構成（第８の構成）にするとよい。
また、第８の構成から成るデータ保持装置において、前記不揮発性記憶デバイスは、強誘電体キャパシタを含む構成（第９の構成）にするとよい。
また、第９の構成から成るデータ保持装置において、前記一対のトランジスタは、前記強誘電体キャパシタから見て互いに対称性を持つようにレイアウトされている構成（第１０の構成）にするとよい。
また、第９または第１０の構成から成るデータ保持装置において、前記一対のトランジスタは、それぞれのアクティブ領域と前記強誘電体キャパシタの形成領域とのオーバーラップ領域が同一の面積となるように配置されている構成（第１１の構成）にするとよい。
また、本明細書に開示されているデータ保持装置は、ループ状に接続された２つのインバータを含むインバータループと、各インバータの接地ノードまたは電源ノードに接続された差動対回路と、各インバータの出力ノードを第１電位に設定する第１電位設定部と、前記差動対回路のゲート制御を行うことにより各インバータの接地ノードまたは電源ノードを第２電位に設定する差動対制御部を有する構成（第１２の構成）とされている。
なお、上記第１２の構成から成るデータ保持装置において、前記差動対制御部は、前記差動対回路のゲートをオン電位に設定する第１トランジスタと、前記差動対回路のゲートに繋がる入力信号経路を導通／遮断する第２トランジスタを含む構成（第１３の構成）にするとよい。
また、上記第１３の構成から成るデータ保持装置において、前記差動対制御部は、前記差動対回路のゲートをオフ電位に設定する第３トランジスタをさらに含む構成（第１４の構成）にするとよい。
また、上記第１２〜第１４いずれかの構成から成るデータ保持装置において、前記差動対回路は、各インバータの接地ノードに接続されており、前記第１電位は、電源電位またはこれに準ずる高電位であり、前記第２電位は、接地電位またはこれに準ずる低電位である構成（第１５の構成）にするとよい。
また、上記第１２〜第１４いずれかの構成から成るデータ保持装置において、前記差動対回路は、各インバータの電源ノードに接続されており、前記第１電位は、接地電位またはこれに準ずる低電位であり、前記第２電位は、電源電位またはこれに準ずる高電位である構成（第１６の構成）にしてもよい。
また、上記第１２〜第１６いずれかの構成から成るデータ保持装置において、前記インバータループを用いてデータを保持する際には、前記第１電位設定部が無効となり、前記差動対回路が前記差動対制御部によるゲート制御に基づいて各インバータの接地ノード又は電源ノードを前記第２電位に設定する状態となる構成（第１７の構成）にするとよい。
また、上記第１２〜第１７いずれかの構成から成るデータ保持装置において、前記インバータループにデータを書き込む際には、前記第１電位設定部が一方のインバータの出力ノードを前記第１電位に設定する状態となり、前記差動対回路が前記差動対制御部によるゲート制御に基づいて他方のインバータの接地ノードまたは電源ノードを前記第２電位に設定する状態となる構成（第１８の構成）にするとよい。
また、上記第１２〜第１８いずれかの構成から成るデータ保持装置において、各インバータの出力ノードに付随する寄生容量をプリチャージする際には、前記差動対回路と前記差動対制御部がいずれも無効となり、前記第１電位設定部が各インバータの出力ノードを前記第１電位に設定する状態となる構成（第１９の構成）にするとよい。
また、上記第１２〜第１９いずれかの構成から成るデータ保持装置において、前記差動対回路への入力信号をセンシングする際には、前記差動対回路が有効となり、前記第１電位設定部と前記差動対制御部がいずれも無効となる構成（第２０の構成）にするとよい。
また、上記第１２〜第２０いずれかの構成から成るデータ保持装置において、前記差動対回路を形成する一対のトランジスタのうち、少なくとも一方のゲートには、不揮発性記憶デバイスが接続されている構成（第２１の構成）にするとよい。
また、上記第２１の構成から成るデータ保持装置において、前記不揮発性記憶デバイスは、強誘電体キャパシタを含む構成（第２２の構成）にするとよい。
また、本明細書中に開示されている不揮発データ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、前記強誘電体素子を接地する回路接地部と、を有する構成（第２３の構成）とされている。
なお、上記第２３の構成から成る不揮発データ保持装置において、前記回路接地部は、前記強誘電体素子の両端間をショートしつつ、前記強誘電体素子の両端または一端を接地する構成（第２４の構成）にするとよい。
また、上記第２３または第２４の構成から成る不揮発データ保持装置は、前記強誘電体素子からデータを読み出す際、非反転状態の強誘電体素子と、反転状態の強誘電体素子との容量結合を用いる構成（第２５の構成）にするとよい。
また、上記第２３または第２４の構成から成る不揮発データ保持装置は、前記強誘電体素子からデータを読み出す際、前記強誘電体素子と、その他の容量素子との容量結合を用いる構成（第２６の構成）としてもよい。
上記第２３〜第２６いずれかの構成から成る不揮発データ保持装置において、前記不揮発性記憶部、前記回路分離部、及び、前記回路接地部は、それぞれ、単一の前記ループ構造部を共有する複数の記憶領域毎に設けられている構成（第２７の構成）にするとよい。
また、上記第２３〜第２７いずれかの構成から成る不揮発データ保持装置において、前記不揮発性記憶部は、正極端が第１信号の印加端に接続されて負極端が前記回路分離部の第１端に接続された第１強誘電体素子と、正極端が第２信号の印加端に接続されて負極端が前記回路分離部の第１端に接続された第２強誘電体素子と、正極端が前記第１信号の印加端に接続されて負極端が前記回路分離部の第２端に接続された第３強誘電体素子と、正極端が前記第２信号の印加端に接続されて負極端が前記回路分離部の第２端に接続された第４強誘電体素子と、を含む構成（第２８の構成）にするとよい。
また、上記第２８の構成から成る不揮発データ保持装置において、前記回路接地部は、前記第１強誘電体素子の正極端と負極端との間に接続された第１トランジスタと、前記第４強誘電体素子の正極端と負極端との間に接続された第２トランジスタと、前記第１及び第２強誘電体素子それぞれの負極端と前記第３及び第４強誘電体素子それぞれの負極端との間に接続された第３トランジスタと、前記第１及び第３強誘電体素子それぞれの正極端に接続された第１論理ゲートと、前記第２及び第４強誘電体素子それぞれの正極端に接続された第２論理ゲートと、を含む構成（第２９の構成）にするとよい。
また、上記第２９の構成から成る不揮発データ保持装置において、前記回路接地部は、前記第１及び第２強誘電体素子それぞれの負極端と接地端との間に接続された第４トランジスタと、前記第３及び第４強誘電体素子それぞれの負極端と接地端との間に接続された第５トランジスタと、をさらに含む構成（第３０の構成）にするとよい。
また、上記第３０の構成から成る不揮発データ保持装置において、前記回路接地部は、前記ループ構造部と前記不揮発性記憶部とが電気的に分離されるときに前記第１及び第２論理ゲートそれぞれの出力をローレベルとした上で前記第１〜第５トランジスタを全てオンする構成（第３１の構成）にするとよい。
また、上記第２３〜第３１いずれかの構成から成る不揮発データ保持装置は、前記ループ構造部として、前記不揮発性記憶部からデータを読み出すセンスアンプのインバータループを流用する構成（第３２の構成）にするとよい。
また、上記第３２の構成から成る不揮発データ保持装置にて、前記センスアンプは、ループ状に接続された２つのインバータを含むインバータループと、各インバータの接地ノードまたは電源ノードに接続された差動対回路と、各インバータの出力ノードを第１電位に設定する第１電位設定部と、各インバータの接地ノードまたは電源ノードを第２電位に設定する第２電位設定部と、を含む構成（第３３の構成）にするとよい。
また、本明細書中に開示されている不揮発データ保持装置は、データを不揮発的に記憶する不揮発性記憶部と、前記不揮発性記憶部からデータを読み出すセンスアンプと、前記不揮発性記憶部及び前記センスアンプを制御する制御部を有し、前記不揮発性記憶部は、第１信号の印加端と前記センスアンプの第１入力端との間に接続された第１強誘電体素子と、第２信号の印加端と前記センスアンプの第１入力端との間に接続された第２強誘電体素子と、を含み、前記制御部は、前記不揮発性記憶部からデータを読み出す際、前記センスアンプを停止させた状態で前記第１信号及び前記第２信号をそれぞれ相異なる第１電位及び第２電位に設定し、その後、前記第１信号及び前記第２信号をいずれも同一の第３電位に設定した状態で前記センスアンプを動作させる構成（第３４の構成）とされている。
なお、上記第３４の構成から成る不揮発性データ保持装置において、前記第３電位は、電源電位、接地電位、若しくは、前記センスアンプの動作点電位である構成（第３５の構成）にするとよい。
また、上記第３４または第３５の構成から成る不揮発性データ保持装置において、前記制御部は、前記不揮発性記憶部にデータを書き込む際、前記第１強誘電体素子及び前記第２強誘電体素子それぞれの負極端にデータ信号が印加されている状態で前記第１信号及び前記第２信号をいずれもパルス駆動する構成（第３６の構成）にするとよい。
また、上記第３４〜第３６いずれかの構成から成る不揮発性データ保持装置において、前記不揮発性記憶部は、前記第１信号の印加端と前記センスアンプの第２入力端との間に接続された第３強誘電体素子と、前記第２信号の印加端と前記センスアンプの第２入力端との間に接続された第４強誘電体素子をさらに含む構成（第３７の構成）にするとよい。
また、第３７の構成から成る不揮発性データ保持装置において、前記不揮発性記憶部にデータを書き込む際、前記第３強誘電体素子及び前記第４強誘電体素子それぞれの負極端には、前記データ信号を論理反転した反転データ信号が印加される構成（第３８の構成）にするとよい。
また、上記第３４〜第３６いずれかの構成から成る不揮発性データ保持装置において、前記センスアンプの第２入力端は、所定の基準電位に固定されている構成（第３９の構成）にしてもよい。
また、上記第３４〜第３９いずれかの構成から成る不揮発性データ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部とをさらに有する構成（第４０の構成）にするとよい。
また、本明細書中に開示されているデータ読出方法は、第１信号の印加端と第２信号の印加端との間に直列接続された強誘電体素子対からデータを読み出す方法であって、前記強誘電体素子対に接続されたセンスアンプを停止させた状態で前記第１信号及び前記第２信号をそれぞれ相異なる第１電位及び第２電位に設定するステップと、前記第１信号及び前記第２信号をいずれも同一の第３電位に設定した状態で前記センスアンプを動作させるステップと、を有する構成（第４１の構成）とされている。
上記第４１の構成から成るデータ読出方法において、前記第３電位は、電源電位、接地電位、又は、前記センスアンプの動作点電位である構成（第４２の構成）にするとよい。
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、不揮発ラッチ、不揮発フリップフロップ、ＦｅＲＡＭ、ＳＲＡＭ、若しくは、ＤＲＡＭなどに利用することが可能である。
１００、２００ データ保持装置
１０１、２０１ インバータループ
１０１ａ、１０１ｂ、２０１ａ、２０１ｂ ＣＭＯＳインバータ
１０２、２０２ 差動対回路
１０３、２０３ 第１電位設定部
１０４、２０４ 第２電位設定部
Ｎ１１〜Ｎ１７、Ｎ２１〜Ｎ２４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２ インバータ
３００ 不揮発ラッチ
３１０ センスアンプ（データ保持装置）
３１１ インバータループ
３１１ａ、３１１ｂ ＣＭＯＳインバータ
３１２ 差動対回路
３１３ 第１電位設定部
３１４ 第２電位設定部
３２１〜３２４ 強誘電体キャパシタ
３３１〜３３３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
３４１〜３４４ 否定論理和演算器
３５１〜３５４ アナログスイッチ
３６０ パワーオンハイホールド回路
Ｎ３１〜Ｎ３７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ３１〜Ｐ３６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ３１、ＩＮＶ３２ インバータ
ＡＮＤ３１、ＡＮＤ３２ 論理積演算器
ＮＯＲ３１、ＮＯＲ３２ 否定論理和演算器
１１００、１２００ データ保持装置
１１０１、１２０１ インバータループ
１１０１ａ、１１０１ｂ、１２０１ａ、１２０１ｂ ＣＭＯＳインバータ
１１０２、１２０２ 差動対回路
１１０３、１２０３ 第１電位設定部
１１０４、１２０４ 差動対制御部
Ｎ１１１〜Ｎ１１９、Ｎ１２１〜Ｎ１２８ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１１〜Ｐ１１６、Ｐ１２１〜Ｐ１２７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１１１、ＩＮＶ１１２、ＩＮＶ１２１、ＩＮＶ１２２ インバータ
１３００ 不揮発ラッチ
１３１０ センスアンプ（データ保持装置）
１３１１ インバータループ
１３１１ａ、１３１１ｂ ＣＭＯＳインバータ
１３１２ 差動対回路
１３１３ 第１電位設定部
１３１４ 差動対制御部
１３２１〜１３２４ 強誘電体キャパシタ
１３３１〜１３３３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３４１〜１３４４ 否定論理和演算器
１３５１〜１３５４ アナログスイッチ
１３６０ パワーオンハイホールド回路
Ｎ１３１〜Ｎ１３５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１３１〜Ｐ１３８ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１３１、ＩＮＶ１３２ インバータ
ＮＡＮＤ１３１〜ＮＡＮＤ１３４ 否定論理積演算器
２１００ 不揮発ラッチ（不揮発データ保持装置）
２１１０ センスアンプ
２１１１ インバータループ（ループ構造部）
２１１１ａ、２１１１ｂ ＣＭＯＳインバータ
２１１２ 差動対回路
２１１３ 第１電位設定部
２１１４ 第２電位設定部
２１２０Ｄ、２１２０Ｕ 否定論理和演算器
２１３０Ｄ、２１３０Ｕ アナログスイッチ
２１４０ パワーオンハイホールド回路
２１５０ 記憶領域
２２０１〜２２０４ 強誘電体キャパシタ
２２０５、２２０６ アナログスイッチ
２２０７〜２２１１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２２１２、２２１３ 否定論理和演算器
２２１４ パワーオンハイホールド回路
Ａ 不揮発性記憶部
Ｂ 回路分離部
Ｃ 回路接地部
Ｎ２１１〜２Ｎ１７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ２１１〜Ｐ２１６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ２１１、ＩＮＶ２１２ インバータ
ＡＮＤ２１１、ＡＮＤ２１２ 論理積演算器
ＮＯＲ２１１、ＮＯＲ２１２ 否定論理和演算器
１ 不揮発データ保持装置
１０ 不揮発性記憶部
１１〜１４ 強誘電体素子
２０ センスアンプ
３０ 制御部
１０１、２０１ インバータループ
１０１ａ、１０１ｂ、２０１ａ、２０１ｂ ＣＭＯＳインバータ
１０２、２０２ 差動対回路
１０３、２０３ 第１電位設定部
１０４、２０４ 第２電位設定部
Ｎ１１〜Ｎ１７、Ｎ２１〜Ｎ２４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２ インバータ
３００ 不揮発ラッチ
３１０ センスアンプ（データ保持装置）
３１１ インバータループ
３１１ａ、３１１ｂ ＣＭＯＳインバータ
３１２ 差動対回路
３１３ 第１電位設定部
３１４ 第２電位設定部
３２１〜３２４ 強誘電体キャパシタ
３３１〜３３３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
３４１〜３４４ 否定論理和演算器
３５１〜３５４ アナログスイッチ
３６０ パワーオンハイホールド回路
Ｎ３１〜Ｎ３７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ３１〜Ｐ３６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ３１、ＩＮＶ３２ インバータ
ＡＮＤ３１、ＡＮＤ３２ 論理積演算器
ＮＯＲ３１、ＮＯＲ３２ 否定論理和演算器
１１００、１２００ データ保持装置
１１０１、１２０１ インバータループ
１１０１ａ、１１０１ｂ、１２０１ａ、１２０１ｂ ＣＭＯＳインバータ
１１０２、１２０２ 差動対回路
１１０３、１２０３ 第１電位設定部
１１０４、１２０４ 差動対制御部
Ｎ１１１〜Ｎ１１９、Ｎ１２１〜Ｎ１２８ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１１〜Ｐ１１６、Ｐ１２１〜Ｐ１２７ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１１１、ＩＮＶ１１２、ＩＮＶ１２１、ＩＮＶ１２２ インバータ
１３００ 不揮発ラッチ
１３１０ センスアンプ（データ保持装置）
１３１１ インバータループ
１３１１ａ、１３１１ｂ ＣＭＯＳインバータ
１３１２ 差動対回路
１３１３ 第１電位設定部
１３１４ 差動対制御部
１３２１〜１３２４ 強誘電体キャパシタ
１３３１〜１３３３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３４１〜１３４４ 否定論理和演算器
１３５１〜１３５４ アナログスイッチ
１３６０ パワーオンハイホールド回路
Ｎ１３１〜Ｎ１３５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１３１〜Ｐ１３８ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ１３１、ＩＮＶ１３２ インバータ
ＮＡＮＤ１３１〜ＮＡＮＤ１３４ 否定論理積演算器
２１００ 不揮発ラッチ（不揮発データ保持装置）
２１１０ センスアンプ
２１１１ インバータループ（ループ構造部）
２１１１ａ、２１１１ｂ ＣＭＯＳインバータ
２１１２ 差動対回路
２１１３ 第１電位設定部
２１１４ 第２電位設定部
２１２０Ｄ、２１２０Ｕ 否定論理和演算器
２１３０Ｄ、２１３０Ｕ アナログスイッチ
２１４０ パワーオンハイホールド回路
２１５０ 記憶領域
２２０１〜２２０４ 強誘電体キャパシタ
２２０５、２２０６ アナログスイッチ
２２０７〜２２１１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２２１２、２２１３ 否定論理和演算器
２２１４ パワーオンハイホールド回路
Ａ 不揮発性記憶部
Ｂ 回路分離部
Ｃ 回路接地部
Ｎ２１１〜２Ｎ１７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ２１１〜Ｐ２１６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＩＮＶ２１１、ＩＮＶ２１２ インバータ
ＡＮＤ２１１、ＡＮＤ２１２ 論理積演算器
ＮＯＲ２１１、ＮＯＲ２１２ 否定論理和演算器
１ 不揮発データ保持装置
１０ 不揮発性記憶部
１１〜１４ 強誘電体素子
２０ センスアンプ
３０ 制御部
Claims (10)
- ループ状に接続された２つのインバータを含むインバータループと、
各インバータの接地ノードまたは電源ノードに接続された差動対回路と、
各インバータの出力ノードを第１電位に設定する第１電位設定部と、
各インバータの接地ノードまたは電源ノードを第２電位に設定する第２電位設定部と、
を有し、
前記インバータループにデータを書き込む際には、前記差動対回路が無効となり、前記第１電位設定部が一方のインバータの出力ノードを前記第１電位に設定する状態となり、前記第２電位設定部が他方のインバータの接地ノードまたは電源ノードを前記第２電位に設定する状態となることを特徴とするデータ保持装置。 - 前記差動対回路は、各インバータの接地ノードに接続されており、
前記第１電位は、電源電位またはこれに準ずる高電位であり、
前記第２電位は、接地電位またはこれに準ずる低電位である、
ことを特徴とする請求項１に記載のデータ保持装置。 - 前記差動対回路は、各インバータの電源ノードに接続されており、
前記第１電位は、接地電位またはこれに準ずる低電位であり、
前記第２電位は、電源電位またはこれに準ずる高電位である、
ことを特徴とする請求項１に記載のデータ保持装置。 - 前記インバータループを用いてデータを保持する際には、前記差動対回路と前記第１電位設定部がいずれも無効となり、前記第２電位設定部が各インバータの接地ノードまたは電源ノードを前記第２電位に設定した状態となることを特徴とする請求項１〜請求項３のいずれか一項に記載のデータ保持装置。
- 各インバータの出力ノードに付随する寄生容量をプリチャージする際には、前記差動対回路と前記第２電位設定部がいずれも無効となり、前記第１電位設定部が各インバータの出力ノードを前記第１電位に設定する状態となることを特徴とする請求項１〜請求項４のいずれか一項に記載のデータ保持装置。
- 前記差動対回路への入力信号をセンシングする際には、前記差動対回路が有効となり、前記第１電位設定部と前記第２電位設定部がいずれも無効となることを特徴とする請求項１〜請求項５のいずれか一項に記載のデータ保持装置。
- 前記差動対回路を形成する一対のトランジスタのうち、少なくとも一方のゲートには、不揮発性記憶デバイスが接続されていることを特徴とする請求項１〜請求項６のいずれか一項に記載のデータ保持装置。
- 前記不揮発性記憶デバイスは、強誘電体キャパシタを含むことを特徴とする請求項７に記載のデータ保持装置。
- 前記一対のトランジスタは、前記強誘電体キャパシタから見て互いに対称性を持つようにレイアウトされていることを特徴とする請求項８に記載のデータ保持装置。
- 前記一対のトランジスタは、それぞれのアクティブ領域と前記強誘電体キャパシタの形成領域とのオーバーラップ領域が同一の面積となるように配置されていることを特徴とする請求項８または請求項９に記載のデータ保持装置。
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|---|---|---|---|
| US15/722,501 US10224101B2 (en) | 2016-10-04 | 2017-10-02 | Data holding device, nonvolatile data holding device, and data reading method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016196432 | 2016-10-04 | ||
| JP2016196435 | 2016-10-04 | ||
| JP2016196430 | 2016-10-04 | ||
| JP2016196435 | 2016-10-04 | ||
| JP2016196432 | 2016-10-04 | ||
| JP2016196430 | 2016-10-04 | ||
| JP2016199032 | 2016-10-07 | ||
| JP2016199032 | 2016-10-07 |
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| JP6937201B2 true JP6937201B2 (ja) | 2021-09-22 |
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ID=61967931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6400186B1 (en) * | 1999-04-21 | 2002-06-04 | Compaq Information Technologies Group, L.P. | Settable digital CMOS differential sense amplifier |
| KR100434509B1 (ko) * | 2002-08-07 | 2004-06-05 | 삼성전자주식회사 | 동기식 리셋 또는 비동기식 리셋 기능을 갖는 감지증폭기 |
| US7242234B1 (en) * | 2004-01-02 | 2007-07-10 | Marvell International Ltd. | Edge-triggered flip-flop |
| JP5452911B2 (ja) * | 2008-12-19 | 2014-03-26 | ローム株式会社 | 半導体装置 |
| JP5514574B2 (ja) * | 2010-02-15 | 2014-06-04 | ローム株式会社 | データ保持装置 |
| JP6444668B2 (ja) * | 2014-09-10 | 2018-12-26 | ローム株式会社 | データ保持制御回路、データ書込方法、データ読出方法、強誘電体記憶部の特性テスト方法、半導体チップ |
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2017
- 2017-09-13 JP JP2017175874A patent/JP6937201B2/ja active Active
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