TW201946058A - 共同升壓輔助 - Google Patents

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Abstract

本發明係關於一種包括一輔助電路的結構，該輔助電路使用一共同升壓邏輯元件，對該輔助電路之一讀取邏輯電路和一寫入邏輯電路兩者添加一升壓。

Description

共同升壓輔助
本發明係關於一種共同升壓輔助，尤其係關於用於記憶體裝置之寫入和讀取操作的共同升壓輔助的一種電路及一種方法。
在電腦或其他電子設備中，採用記憶體裝置作為內部儲存區域。用於儲存資料於電腦中的一特定類型之記憶體為隨機存取記憶體(Random access memory，RAM)。在電腦環境中，通常使用RAM作為主記憶體，且由於一旦關閉電源，儲存於該RAM中的所有資料即失去，因此通常為揮發性。
靜態隨機存取記憶體(Static random access memory，SRAM)為RAM之一範例。SRAM具有保存資料而無需刷新之優勢。一典型SRAM裝置包括個別SRAM單元(cell)之一陣列。每個SRAM單元能夠儲存表示邏輯資料位元(如「0」或「1」)的二進制電壓值。用於SRAM單元的一種現有配置包括一對交叉耦合元件，例如反相器(inverter)。只要供電給該記憶體陣列，該等反相器即可用作於其中儲存該資料位元的鎖存器(latch)。
動態隨機存取記憶體(Dynamic random access memory，DRAM)為RAM之另一範例。DRAM具有用於寫入資料到該儲存陣列並讀取該所儲存的資料的記憶體儲存陣列和電路。在一典型DRAM中，透過在每個記憶體單元之儲存電容器上儲存高電壓或低電壓，將資料寫入該儲存 陣列之記憶體單元並從其讀取。在二進制資料架構下，該高電壓通常表示所儲存的「1」，且該低電壓通常表示所儲存的「0」。DRAM為揮發性記憶體，使得只要該DRAM維持通電並以所需間隔刷新，則資料維持儲存於其中的該等儲存電容器上。
在SRAM和DRAM兩者中，對於低電壓值(即大約0.4伏特)和低電流，存在解析已知狀態的問題(即將該狀態解析成「1」或「0」)。由於此問題，亟需提供更多電流以改善記憶體良率。
在本發明之態樣中，一種結構包括一輔助電路，其使用一共同升壓邏輯元件，對該輔助電路之一讀取邏輯電路和一寫入邏輯電路兩者添加一升壓。
在本發明之另一態樣中，一種電路包括一讀取邏輯電路，其在一讀取操作期間經由一感測放大器感測一差動電壓；一寫入邏輯電路，其在一寫入操作期間經由至少一位元線寫入一資料值；及一共同升壓邏輯元件，其對該讀取邏輯電路和該寫入邏輯電路之一者添加一升壓。
在本發明之另一態樣中，一種方法包括在一讀取操作期間使用一共同升壓邏輯元件對一輔助電路之一讀取邏輯電路添加一升壓；在一寫入操作期間使用該共同升壓邏輯元件對該輔助電路之一寫入邏輯電路添加該升壓；及在該讀取操作期間防止經由該寫入邏輯電路傳遞(propagated)資料。
100‧‧‧共同升壓輔助電路
110‧‧‧讀取邏輯電路
115‧‧‧讀取邏輯
120‧‧‧寫入邏輯電路
125‧‧‧寫入邏輯
200‧‧‧共同升壓輔助電路
210‧‧‧讀取邏輯電路
215‧‧‧讀取邏輯
220‧‧‧寫入邏輯電路
225‧‧‧寫入邏輯
300‧‧‧共同升壓輔助電路
310‧‧‧讀取邏輯電路
315‧‧‧讀取邏輯
320‧‧‧寫入邏輯電路
325‧‧‧寫入邏輯
400‧‧‧圖式
405‧‧‧字線WL
410‧‧‧感測放大器致能信號SET
415‧‧‧讀取位元開關信號RBSN
420‧‧‧習知感測放大器信號SAS
425‧‧‧感測放大器信號SAS
430‧‧‧升壓信號WRBOOST
435‧‧‧資料線真信號DLT
440‧‧‧習知資料線真信號DLT
445‧‧‧習知讀取全域位元線信號RGBLTN
450‧‧‧讀取全域位元線信號RGBLTN
455‧‧‧資料線互補信號DLC
460‧‧‧習知資料線互補信號DLC
465‧‧‧互補升壓信號BOOSTN
藉由本發明之示例性具體實施例之非限制性範例，連同參考所提及複數個附圖，在接下來的實施方式中說明本發明。
圖1顯示根據本發明之態樣之用於寫入和讀取操作的共同 升壓輔助。
圖2顯示根據本發明之態樣之用於寫入和讀取操作的另一共同升壓輔助。
圖3顯示根據本發明之態樣之用於寫入和讀取操作的另一共同升壓輔助。
圖4顯示根據本發明之態樣之用於寫入和讀取操作的共同升壓輔助之圖式。
本發明係關於一種共同升壓輔助，尤其係關於用於記憶體裝置之寫入和讀取操作的共同升壓輔助的一種電路及一種方法。在更具體的具體實施例中，本發明提供用於寫入和讀取操作兩者的共同升壓輔助，這允許相同的升壓邏輯電路如同在低電壓下的寫入良率(write yield)，在低電壓下改善讀取良率(read yield)。舉例來說，本發明允許使用共同升壓邏輯電路針對讀取和寫入操作兩者的負位元線升壓輔助。
在習知電路中，負位元線升壓輔助是針對寫入操作發生。在該習知電路中，在讀取操作期間未使用升壓鰭片(boost fin)。不過，在本發明中，無需添加任何額外的升壓鰭片，可在讀取操作期間使用相同的升壓邏輯改善在較低電壓下的讀取良率。在本發明中，該升壓邏輯電路添加N型金屬氧化半導體(NMOS)電晶體到感測放大器偏壓電晶體之堆疊。該NMOS電晶體與在寫入操作期間保持虛擬接地的電晶體為相同之電晶體。在具體實施例中，該NMOS電晶體係隨著互補升壓信號BOOSTN進行閘控，其中該互補升壓信號BOOSTN從取得一寫入選擇信號WSELP和一感測放大器致能信號SET的反或閘(NOR gate)產生。
在本發明實施例中，讀取和寫入輔助與共同互補升壓信號BOOSTN係實體隔離。換言之，該共同升壓輔助電路中的讀取操作不會干 擾該寫入操作，且反之亦然。此外，在本發明實施例中，使用該共同升壓輔助電路時，該感測放大器致能信號SET的效能改善以在較低電壓下輸出路徑(即由於該共同升壓輔助電路之資料線互補信號DLC和資料線真信號DLT的陡峭斜率，因此存取時間較快速)。該共同升壓輔助電路可在極低電壓角落處工作，並能夠整合多重區塊(multi-bank)設計。最後，該共同升壓輔助電路可在小的讀取電流(即在讀取操作期間的低電壓)時使用。
圖1顯示根據本發明之態樣之用於寫入和讀取操作的共同升壓輔助。在圖1中，共同升壓輔助電路100包括一讀取邏輯電路110及一寫入邏輯電路120。讀取邏輯電路110包括一核心，其經由一第一真位元線BLT0、一第一互補位元線BLC0、一第二真位元線BLT1、及一第二互補位元線BLC1連接到一讀取邏輯115。寫入邏輯電路120也包括一核心，其經由一第一真位元線BLT0、一第一互補位元線BLC0、一第二真位元線BLT1、及一第二互補位元線BLC1連接到一寫入邏輯125。在具體實施例中，讀取邏輯電路110之核心可與該寫入邏輯電路120之核心為相同核心。
請即重新參考圖1，在讀取邏輯115中，PMOS電晶體P0具有一連接到所述第一真位元線BLT0的源極、一連接到所述第一讀取位元開關信號RBSN0的閘極、及一連接到所述資料真信號DLT的汲極。此外，在讀取邏輯115中，PMOS電晶體P1具有一連接到所述第二真位元線BLT1的源極、一連接到所述第二讀取位元開關信號RBSN1的閘極、及一連接到所述資料真信號DLT的汲極。此外，PMOS電晶體P2具有一連接到輸出的源極、一連接到資料互補信號DLC的閘極、及一連接到所述資料真信號DLT的汲極。此外，PMOS電晶體P3具有一連接到該輸出的源極、一連接到所述資料真信號DLT的閘極、及一連接到所述資料互補信號DLC的汲極。
請即重新參考讀取邏輯115，PMOS電晶體P4具有一連接到所述第一互補位元線BLC0的源極、一連接到所述第一讀取位元開關信號RBSN0的閘極、及一連接到所述資料互補信號DLC的汲極。PMOS電 晶體P5具有一連接到所述第二互補位元線BLC1的源極、一連接到所述第二讀取位元開關信號RBSN1的閘極、及一連接到所述資料互補信號DLC的汲極。在讀取邏輯115中，NMOS電晶體N0具有一連接到所述資料真信號DLT的汲極、一連接到所述資料互補信號DLC的閘極、及一連接到所述感測放大器信號SAS的源極。NMOS電晶體N1具有一連接到所述資料互補信號DLC的汲極、一連接到所述資料真信號DLT的閘極、及一連接到所述感測放大器信號SAS的源極。最後，在讀取邏輯115中，NMOS電晶體MN2具有一連接到所述感測放大器信號SAS的汲極、一連接到所述感測放大器致能信號SET的閘極、及一連接到所述升壓信號WRBOOST的汲極。
請即重新參考圖1，在寫入邏輯125中，NMOS電晶體N2具有一連接到所述第一真位元線BLT0的汲極、一連接到所述第一寫入位元開關信號WBS0的閘極、及一連接到所述寫入資料真信號DLTW的源極。NMOS電晶體N3具有一連接到所述第二真位元線BLT1的汲極、一連接到所述第二寫入位元開關信號WBS1的閘極、及一連接到所述寫入資料真信號DLTW的源極。此外，在寫入邏輯125中，NMOS電晶體N4具有一連接到所述第二互補位元線BLC0的汲極、一連接到所述第一寫入位元開關信號WBS0的閘極、及一連接到所述寫入資料互補信號DLCW的源極。NMOS電晶體N5具有一連接到所述第二互補位元線BLC1的汲極、一連接到所述第二寫入位元開關信號WBS1的閘極、及一連接到所述寫入資料互補信號DLCW的源極。
請即重新參考寫入邏輯125，NMOS電晶體N6具有一連接到所述寫入資料真信號DLTW的汲極、一連接到所述第一寫入驅動器WT的閘極、及一連接到所述升壓信號WRBOOST的源極。NMOS電晶體N7具有一連接到所述寫入資料互補信號DLCW的汲極、一連接到所述第二寫入驅動器WC的閘極、及一連接到所述升壓信號WRBOOST的源極。最後，在寫入邏輯125中，NMOS電晶體MN1具有一連接到所述升壓信號 WRBOOST的汲極、一連接到所述互補升壓信號BOOSTN的閘極、及一連接到接地的源極。
在圖1中，共同升壓輔助電路100也包括一升壓電容器BCAP、一反或閘NOR0及一反相器INV0。該寫入選擇信號WSELP和該感測放大器致能信號SET輸入該反或閘NOR0，並輸出該互補升壓信號BOOSTN。該互補感測放大器致能信號SETN輸入該反相器INV0，並輸出該感測放大器致能信號SET。
在圖1中，該輔助電路(即共同升壓輔助電路100)使用共同升壓邏輯元件(即NMOS電晶體MN1)，對一讀取邏輯電路(即讀取邏輯115)和一寫入邏輯電路(即寫入邏輯125)兩者添加一升壓(即升壓信號WRBOOST之電壓)。該輔助電路更構成在讀取操作期間使用該共同升壓邏輯元件對該讀取邏輯電路添加該升壓，並在該讀取操作期間使用該共同升壓邏輯元件停止對該寫入邏輯電路添加該升壓。在圖1中，該讀取邏輯、該感測放大器(即PMOS電晶體P2、P3和NMOS電晶體N0、N1、MN2)在該讀取操作期間接收該所添加的升壓。
在圖1中，輔助電路100也在寫入操作期間，使用該共同升壓邏輯元件對該寫入邏輯電路添加該升壓。輔助電路100也在該寫入操作期間，使用該共同升壓邏輯元件(即NMOS電晶體MN1)停止對讀取邏輯電路115添加該升壓。寫入邏輯電路125包括至少一位元線，其在該寫入操作期間接收該所添加的升壓。該共同升壓邏輯元件為至少一NMOS電晶體(即NMOS電晶體MN1)，其控制是否對該讀取邏輯電路或該寫入邏輯電路添加該升壓。也可將該輔助電路包括在一SRAM、一DRAM、及一單端感測放大器設計之至少一者中。
在圖1之讀取操作中，該感測放大器致能信號SET從「0」值變成「1」值。在具體實施例中，該感測放大器致能信號SET可為窄脈衝寬度，且該互補感測放大器致能信號SETN為較早於該感測放大器致能信 號SET的一閘極。將該寫入選擇信號WSELP設定為「0」值。由於該感測放大器致能信號SET和該寫入選擇信號WSELP之該等值，該反或閘NOR0之輸出(即該互補升壓信號BOOSTN)從「1」值變成「0」值。基於該互補升壓信號BOOSTN變成「0」值，該升壓信號WRBOOST從「0」值變成負電壓值。此外，在該讀取操作期間的寫入邏輯125中，該第一寫入位元開關信號WBS0為「0」且該第二寫入開關信號WBS1為「0」，這會關閉NMOS電晶體N2-N5。在該讀取操作期間，第一寫入驅動器WT為「0」且該第二寫入驅動器WC為「1」，這會關閉該NMOS電晶體N6並導通該NMOS電晶體N7。此外，當該互補升壓信號BOOSTN具有「0」值，該NMOS電晶體MN1關閉。
在圖1之讀取操作中，該第一讀取位元開關信號RBSN0具有「1」值，且該第二讀取位元開關信號RBSN1從「1」值變成「0」值。因此，該等PMOS電晶體P0、P4關閉，而該等PMOS電晶體P1、P5導通。此外，該資料互補信號DLC從「1」值變成「0」值(若單元正將0儲存於該DLC側上)，這會關閉NMOS電晶體N0。該資料真信號DLT具有「1」值(若單元正將1儲存於該DLT側上)。該NMOS電晶體MN2閘極從「0」值變成「1」值，這允許該升壓信號WRBOOST和該感測放大器信號SAS具有相同的值(即負電壓值)。因此，在圖1之讀取操作中，負電壓值經由該NMOS電晶體MN2傳輸到該感測放大器信號SAS。
總結來說，在圖1之讀取操作中，該寫入選擇信號WSELP對於該整個讀取操作為「0」值。此外，在該讀取操作期間，該感測放大器致能信號SET從「0」值開始，然後一旦該等位元線發展足夠差值即變成「1」值。一旦該感測放大器致能信號SET為「1」值(即已觸發)，該互補升壓信號BOOSTN即變成「0」值，並將該升壓信號WRBOOST升壓成負電壓值。該升壓信號WRBOOST之此負電壓值經由該NMOS電晶體MN2傳輸到該感測放大器信號SAS。
在圖1之寫入操作中，感測放大器致能信號SET具有「0」值。該寫入選擇信號WSELP從「0」值變成「1」值。由於該感測放大器致能信號SET和該寫入選擇信號WSELP之該等值，該反或閘NOR0之輸出(即該互補升壓信號BOOSTN)從「1」值變成「0」值。基於該互補升壓信號BOOSTN變成「0」值，該升壓信號WRBOOST從「0」值變成負電壓值。此外，在該寫入操作期間的寫入邏輯125中，該第一讀取位元開關信號RBSN0為「1」值、該第二讀取位元開關信號RBSN1為「1」、該資料互補信號DLC為「1」，且該資料真信號DLT為「0」。此外，隨著該感測放大器致能信號SET具有「0」值，該NMOS電晶體MN2關閉，這會防止該升壓信號WRBOOST傳輸到該感測放大器信號SAS。
此外，在圖1之寫入操作中，該第一寫入位元開關信號WBS0具有「0」值，且該第二寫入位元開關信號WBS1從「0」值變成「1」值。因此，該等NMOS電晶體N3、N5導通，而該等NMOS電晶體N2、N4關閉。此外，該寫入資料互補信號DLCW處於「1」值(隨著WC處於「0」值)，且該寫入真互補信號DLTW從「1」值變成「0」值(隨著WT從「0」切換成「1」值)。該第一寫入驅動器WT從「0」值變成「1」值，且該第二寫入驅動器WC具有「0」值。最後，該互補升壓信號BOOSTN從「1」值變成「0」值。因此，在圖1之寫入操作中，該升壓信號WRBOOST上的負電壓值傳輸到寫入邏輯125之該等位元線(如BLT0、BLT1)。
總結來說，在圖1之寫入操作中，該感測放大器致能信號SET對於該整個寫入操作為「0」值。此外，在該寫入操作期間，該寫入選擇信號WSELP從「0」值開始，然後一旦該等位元線拉至接地即變成「1」值，從而該等位元線可升壓。一旦該寫入選擇信號WSELP為「1」值，該互補升壓信號BOOSTN即變成「0」值，且該感測放大器偏壓路徑(即讀取邏輯115)將關閉。該互補升壓信號BOOSTN變成「0」值將形成該升壓信號WRBOOST之負電壓值。該升壓信號WRBOOST之負電壓值傳輸到寫入 邏輯125之該等位元線(如BLT0、BLT1)。
圖2顯示根據本發明之態樣之用於寫入和讀取操作的另一共同升壓輔助。除了在圖2中添加該等反或閘NOR2和NOR3之外，圖2中的共同升壓輔助電路200類似於圖1中的共同升壓輔助電路100。在共同升壓輔助電路200中添加該等反或閘NOR2和NOR3將防止該等寫入驅動器之任一者導通，以在該讀取操作期間避免來自該升壓的電荷洩漏(charge leak)。換言之，寫入邏輯225中的該等反或閘NOR2和NOR3將迫使該第一寫入驅動器WT和該第二寫入器驅動器WC在該讀取操作期間處於低態(low state)，以防止該等寫入驅動器之任一者導通以避免來自寫入邏輯225之升壓的電荷洩漏。此外，該寫入邏輯電路(即寫入邏輯125)構成防止該等寫入驅動器之任一者導通，以避免來自該升壓資料的電荷洩漏在讀取操作期間經由該寫入邏輯電路傳遞。
在圖2中，共同升壓輔助電路200包括一讀取邏輯電路210及一寫入邏輯電路220。讀取邏輯電路210包括一核心，其經由一第一真位元線BLT0、一第一互補位元線BLC0、一第二真位元線BLT1及一第二互補位元線BLC1連接到一讀取邏輯215。寫入邏輯電路220也包括一核心，其經由一第一真位元線BLT0、一第一互補位元線BLC0、一第二真位元線BLT1及一第二互補位元線BLC1連接到一寫入邏輯225。在具體實施例中，讀取邏輯電路210之核心可與寫入邏輯電路220之核心為相同核心。
請即重新參考圖2，在讀取邏輯215中，PMOS電晶體P6具有一連接到所述第一真位元線BLT0的源極、一連接到所述第一讀取位元開關信號RBSN0的閘極、及一連接到所述資料真信號DLT的汲極。此外，在讀取邏輯215中，PMOS電晶體P7具有一連接到所述第二真位元線BLT1的源極、一連接到所述第二讀取位元開關信號RBSN1的閘極、及一連接到所述資料真信號DLT的汲極。此外，PMOS電晶體P8具有一連接到所述輸出的源極、一連接到所述資料互補信號DLC的閘極、及一連接到所述資料 真信號DLT的汲極。此外，PMOS電晶體P9具有一連接到所述輸出的源極、一連接到所述資料真信號DLT的閘極、及一連接到所述資料互補信號DLC的汲極。
請即重新參考讀取邏輯215，PMOS電晶體P10具有一連接到所述第一互補位元線BLC0的源極、一連接到所述第一讀取位元開關信號RBSN0的閘極、及一連接到所述資料互補信號DLC的汲極。PMOS電晶體P11具有一連接到所述第二互補位元線BLC1的源極、一連接到所述第二讀取位元開關信號RBSN1的閘極、及一連接到所述資料互補信號DLC的汲極。在讀取邏輯215中，NMOS電晶體N8具有一連接到所述資料真信號DLT的汲極、一連接到所述資料互補信號DLC的閘極、及一連接到所述感測放大器信號SAS的源極。NMOS電晶體N9具有一連接到所述資料互補信號DLC的汲極、一連接到所述資料真信號DLT的閘極、及一連接到所述感測放大器信號SAS的源極。最後，在讀取邏輯215中，NMOS電晶體MN4具有一連接到所述感測放大器信號SAS的汲極、一連接到所述感測放大器致能信號SET的閘極、及一連接到所述升壓信號WRBOOST的汲極。
請即重新參考圖2，在寫入邏輯225中，NMOS電晶體N10具有一連接到所述第一真位元線BLT0的汲極、一連接到所述第一寫入位元開關信號WBS0的閘極、及一連接到所述寫入資料真信號DLTW的源極。NMOS電晶體N11具有一連接到所述第二真位元線BLT1的汲極、一連接到所述第二寫入位元開關信號WBS1的閘極、及一連接到所述寫入資料真信號DLTW的源極。此外，在寫入邏輯225中，NMOS電晶體N12具有一連接到所述第二互補位元線BLC0的汲極、一連接到所述第一寫入位元開關信號WBS0的閘極、及一連接到所述寫入資料互補信號DLCW的源極。NMOS電晶體N13具有一連接到所述第二互補位元線BLC1的汲極、一連接到所述第二寫入位元開關信號WBS1的閘極、及一連接到所述寫入資料互補信號DLCW的源極。
請即重新參考寫入邏輯225，NMOS電晶體N14具有一連接到所述寫入資料真信號DLTW的汲極、一連接到所述第一寫入驅動器WT的閘極、及一連接到所述升壓信號WRBOOST的源極。NMOS電晶體N15具有一連接到所述寫入資料互補信號DLCW的汲極、一連接到所述第二寫入驅動器WC的閘極、及一連接到所述升壓信號WRBOOST的源極。反或閘NOR2取得互補第一寫入驅動器WTN和感測放大器致能信號SET之輸入，並輸出該第一寫入驅動器WT。反或閘NOR3取得互補第二寫入驅動器WCN和感測放大器致能信號SET之輸入，並輸出該第二寫入驅動器WC。最後，在寫入邏輯225中，NMOS電晶體MN3具有一連接到所述升壓信號WRBOOST的汲極、一連接到所述互補升壓信號BOOSTN的閘極、及一連接到所述接地的源極。
在圖2中，共同升壓輔助電路200也包括一升壓電容器BCAP、一反或閘NOR1、及一反相器INV1。該寫入選擇信號WSELP和該感測放大器致能信號SET輸入該反或閘NOR1，並輸出該互補升壓信號BOOSTN。該互補感測放大器致能信號SETN輸入該反相器INV1，並輸出該感測放大器致能信號SET。
圖2中的共同升壓輔助電路200之讀取操作係類似於圖1所示。特別是，該寫入選擇信號WSELP於該整個讀取操作為「0」值。此外，在該讀取操作期間，該感測放大器致能信號SET是從「0」值開始，然後一旦該等位元線發展足夠差值即變成「1」值。在具體實施例中，該感測放大器致能信號SET可為窄脈衝寬度，且該互補感測放大器致能信號SETN為較早於該感測放大器致能信號SET的一閘極。一旦該感測放大器致能信號SET為「1」值(即已觸發)，該互補升壓信號BOOSTN即變成「0」值，並將該升壓信號WRBOOST升壓成負電壓值。該升壓信號WRBOOST之此負電壓值經由該NMOS電晶體MN4傳輸到該感測放大器信號SAS。此外，該等反或閘NOR2、NOR3在該讀取操作期間防止經由寫入邏輯225傳遞資 料。
圖2中的共同升壓輔助電路200之寫入操作係類似於圖1所示。特別是，該感測放大器致能信號SET對於該整個寫入操作為「0」值。此外，在該寫入操作期間，該寫入選擇信號WSELP是從「0」值開始，然後一旦該等位元線拉至接地即變成「1」值，從而該等位元線可升壓。一旦該寫入選擇信號WSELP為「1」值，該互補升壓信號BOOSTN即變成「0」值，且該感測放大器偏壓路徑(即讀取邏輯215)將關閉。該互補升壓信號BOOSTN變成「0」值將形成該升壓信號WRBOOST之負電壓值。該升壓信號WRBOOST之負電壓值傳輸到寫入邏輯225之該等位元線(如BLT0、BLT1)。
在圖2中，可在讀取操作期間使用共同升壓邏輯元件(即NMOS電晶體MN3)對輔助電路200之讀取邏輯電路215添加升壓；在寫入操作期間使用該共同升壓邏輯元件對該輔助電路200之寫入邏輯電路225添加該升壓；及在該讀取操作期間防止經由該寫入邏輯電路傳遞資料。該共同升壓邏輯元件(即NMOS電晶體MN3)為至少一NMOS電晶體，並在該寫入邏輯電路中使用至少一反或閘防止經由該寫入邏輯電路傳遞該資料。
圖3顯示根據本發明之態樣之用於寫入和讀取操作的另一共同升壓輔助。除了在圖3中添加該等反或閘NOR5、NOR6之外，圖3中的共同升壓輔助電路300係類似於圖1中的共同升壓輔助電路100。在共同升壓輔助電路300中添加該等反或閘NOR5、NOR6將防止任一寫入驅動器導通，以在該讀取操作期間避免來自該升壓的電荷洩漏，並使用多重區塊寫入選擇信號WSELN進行多重區塊(multi-bank)設計。換言之，寫入邏輯325中的該等反或閘NOR5、NOR6將迫使該第一寫入驅動器WT和該第二寫入器驅動器WC在該讀取操作期間處於低態，以防止經由寫入邏輯325傳遞資料。該第一寫入驅動器WT和該第二驅動器WC將隨著該多重區塊寫入選擇信號WSELN處於高態(high state)在該讀取操作期間處於低態。
在圖3中，共同升壓輔助電路300包括一讀取邏輯電路310及一寫入邏輯電路320。讀取邏輯電路310包括一核心，其經由一第一真位元線BLT0、一第一互補位元線BLC0、一第二真位元線BLT1及一第二互補位元線BLC1連接到一讀取邏輯315。寫入邏輯電路320也包括一核心，其經由一第一真位元線BLT0、一第一互補位元線BLC0、一第二真位元線BLT1及一第二互補位元線BLC1連接到一寫入邏輯325。在具體實施例中，讀取邏輯電路310之核心可與寫入邏輯電路320之核心為相同核心。
請即重新參考圖3，在讀取邏輯315中，PMOS電晶體P12具有一連接到所述第一真位元線BLT0的源極、一連接到所述第一讀取位元開關信號RBSN0的閘極、及一連接到所述資料真信號DLT的汲極。此外，在讀取邏輯315中，PMOS電晶體P13具有一連接到所述第二真位元線BLT1的源極、一連接到所述第二讀取位元開關信號RBSN1的閘極、及一連接到所述資料真信號DLT的汲極。此外，PMOS電晶體P14具有一連接到所述輸出的源極、一連接到所述資料互補信號DLC的閘極、及一連接到所述資料真信號DLT的汲極。此外，PMOS電晶體P15具有一連接到所述輸出的源極、一連接到所述資料真信號DLT的閘極、及一連接到所述資料互補信號DLC的汲極。
請即重新參考讀取邏輯315，PMOS電晶體P16具有一連接到所述第一互補位元線BLC0的源極、一連接到所述第一讀取位元開關信號RBSN0的閘極、及一連接到所述資料互補信號DLC的汲極。PMOS電晶體P17具有一連接到所述第二互補位元線BLC1的源極、一連接到所述第二讀取位元開關信號RBSN1的閘極、及一連接到所述資料互補信號DLC的汲極。在讀取邏輯315中，NMOS電晶體N16具有一連接到所述資料真信號DLT的汲極、一連接到所述資料互補信號DLC的閘極、及一連接到所述感測放大器信號SAS的源極。NMOS電晶體N17具有一連接到所述資料互補信號DLC的汲極、一連接到所述資料真信號DLT的閘極、及一連接到 所述感測放大器信號SAS的源極。最後，在讀取邏輯315中，NMOS電晶體MN6具有一連接到所述感測放大器信號SAS的汲極、一連接到一感測放大器致能信號SET的閘極、及一連接到一升壓信號WRBOOST的汲極。
請即重新參考圖3，在寫入邏輯325中，NMOS電晶體N18具有一連接到所述第一真位元線BLT0的汲極、一連接到一第一寫入位元開關信號WBS0的閘極、及一連接到一寫入資料真信號DLTW的源極。NMOS電晶體N19具有一連接到所述第二真位元線BLT1的汲極、一連接到一第二寫入位元開關信號WBS1的閘極、及一連接到所述寫入資料真信號DLTW的源極。此外，在寫入邏輯325中，NMOS電晶體N20具有一連接到所述第二互補位元線BLC0的汲極、一連接到所述第一寫入位元開關信號WBS0的閘極、及一連接到所述寫入資料互補信號DLCW的源極。NMOS電晶體N21具有一連接到所述第二互補位元線BLC1的汲極、一連接到所述第二寫入位元開關信號WBS1的閘極、及一連接到所述寫入資料互補信號DLCW的源極。
請即重新參考寫入邏輯325，NMOS電晶體N22具有一連接到所述寫入資料真信號DLTW的汲極、一連接到所述第一寫入驅動器WT的閘極、及一連接到一升壓信號WRBOOST的源極。NMOS電晶體N23具有一連接到所述寫入資料互補信號DLCW的汲極、一連接到所述第二寫入驅動器WC的閘極、及一連接到所述升壓信號WRBOOST的源極。反或閘NOR5取得互補第一寫入驅動器WTN和多重區塊選擇信號WSELN之輸入，並輸出該第一寫入驅動器WT。反或閘NOR6取得互補第二寫入驅動器WCN和多重區塊選擇信號WSELN之輸入，並輸出該第二寫入驅動器WC。最後，在寫入邏輯325中，NMOS電晶體MN5具有一連接到所述升壓信號WRBOOST的汲極、一連接到所述互補升壓信號BOOSTN的閘極、及一連接到所述接地的源極。
在圖3中，共同升壓輔助電路300也包括一升壓電容器 BCAP、一反或閘NOR4、及一反相器INV2。該寫入選擇信號WSELP和該感測放大器致能信號SET輸入該反或閘NOR4，並輸出該互補升壓信號BOOSTN。該互補感測放大器致能信號SETN輸入該反相器INV2，並輸出該感測放大器致能信號SET。
圖3中的共同升壓輔助電路300之讀取操作係類似於圖1所示。特別是，該寫入選擇信號WSELP對於該整個讀取操作為「0」值。此外，在該讀取操作期間，該感測放大器致能信號SET是從「0」值開始，然後一旦該等位元線發展足夠差值即變成「1」值。在具體實施例中，該感測放大器致能信號SET可為窄脈衝寬度，且該互補感測放大器致能信號SETN為較早於該感測放大器致能信號SET的一閘極。在具體實施例中，多重區塊選擇信號WSELN在未進行寫入操作時為「1」。一旦該感測放大器致能信號SET為「1」值(即已觸發)，該互補升壓信號BOOSTN即變成「0」值，並將該升壓信號WRBOOST升壓成負電壓值。該升壓信號WRBOOST之此負電壓值經由該NMOS電晶體MN6傳輸到該感測放大器信號SAS。此外，該等反或閘NOR5、NOR6在該讀取操作期間防止經由寫入邏輯325傳遞資料。
圖3中的共同升壓輔助電路300之寫入操作係類似於圖1所示。特別是，感測放大器致能信號SET對於該整個寫入操作為「0」值。此外，在該寫入操作期間，該寫入選擇信號WSELP是從「0」值開始，然後一旦該等位元線拉至接地即變成「1」值，從而該等位元線可升壓。一旦該寫入選擇信號WSELP為「1」值，該互補升壓信號BOOSTN即變成「0」值，且該感測放大器偏壓路徑(即讀取邏輯315)將關閉。該互補升壓信號BOOSTN變成「0」值將形成該升壓信號WRBOOST之負電壓值。該升壓信號WRBOOST之負電壓值傳輸到寫入邏輯325之該等位元線(如BLT0、BLT1)。
圖4顯示根據本發明之態樣之用於寫入和讀取操作的共同 升壓輔助之圖式。在圖4中，共同升壓輔助電路100、200、300之圖式400顯示y軸約為-160mV至0.6V的電壓。以奈秒為單位顯示x軸約為3.84奈秒至4.92奈秒的時間。圖式400包括一已知寫入輔助之寫入波形及圖1至圖3中的共同升壓輔助電路之寫入波形。
特別是，圖4之圖式400包括在共同升壓輔助電路100、200、300中的一字線WL 405、一感測放大器致能信號SET 410、一讀取位元開關信號RBSN 415、一感測放大器信號SAS 425、一升壓信號WRBOOST 430、一資料線真信號DLT 435、一讀取全域位元線信號RGBLTN 450、一資料線互補信號DLC 455、及一互補升壓信號BOOSTN 465。圖式400也包括一習知寫入輔助電路之一習知感測放大器信號SAS 420、一習知資料線真信號DLT 440、一習知讀取全域位元線信號RGBLTN 445、及一習知資料線互補信號DLC 460。
在圖4中，習知讀取電路之已知資料線互補信號DLC 460變成高位準。此外，該習知讀取電路之習知資料線真信號DLT 440變成低位準。對照下，透過使用升壓信號WRBOOST 430，共同升壓輔助電路100、200、300之資料線互補信號DLC 455比該習知讀取電路中的習知資料線互補信號DLC 460更快速變成高位準。此外，透過使用升壓信號WRBOOST 430，該共同升壓輔助電路之資料線真信號DLT 435比該習知讀取電路之習知資料線真信號DLT 440更快速變成低位準。
因此，使用共同升壓輔助電路100、200、300時，故障良率由於將由於改善的升壓用於讀取和寫入操作兩者的低電壓值而下降。此外，使用共同升壓輔助電路100、200、300時，無需用於致能讀取輔助電路的額外邏輯，這使得實行較簡單。
用於本發明之共同升壓輔助電路的電路及方法可使用多種不同工具以多種方式製造。不過，通常，使用該等方法和工具形成微米和奈米尺度尺寸的結構。採用來製造用於本發明之共同升壓輔助電路的電路 及方法之該等方法(即技術)已從積體電路(Integrated circuit，IC)技術導入。舉例來說，該等結構構建於晶圓上，並實現於晶圓上方透過光微影成像製程圖案化的材料薄膜中。特別是，用於共同升壓輔助電路的寫入方法的電路及方法之製造使用三個基本建構方塊：(i)在基板上沉積材料薄膜；(ii)透過光微影成像在該等膜上方施加圖案化光罩；及(iii)對該光罩選擇性蝕刻該等膜。
使用如以上所說明的該(等)方法製造積體電路晶片。業者可以原始晶圓形式(即作為具有多個未封裝晶片的單片晶圓)、如同裸晶粒或以封裝形式來流通該等所得到的積體電路晶片。在該後者情況下，以單晶片封裝(如塑料載體，帶有貼附於主機板或其他更高層級載體的引線)或以多晶片封裝(如具有表面內連線或掩埋內連線之任一者或兩者的陶瓷載體)封固該晶片。在任何情況下，該晶片隨後與其他晶片、個別電路元件及/或其他信號處理裝置整合作為(a)中間產品(如主機板)或(b)最終產品的一部分。該最終產品可為包括積體電路晶片的任何產品，範圍從玩具及其他低階應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器的高階電腦產品包括。
為了例示之目的已描述本發明之各種具體實施例之說明，但未全面性或限於所揭示的具體實施例。熟習該項技藝者將明白許多修飾例及變化例，而不悖離該等所說明的具體實施例之範疇與精神。本說明書中所使用的用語經過選擇，以最佳解說該等具體實施例之原理、市場中所見技術的實際應用或技術改良，或使熟習該項技藝者能夠理解本說明書所揭示的具體實施例。

Claims (20)

  1. 一種包含一輔助電路的結構，該輔助電路構成使用一共同升壓邏輯元件，對該輔助電路之一讀取邏輯電路和一寫入邏輯電路兩者添加一升壓。
  2. 如申請專利範圍第1項之結構，其中該輔助電路構成使用該共同升壓邏輯元件，在讀取操作期間對該讀取邏輯電路添加該升壓。
  3. 如申請專利範圍第2項之結構，其中該輔助電路構成使用該共同升壓邏輯元件，在該讀取操作期間停止對該寫入邏輯電路添加該升壓。
  4. 如申請專利範圍第2項之結構，其中該讀取邏輯電路包含一感測放大器，其在該讀取操作期間接收該所添加的升壓。
  5. 如申請專利範圍第1項之結構，其中該輔助電路構成使用該共同升壓邏輯元件，在一寫入操作期間對該寫入邏輯電路添加該升壓。
  6. 如申請專利範圍第5項之結構，其中該輔助電路構成使用該共同升壓邏輯元件，在該寫入操作期間停止對該讀取邏輯電路添加該升壓。
  7. 如申請專利範圍第5項之結構，其中該寫入邏輯電路包含至少一位元線，其在該寫入操作期間接收該所添加的升壓。
  8. 如申請專利範圍第1項之結構，其中該共同升壓邏輯元件為至少一N型金屬氧化半導體(NMOS)電晶體，其控制是否對該讀取邏輯電路或該 寫入邏輯電路添加該升壓。
  9. 如申請專利範圍第1項之結構，其中該寫入邏輯電路包含至少一反或閘(NOR gate)，其在一讀取操作或一寫入操作期間避免來自升壓資料線的電荷洩漏(charge leak)。
  10. 如申請專利範圍第1項之結構，其中該輔助電路係包括在一靜態隨機存取記憶體(SRAM)、一動態隨機存取記憶體(DRAM)、及一單端感測放大器設計之至少一者中。
  11. 一種電路，包含：一讀取邏輯電路，其在一讀取操作期間經由一感測放大器感測一差動電壓；一寫入邏輯電路，其在一寫入操作期間經由至少一位元線寫入一資料值；及一共同升壓邏輯元件，其對該讀取邏輯電路和該寫入邏輯電路之一者添加一升壓。
  12. 如申請專利範圍第11項之電路，其中該讀取邏輯電路之感測放大器在該讀取操作期間接收該所添加的升壓。
  13. 如申請專利範圍第12項之電路，其中該寫入邏輯電路之至少一位元線在該讀取操作期間未接收該所添加的升壓。
  14. 如申請專利範圍第11項之電路，其中該寫入邏輯電路之至少一位元線在該寫入操作期間接收該所添加的升壓。
  15. 如申請專利範圍第14項之電路，其中該讀取邏輯電路之感測放大器在該寫入操作期間未接收該所添加的升壓。
  16. 如申請專利範圍第11項之電路，其中該共同升壓邏輯元件為至少一NMOS電晶體，其控制是否對該讀取邏輯電路或該寫入邏輯電路添加該升壓。
  17. 如申請專利範圍第11項之電路，其中該寫入邏輯電路包含至少一反或閘，其在一讀取操作或一寫入操作期間避免來自升壓資料線的電荷洩漏。
  18. 如申請專利範圍第11項之電路，其中將該輔助電路包括在一靜態隨機存取記憶體(SRAM)、一動態隨機存取記憶體(DRAM)、及一單端感測放大器設計之至少一者中。
  19. 一種方法，包含：在一讀取操作期間使用一共同升壓邏輯元件對一輔助電路之讀取邏輯電路添加一升壓；在一寫入操作期間使用該共同升壓邏輯元件對該輔助電路之一寫入邏輯電路添加該升壓；及在該讀取操作期間防止經由該寫入邏輯電路傳遞資料。
  20. 如申請專利範圍第19項之方法，其中該共同升壓邏輯元件為至少一NMOS電晶體，並使用至少一反或(NOR)閘在該讀取操作或該寫入操作期間避免來自升壓資料的電荷洩漏。
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