DE102019200676A1 - Gemeinsam verstärkte Unterstützung - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Struktur, die einen Unterstützungsschaltung umfasst, die ausgebildet ist, um eine Boost-Spannung unter Verwendung einer Logikvorrichtung zur gemeinsamen Verstärkung für eine Leselogikschaltung und eine Schreiblogikschaltung der Unterstützungsschaltung hinzuzufügen.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine gemeinsam verstärkte Unterstützung und insbesondere eine Schaltung und ein Verfahren für eine gemeinsam verstärkte Unterstützung für Schreib- und Leseoperationen einer Speichervorrichtung.
  • HINTERGRUND
  • Speichervorrichtungen werden in einem Computer oder anderen elektronischen Geräten als interne Speicherbereiche verwendet. Ein spezieller Speichertyp, der zum Speichern von Daten in einem Computer verwendet wird, ist der Direktzugriffsspeicher (RAM). Der RAM wird normalerweise in einer Computerumgebung als Hauptspeicher verwendet und ist im Allgemeinen flüchtig, da nach dem Abschalten der Stromversorgung alle im RAM gespeicherten Daten verloren gehen.
  • Ein statischer Direktzugriffsspeicher (SRAM) stellt ein Beispiel für einen RAM dar. Ein SRAM hat den Vorteil, dass Daten gespeichert werden können, ohne dass eine Aktualisierung erforderlich ist. Eine typische SRAM-Vorrichtung umfasst eine Anordnung aus einzelnen SRAM-Zellen. Jede SRAM-Zelle kann einen binären Spannungswert speichern, der einen logischen Datenbit darstellt (z. B. „0“ oder „1“). Eine existierende Konfiguration für eine SRAM-Zelle umfasst ein Paar von über Kreuz gekoppelten Bauelementen, wie Inverter. Die Inverter fungieren als ein Latch, das das Datenbit darin speichert, solange der Speicheranordnung Strom zugeführt wird.
  • Ein dynamischer Direktzugriffsspeicher (DRAM) ist ein weiteres Beispiel für einen RAM. Ein DRAM weist eine Speicheranordnung und eine Schaltung zum Schreiben von Daten in die Speicheranordnung und zum Lesen der gespeicherten Daten auf. In einem typischen DRAM werden Daten in Speicherzellen der Speicheranordnung geschrieben und aus diesen ausgelesen, indem eine hohe Spannung oder eine niedrige Spannung auf einem Speicherkondensator jeder Speicherzelle gespeichert wird. In einem binären Datenschema repräsentiert die hohe Spannung typischerweise eine gespeicherte „1“ und die niedrige Spannung repräsentiert typischerweise eine gespeicherte „0“. DRAMs sind flüchtige Speicher, so dass Daten auf den Speicherkondensatoren darin gespeichert bleiben, solange der DRAM eingeschaltet bleibt und in erforderlichen Intervallen aufgefrischt wird.
  • Sowohl in SRAM als auch in DRAM tritt bei niedrigen Spannungswerten (d.h. ungefähr 0,4 Volt) und niedrigen Strömen ein Problem bei der Auflösung eines bekannten Zustands auf (d.h., den Zustand in eine „1“ oder eine „0“ aufzulösen). Aufgrund dieses Problems ist es erforderlich, mehr Strom bereitzustellen, um die Speicherausbeute zu verbessern.
  • ZUSAMMENFASSUNG
  • In einem Aspekt der Erfindung umfasst eine Struktur eine Unterstützungsschaltung, die ausgebildet ist, um eine Boost-Spannung unter Verwendung eine Logikvorrichtung zur gemeinsamen Verstärkung für eine Leselogikschaltung und eine Schreiblogikschaltung der Unterstützungsschaltung hinzuzufügen.
  • In einem anderen Aspekt der Erfindung umfasst eine Schaltung eine Leselogikschaltung, die ausgebildet ist, um eine Differenzspannung während eines Lesevorgangs durch einen Leseverstärker abzutasten, eine Schreiblogikschaltung, die ausgebildet ist, um einen Datenwert durch mindestens eine Bitleitung in einer Schreiboperation zu schreiben, und eine Logikvorrichtung zur gemeinsamen Verstärkung, die ausgebildet ist, um eine Boost-Spannung zu der Leselogikschaltungen oder der Schreiblogikschaltung hinzuzufügen.
  • In einem anderen Aspekt der Erfindung umfasst ein Verfahren ein Hinzufügen einer Boost-Spannung zu einer Leselogikschaltung einer Unterstützungsschaltung unter Verwendung einer Logikvorrichtung zur gemeinsamen Verstärkung während eines Lesevorgangs, ein Hinzufügen der Boost-Spannung zu einer Schreiblogikschaltung der Unterstützungsschaltung unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung während eines Schreibvorgangs und ein Verhindern, dass Daten während des Lesevorgangs durch die Schreiblogikschaltung übertragen werden.
  • Figurenliste
  • Die vorliegende Erfindung wird in der folgenden detaillierten Beschreibung unter Bezugnahme auf die angegebene Vielzahl von Zeichnungen anhand von nicht beschränkenden Beispielen beispielhafter Ausführungsformen der vorliegenden Erfindung beschrieben.
    • 1 zeigt eine gemeinsame verstärkte Unterstützung für Schreib- und Leseoperationen gemäß Aspekten der vorliegenden Erfindung.
    • 2 zeigt eine andere gemeinsame verstärkte Unterstützung für Schreib- und Leseoperationen gemäß Aspekten der vorliegenden Erfindung.
    • 3 zeigt eine andere gemeinsame verstärkte Unterstützung für Schreib- und Leseoperationen gemäß Aspekten der vorliegenden Erfindung.
    • 4 zeigt eine Darstellung der gemeinsamen verstärkten Unterstützung für Schreib-und Leseoperationen gemäß Aspekten der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung bezieht sich auf eine gemeinsame verstärkte Unterstützung und insbesondere auf eine Schaltung und ein Verfahren zur gemeinsamen verstärkten Unterstützung für Schreib- und Lesevorgänge einer Speichervorrichtung. In spezielleren Ausführungsformen stellt die vorliegende Erfindung eine gemeinsame verstärkte Unterstützung für Schreib- und Lesevorgänge bereit, die es der gleichen Boost-Logikschaltung ermöglicht, die Leseausbeute bei niedrigen Spannungen gegenüber der Schreibausbeute bei niedrigen Spannungen zu verbessern. Zum Beispiel ermöglicht die vorliegende Erfindung eine verstärkte Unterstützung für eine negative Bitleitung für Lese- und Schreibvorgänge unter Verwendung einer Logikschaltung zur gemeinsamen Verstärkung.
  • Bei herkömmlichen Schaltungen tritt für eine Schreiboperation eine verstärkte Unterstützung für eine negative Bitleitung auf. Bei der herkömmlichen Schaltung werden während eines Lesevorgangs keine Boost-Finnen verwendet. In der vorliegenden Erfindung kann jedoch, ohne zusätzliche Boost-Finnen hinzuzufügen, die gleiche Boost-Logik in einer Leseoperation verwendet werden, um die Leseausbeute bei niedrigeren Spannungen zu verbessern. In der vorliegenden Erfindung fügt die Boost-Logikschaltung einem Stapel von Leseverstärker-Vorspannungstransistoren einen NMOS-Transistor hinzu. Der NMOS-Transistor ist derselbe Transistor wie ein Transistor, der während eines Schreibvorgangs virtuelle Masse hält. In Ausführungsformen wird der NMOS-Transistor mit einem komplementären Boost-Signal BOOSTN angesteuert, wobei das komplementäre Boost-Signal BOOSTN von einem NOR-Gate erzeugt wird, das ein Schreibauswahlsignal WSELP und ein Leseverstärker-Freigabe-Signal SET empfängt.
  • In der vorliegenden Erfindung werden Lese- und Schreibhilfen mit einem gemeinsamen komplementären Boost-Signal BOOSTN physikalisch isoliert. Mit anderen Worten, ein Lesevorgang in der Unterstützungsschaltung zur gemeinsamen Verstärkung stört die Schreiboperation nicht und umgekehrt. Bei der vorliegenden Erfindung kommt es ferner bei der Verwendung der Unterstützungsschaltung zur gemeinsamen Verstärkung zu einer Leistungsverbesserung in dem Leseverstärker-Freigabe-Signal SET zum Ausgangspfad bei niedrigeren Spannungen (d.h. eine schnellere Zugriffszeit aufgrund eines steilen Anstiegs in dem Datenleitung-Komplementär-Signal DLC und dem Datenleitung-Wahr-Signal DLT der Unterstützungsschaltung zur gemeinsamen Verstärkung). Die üblichen Boost-Unterstützungsschaltungen sind in sehr niedrigen Spannungsebenen funktionsfähig und können in Multi-Bank-Designs integriert werden. Schließlich kann die Unterstützungsschaltung zur gemeinsamen Verstärkung verwendet werden, wenn die Leseströme klein sind (insbesondere eine niedrige Spannung während eines Lesevorgangs).
  • 1 zeigt eine gemeinsame verstärkte Unterstützung für Schreib- und Leseoperationen gemäß Aspekten der vorliegenden Erfindung. In 1 umfasst die gemeinsame verstärkte Unterstützungsschaltung 100 eine Leselogikschaltung 110 und eine Schreiblogikschaltung 120. Die Leselogikschaltung 110 umfasst einen Kern, der mit einer Leselogik 115 über eine erste Wahr-Bitleitung BLT0, eine erste Komplementär-Bitleitung BLC0, eine zweite Wahr-Bitleitung BLT1 und eine zweite Komplementär-Bitleitung BLC1 verbunden ist. Die Schreiblogikschaltung 120 umfasst auch einen Kern, der mit einer Schreiblogik 125 über eine erste Wahr-Bitleitung BLT0, eine erste Komplementär-Bitleitung BLC0, eine zweite Wahr-Bitleitung BLT1 und eine zweite Komplementär-Bitleitung BLC1 verbunden ist. In Ausführungsformen kann der Kern der Leselogikschaltung 110 der gleiche Kern sein, wie der Kern der Schreiblogikschaltung 120.
  • Mit weiterem Bezug auf 1 weist ein PMOS-Transistor P0 in der Leselogik 115 ein Source, das mit der ersten Wahr-Bitleitung BLT0 verbunden ist, ein Gate, das mit einem ersten Lesebitschaltsignal RBSN0 verbunden ist, und ein Drain auf, das mit einem Daten-Wahr-Signal DLT verbunden ist. Ferner weist ein PMOS-Transistor P1 in der Leselogik 115 ein Source, das mit einer zweiten Wahr-Bitleitung BLT1 verbunden ist, ein Gate, das mit einem zweiten Lesebitschaltsignal RBSN1 verbunden ist, und ein Drain auf, das mit dem Daten-Wahr-Signal DLT verbunden ist. Zusätzlich weist ein PMOS-Transistor P2 ein Source, das mit einem Ausgang verbunden ist, ein Gate, das mit einem Daten-Komplementär-Signal DLC verbunden ist, und ein Drain auf, das mit dem Daten-Wahr-Signal DLT verbunden ist. Ferner weist ein PMOS-Transistor P3 ein Source, das mit dem Ausgang verbunden ist, ein Gate, das mit dem Date-Wahr-Signal DLT verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist.
  • Mit weiterem Bezug auf die Leselogik 115 weist ein PMOS-Transistor P4 ein Source, das mit der ersten Komplementär-Bitleitung BLC0 verbunden ist, ein Gate, das mit dem ersten Lesebitschaltsignal RBSN0 verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist. Ein PMOS-Transistor P5 weist ein Source, das mit der zweiten Komplementär-Bitleitung BLC1 verbunden ist, ein Gate, das mit dem zweiten Lesebitschaltsignal RBSN1 verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist. In der Leselogik 115 weist ein NMOS-Transistor N0 ein Drain, das mit dem Daten-Wahr-Signal DLT verbunden ist, ein Gate, das mit dem Daten-Komplementär-Signal DLC verbunden ist, und ein Source auf, das mit einem Leseverstärkersignal SAS verbunden ist. Ein NMOS-Transistor N1 weist ein Drain, das mit dem Daten-Komplementär-Signal DLC verbunden ist, ein Gate, das mit dem Daten-Wahr-Signal DLT verbunden ist, und ein Source auf, das mit dem Leseverstärkersignal SAS verbunden ist. Schließlich weist ein NMOS-Transistor MN2 in der Leselogik 115 ein Drain, das mit dem Leseverstärkersignal SAS verbunden ist, ein Gate, das mit einem Leseverstärker-Freigabe-Signal SET verbunden ist, und ein Drain auf, das mit einem Boost-Signal WRBOOST verbunden ist.
  • Mit weiterem Bezug auf 1 weist ein NMOS-Transistor N2 in der Schreiblogik 125 ein Drain, das mit der ersten Wahr-Bitleitung BLT0 verbunden ist, ein Gate, das mit einem ersten Schreibbitschaltsignal WBSO verbunden ist, und ein Source auf, das mit einem Schreibdaten-Wahr-Signal DLTW verbunden ist. Ein NMOS-Transistor N3 weist ein Drain, das mit der zweiten Wahr-Bitleitung BLT1 verbunden ist, ein Gate, das mit einem zweiten Schreibbitschaltsignal WBS1 verbunden ist, und ein Source auf, das mit dem Schreibdaten-Wahr-Signal DLTW verbunden ist. Zusätzlich weist ein NMOS-Transistor N4 in der Schreiblogik 125 ein Drain, das mit der zweiten Komplementär-Bitleitung BLC0 verbunden ist, ein Gate, das mit dem ersten Schreibbitschaltsignal WBSO verbunden ist, und ein Source auf, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist. Ein NMOS-Transistor N5 weist ein Drain, das mit der zweiten Komplementär-Bitleitung BLC1 verbunden ist, ein Gate, das mit dem zweiten Schreibbitschaltsignal WBS1 verbunden ist, und ein Source auf, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist.
  • Mit weiterem Bezug auf die Schreiblogik 125 weist ein NMOS-Transistor N6 ein Drain, das mit dem Schreibdaten-Wahr-Signal DLTW verbunden ist, ein Gate, das mit einem ersten Schreibtreiber WT verbunden ist, und ein Source auf, das mit einem Boost-Signal WRBOOST verbunden ist. Ein NMOS-Transistor N7 weist ein Drain, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist, ein Gate, das mit einem zweiten Schreibtreiber WC verbunden ist, und ein Source auf, das mit dem Boost-Signal WRBOOST verbunden ist. Schließlich weist ein NMOS-Transistor MN1 in der Schreiblogik 125 ein Drain, das mit dem Boost-Signal WRBOOST verbunden ist, ein Gate, das mit dem Komplementär-Boost-Signal BOOSTN verbunden ist, und ein Source auf, das mit Masse verbunden ist.
  • In 1 umfasst die Unterstützungsschaltung 100 zur gemeinsamen Verstärkung auch einen verstärkten Kondensator BCAP, ein NOR-Gate NORO und einen Inverter INV0. Das Schreibauswahlsignal WSELP und das Leseverstärkerfreigabesignal SET sind eine Eingabe für das NOR-Gate NORO und geben das Komplementär-Boost-Signal BOOSTN aus. Das Komplementär-Leseverstärker-Freigabesignal SETN wird in den Inverter INV0 eingegeben und gibt das Leseverstärker-Freigabesignal SET aus.
  • In 1 ist die Unterstützungsschaltung (d.h. die Unterstützungsschaltung 100 zur gemeinsamen Verstärkung) so ausgebildet, dass sie eine Boost-Spannung (d.h. eine Spannung eines Boost-Signals WRBOOST) unter Verwendung einer Logikvorrichtung zur gemeinsamen Verstärkung (d.h. des NMOS-Transistors MN1) für eine Leselogikschaltung (d.h. Leselogik 115) und eine Schreiblogikschaltung (d.h. Schreiblogik 125) hinzufügt. Die Unterstützungsschaltung ist ferner so ausgebildet, dass sie die Boost-Spannung zu der Lesespannungsschaltung während eines Lesevorgangs unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung zu der Leselogikschaltung hinzufügt und verhindert, dass die Boost-Spannung der Schreiblogikschaltung während der Leseoperation unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung hinzugefügt wird. In 1 empfängt der Leseverstärker (d.h. PMOS-Transistoren P2, P3 und NMOS-Transistoren N0, N1, MN2) der Leselogik die hinzugefügte Boost-Spannung während des Lesevorgangs.
  • In 1 ist die Unterstützungsschaltung 100 auch so ausgebildet, dass sie während eines Schreibvorgangs unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung die Boost-Spannung zu der Schreiblogikschaltung hinzufügt. Die Unterstützungsschaltung 100 ist auch ausgebildet, um zu verhindern, dass die Boost-Spannung während des Schreibvorgangs unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung (d.h. der NMOS-Transistors MN1) zu der Leselogikschaltung 115 hinzugefügt wird. Die Schreiblogikschaltung 125 umfasst mindestens eine Bitleitung, die die hinzugefügte Boost-Spannung während des Schreibvorgangs empfängt. Die Logikvorrichtung zur gemeinsamen Verstärkung ist mindestens ein NMOS-Transistor (d.h. der NMOS-Transistor MN1), der ausgebildet ist, um zu steuern, ob die Boost-Spannung der Leselogikschaltung oder der Schreiblogikschaltung hinzugefügt wird. Die Unterstützungsschaltung kann auch von einem SRAM, einem DRAM und einem Single-Ended-Leseverstärker-Entwurf umfasst werden.
  • In einem Lesevorgang von 1 wird das Leseverstärker-Freigabe-Signal SET von einem Wert „0“ zu einem Wert „1“ geändert. In Ausführungsformen kann das Leseverstärker-Freigabe-Signal SET eine schmale Pulsbreite aufweisen und das Komplementär-Leseverstärker-Freigabe-Signal SETN ist ein Gate vor dem Leseverstärker-Freigabe-Signal SET. Das Schreibauswahlsignal WSELP wird auf einen Wert „0“ gesetzt. Ein Ausgang des NOR-Gates NORO (d.h. das Komplementär-Boost-Signal BOOSTN) geht als Ergebnis der Werte des Leseverstärker-Freigabe-Signals SET und des Schreibauswahlsignals WSELP von einem Wert „1“ auf einen Wert „0“. Wenn das Komplementär-Boost-Signal BOOSTN auf einen Wert „0“ geht, wechselt das Boost-Signal WRBOOST von einem Wert „0“ zu einem negativen Spannungswert. Ferner ist in der Schreiblogik 125 während des Lesevorgangs das erste Schreibbitschaltsignal WBSO „0“ und das zweite Schreibschaltsignal WBS1 ist „0“, wodurch die NMOS-Transistoren N2-N5 ausgeschaltet werden. Während des Lesevorgangs ist ein erster Schreibtreiber WT „0“ und der zweite Schreibtreiber WC ist „1“, was den NMOS-Transistor N6 ausschaltet und den NMOS-Transistor N7 einschaltet. Da das Komplementär-Boost-Signal BOOSTN einen „0“-Wert aufweist, schaltet der NMOS-Transistor MN1 aus.
  • In dem Lesevorgang von 1 weist das erste Lesebitschaltsignal RBSN0 einen „1“-Wert auf und das zweite Lesebitschaltsignal RBSN1 geht von einem „1“-Wert auf einen „0“-Wert. Daher sind die PMOS-Transistoren P0 und P4 ausgeschaltet, während die PMOS-Transistoren P1 und P5 eingeschaltet sind. Ferner geht das Daten-Komplementär-Signal DLC von einem „1“-Wert zu einem „0“-Wert (wenn die Zelle eine 0 auf der DLC-Seite speichert), was den NMOS-Transistor N0 ausschaltet. Das Daten-Wahr-Signal DLT weist einen Wert von „1“ auf (wenn die Zelle 1 auf der DLT-Seite speichert). Das Gate des NMOS-Transistors MN2 geht von einem „0“-Wert auf einen „1“-Wert, was ermöglicht, dass das Boost-Signal WRBOOST und das Leseverstärkersignal SAS denselben Wert (d.h. einen negativen Spannungswert) aufweisen können. Daher wird in der Leseoperation von 1 ein negativer Spannungswert über den NMOS-Transistor MN2 an das Leseverstärkersignal SAS übertragen.
  • Zusammenfassend kann gesagt werden, dass das Schreibauswahlsignal WSELP in dem Lesevorgang von 1 ein „0“-Wert für den gesamten Lesevorgang ist. Während des Lesevorgangs beginnt das Leseverstärker-Freigabe-Signal SET mit einem Wert von „0“ und geht dann auf einen Wert von „1“, sobald die Bitleitungen eine ausreichende Differenz entwickeln. Sobald das Leseverstärker-Freigabe-Signal SET ein Wert von „1“ ist (d.h. ausgelöst wird), geht das Komplementär-Boost-Signal BOOSTN auf einen Wert „0“ und erhöht das Boost-Signal WRBOOST auf einen negativen Spannungswert. Dieser negative Spannungswert des Boost-Signals WRBOOST wird über den NMOS-Transistor MN2 an das Leseverstärkersignal SAS übertragen.
  • In einem Schreibvorgang von 1 weist ein Leseverstärker-Freigabe-Signal SET einen „0“-Wert auf. Das Schreibauswahlsignal WSELP wird von einem „0“-Wert zu einem „1“-Wert geändert. Ein Ausgang des NOR-Gates NORO (d.h. das Komplementär-Boost-Signal BOOSTN) geht als Ergebnis der Werte des Leseverstärker-Freigabe-Signals SET und des Schreibauswahlsignals WSELP von einem „1“-Wert auf einen „0“-Wert. Wenn das Komplementär-Boost-Signal BOOSTN auf einen „0“-Wert geht, wechselt das Boost-Signal WRBOOST von einem „0“-Wert zu einem negativen Spannungswert. Ferner ist in der Schreiblogik 125 während des Schreibvorgangs das erste Lesebitschaltsignal RBSN0 ein „1“-Wert, das zweite Lesebitschaltsignal RBSN1 ist ein „1“-Wert, das Daten-Komplementär-Signal DLC ist „1“ und das Daten-Wahr-Signal DLT ist „0“. Da das Leseverstärker-Freigabe-Signal SET einen Wert von „0“ hat, schaltet der NMOS-Transistor MN2 aus, was verhindert, dass das Boost-Signal WRBOOST an das Leseverstärkersignal SAS übertragen wird.
  • Darüber hinaus weist das erste Schreibbitschaltsignal WBSO in dem Schreibvorgang von 1 einen „0“-Wert auf und das zweite Schreibbitschaltsignal WBS1 geht von einem „0“-Wert auf einen „1“-Wert. Daher sind die NMOS-Transistoren N3 und N5 eingeschaltet, während die NMOS-Transistoren N2 und N4 ausgeschaltet sind. Ferner ist das Schreib-Daten-Komplementär-Signal DLCW auf einem Wert „1“ (da WC auf einem Wert „0“ ist) und das Schreib-Wahr-Komplementär-Signal DLTW geht von einem Wert „1“ auf einen Wert „0“ (wenn WT umgeschaltet wird von „0“ bis „1“ -Wert). Der erste Schreibtreiber WT geht von einem 0" - Wert auf einen „1“ -Wert und der zweite Schreibtreiber WC hat einen „0“ -Wert. Schließlich geht das Komplementär-Boost-Signal BOOSTN von einem Wert „1“ zu einem Wert „0“. Daher wird in dem Schreibvorgang von 1 wird ein negativer Spannungswert des Boost-Signals WRBOOST an die Bitleitungen (z. B. BLT0 und BLT1) der Schreiblogik 125 übertragen.
  • Zusammenfassend kann gesagt werden, dass das Leseverstärker-Freigabe-Signal SET in dem Schreibvorgang von 1 für den gesamten Schreibvorgang ein „0“-Wert ist. Während des Schreibvorgangs beginnt das Schreibauswahlsignal WSELP mit einem Wert „0“ und geht dann auf einen Wert „1“, sobald die Bitleitungen auf Masse gelegt sind, so dass die Bitleitungen angehoben werden können. Sobald das Schreibauswahlsignal WSELP ein Wert von „1“ ist, geht das komplementäre Boost-Signal BOOSTN auf einen Wert von „0“ und der Vorspannungspfad des Leseverstärkers (d.h. die Leselogik 115) wird ausgeschaltet. Das komplementäre Boost-Signal BOOSTN, das auf einen Wert „0“ geht, erzeugt einen negativen Spannungswert des Boost-Signals WRBOOST. Der negative Spannungswert des Boost-Signals WRBOOST wird an die Bitleitungen (z. B. BLT0 und BLT1) der Schreiblogik 125 übertragen.
  • 2 zeigt eine andere gemeinsam verstärkte Unterstützung für Schreib- und Lesevorgänge gemäß Aspekten der vorliegenden Erfindung. Mit Ausnahme der Hinzufügung der NOR-Gates NOR2 und NOR3 in 2 ist die Unterstützungsschaltung 200 zur gemeinsamen Verstärkung in 2 der gemeinsamen verstärkten Unterstützungsschaltung 100 in 1 ähnlich. Das Hinzufügen der NOR-Gates NOR2 und NOR3 in der gemeinsamen verstärkten Unterstützungsschaltung 200 verhindert, dass einer der Schreibtreiber eingeschaltet wird, um einen Ladungsverlust von der Verstärkung während des Lesevorgangs zu vermeiden. Mit anderen Worten zwingen die NOR-Gates NOR2 und NOR3 in der Schreiblogik 225 den ersten Schreibtreiber WT und den zweiten Schreibtreiber WC während des Lesevorgangs auf einen niedrigen Zustand, um zu verhindern, dass einer der Schreibtreiber einschaltet, um einen Ladungsverlust zu vermeiden. Ferner ist die Schreiblogikschaltung (d.h. die Schreiblogik 125) so ausgebildet, dass verhindert wird, dass einer der Schreibtreiber eingeschaltet wird, um zu verhindern, dass ein Ladungsverlust von den Boost-Daten durch die Schreiblogikschaltung während eines Lesevorgangs propagiert wird.
  • In 2 umfasst die gemeinsame verstärkte Unterstützungsschaltung 200 eine Leselogikschaltung 210 und eine Schreiblogikschaltung 220. Die Leselogikschaltung 210 umfasst einen Kern, der mit einer Leselogik 215 über eine erste Wahr-Bitleitung BLT0, eine erste Komplementär-Bitleitung BLCO, eine zweite Wahr-Bitleitung BLT1 und eine zweite Komplementär-Bitleitung BLC1 verbunden ist. Die Schreiblogikschaltung 220 umfasst auch einen Kern, der mit einer Schreiblogik 225 über eine erste Wahr-Bitleitung BLT0, eine erste Komplementär-Bitleitung BLCO, eine zweite Wahr-Bitleitung BLT1 und eine zweite Komplementär-Bitleitung BLC1 verbunden ist. In Ausführungsformen kann der Kern der Leselogikschaltung 210 der gleiche Kern sein, wie der Kern der Schreiblogikschaltung 220.
  • Mit weiterem Bezug auf 2 weist ein PMOS-Transistor P6 in der Leselogik 215 ein Source, das mit der ersten Wahr-Bitleitung BLT0 verbunden ist, ein Gate, das mit einem ersten Lesebitschaltsignal RBSN0 verbunden ist, und ein Drain auf, das mit einem Daten-Wahr-Signal DLT verbunden ist. Ferner weist ein PMOS-Transistor P7 in der Leselogik 215 ein Source, das mit einer zweiten Wahr-Bitleitung BLT1 verbunden ist, ein Gate, das mit einem zweiten Lesebitschaltsignal RBSN1 verbunden ist, und ein Drain auf, das mit dem Daten-Wahr-Signal DLT verbunden ist. Zusätzlich weist ein PMOS-Transistor P8 ein Source, das mit einem Ausgang verbunden ist, ein Gate, das mit einem Daten-Komplementär-Signal DLC verbunden ist, und ein Drain auf, das mit dem Daten-Wahr-Signal DLT verbunden ist. Ferner weist der PMOS-Transistor P9 ein Source, das mit dem Ausgang verbunden ist, ein Gate, das mit dem Daten-Wahr-Signal DLT verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist.
  • Mit weiterem Bezug auf die Leselogik 215 weist ein PMOS-Transistor P10 ein Source, das mit der ersten Komplementär-Bitleitung BLC0 verbunden ist, ein Gate, das mit dem ersten Lesebitschaltsignal RBSN0 verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist. Ein PMOS-Transistor P11 weist ein Source, das mit der zweiten Komplementär-Bitleitung BLC1 verbunden ist, ein Gate, das mit dem zweiten Lesebitschaltsignal RBSN1 verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist. In der Leselogik 215 weist ein NMOS-Transistor N8 ein Drain, das mit dem Daten-Wahr-Signal DLT verbunden ist, ein Gate, das mit dem Daten-Komplementär-Signal DLC verbunden ist, und ein Source auf, das mit einem Leseverstärkersignal SAS verbunden ist. Ein NMOS-Transistor N9 weist ein Drain, das mit dem Datenkomplementär-Signal DLC verbunden ist, ein Gate, das mit dem Daten-Wahr-Signal DLT verbunden ist, und ein Source auf, das mit dem Leseverstärkersignal SAS verbunden ist. Schließlich weist ein NMOS-Transistor MN4 in der Leselogik 215 ein Drain, das mit dem Leseverstärkersignal SAS verbunden ist, ein Gate, das mit einem Leseverstärker-Freigabe-Signal SET verbunden ist, und ein Drain auf, das mit einem Boost-Signal WRBOOST verbunden ist.
  • Mit weiterem Bezug auf 2 weist ein NMOS-Transistor N10 in der Schreiblogik 225 ein Drain, das mit der ersten Wahr-Bitleitung BLT0 verbunden ist, ein Gate, das mit einem ersten Schreibbitschaltsignal WBSO verbunden ist, und ein Source auf, das mit einem Schreibdaten-Wahr-Signal DLTW verbunden ist. Ein NMOS-Transistor N11 weist ein Drain, das mit der zweiten Wahr-Bitleitung BLT1 verbunden ist, ein Gate, das mit einem zweiten Schreibbitschaltsignal WBS1 verbunden ist, und ein Source auf, das mit dem Schreibdaten-Wahr-Signal DLTW verbunden ist. Zusätzlich weist ein NMOS-Transistor N12 in der Schreiblogik 225 ein Drain, das mit der zweiten Komplementär-Bitleitung BLC0 verbunden ist, ein Gate, das mit dem ersten Schreibbitschaltsignal WBSO verbunden ist, und ein Source auf, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist. Ein NMOS-Transistor N13 weist ein Drain, das mit der zweiten Komplementär-Bitleitung BLC1 verbunden ist, ein Gate, das mit dem zweiten Schreibbitschaltsignal WBS1 verbunden ist, und ein Source auf, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist.
  • Mit weiterem Bezug auf die Schreiblogik 225 weist ein NMOS-Transistor N14 ein Drain, das mit dem Schreibdaten-Wahr-Signal DLTW verbunden ist, ein Gate, das mit einem ersten Schreibtreiber WT verbunden ist, und ein Source auf, das mit einem Boost-Signal WRBOOST verbunden ist. Ein NMOS-Transistor N15 weist ein Drain, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist, ein Gate, das mit einem zweiten Schreibtreiber WC verbunden ist, und ein Source auf, das mit dem Boost-Signal WRBOOST verbunden ist. Ein NOR-Gate NOR2 nimmt Eingaben eines komplementären ersten Schreibtreibers WTN und eines Leseverstärker-Freigabe-Signals SET an und gibt den ersten Schreibtreiber WT aus. Ein NOR-Gate NOR3 nimmt Eingaben eines komplementären zweiten Schreibtreibers WCN und eines Leseverstärker-Freigabe-Signals SET an und gibt den zweiten Schreibtreiber WC aus. Schließlich weist ein NMOS-Transistor MN3 in der Schreiblogik 225 ein Drain, das mit dem Boost-Signal WRBOOST verbunden ist, ein Gate, das mit dem Komplementär-Boost-Signal BOOSTN verbunden ist, und ein Source auf, das mit Masse verbunden ist.
  • In 2 umfasst die gemeinsame verstärkte Unterstützungsschaltung 200 auch einen verstärkten Kondensator BCAP, ein NOR-Gate NOR1 und einen Inverter INV1. Das Schreibauswahlsignal WSELP und der Leseverstärker lassen Eingaben des SET-Signals an das NOR-Gate NOR1 zu und geben das Komplementär-Boost-Signal BOOSTN aus. Das komplementäre Leseverstärker-Freigabe-Signal SETN wird in den Inverter INV1 eingegeben und gibt das Leseverstärker-Freigabe-Signal SET aus.
  • Der Lesevorgang der gemeinsamen verstärkten Unterstützungsschaltung 200 in 2 ist ähnlich zu 1. Insbesondere ist das Schreibauswahlsignal WSELP ein „0“ -Wert für den gesamten Lesevorgang. Während des Lesevorgangs beginnt das Leseverstärker-Freigabe-Signal SET mit einem Wert von „0“ und geht dann auf einen Wert von „1“, sobald die Bitleitungen eine ausreichende Differenz entwickeln. In Ausführungsformen kann das Leseverstärker-Freigabe-Signal SET eine schmale Pulsbreite aufweisen und das komplementäre Leseverstärker-Freigabe-Signal SETN ist ein Gate vor dem Leseverstärker-Freigabe-Signal SET. Sobald das Leseverstärker-Freigabe-Signal SET einen Wert von „1“ annimmt (d.h. ausgelöst wird), geht das komplementäre Boost-Signal BOOSTN auf einen Wert „0“ und erhöht das Boost-Signal WRBOOST auf einen negativen Spannungswert. Dieser negative Spannungswert des Boost-Signals WRBOOST wird über den NMOS-Transistor MN4 an das Leseverstärkersignal SAS übertragen. Ferner verhindern die NOR-Gates NOR2 und NOR3 eine Datenausbreitung durch die Schreiblogik 225 während des Lesevorgangs.
  • Die Schreiboperation der gemeinsamen verstärkten Unterstützungsschaltung 200 in 2 ist ähnlich zu 1. Insbesondere ist das Leseverstärker-Freigabe-Signal SET ein „0“ - Wert für den gesamten Schreibvorgang. Während des Schreibvorgangs beginnt das Schreibauswahlsignal WSELP mit einem Wert „0“ und geht dann auf einen Wert „1“, sobald die Bitleitungen auf Masse gelegt sind, so dass die Bitleitungen angehoben werden können. Sobald das Schreibauswahlsignal WSELP einen Wert von „1“ annimmt, geht das komplementäre Boost-Signal BOOSTN auf einen Wert von „0“ und der Vorspannungspfad des Leseverstärkers (d.h. die Leselogik 215) wird ausgeschaltet. Das komplementäre Boost-Signal BOOSTN, das auf einen Wert „0“ geht, erzeugt einen negativen Spannungswert des Boost-Signals WRBOOST. Der negative Spannungswert des Boost-Signals WRBOOST wird an die Bitleitungen (z. B. BLT0 und BLT1) der Schreiblogik 225 übertragen.
  • In 2 kann eine Boost-Spannung einer Leselogikschaltung 215 einer Unterstützungsschaltung 200 unter Verwendung einer Logikvorrichtung zur gemeinsamen Verstärkung (d.h. NMOS-Transistor MN3) während eines Lesevorgangs hinzugefügt werden, wobei die Boost-Spannung unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung während eines Schreibvorgangs hinzugefügt wird, und es kann verhindert werden, dass Daten während des Lesevorgangs durch die Schreiblogikvorrichtung ausgebreitet werden. Die gemeinsame verstärkte Logikvorrichtung (d.h. NMOS-Transistor MN3) ist mindestens ein NMOS-Transistor, und es wird verhindert, dass sich die Daten unter Verwendung von mindestens einem NOR-Gate in der Schreiblogik durch die Schreiblogikschaltung ausbreiten.
  • 3 zeigt eine andere gemeinsame verstärkte Unterstützung für Schreib- und Lesevorgänge gemäß Aspekten der vorliegenden Erfindung. Abgesehen von den zusätzlichen NOR-Gates NOR5 und NOR6 in 3 ist die gemeinsame verstärkte Unterstützungsschaltung 300 in 3 ähnlich der gemeinsamen verstärkten Unterstützungsschaltung 100 in 1. Die zusätzlichen NOR-Gates NOR5 und NOR6 in der gemeinsamen verstärkten Unterstützungsschaltung 300 verhindern, dass sich einer der Schreibtreiber einschaltet, um einen Verlust an Ladung bei der Verstärkung während des Lesevorgangs zu vermeiden, und verwendet ein Mehrbank-Schreibauswahlsignal WSELN für Mehrbankdesign. Mit anderen Worten, die NOR-Gatter NOR5 und NOR6 in der Schreiblogik 325 zwingen den ersten Schreibtreiber WT und den zweiten Schreibtreiber WC während des Lesevorgangs auf einen niedrigen Zustand, um eine Ausbreitung der Daten durch die Schreiblogik 325 zu verhindern Der Schreibtreiber WT und der zweite Treiber WC befinden sich während des Lesevorgangs in einem niedrigen Zustand, wenn sich das Mehrbank-Schreibauswahlsignal WSELN in einem hohen Zustand befindet.
  • In 3 umfasst die gemeinsame verstärkte Unterstützungsschaltung 300 eine Leselogikschaltung 310 und eine Schreiblogikschaltung 320. Die Leselogikschaltung 310 umfasst einen Kern, der mit einer Leselogik 315 über eine erste Wahr-Bitleitung BLT0 verbunden ist, eine erste Komplementär-Bitleitung BLCO, eine zweite Wahr-Bitleitung BLT1 und eine zweite Komplementär-Bitleitung BLC1. Die Schreiblogikschaltung 320 umfasst auch einen Kern, der mit einer Schreiblogik 325 über eine erste Wahr-Bitleitung BLT0, eine erste Komplementär-Bitleitung BLCO, eine zweite Wahr-Bitleitung BLT1 und eine zweite Komplementär-Bitleitung BLC1 verbunden ist. In Ausführungsformen kann der Kern der Leselogikschaltung 310 der gleiche Kern sein wie der Kern der Schreiblogikschaltung 320.
  • Mit weiterem Bezug auf 3 weist ein PMOS-Transistor P12 in der Leselogik 315 ein Source, das mit der ersten Wahr-Bitleitung BLT0 verbunden ist, ein Gate, das mit einem ersten Lesebitschaltsignal RBSN0 verbunden ist, und ein Drain auf, das mit einem Daten-Wahr-Signal DLT verbunden ist. Ferner weist ein PMOS-Transistor P13 in der Leselogik 315 ein Source, das mit einer zweiten Wahr-Bitleitung BLT1 verbunden ist, ein Gate, das mit einem zweiten Lesebitschaltsignal RBSN1 verbunden ist, und ein Drain auf, das mit dem Daten-Wahr-Signal DLT verbunden ist. Zusätzlich weist ein PMOS-Transistor P14 ein Source, das mit einem Ausgang verbunden ist, ein Gate, das mit einem Daten-Komplementär-Signal DLC verbunden ist, und ein Drain auf, das mit dem Daten-Wahr-Signal DLT verbunden ist. Ferner weist der PMOS-Transistor P15 ein Source, das mit dem Ausgang verbunden ist, ein Gate, das mit dem Daten-Wahr-Signal DLT verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist.
  • Mit weiterem Bezug auf die Leselogik 315 weist ein PMOS-Transistor P16 ein Source, das mit der ersten Komplementär-Bitleitung BLC0 verbunden ist, ein Gate, das mit dem ersten Lesebitschaltsignal RBSN0 verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist. Ein PMOS-Transistor P17 weist ein Source, das mit der zweiten Komplementär-Bitleitung BLC1 verbunden ist, ein Gate, das mit dem zweiten Lesebitschaltsignal RBSN1 verbunden ist, und ein Drain auf, das mit dem Daten-Komplementär-Signal DLC verbunden ist. In der Leselogik 315 weist ein NMOS-Transistor N16 ein Drain, das mit dem Daten-Wahr-Signal DLT verbunden ist, ein Gate, das mit dem Daten-Komplementär-Signal DLC verbunden ist, und ein Source auf, das mit einem Leseverstärkersignal SAS verbunden ist. Ein NMOS-Transistor N17 weist ein Drain, das mit dem Daten-Komplementär-Signal DLC verbunden ist, ein Gate, das mit dem Daten-Wahr-Signal DLT verbunden ist, und ein Source auf, das mit dem Leseverstärkersignal SAS verbunden ist. Schließlich weist ein NMOS-Transistor MN6 in der Leselogik 315 ein Drain, das mit dem Leseverstärkersignal SAS verbunden ist, ein Gate, das mit einem Leseverstärker-Freigabe-Signal SET verbunden ist, und ein Drain auf, das mit einem Boost-Signal WRBOOST verbunden ist.
  • Mit weiterem Bezug auf 3 weist ein NMOS-Transistor N18 in der Schreiblogik 325 ein Drain, das mit der ersten Wahr-Bitleitung BLT0 verbunden ist, ein Gate, das mit einem ersten Schreibbitschaltsignal WBSO verbunden ist, und ein Source auf, das mit einem Schreibdaten-Wahr-Signal DLTW verbunden ist. Ein NMOS-Transistor N19 weist ein Drain, das mit der zweiten Wahr-Bitleitung BLT1 verbunden ist, ein Gate, das mit einem zweiten Schreibbitschaltsignal WBS1 verbunden ist, und ein Source auf, das mit dem Schreibdaten-Wahr-Signal DLTW verbunden ist. Zusätzlich weist ein NMOS-Transistor N20 in der Schreiblogik 325 ein Drain, das mit der zweiten Komplementär-Bitleitung BLC0 verbunden ist, ein Gate, das mit dem ersten Schreibbitschaltsignal WBSO verbunden ist, und ein Source auf, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist. Ein NMOS-Transistor N21 weist ein Drain, das mit der zweiten Komplementär-Bitleitung BLC1 verbunden ist, ein Gate, das mit dem zweiten Schreibbitschaltsignal WBS1 verbunden ist, und ein Source auf, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist.
  • Mit weiterem Bezug auf die Schreiblogik 325 weist ein NMOS-Transistor N22 ein Drain, das mit dem Schreibdaten-Wahr-Signal DLTW verbunden ist, ein Gate, das mit einem ersten Schreibtreiber WT verbunden ist, und ein Source auf, das mit einem Boost-Signal WRBOOST verbunden ist. Ein NMOS-Transistor N23 weist ein Drain, das mit dem Schreibdaten-Komplementär-Signal DLCW verbunden ist, ein Gate, das mit einem zweiten Schreibtreiber WC verbunden ist, und ein Source auf, das mit dem Boost-Signal WRBOOST verbunden ist. Ein NOR-Gate NOR5 nimmt Eingaben eines komplementären ersten Schreibtreibers WTN und eines Mehrbank-Auswahlsignals WSELN an und gibt den ersten Schreibtreiber WT aus. Ein NOR-Gatte NOR6 nimmt Eingaben eines komplementären zweiten Schreibtreibers WCN und eines Mehrbankauswahlsignals WSELN an und gibt den zweiten Schreibtreiber WC aus. Schließlich weist ein NMOS-Transistor MN5 in der Schreiblogik 325 ein Drain, das mit dem Boost-Signal WRBOOST verbunden ist, ein Gate, das mit dem Komplementär-Boost-Signal BOOSTN verbunden ist, und ein mit Masse verbundenes Source auf.
  • In 3 umfasst die gemeinsame verstärkte Unterstützungsschaltung 300 auch einen verstärkten Kondensator BCAP, ein NOR-Gate NOR4 und einen Inverter INV2. Das Schreibauswahlsignal WSELP und der Leseverstärker erlauben SET-Signal-Eingaben an das NOR-Gate NOR4 und geben das komplementäre Boost-Signal BOOSTN aus. Das komplementäre Leseverstärker-Freigabe-Signal SETN wird in den Inverter INV2 eingegeben und gibt das Leseverstärker-Freigabe-Signal SET aus.
  • Der Lesevorgang der gemeinsamen verstärkten Unterstützungsschaltungsanordnung 300 in 3 ist ähnlich zu 1. Insbesondere ist das Schreibauswahlsignal WSELP ein „0“ -Wert für den gesamten Lesevorgang. Während des Lesevorgangs beginnt das Leseverstärker-Freigabe-Signal SET mit einem Wert von „0“ und geht dann auf einen Wert von „1“, sobald die Bitleitungen eine ausreichende Differenz entwickeln. In Ausführungsformen kann das Leseverstärker-Freigabe-Signal SET eine schmale Pulsbreite aufweisen und das Komplementär-Leseverstärker-Freigabe-Signal SETN ist ein Gate vor dem Leseverstärker-Freigabe-Signal SET. In Ausführungsformen beträgt ein Mehrbankauswahlsignal WSELN „1“, wenn kein Schreibvorgang ausgeführt wird. Sobald das Leseverstärker-Freigabe-Signal SET einen Wert von „1“ annimmt (d.h. ausgelöst wird), geht das komplementäre Boost-Signal BOOSTN auf einen Wert „0“ und verstärkt das Boost-Signal WRBOOST auf einen negativen Spannungswert. Dieser negative Spannungswert des Verstärkungssignals WRBOOST wird über den NMOS-Transistor MN6 an das Leseverstärkersignal SAS übertragen. Ferner verhindern die NOR-Gates NOR5 und NOR6 eine Datenausbreitung durch die Schreiblogik 325 während des Lesevorgangs.
  • Die Schreiboperation der gemeinsamen verstärkten Unterstützungsschaltungsanordnung 300 in 3 ist ähnlich zu 1. Insbesondere ist das Leseverstärker-Freigabe-Signal SET ein „0“ -Wert für den gesamten Schreibvorgang. Während des Schreibvorgangs beginnt das Schreibauswahlsignal WSELP mit einem Wert „0“ und geht dann auf einen Wert „1“, sobald die Bitleitungen auf Masse gelegt sind, so dass die Bitleitungen angehoben werden können. Sobald das Schreibauswahlsignal WSELP einen Wert von „1“ beträgt, geht das komplementäre Boost-Signal BOOSTN auf einen Wert von „0“ und der Vorspannungspfad des Leseverstärkers (d.h. die Leselogik 315) wird ausgeschaltet. Das komplementäre Boost-Signal BOOSTN, das auf einen Wert „0“ geht, erzeugt einen negativen Spannungswert des Verstärkungssignals WRBOOST. Der negative Spannungswert des Verstärkungssignals WRBOOST wird an die Bitleitungen (z. B. BLT0 und BLT1) der Schreiblogik 325 übertragen.
  • 4 zeigt eine Darstellung der gemeinsamen verstärkten Unterstützung für Schreib- und Lesevorgänge gemäß Aspekten der vorliegenden Erfindung. In 4 zeigt der Graph 400 der gemeinsamen verstärkten Unterstützungsschaltung 100, 200 und 300 die y-Achse in einer Spannung von etwa -160 mV bis etwa 0,6 V. Die x-Achse ist in Nanosekunden von etwa 3,84 Nanosekunden bis etwa 4,92 gezeigt. Der Graph 400 umfasst Schreibwellenformen einer bekannten Schreibunterstützung und Schreibwellenformen der gemeinsamen verstärkten Unterstützungsschaltung in den 1 bis 3.
  • Insbesondere umfasst der Graph 400 von 4 eine Wortleitung WL 405, ein Leseverstärker-Freigabesignal SET 410, ein Lesebitschaltsignal RBSN 415, ein Leseverstärkersignal SAS 425, ein Boost-Signal WRBOOST 430, ein Datenleitungs-Wahr-Signal DLT 435, ein globales Leseleitungssignal RGBLTN 450, ein Datenleitung-Komplementär-Signal DLC 455 und ein komplementäres Boost-Signal BOOSTN 465 der gemeinsamen verstärkten Unterstützungsschaltungsanordnung 100, 200 und 300. Der Graph 400 umfasst auch ein herkömmliches Leseverstärkersignal SAS 420, ein herkömmliches Datenleitung-Wahr-Signal DLT 440, ein herkömmliches globales Lese-Bitleitungssignal RGBLTN 445 und ein herkömmliches Datenleitung-Komplementär-Signal DLC 460 einer herkömmlichen Schreibunterstützungsschaltung.
  • In 4 versucht das bekannte Datenleitung-Komplementär-Signal DLC 460 einer herkömmlichen Leseschaltung auf einen hohen Pegel zu gehen. Ferner versucht das herkömmliche Datenleitung-Wahr-Signal DLT 440 der herkömmlichen Leseschaltung, auf einen niedrigen Pegel zu gehen. Im Gegensatz dazu geht das Datenleitung-Komplementär-Signal DLC 455 der gemeinsamen verstärkten Unterstützungsschaltung 100, 200 und 300 unter Verwendung des Boost-Signals WRBOOST 430 schneller auf einen hohen Pegel als das herkömmliche Datenleitung-Komplementär-Signal DLC 460 in der herkömmlichen Leseschaltungsanordnung. Unter Verwendung des Boost-Signals WRBOOST 430 geht das Datenleitung-Wahr-Signal DLT 435 der gemeinsam verstärkten Unterstützungsschaltung schneller auf einen niedrigen Pegel als das herkömmliche Datenleitung-Wahr-Signal DLT 440 der herkömmlichen Leseschaltung.
  • Dem entsprechend sinken die Ausfallausbeuten bei Verwendung der Unterstützungsschaltung 100, 200 und 300 zur gemeinsamen Verstärkung aufgrund einer erhöhten Verstärkung, die für niedrige Spannungswerte bei Lese- und Schreibvorgängen verwendet wird. Wenn ferner die Unterstützungsschaltung 100, 200 und 300 zur gemeinsamen Verstärkung verwendet wird, ist keine zusätzliche Logik zum Aktivieren der Leseunterstützung erforderlich, was zu einer einfacheren Implementierung führt.
  • Die Schaltung und das Verfahren für eine gemeinsame verstärkte Unterstützungsschaltung der vorliegenden Erfindung können auf verschiedene Weise unter Verwendung einer Anzahl verschiedener Werkzeuge hergestellt werden. Im Allgemeinen werden die Methodologien und Werkzeuge jedoch verwendet, um Strukturen mit Abmessungen im Mikrometer- und Nanometerbereich auszubilden. Die Verfahren, d.h. Technologien, die zur Herstellung der Schaltung und des Verfahrens für eine gemeinsame verstärkte Unterstützungsschaltung der vorliegenden Offenbarung verwendet werden, wurden von der Technologie der integrierten Schaltung (IC) übernommen. Beispielsweise werden die Strukturen auf Wafern aufgebaut und in Materialschichten realisiert, die durch photolithographische Prozesse auf der Oberseite eines Wafers strukturiert werden. Insbesondere werden bei der Herstellung der Schaltung und des Verfahrens für ein Schreibschema für eine übliche verstärkte Unterstützungsschaltung drei Grundbausteine verwendet: (i) Ablagerung dünner Materialschichten auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Filme durch photolithographische Abbildung und (iii) Ätzen der Filme selektiv bezüglich der Maske.
  • Das oben beschriebene Verfahren bzw. die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in roher Waferform (d.h. als einzelner Wafer mit mehreren unverpackten Chips), als blanker Chip oder in verpackter Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchip-Gehäuse (beispielsweise einem Kunststoffträger mit an einer Hauptplatine oder einem anderen Träger höherer Ebene befestigten Leitungen) oder in einem Multichip-Gehäuse (beispielsweise einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder von (a) einem Zwischenprodukt, wie einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips umfasst, von Spielzeug und anderen Low-End-Anwendungen bis zu hochentwickelten Computerprodukten mit Display, Tastatur oder anderem Eingabegerät und einem zentralen Prozessor.
  • Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Offenbarung wurden zum Zweck der Veranschaulichung präsentiert, soll aber nicht erschöpfend sein oder auf die offenbarten Ausführungsformen beschränkt sein. Für den Durchschnittsfachmann sind viele Modifikationen und Variationen offensichtlich, ohne vom Umfang und vom Geist der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung von auf dem Markt befindlichen Technologien am besten zu erklären, oder um anderen Fachleuten das Verständnis der hier offenbarten Ausführungsformen zu ermöglichen.

Claims (20)

  1. Struktur, die eine Unterstützungsschaltung umfasst, die ausgebildet ist, um eine Boost-Spannung unter Verwendung einer Logikvorrichtung zur gemeinsamen Verstärkung für eine Leselogikschaltung und eine Schreiblogikschaltung der Unterstützungsschaltung hinzuzufügen.
  2. Struktur nach Anspruch 1, wobei die Unterstützungsschaltung ausgebildet ist, um die Boost-Spannung während eines Lesevorgangs unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung zu der Leselogikschaltung hinzuzufügen.
  3. Struktur nach Anspruch 2, wobei die Unterstützungsschaltung so ausgebildet ist, dass sie die Boost-Spannung während des Lesevorgangs unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung davon abhält, zu der Schreiblogikschaltung hinzugefügt zu werden.
  4. Struktur nach Anspruch 2, wobei die Leselogikschaltung einen Leseverstärker umfasst, der die hinzugefügte Boost-Spannung während des Lesevorgangs empfängt.
  5. Struktur nach Anspruch 1, wobei die Unterstützungsschaltung dazu ausgebildet ist, die Boost-Spannung während eines Schreibvorgangs unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung zu der Schreiblogikschaltung hinzuzufügen.
  6. Struktur nach Anspruch 5, wobei die Unterstützungsschaltung ausgebildet ist, um unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung zu verhindern, dass die Boost-Spannung während des Schreibvorgangs der Leselogikschaltung hinzugefügt wird.
  7. Struktur nach Anspruch 5, wobei die Schreiblogikschaltung mindestens eine Bitleitung umfasst, die die hinzugefügte Boost-Spannung während des Schreibvorgangs empfängt.
  8. Struktur nach Anspruch 1, wobei die Logikvorrichtung zur gemeinsamen Verstärkung mindestens ein NMOS-Transistor ist, der ausgebildet ist, um zu steuern, ob die Boost-Spannung zu der Leselogikschaltung oder der Schreiblogikschaltung hinzugefügt wird.
  9. Struktur nach Anspruch 1, wobei die Schreiblogikschaltung mindestens ein NOR-Gate umfasst, das so ausgebildet ist, dass ein Ladungsverlust von Boost-Daten während eines Lesevorgangs oder eines Schreibvorgangs vermieden wird.
  10. Struktur nach Anspruch 1, wobei die Unterstützungsschaltung in mindestens einem von einem statischen Direktzugriffsspeicher (SRAM), einem dynamischen Direktzugriffsspeicher (DRAM) und einem Single-Ended-Leseverstärkerentwurf enthalten ist.
  11. Schaltung, umfassend: eine Leselogikschaltung, die ausgebildet ist, um eine Differenzspannung während eines Lesevorgangs durch einen Leseverstärker abzutasten; eine Schreiblogikschaltung, die ausgebildet ist, um einen Datenwert während eines Schreibvorgangs durch mindestens eine Bitleitung zu schreiben; und eine Logikvorrichtung zur gemeinsamen Verstärkung, die dazu ausgebildet ist, eine Boost-Spannung zu der Leselogikschaltung oder der Schreiblogikschaltung hinzuzufügen.
  12. Schaltung nach Anspruch 11, wobei der Leseverstärker der Leselogikschaltung die hinzugefügte Boost-Spannung während des Lesevorgangs empfängt.
  13. Schaltung nach Anspruch 12, wobei die mindestens eine Bitleitung der Schreiblogikschaltung die hinzugefügte Boost-Spannung während des Lesevorgangs nicht empfängt.
  14. Schaltung nach Anspruch 11, wobei die mindestens eine Bitleitung der Schreiblogikschaltung die hinzugefügte Boost-Spannung während des Schreibvorgangs empfängt.
  15. Schaltung nach Anspruch 14, wobei der Leseverstärker der Leselogikschaltung die hinzugefügte Boost-Spannung während des Schreibvorgangs nicht empfängt.
  16. Schaltung nach Anspruch 11, wobei die Logikvorrichtung zur gemeinsamen Verstärkung mindestens ein NMOS-Transistor ist, der ausgebildet ist, um zu steuern, ob die Boost-Spannung zu der Leselogikschaltung oder der Schreiblogikschaltung addiert wird.
  17. Schaltung nach Anspruch 11, wobei die Schreiblogikschaltung mindestens ein NOR-Gate umfasst, das so ausgebildet ist, dass ein Ladungsverlust von Boost-Daten während eines Lesevorgangs oder eines Schreibvorgangs vermieden wird.
  18. Schaltung nach Anspruch 11, wobei die Unterstützungsschaltung in mindestens einem von einem statischen Direktzugriffsspeicher (SRAM), einem dynamischen Direktzugriffsspeicher (DRAM) und einem Single-Ended-Leseverstärkerentwurf enthalten ist.
  19. Verfahren, umfassend: ein Hinzufügen einer Boost-Spannung zu einer Leselogikschaltung einer Unterstützungsschaltung unter Verwendung einer Logikvorrichtung zur gemeinsamen Verstärkung während einer Leseoperation; ein Hinzufügen der Boost-Spannung zu einer Schreiblogikschaltung der Unterstützungsschaltung unter Verwendung der Logikvorrichtung zur gemeinsamen Verstärkung während eines Schreibvorgangs; und ein Verhindern, dass Daten während der Leseoperation durch die Schreiblogikschaltung propagiert werden.
  20. Verfahren nach Anspruch 19, wobei die Logikvorrichtung zur gemeinsamen Verstärkung mindestens ein NMOS-Transistor ist und ein Ladungsverlust von Boost-Daten während der Leseoperation oder der Schreiboperation unter Verwendung von mindestens einem NOR-Gate vermieden wird.
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