CN110197684A - 公共升压辅助 - Google Patents

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Abstract

本发明涉及公共升压辅助。本公开涉及一种包括辅助电路的结构，该辅助电路被配置为使用公共升压逻辑器件为辅助电路的读取逻辑电路和写入逻辑电路两者添加升压电压。

Description

公共升压辅助
技术领域
本公开涉及公共升压辅助，更特别地，涉及用于存储器器件的写入和读取操作的公共升压辅助的电路和方法。
背景技术
存储器器件被用作计算机或其他电子器件中的内部存储区域。用于在计算机中存储数据的一种特定类型的存储器是随机存取存储器(RAM)。RAM通常用作计算机环境中的主存储器，并且通常是易失性的，因为一旦关断电源，存储在RAM中的所有数据都将丢失。
静态随机存取存储器(SRAM)是RAM的一个示例。SRAM具有保持数据而无需刷新的优点。典型的SRAM器件包括具有单独的SRAM单元的阵列。每个SRAM单元能够存储表示逻辑数据位(例如，“0”或“1”)的二进制电压值。用于SRAM单元的一种现有配置包括交叉耦合的器件(诸如反相器)的对。只要向存储器阵列供电，反相器就用作存储数据位的锁存器。
动态随机存取存储器(DRAM)是RAM的另一个示例。DRAM具有存储器存储阵列和用于将数据写入存储阵列并读取存储的数据的电路。在典型的DRAM中，通过在每个存储器单元的存储电容器上存储高电压或低电压，将数据写入存储器阵列的存储器单元和从存储器阵列的存储器单元读取数据。在二进制数据方案中，高电压通常表示存储的“1”，以及低电压通常表示存储的“0”。DRAM是易失性存储器，使得数据保持存储在其中的存储电容器上，只要DRAM保持上电并且被以所需的间隔刷新。
在SRAM和DRAM两者中，对于低电压值(即，大约0.4伏特)和低电流，存在分辨已知状态(即，以将状态分辨为“1”或“0”)的问题。由于这个问题，需要提供更多电流以提高存储器产出。
发明内容
在本公开的一方面，一种结构包括辅助电路，所述辅助电路被配置为使用公共升压逻辑器件为所述辅助电路的读取逻辑电路和写入逻辑电路两者添加升压电压。
在本公开的另一方面，一种电路包括：读取逻辑电路，其被配置为在读取操作期间通过感测放大器感测差分电压；写入逻辑电路，其被配置为在写入操作期间通过至少一个位线写入数据值；以及公共升压逻辑器件，其被配置为将升压电压添加到所述读取逻辑电路和所述写入逻辑电路中的一者中。
在本公开的另一方面，一种方法包括：在读取操作期间使用公共升压逻辑器件将升压电压添加到辅助电路的读取逻辑电路；在写入操作期间使用所述公共升压逻辑器件将所述升压电压添加到所述辅助电路的写入逻辑电路；以及在所述读取操作期间防止数据传播通过所述写入逻辑电路。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的用于写入和读取操作的公共升压辅助。
图2示出了根据本公开的方面的用于写入和读取操作的另一公共升压辅助。
图3示出了根据本公开的方面的用于写入和读取操作的另一公共升压辅助。
图4示出了根据本公开的方面的用于写入和读取操作的公共升压辅助的图表。
具体实施方式
本公开涉及公共升压辅助，更特别地，涉及用于存储器器件的写入和读取操作的公共升压辅助的电路和方法。在更具体的实施例中，本公开为写入和读取操作两者提供了公共升压辅助，这允许相同的升压逻辑电路在低电压下提高读取产出以及在低电压下的提高写入产出。例如，本公开允许使用公共升压逻辑电路对读取和写入操作两者的负位线升压辅助。
在常规电路中，关于写入操作发生负位线升压辅助。在常规电路中，在读取操作期间不使用升压鳍(fin)。然而，在本公开中，在不添加任何额外的升压鳍的情况下，可以在读取操作期间使用相同的升压逻辑以提高在较低电压下的读取产出。在本公开中，升压逻辑电路将NMOS晶体管添加到感测放大器偏置晶体管的堆叠。NMOS晶体管是与在写入操作期间保持虚拟接地的晶体管相同的晶体管。在实施例中，NMOS晶体管被补升压信号BOOSTN选通，其中补升压信号BOOSTN由NOR门产生，该NOR门采取写入选择信号WSELP和感测放大器启用(enable)信号SET。
在本公开中，读取和写入辅助与公共补升压信号BOOSTN物理隔离。换句话说，公共升压辅助电路中的读取操作不会干扰写入操作，反之亦然。此外，在本公开中，当使用公共升压辅助电路时，存在感测放大器启用信号SET的性能提高以在较低电压下输出路径(即，由于公共升压辅助电路的数据线补信号DLC和数据线真信号DLT中的陡峭斜率，因此访问时间更快)。公共升压辅助电路在极低电压角(corner)下是有用的，并可与多体(multi-bank)设计集成。最后，当读取电流小时(即，读取操作期间的低电压)，可以使用公共升压辅助电路。
图1示出了根据本公开的方面的用于写入和读取操作的公共升压辅助。在图1中，公共升压辅助电路100包括读取逻辑电路110和写入逻辑电路120。读取逻辑电路110包括通过第一真位线BLT0、第一补位线BLC0、第二真位线BLT1和第二补位线BLC1连接到读取逻辑115的核(core)。写入逻辑电路120也包括通过第一真位线BLT0、第一补位线BLC0、第二真位线BLT1和第二补位线BLC1连接到写入逻辑125的核。在实施例中，读取逻辑电路110的核可以是与写入逻辑电路120的核相同的核。
仍然参考图1，在读取逻辑115中，PMOS晶体管P0具有连接到第一真位线BLT0的源极、连接到第一读取位开关信号RBSN0的栅极以及连接到数据真信号DLT的漏极。此外，在读取逻辑115中，PMOS晶体管P1具有连接到第二真位线BLT1的源极、连接到第二读取位开关信号RBSN1的栅极以及连接到数据真信号DLT的漏极。另外，PMOS晶体管P2具有连接到输出的源极、连接到数据补信号DLC的栅极以及连接到数据真信号DLT的漏极。此外，PMOS晶体管P3具有连接到输出的源极、连接到数据真信号DLT的栅极以及连接到数据补信号DLC的漏极。
仍参考读取逻辑115，PMOS晶体管P4具有连接到第一补位线BLC0的源极、连接到第一读取位开关信号RBSN0的栅极以及连接到数据补信号DLC的漏极。PMOS晶体管P5具有连接到第二补位线BLC1的源极、连接到第二读取位开关信号RBSN1的栅极以及连接到数据补信号DLC的漏极。在读取逻辑115中，NMOS晶体管N0具有连接到数据真信号DLT的漏极、连接到数据补信号DLC的栅极以及连接到感测放大器信号SAS的源极。NMOS晶体管N1具有连接到数据补信号DLC的漏极、连接到数据真信号DLT的栅极以及连接到感测放大器信号SAS的源极。最后，在读取逻辑115中，NMOS晶体管MN2具有连接到感测放大器信号SAS的漏极、连接到感测放大器启用信号SET的栅极以及连接到升压信号WRBOOST的漏极。
仍然参考图1，在写入逻辑125中，NMOS晶体管N2具有连接到第一真位线BLT0的漏极、连接到第一写入位开关信号WBS0的栅极以及连接到写入数据真信号DLTW的源极。NMOS晶体管N3具有连接到第二真位线BLT1的漏极、连接到第二写入位开关信号WBS1的栅极以及连接到写入数据真信号DLTW的源极。另外，在写入逻辑125中，NMOS晶体管N4具有连接到第二补位线BLC0的漏极、连接到第一写入位开关信号WBS0的栅极以及连接到写入数据补信号DLCW的源极。NMOS晶体管N5具有连接到第二补位线BLC1的漏极、连接到第二写入位开关信号WBS1的栅极以及连接到写入数据补信号DLCW的源极。
仍然参考写入逻辑125，NMOS晶体管N6具有连接到写入数据真信号DLTW的漏极、连接到第一写入驱动器WT的栅极以及连接到升压信号WRBOOST的源极。NMOS晶体管N7具有连接到写入数据补信号DLCW的漏极、连接到第二写入驱动器WC的栅极以及连接到升压信号WRBOOST的源极。最后，在写入逻辑125中，NMOS晶体管MN1具有连接到升压信号WRBOOST的漏极、连接到补升压信号BOOSTN的栅极以及连接到地的源极。
在图1中，公共升压辅助电路100还包括升压电容器BCAP、NOR门NOR0和反相器INV0。写入选择信号WSELP和感测放大器启用信号SET输入到NOR门NOR0并输出补升压信号BOOSTN。补感测放大器启用信号SETN被输入到反相器INV0并输出感测放大器启用信号SET。
在图1中，辅助电路(即，公共升压辅助电路100)被配置为使用公共升压逻辑器件(即，NMOS晶体管MN1)为读取逻辑电路(即，读取逻辑115)和写入逻辑电路(即，写入逻辑125)两者添加升压电压(即，升压信号WRBOOST的电压)。辅助电路还被配置为使用公共升压逻辑器件在读取操作期间将升压电压添加到读取逻辑电路，并且使用公共升压逻辑器件在读取操作期间阻止将升压电压添加到写入逻辑电路。在图1中，在读取操作期间，读取逻辑、感测放大器(即，PMOS晶体管P2、P3和NMOS晶体管N0、N1、MN2)接收添加的升压电压。
在图1中，辅助电路100还被配置为使用公共升压逻辑器件在写入操作期间将升压电压添加到写入逻辑电路。辅助电路100还被配置为使用公共升压逻辑器件(即，NMOS晶体管MN1)在写入操作期间阻止将升压电压添加到读取逻辑电路115。写入逻辑电路125包括至少一个位线，该至少一个位线在写入操作期间接收所添加的升压电压。公共升压逻辑器件是至少一个NMOS晶体管(即，NMOS晶体管MN1)，该至少一个NMOS晶体管被配置为控制是否将升压电压添加到读取逻辑电路或写入逻辑电路。辅助电路还可以被包括在SRAM、DRAM和单端感测放大器设计中的至少一个中。
在图1的读取操作中，感测放大器启用信号SET从“0”值变为“1”值。在实施例中，感测放大器启用信号SET可以具有窄脉冲宽度，并且补感测放大器启用信号SETN比感测放大器启用信号SET早一个门(gate)。写入选择信号WSELP被设置为“0”值。由于感测放大器启用信号SET和写入选择信号WSELP的值，NOR门NOR0的输出(即，补升压信号BOOSTN)从“1”值变为“0”值。基于补升压信号BOOSTN变为“0”值，升压信号WRBOOST从“0”值变为负电压值。此外，在读取操作期间的写入逻辑125中，第一写入位开关信号WBS0为“0”，第二写入开关信号WBS1为“0”，这使NMOS晶体管N2-N5截止。在读取操作期间，第一写入驱动器WT为“0”并且第二写入驱动器WC为“1”，这使NMOS晶体管N6截止并使NMOS晶体管N7导通。此外，当补升压信号BOOSTN具有“0”值时，NMOS晶体管MN1截止。
在图1的读取操作中，第一读取位开关信号RBSN0具有“1”值，第二读取位开关信号RBSN1从“1”值变为“0”值。因此，PMOS晶体管P0和P4截止，而PMOS晶体管P1和P5导通。此外，数据补信号DLC从“1”值变为“0”值(如果单元在DLC侧存储0)，这使NMOS晶体管N0截止。数据真信号DLT具有“1”值(如果单元在DLT侧存储1)。NMOS晶体管MN2栅极从“0”值变为“1”值，这允许升压信号WRBOOST和感测放大器信号SAS具有相同的值(即，负电压值)。因此，在图1的读取操作中，负电压值通过NMOS晶体管MN2传输到感测放大器信号SAS。
总之，在图1的读取操作中，关于整个读取操作，写入选择信号WSELP是“0”值。此外，在读取操作期间，感测放大器启用信号SET开始于“0”值，然后一旦位线产生足够的差，感测放大器启用信号SET就变为“1”值。一旦感测放大器启用信号SET为“1”值(即，被启动(fire))，则补升压信号BOOSTN变为“0”值并将升压信号WRBOOST升压至负电压值。升压信号WRBOOST的该负电压值通过NMOS晶体管MN2传输到感测放大器信号SAS。
在图1的写入操作中，感测放大器启用信号SET具有“0”值。写入选择信号WSELP从“0”值变为“1”值。由于感测放大器启用信号SET和写入选择信号WSELP的值，NOR门NOR0的输出(即，补升压信号BOOSTN)从“1”值变为“0”值。基于补升压信号BOOSTN变为“0”值，升压信号WRBOOST从“0”值变为负电压值。此外，在写入操作期间的写入逻辑125中，第一读取位开关信号RBSN0是“1”值，第二读取位开关信号RBSN1是“1”值，数据补信号DLC是“1”，以及数据真信号DLT为“0”。此外，当感测放大器启用信号SET具有“0”值时，NMOS晶体管MN2截止，这防止升压信号WRBOOST被传输到感测放大器信号SAS。
另外，在图1的写入操作中，第一写入位开关信号WBS0具有“0”值，以及第二写入位开关信号WBS1从“0”值变为“1”值。因此，NMOS晶体管N3和N5导通，而NMOS晶体管N2和N4截止。此外，写入数据补信号DLCW处于“1”值(因为WC处于“0”值)，以及写入真补信号DLTW从“1”值变为“0”值(因为WT)从“0”切换到“1”值)。第一写入驱动器WT从“0”值变为“1”值，第二写入驱动器WC具有“0”值。最后，补升压信号BOOSTN从“1”值变为“0”值。因此，在图1的写入操作中，升压信号WRBOOST上的负电压值被传输到写入逻辑125的位线(例如，BLT0和BLT1)。
总之，在图1的写入操作中，对于整个写入操作，感测放大器启用信号SET是“0”值。此外，在写入操作期间，写入选择信号WSELP开始于“0”值，然后一旦位线被拉至地，则写入选择信号WSELP变为“1”值，从而可以使位线升压(boost)。一旦写入选择信号WSELP为“1”值，则补升压信号BOOSTN变为“0”值，并且感测放大器偏置路径(即，读取逻辑115)将被关断。补升压信号BOOSTN变为“0”值将产生升压信号WRBOOST的负电压值。升压信号WRBOOST的负电压值被传输到写入逻辑125的位线(例如，BLT0和BLT1)。
图2示出了根据本公开的方面的用于写入和读取操作的另一公共升压辅助。除了在图2中添加NOR门NOR2和NOR3之外，图2中的公共升压辅助电路200与图1中的公共升压辅助电路100类似。在公共升压辅助电路200中添加NOR门NOR2和NOR3将防止写入驱动器中的任一者开启，以避免在读取操作期间来自升压的电荷泄漏。换句话说，写入逻辑225中的NOR门NOR2和NOR3将迫使第一写入驱动器WT和第二写入器驱动器WC在读取操作期间处于低状态，以防止写入驱动器中的任何一者开启而避免来自写入逻辑225中的升压的电荷泄漏。此外，写入逻辑电路(即，写入逻辑125)被配置为防止写入驱动器中的任一者开启，以避免来自升压数据的电荷泄漏在读取操作期间传播通过写入逻辑电路。
在图2中，公共升压辅助电路200包括读取逻辑电路210和写入逻辑电路220。读取逻辑电路210包括通过第一真位线BLT0、第一补位线BLC0、第二真位线BLT1和第二补位线BLC1连接到读取逻辑215的核。写入逻辑电路220也包括通过第一真位线BLT0、第一补位线BLC0、第二真位线BLT1和第二补位线BLC1连接到写入逻辑225的核。在实施例中，读取逻辑电路210的核可以是与写入逻辑电路220的核相同的核。
仍然参考图2，在读取逻辑215中，PMOS晶体管P6具有连接到第一真位线BLT0的源极、连接到第一读取位开关信号RBSN0的栅极以及连接到数据真信号DLT的漏极。此外，在读取逻辑215中，PMOS晶体管P7具有连接到第二真位线BLT1的源极、连接到第二读取位开关信号RBSN1的栅极以及连接到数据真信号DLT的漏极。另外，PMOS晶体管P8具有连接到输出的源极、连接到数据补信号DLC的栅极以及连接到数据真信号DLT的漏极。此外，PMOS晶体管P9具有连接到输出的源极、连接到数据真信号DLT的栅极以及连接到数据补信号DLC的漏极。
仍参考读取逻辑215，PMOS晶体管P10具有连接到第一补位线BLC0的源极、连接到第一读取位开关信号RBSN0的栅极以及连接到数据补信号DLC的漏极。PMOS晶体管P11具有连接到第二补位线BLC1的源极、连接到第二读取位开关信号RBSN1的栅极以及连接到数据补信号DLC的漏极。在读取逻辑215中，NMOS晶体管N8具有连接到数据真信号DLT的漏极、连接到数据补信号DLC的栅极以及连接到感测放大器信号SAS的源极。NMOS晶体管N9具有连接到数据补信号DLC的漏极、连接到数据真信号DLT的栅极以及连接到感测放大器信号SAS的源极。最后，在读取逻辑215中，NMOS晶体管MN4具有连接到感测放大器信号SAS的漏极、连接到感测放大器启用信号SET的栅极以及连接到升压信号WRBOOST的漏极。
仍然参考图2，在写入逻辑225中，NMOS晶体管N10具有连接到第一真位线BLT0的漏极、连接到第一写入位开关信号WBS0的栅极以及连接到写入数据真信号DLTW的源极。NMOS晶体管N11具有连接到第二真位线BLT1的漏极、连接到第二写入位开关信号WBS1的栅极以及连接到写入数据真信号DLTW的源极。另外，在写入逻辑225中，NMOS晶体管N12具有连接到第二补位线BLC0的漏极、连接到第一写入位开关信号WBS0的栅极以及连接到写入数据补信号DLCW的源极。NMOS晶体管N13具有连接到第二补位线BLC1的漏极、连接到第二写入位开关信号WBS1的栅极以及连接到写入数据补信号DLCW的源极。
仍然参考写入逻辑225，NMOS晶体管N14具有连接到写入数据真信号DLTW的漏极、连接到第一写入驱动器WT的栅极以及连接到升压信号WRBOOST的源极。NMOS晶体管N15具有连接到写入数据补信号DLCW的漏极、连接到第二写入驱动器WC的栅极以及连接到升压信号WRBOOST的源极。NOR门NOR2采用补第一写入驱动器WTN和感测放大器启用信号SET的输入，并输出第一写入驱动器WT。NOR门NOR3采用补第二写入驱动器WCN和感测放大器启用信号SET的输入，并输出第二写入驱动器WC。最后，在写入逻辑225中，NMOS晶体管MN3具有连接到升压信号WRBOOST的漏极、连接到补升压信号BOOSTN的栅极以及连接到地的源极。
在图2中，公共升压辅助电路200还包括升压电容器BCAP、NOR门NOR1和反相器INV1。写入选择信号WSELP和感测放大器启用信号SET输入到NOR门NOR1并输出补升压信号BOOSTN。补感测放大器启用信号SETN被输入到反相器INV1并输出感测放大器启用信号SET。
图2中的公共升压辅助电路200的读取操作与图1的类似。特别地，关于整个读取操作，写入选择信号WSELP是的“0”值。此外，在读取操作期间，感测放大器启用信号SET开始于“0”值，然后一旦位线产生足够的差，感测放大器启用信号SET就变为“1”值。在实施例中，感测放大器启用信号SET可以具有窄脉冲宽度，并且补感测放大器启用信号SETN比感测放大器启用信号SET早一个门。一旦感测放大器启用信号SET为“1”值(即，被启动)，则补升压信号BOOSTN变为“0”值并使升压信号WRBOOST升压至负电压值。升压信号WRBOOST的该负电压值通过NMOS晶体管MN4传输到感测放大器信号SAS。此外，NOR门NOR2和NOR3在读取操作期间防止数据传播通过写入逻辑225。
图2中的公共升压辅助电路200的写入操作与图1类似。特别地，对于整个写入操作，感测放大器启用信号SET是“0”值。此外，在写入操作期间，写入选择信号WSELP开始于“0”值，然后一旦位线被拉至接地，写入选择信号WSELP变为“1”值，从而可以使位线升压。一旦写入选择信号WSELP为“1”值，则补升压信号BOOSTN变为“0”值，并且感测放大器偏置路径(即，读取逻辑215)将被关断。补升压信号BOOSTN变为“0”值将产生升压信号WRBOOST的负电压值。升压信号WRBOOST的负电压值被传输到写入逻辑225的位线(例如，BLT0和BLT1)。
在图2中，可以使用公共升压逻辑器件(即，NMOS晶体管MN3)在读取操作期间将升压电压添加到辅助电路200的读取逻辑电路215，使用公共升压逻辑器件在写入操作期间将升压电压添加到辅助电路200的写入逻辑电路225，以及在读取操作期间防止数据传播通过写入逻辑电路。公共升压逻辑器件(即，NMOS晶体管MN3)是至少一个NMOS晶体管，以及使用写入逻辑电路中的至少一个NOR门防止数据传播通过写入逻辑电路。
图3示出了根据本公开的方面的用于写入和读取操作的另一公共升压辅助。除了在图3中添加的NOR门NOR5和NOR6之外，图3中的公共升压辅助电路300与图1中的公共升压辅助电路100类似。在图3中的公共升压辅助电路300中增加NOR门NOR5和NOR6将防止写入驱动器中的任何一者开启，以便避免在读取操作期间来自升压的电荷泄漏并且以便用于多体涉及使用多体写入选择信号WSELN。换句话说，写入逻辑325中的NOR门NOR5和NOR6将迫使第一写入驱动器WT和第二写入器驱动器WC在读取操作期间处于低状态，以防止数据传播通过写入逻辑325。响应于多体写入选择信号WSELN处于高状态，第一写入驱动器WT和第二驱动器WC在读取操作期间将处于低状态。
在图3中，公共升压辅助电路300包括读取逻辑电路310和写入逻辑电路320。读取逻辑电路310包括通过第一真位线BLT0、第一补位线BLC0、第二真位线BLT1和第二补位线BLC1连接到读取逻辑315的核。写入逻辑电路320也包括通过第一真位线BLT0、第一补位线BLC0、第二真位线BLT1和第二补位线BLC1连接到写入逻辑325的核。在实施例中，读取逻辑电路310的核可以是与写入逻辑电路320的核相同的核。
仍然参考图3，在读取逻辑315中，PMOS晶体管P12具有连接到第一真位线BLT0的源极、连接到第一读取位开关信号RBSN0的栅极以及连接到数据真信号DLT的漏极。此外，在读取逻辑315中，PMOS晶体管P13具有连接到第二真位线BLT1的源极、连接到第二读取位开关信号RBSN1的栅极以及连接到数据真信号DLT的漏极。另外，PMOS晶体管P14具有连接到输出的源极、连接到数据补信号DLC的栅极以及连接到数据真信号DLT的漏极。此外，PMOS晶体管P15具有连接到输出的源极、连接到数据真信号DLT的栅极以及连接到数据补信号DLC的漏极。
仍参考读取逻辑315，PMOS晶体管P16具有连接到第一补位线BLC0的源极、连接到第一读取位开关信号RBSN0的栅极以及连接到数据补信号DLC的漏极。PMOS晶体管P17具有连接到第二补位线BLC1的源极、连接到第二读取位开关信号RBSN1的栅极以及连接到数据补信号DLC的漏极。在读取逻辑315中，NMOS晶体管N16具有连接到数据真信号DLT的漏极、连接到数据补信号DLC的栅极以及连接到感测放大器信号SAS的源极。NMOS晶体管N17具有连接到数据补信号DLC的漏极、连接到数据真信号DLT的栅极以及连接到感测放大器信号SAS的源极。最后，在读取逻辑315中，NMOS晶体管MN6具有连接到感测放大器信号SAS的漏极、连接到感测放大器启用信号SET的栅极以及连接到升压信号WRBOOST的漏极。
仍然参考图3，在写入逻辑325中，NMOS晶体管N18具有连接到第一真位线BLT0的漏极、连接到第一写入位开关信号WBS0的栅极以及连接到写入数据真信号DLTW的源极。NMOS晶体管N19具有连接到第二真位线BLT1的漏极、连接到第二写入位开关信号WBS1的栅极以及连接到写入数据真信号DLTW的源极。另外，在写入逻辑325中，NMOS晶体管N20具有连接到第二补位线BLC0的漏极、连接到第一写入位开关信号WBS0的栅极以及连接到写入数据补信号DLCW的源极。NMOS晶体管N21具有连接到第二补位线BLC1的漏极、连接到第二写入位开关信号WBS1的栅极以及连接到写入数据补信号DLCW的源极。
仍然参考写入逻辑325，NMOS晶体管N22具有连接到写入数据真信号DLTW的漏极、连接到第一写入驱动器WT的栅极以及连接到升压信号WRBOOST的源极。NMOS晶体管N23具有连接到写入数据补信号DLCW的漏极、连接到第二写入驱动器WC的栅极以及连接到升压信号WRBOOST的源极。NOR门NOR5采用补第一写入驱动器WTN和多体选择信号WSELN的输入，并输出第一写入驱动器WT。NOR门NOR6采用补第二写入驱动器WCN和多体选择信号WSELN的输入，并输出第二写入驱动器WC。最后，在写入逻辑325中，NMOS晶体管MN5具有连接到升压信号WRBOOST的漏极、连接到补升压信号BOOSTN的栅极以及连接到地的源极。
在图3中，公共升压辅助电路300还包括升压电容器BCAP、NOR门NOR4和反相器INV2。写入选择信号WSELP和感测放大器启用信号SET输入到NOR门NOR4，并输出补升压信号BOOSTN。补感测放大器启用信号SETN被输入到反相器INV2并输出感测放大器启用信号SET。
图3中的公共升压辅助电路300的读取操作与图1类似。特别地，对于整个读取操作，写入选择信号WSELP是“0”值。此外，在读取操作期间，感测放大器启用信号SET开始于“0”值，然后一旦位线产生足够的差，感测放大器启用信号SET就变为“1”值。在实施例中，感测放大器启用信号SET可以具有窄脉冲宽度，并且补感测放大器启用信号SETN比感测放大器启用信号SET早一个门。在实施例中，当未执行写入操作时，多体选择信号WSELN为“1”。一旦感测放大器启用信号SET为“1”值(即，被启动)，则补升压信号BOOSTN变为“0”值并且使升压信号WRBOOST升压至负电压值。升压信号WRBOOST的该负电压值通过NMOS晶体管MN6传输到感测放大器信号SAS。此外，NOR门NOR5和NOR6在读取操作期间防止数据传播通过写入逻辑325。
图3中的公共升压辅助电路300的写入操作与图1类似。特别地，对于整个写入操作，感测放大器启用信号SET是“0”值。此外，在写入操作期间，写入选择信号WSELP开始于“0”值，然后一旦位线被拉至接地，写入选择信号WSELP则变为“1”值，从而可以使位线升压。一旦写入选择信号WSELP为“1”值，则补升压信号BOOSTN变为“0”值，并且感测放大器偏置路径(即，读取逻辑315)将被关断。补升压信号BOOSTN变为“0”值将产生升压信号WRBOOST的负电压值。升压信号WRBOOST的负电压值被传输到写入逻辑325的位线(例如，BLT0和BLT1)。
图4示出了根据本公开的方面的用于写入和读取操作的公共升压辅助的图表。在图4中，公共升压辅助电路100、200和300的图表400示出了从约-160mV到约0.6V的电压的y轴。x轴是以纳秒为单位示出的从约3.84纳秒到约4.92纳秒的时间。图表400包括已知的写入辅助的写入波形和图1-3中的公共升压辅助电路的写入波形。
特别地，图4的图表400包括公共升压辅助电路100、200和300中的字线WL 405、感测放大器启用信号SET 410、读取位开关信号RBSN 415、感测放大器信号SAS 425、升压信号WRBOOST 430、数据线真信号DLT 435、读取全局位线信号RGBLTN 450、数据线补信号DLC455和补升压信号BOOSTN 465。图表400还包括常规写入辅助电路中的常规感测放大器信号SAS 420、常规数据线真信号DLT 440、常规读取全局位线信号RGBLTN 445和常规数据线补信号DLC 460。
在图4中，常规读取电路中的已知数据线补信号DLC 460努力达到高电平。此外，常规读取电路中的常规数据线真信号DLT 440努力达到低电平。相对地，通过使用升压信号WRBOOST 430，公共升压辅助电路100、200和300中的数据线补信号DLC 455比常规读取电路中的常规数据线补信号DLC 460更快地达到高电平。此外，通过使用升压信号WRBOOST 430，公共升压辅助电路中的数据线真信号DLT 435比常规读取电路中的常规数据线真信号DLT440更快地达到低电平。
因此，当使用公共升压辅助电路100、200和300时，由于用于读取和写入操作的低电压值的增加的升压，故障率下降。此外，当使用公共升压辅助电路100、200和300时，不需要额外的逻辑来启用读取辅助，该读取辅助导致更简单的实现。
本公开的用于公用升压辅助电路的电路和方法可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的用于公用升压辅助电路的电路和方法的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，用于公用升压辅助电路的写入方案的电路和方法的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (20)

1.一种包括辅助电路的结构，所述辅助电路被配置为使用公共升压逻辑器件为所述辅助电路的读取逻辑电路和写入逻辑电路两者添加升压电压。
2.根据权利要求1所述的结构，其中所述辅助电路被配置为使用所述公共升压逻辑器件在读取操作期间将所述升压电压添加到所述读取逻辑电路。
3.根据权利要求2所述的结构，其中所述辅助电路被配置为使用所述公共升压逻辑器件在所述读取操作期间阻止将所述升压电压添加到所述写入逻辑电路。
4.根据权利要求2所述的结构，其中所述读取逻辑电路包括在所述读取操作期间接收添加的所述升压电压的感测放大器。
5.根据权利要求1所述的结构，其中所述辅助电路被配置为使用所述公共升压逻辑器件在写入操作期间将所述升压电压添加到所述写入逻辑电路。
6.根据权利要求5所述的结构，其中所述辅助电路被配置为使用所述公共升压逻辑器件在所述写入操作期间阻止将所述升压电压添加到所述读取逻辑电路。
7.根据权利要求5所述的结构，其中所述写入逻辑电路包括在所述写入操作期间接收添加的所述升压电压的至少一个位线。
8.根据权利要求1所述的结构，其中所述公共升压逻辑器件为至少一个NMOS晶体管，所述至少一个NMOS晶体管被配置为控制是否将所述升压电压添加到所述读取逻辑电路或所述写入逻辑电路。
9.根据权利要求1所述的结构，其中所述写入逻辑电路包括至少一个NOR门，所述NOR门被配置为在读取操作或写入操作期间避免来自升压数据的电荷泄漏。
10.根据权利要求1所述的结构，其中所述辅助电路被包括在静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和单端感测放大器设计中的至少一个中。
11.一种电路，包括：
读取逻辑电路，其被配置为在读取操作期间通过感测放大器感测差分电压；
写入逻辑电路，其被配置为在写入操作期间通过至少一个位线写入数据值；以及
公共升压逻辑器件，其被配置为将升压电压添加到所述读取逻辑电路和所述写入逻辑电路中的一者中。
12.根据权利要求11所述的电路，其中所述读取逻辑电路的所述感测放大器在所述读取操作期间接收添加的所述升压电压。
13.根据权利要求12所述的电路，其中所述写入逻辑电路中的所述至少一个位线在所述读取操作期间不接收添加的所述升压电压。
14.根据权利要求11所述的电路，其中所述写入逻辑电路中的所述至少一个位线在所述写入操作期间接收添加的所述升压电压。
15.根据权利要求14所述的电路，其中所述读取逻辑电路的所述感测放大器在所述写入操作期间不接收添加的所述升压电压。
16.根据权利要求11所述的电路，其中所述公共升压逻辑器件为至少一个NMOS晶体管，所述至少一个NMOS晶体管被配置为控制是否将所述升压电压添加到所述读取逻辑电路或所述写入逻辑电路。
17.根据权利要求11所述的电路，其中所述写入逻辑电路包括至少一个NOR门，所述至少一个NOR门被配置为在读取操作或写入操作期间避免来自升压数据的电荷泄漏。
18.根据权利要求11所述的电路，其中所述辅助电路被包括在静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和单端感测放大器设计中的至少一个中。
19.一种方法，包括：
在读取操作期间使用公共升压逻辑器件将升压电压添加到辅助电路的读取逻辑电路；
在写入操作期间使用所述公共升压逻辑器件将所述升压电压添加到所述辅助电路的写入逻辑电路；以及
在所述读取操作期间防止数据传播通过所述写入逻辑电路。
20.根据权利要求19所述的方法，其中所述公共升压逻辑器件为至少一个NMOS晶体管，并且使用至少一个NOR门在所述读取操作或所述写入操作期间避免来自升压数据的电荷泄漏。
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