TWI789973B - 非揮發性電晶體嵌入於靜態隨機存取記憶體單元 - Google Patents
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Abstract
本揭露關於一種結構，包括一閂鎖電路；一第一非揮發性場效電晶體，連接到該閂鎖電路的一第一側以及一位元線；以及一第二非揮發性場效電晶體，連接到該閂鎖電路的一第二側以及一互補位元線。
Description
本揭露係關於一種嵌入在一記憶體單元中的一非揮發性電晶體，特別是指一種嵌入在一靜態隨機存取記憶體單元(SRAM)中之一非揮發性電晶體的電路與方法及其操作方法。
記憶體裝置當作在一電腦或其他電子設備中的一內部儲存區域。使用在一電腦中儲存資料的一特定類型係為隨機存取記憶體(RAM)。隨機存取記憶體係通常當作在一計算系統中之主要晶片上以及晶片外儲存單元，且通常是揮發性的，一旦關閉電源則會遺失儲存在隨機存取記憶體中的所有資料。
一靜態隨機存取記憶體(SRAM)係為隨機存取記憶體的一個例子。一靜態隨機存取記憶體具有保留資料而無須刷新的優點。一典型的靜態隨機存取記憶體裝置包括多個單獨靜態隨機存取記憶體單元的一陣列。每一個靜態隨機存取記憶體單元可儲存一個二元電壓值，其代表一邏輯資料位元(例如「0」或「1」)。
應用多個儲存陣列的電荷捕捉電晶體(CTT)通常係為多個獨立陣列，該等獨立陣列具有一較大的額外面積。舉例來說，多個應用需要一高速SRAM以及多個CTT非揮發性儲存個別陣列的優點，其可能會產生一個別的周邊高成本。
在本揭露的一目的中，一結構包括一閂鎖電路；一第一非揮發性場效電晶體(FET)，連接到該閂鎖電路的一第一側以及一位元線；以及一第二非揮發性場效電晶體(FET)，連接到該閂鎖電路的一第二側以及一互補位元線。
在本揭露的另一目的中，一電路包括一閂鎖電路，該閂鎖電路包括與一第一NMOS電晶體串聯的的一第一PMOS電晶體以及與一第二NMOS電晶體串聯的一第二PMOS電晶體；一第一非揮發性電晶體，連接到與該第一NMOS電晶體串聯的該第一PMOS電晶體；一第二非揮發性電晶體，連接到與該第二NMOS電晶體串聯的該第二PMOS電晶體；以及一字元線，連接到該第一非揮發性電晶體與該第二非揮發性電晶體。
在本揭露的另一目的中，一方法包括藉由改變至少一非揮發性場效電晶體(FET)的一臨界電壓而將資料寫入一記憶體位元單元電路的該至少一非揮發性場效電晶體中，以及藉由該至少一非揮發性場效電晶體的感測而讀取在該記憶體位元單元電路之該至少一非揮發性場效電晶體中的該資料。
10:SRAM單元
10’:SRAM單元
20:CTT電路
30:CTT電路
40:PMOS電晶體
50:PMOS電晶體
60:NMOS電晶體
70:NMOS電晶體
80:SRAM單元
80’:SRAM單元
90:CTT電路
100:CTT電路
110:PMOS電晶體
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150:SRAM單元
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220:SRAM單元
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230:CTT電路
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290:關係圖
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330:NVM裝置
340:NVM裝置
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400:NVM裝置
A:儲存節點
B:儲存節點
BL:位元線
BL-0:位元線
BL-1:位元線
BLB:位元線
BLB-0:位元線
BLB-1:位元線
C:儲存節點
D:儲存節點
GND:接地
VDD:電源供應器
VDD+:電壓值
Vt:臨界電壓
WL1:字元線
WL2:字元線
在下列之詳細的敘述中描述本揭露，該詳細的敘述係參考以多個示例性實施例的非限制性例子之方式所指出的多個圖式。
圖1顯示依據本揭露一些實施例嵌設在一靜態隨機存取記憶體中之一電荷捕捉電晶體的電路示意圖。
圖2顯示依據本揭露一些實施例每一個靜態隨機存取記憶體之兩個位元資料電路的電路示意圖。
圖3A顯示依據本揭露一些實施例之一寫入操作的一第一步驟的電路示意圖，而該寫入操作是寫入到每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體中。
圖3B顯示依據本揭露一些實施例之一寫入操作的一第二步驟的電路示意圖，而該寫入操作是寫入到每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體中。
圖4A顯示依據本揭露一些實施例之一讀取操作的電路示意圖，而該讀取操作是從每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體讀取。
圖4B顯示依據本揭露一些實施例之該讀取操作的關係圖，而該讀取操作是從每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體讀取。
圖5A顯示依據本揭露一些實施例之一讀取操作的電路示意圖，而該讀取操作是從該靜態隨機存取記憶體讀取。
圖5B顯示依據本揭露一些實施例之該讀取操作的關係圖，而該讀取操作是從該靜態隨機存取記憶體讀取。
圖6顯示依據本揭露一些實施例之一寫入操作的電路示意圖，而該寫入操作是寫入該靜態隨機存取記憶體。
圖7顯示依據本揭露一些實施例嵌設在一靜態隨機存取記憶體單元中之一非揮發性記憶體電路的電路示意圖。
本揭露關於一種嵌設在一記憶體單元中的非揮發性電晶體，更特別是關於用於嵌設在一靜態隨機存取記憶體中之一非揮發性電晶體(SRAM)單元的一電路及其操作方法。更特別地是，本揭露包括一SRAM單元，其具有多個電荷捕捉電晶體(CTT)裝置。應當理解，所屬技術領域中具有通常知識者所熟知的非揮發性電晶體可使用在任何非揮發性電晶體技術中(例如鐵電場效電晶體(FET)、磁電電晶體等等)。有利地是，在文中所述的非揮發性晶體提供縮
減額外面積以及增加在SRAM陣列中的容量(例如SRAM陣列可當作一查找表或是用於一神經網路之網路權重的儲存)，除了在文中所描述的其他優點之外。
在所知的電路中，一SRAM單元具有快速效能，但是當關閉電源時可能不會儲存資料；然而，一電荷捕捉電晶體(CTT)具有慢速效能，但當關閉電源時可能會儲存資料。在所知的電路中，由於一雙周邊電路以及一專用CTT陣列，所以CTT電路是獨立的並需要一較大額外面積。然而，該等所知的電路並不具有與SRAM單元結合的一CTT電路。再者，在本揭露中，將CTT加入SRAM單元中係協助執行儲存在CTT與SRAM單元中的資料之間的近記憶體運算，並改善記憶體密度。
為了克服這些與其他問題並舉一個具體例子，本揭露包括一結構，其包括一記憶體電路，該記憶體電路包括一閂鎖電路，連接到至少二非揮發性場效電晶體(FET)，該至少二非揮發性場效電晶體經配置以執行一讀取操作及/或一寫入操作。本揭露亦包括一電路，其包括一閂鎖電路，具有複數個場效電晶體；以及至少二電荷捕捉電晶體(CTTs)，連接到該閂鎖電路並經配置以執行一讀取操作及/或一寫入操作。本揭露亦包括藉由改變該至少一非揮發性FET的一臨界電壓而用於將資料寫入一記憶體位元單元電路之該至少一非揮發性FET中的一方法，以及藉由使用該至少一非揮發性FET的差分感測而讀取在該記憶體位元單元電路中之資料的一方法。
圖1顯示依據本揭露一些實施例嵌設在一靜態隨機存取記憶體(SRAM)中之一電荷捕捉電晶體(CTT)的電路示意圖。在圖1中，CTT電路20、30嵌設在一SRAM單元10中。在這實施例中，CTT電路20、30取代存取電晶體。SRAM單元10包括連接到一位元線BL的一CTT電路20、一PMOS電晶體40以及一NMOS電晶體60。SRAM單元10亦包括連接到一互補位元線BLB的一CTT電路30、一PMOS電晶體50以及一NMOS電晶體70。在SRAM單元10中，PMOS電晶體40、50與NMOS電晶體60、70形成一閂鎖電路，其用於儲存多個位元。特別是，SRAM單元10使用CTT電路20、30將「0」或「1」使用一寫入操作而儲存
在儲存節點A及B處。再者，在一讀取操作中，使用CTT電路20、30讀取儲存節點A及B。
圖2顯示依據本揭露一些實施例每一個靜態隨機存取記憶體之兩個位元資料電路的電路示意圖。更特別地是，在圖2中，顯示SRAM單元10、80、150、220，其每一個具有類似的結構。舉例來說，類似於如圖1所示之SRAM單元10的結構，SRAM單元80具有CTT電路90、100、PMOS電晶體110、120以及NMOS電晶體130、140。SRAM單元10與80具有CTT電路20、30、90、100，其每一個具有連接到一字元線WL1的一閘極。類似地，SRAM單元150具有CTT電路160、170、PMOS電晶體180、190以及NMOS電晶體200、210。SRAM單元220具有CTT電路230、240、PMOS電晶體250、260以及NMOS電晶體270、280。SRAM單元150與220具有連接到一字元線WL2之一閘極的CTT電路160、170、230、240。在一些實施例中，位元線BL-0連接到CTT電路20與160，位元線BLB-0連接到CTT電路30與170，位元線BL-1連接到CTT電路90與230，而位元線BLB-1連接到CTT電路100與240。
在圖2之SRAM單元10的操作中，CTT電路20與30的臨界電壓(例如Vt)對稱地升高，表示成Vt+△。此允許在SRAM單元10的CTT資料儲存一個「1」。在本揭露的一非限制的例子中，△可接近250毫伏。再者，在圖2之SRAM單元80的操作中，CTT電路90與100的臨界電壓(例如Vt)並未提升，其表示成Vt+0。這造成在SRAM單元20中的CTT資料儲存一個「0」。
圖3A顯示依據本揭露一些實施例之一寫入操作的一第一步驟的電路示意圖，而該寫入操作是寫入到每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體中。圖3A包括SRAM單元10、80、150、220(類似於圖2)。在操作中，位元線BL-0與BLB-0設定為接地(例如GND)，並預先充電位元線BL-1與BLB-1。在圖3A之寫入操作的第一步驟中，字元線WL1在大於一電源供應器VDD之電壓值(例如VDD+)的一電壓值處導通，而字元線WL2則斷路。再者，在圖3A之寫入操作的第一步驟中，SRAM單元10接收一升壓
VDD，而CTT電路30的臨界電壓(例如Vt)升高到一預定△以將一個「1」儲存在CTT電路30中。在圖3A之寫入操作的第一步驟中，由於SRAM單元80並不具有一升壓VDD，所以臨界電壓(例如Vt)並未對CTT電路100提升。請注意，為了寫入CTT 30，程式化位元單元(SRAM單元10)成如圖3A所示的「0」及「1」。
圖3B顯示依據本揭露一些實施例之一寫入操作的一第二步驟的電路示意圖，而該寫入操作是寫入到每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體中。在操作中，位元線BL-0與BLB-0設定為接地(例如GND)，並預先充電位元線BL-1與BLB-1。在圖3B之寫入操作的第二步驟中，字元線WL1在大於電源供應器VDD之電壓值(例如VDD+)的一電壓值而導通，而字元線WL2則斷路。再者，在圖3B之寫入操作的第二步驟中，SRAM單元10接收一升壓VDD，且CTT電路20的臨界電壓(例如Vt)升高到一預定△(例如250毫伏)以將一個「1」儲存在CTT電路20中。當CTT電路30已經具有從寫入操作之第一步驟升高的其臨界電壓時，CTT電路30則儲存一個「0」。在圖3B之寫入操作的第二步驟中，由於SRAM單元80並無具有一升壓VDD，所以臨界電壓(例如Vt)並未對CTT電路90提升。請注意，為了寫入CTT20，程式化位元單元(SRAM單元10)成如圖3B所示的「0」及「1」。
圖4A顯示依據本揭露一些實施例之一讀取操作的電路示意圖，而該讀取操作是從每一個靜態隨機存取記憶體之該兩個位元資料電路的該電荷捕捉電晶體讀取。圖4A包括SRAM單元10、80、150、220(類似於圖2)。CTT電路的讀取操作係使用大訊號感測。特別是，位元線BL-0、BLB-0、BL-1、BLB-1在一讀取操作模式下進行預先充電。舉例來說，將位元線BL-0預先充電到高電位，且位元線BLB-0經由儲存節點B進行放電。而且，將位元線BLB-1預先充電到高電位，且位元線BLB-1經由儲存節點D進行放電。然後，發生讀取操作並將使一相對應的SRAM單元(例如SRAM單元10、80、150或220)的一感測放大器能夠感測位元線(例如BL-0或BL-1)與相對應的互補位元線(例如BLB-0或
BLB-1)之間的一差異。然後，在讀取操作期間可讀取CTT電路(例如CTT電路10或是CTT電路100)的CTT資料。
圖4B顯示位元線BL-0與BLB-1當作電壓(y軸)與時間(x軸)之函數的關係圖290。圖4B亦顯示位元線BL-1與BLB-1當作電壓(y軸)與時間(x軸)之函數的關係圖300。在關係圖290中，位元線BL-0維持在一固定電壓，而對互補位元線BLB-0進行放電。在關係圖300中，位元線BLB-1維持在一固定電壓，而對互補位元線BLB-1進行放電。讀取圖4A中的CTT資料可以藉由查看互補位元線BLB-0與互補位元線BLB-1之間的放電率差異或是絕對放電率來執行。
在圖4B中，當查看互補位元線BLB-0與互補位元線BLB-1之間的放電率差異時，可使用一差分感測放大器執行一電流感側操作或是單端感測其中一個。當單端感測時，相較於在關係圖300中之互補位元線BLB-1的放電率，一反相器可偵測在關係圖290中之互補位元線BLB-0的較慢放電率。由於相較於關係圖300中之BLB-1，在關係圖290中之互補位元線BLB-0具有一較慢放電率，所以將從CTT電路20的CTT資料讀取一個「1」。當相較於BLB-0，互補位元線BLB-1具有一較快放電率時，將從CTT電路90的CTT資料讀取一個「0」。
圖5A顯示依據本揭露一些實施例之一讀取操作的電路示意圖。圖5A包括SRAM單元10、80、150、220(類似於圖2)。在圖5A中的讀取操作使用一應用SRAM差分感測，其係使用可感測SRAM資料的延遲感測放大器激發器。
在圖5A中，字元線WL1為導通且字元線WL2為斷開。位元線BL-0、BLB-0、BL-1、BLB-1於一讀取操作模式進行預先充電。舉例來說，位元線BL-0預先充電到高電位，而位元線BLB-0經由儲存節點B進行放電。而且，位元線BLB-1預先充電到高電位，而位元線BLB-1經由儲存節點D進行放電。在一些實施例中，額外延遲應該是最小的，例如小於1奈秒。
圖5B顯示位元線BL-0與BLB-1當作電壓(y軸)與時間(x軸)之函數的關係圖310。圖5B亦顯示位元線BL-1與BLB-1當作電壓(y軸)與時間(x軸)之函數的關係圖320。在圖5B中，當查看互補位元線BLB-0與互補位元線
BLB-1之間的放電率差異時，相較於在關係圖320中之互補位元線BLB-1的放電率，一應用SRAM的差分感測可偵測在關係圖310中之互補位元線BLB-0的較慢放電率。由於相較於關係圖320中之BLB-1，在關係圖310中之互補位元線BLB-0具有一較慢放電率，所以將從SRAM單元10的SRAM資料讀取一個「1」。當相較於BLB-0，互補位元線BLB-1具有一較快放電率時，將從SRAM單元80的SRAM資料讀取一個「0」。在本揭露中，一SRAM位元的讀取操作為一典型的讀取操作，其中均對BL’s及BLB’s進行預先充電到Vdd。根據儲存在位元單元的各儲存節點中的資料，將對BL或BLB其中任何一個進行預先充電，同時另一個將維持在Vdd。用於感測感測放大器激發時間將由具有CTT元件的位元單元所決定，而CTT元件係儲存造成低放電率的一個「1」。再者，一預定電壓分離(例如100mV)將用設計感測放大器激發控制電路。
圖6顯示依據本揭露一些實施例之一寫入操作的電路示意圖，而該寫入操作是寫入該靜態隨機存取記憶體。圖6包括SRAM單元10、80、150、220(類似於圖2)。在寫入圖6之該等SRAM單元中之操作中，字元線WL1為導通，而字元線WL2為斷開。再者，在圖6的寫入操作中，SRAM單元10、80、150、220中的每一個都可以使用已知的字元線升壓寫入輔助技術，甚至在臨界電壓加△(Vt+△)存取電晶體的情況下被寫入。
圖7顯示依據本揭露一些實施例嵌設在一靜態隨機存取記憶體(SRAM)單元中之一非揮發性記憶體(NVM)電路的電路示意圖。在一些實施例中，圖7具有SRAM單元10’、80’、150’、220’，其類似於如圖2所示的該等SRAM單元，除了該等CTT裝置被其他非揮發性記憶體(NVM)裝置(例如鐵電場效電晶體、磁電電晶體等等)所取代之外。更特別地是，在圖7中的SRAM單元10’、80’、150’、220’類似於圖2的SRAM單元10、80、150、220，除了每一個CTT裝置被相對的非揮發性記憶體(NVM)裝置所取代之外，例如對於SRAM單元10’的NVM裝置330、340、對於SRAM單元80’的NVM裝置350、360、對於SRAM單元150’的NVM裝置370、380、對於SRAM單元220’的NVM裝置390、400。
在圖7之SRAM單元10’的操作中，其他NVM裝置330、340的臨界電壓(例如Vt)對稱地升高，其表示成Vt+△。此允許在SRAM單元10’的CTT資料儲存一個「1」。在本揭露的一非限制的例子中，△可接近250毫伏。再者，在圖7之SRAM單元80’的操作中，其他NVM裝置350、360的臨界電壓(例如Vt)對稱地降低，其表示成Vt-△。這造成在SRAM單元20中的CTT資料儲存一個「0」。
再者，其他NVM裝置350、360的臨界電壓(例如Vt)藉由改變極性而降低，該極性藉由在另一方向經過之電流而改變。換言之，電流係從其他NVM裝置350、360而流向相對應的SRAM儲存節點C、D。此降低的臨界電壓(例如Vt)將著重在其他NVM裝置330、340(例如Vt+△)與其他NVM裝置350、360(例如Vt-△)之間，以執行如上所述的讀取及寫入操作。在圖7的其他實施例中，鐵電場效電晶體、磁電電晶體以及其他NVM裝置330、340、350、360、370、380、390用於降低臨界電壓(例如Vt-△)，因為圖2的CTT電路20、30、90、100、160、170、230、240不能改變電流方向及降低臨界電壓(例如Vt-△)。
舉例來說，可以使用大量的不同工具製造本揭露之嵌設在一靜態隨機存取記憶體單元中之一非揮發性電晶體的電路與方法。但是，一般來說，這些方法以及工具用於形成具有微米以及奈米等級的結構。應用於製造本揭露之嵌設在一靜態隨機存取記憶體單元中之一非揮發性電晶體的電路與方法的方法及技術，即採用積體電路(IC)技術。舉例來說，該等結構建立在多個晶圓上，且藉由在一晶圓的頂部上的微影製程圖案化多個材料膜而實現。特別是，嵌設在一靜態隨機存取記憶體單元中之一非揮發性電晶體的電路與方法的製造使用三個基本建立方塊：(i)沉積多個材料薄膜在一基板上；(ii)藉由微影成像而鋪設一圖案化遮罩在該等薄膜的頂部上；以及(iii)選擇性地將該等薄膜蝕刻到該遮罩。
如上述的該等方法使用在積體電路晶片的製造。所得的該等積體電路晶片可由製造商以原始晶圓形式(意即作為具有多個未封裝晶片的單個晶
圓)例如裸晶粒，或是以一封裝形式進行分配。在後一種情況下，晶片安裝在一單個晶片封裝中(例如一塑膠載體，其具有多個導線，固定在一主機板或其他更高級別的載體)或是在多個封裝(例如一陶瓷載體，其中一個或兩個都有表面互連或埋入互連)。然後，在任何情況下，然後晶片與其他晶片、分離的電路元件及/或其他訊號處理裝置整合在一起，而所述的其他訊號處理裝置為下列其中一個的一部份：(a)一中間產品，例如主機板；或是(b)一終端產品。該終端產品可為任何產品，其包括積體電路晶片，範圍從玩具與其他低端應用產品到先進電腦產品以及一中央處理器，而該先進電腦產品具有一顯示器、一鍵盤或其他輸入裝置。再者，本揭露之邏輯內記憶體計算的電路與方法可以在用於機器學習以及人工智慧的高處理能力之處理器中具有廣泛的應用性。
本揭露的各種實施例的描述是出於說明的目的而呈現的，但並不意旨在徹底或限制所揭露的實施例。在不脫離所描述實施例的範圍和精神的情況下，許多改良與變化對於所屬領域中具有通常知識者來說將是顯而易見的。選擇在文中所使用的術語以最佳地解釋實施例的原理、實際應用或對市場中發現的技術改進，或者使所屬領域中具有通常知識者能夠理解此處揭露的實施例。
10:SRAM單元
20:CTT電路
30:CTT電路
40:PMOS電晶體
50:PMOS電晶體
60:NMOS電晶體
70:NMOS電晶體
A:儲存節點
B:儲存節點
BL:位元線
BLB:位元線
Claims (20)
- 一種記憶體單元的結構，包括：一閂鎖電路；一第一非揮發性場效電晶體，連接到該閂鎖電路的一第一側以及一位元線；一第二非揮發性場效電晶體，連接到該閂鎖電路的一第二側以及一互補位元線；以及一字元線，直接連接到該第一非揮發性電晶體且直接連接到該第二非揮發性電晶體；其中該第一非揮發性場效電晶體設置在該閂鎖電路與該位元線之間，且直接連接到該閂鎖電路與直接連接到該位元線。
- 如請求項1所述之結構，其中該第二非揮發性場效電晶體設置在該閂鎖電路與該互補位元線之間，且直接連接到該閂鎖電路與直接連接到該互補位元線。
- 如請求項1所述之結構，更包括一第一儲存節點以及一第二儲存節點，該第一儲存節點設置在該第一非揮發性場效電晶體與該閂鎖電路之間，且直接連接到該第一非揮發性場效電晶體與直接連接到該閂鎖電路；以及該第二儲存節點設置在該第二非揮發性場效電晶體與該閂鎖電路之間，且直接連接到該第二非揮發性場效電晶體與直接連接到該閂鎖電路。
- 如請求項1所述之結構，其中該閂鎖電路包括一第一PMOS電晶體直接連接到一第二PMOS電晶體；以及一第一NMOS電晶體直接連接到一第二NMOS電晶體。
- 如請求項4所述之結構，其中第一PMOS電晶體的一閘極與該第二PMOS電晶體的一閘極直接連接到該第一NMOS電晶體，及該第二NMOS電晶體的一閘極連接到一第二儲存節點。
- 如請求項1所述之結構，其中該第一非揮發性場效電晶體與該第二非揮發性場效電晶體包括一電荷捕捉電晶體。
- 如請求項1所述之結構，其中該第一非揮發性場效電晶體與該第二非揮發性場效電晶體包括一鐵電場效電晶體。
- 如請求項1所述之結構，其中該第一非揮發性場效電晶體與該第二非揮發性場效電晶體包括一磁電電晶體。
- 如請求項1所述之結構，其中該閂鎖電路與該第一及該第二非揮發性場效電晶體包括一靜態隨機存取記憶體。
- 如請求項9所述之結構，其中該靜態隨機存取記憶體經配置以執行一寫入操作，其改變該第一非揮發性場效電晶體與該第二非揮發性場效電晶體的一臨界電壓，以將資料寫入該靜態隨機存取記憶體。
- 如請求項10所述之結構，其中該寫入操作使用直接連接到該第一非揮發性場效電晶體之一閘極與該第二非揮發性場效電晶體之一閘極的該字元線的升壓。
- 如請求項10所述之結構，其中該靜態隨機存取記憶體經配置以執行一讀取操作，其使用該第一非揮發性場效電晶體與該第二非揮發性場效電晶體的差分感測，以讀取來自於該靜態隨機存取記憶體的該資料。
- 如請求項12所述之結構，其中該讀取操作使用具有一延遲感測放大器激發器之該第一非揮發性場效電晶體與該第二非揮發性場效電晶體的差分感側，以讀取來自於該靜態隨機存取記憶體的該資料。
- 一種記憶體單元的電路，包括：一閂鎖電路，包括與一第一NMOS電晶體串聯的一第一PMOS電晶體以及與一第二NMOS電晶體串連的一第二PMOS電晶體；一第一非揮發性電晶體，連接到與該第一NMOS電晶體串聯的該第一PMOS電晶體；一第二非揮發性電晶體，連接到與該第二NMOS電晶體串聯的該第二PMOS電晶體；以及一字元線，直接連接到該第一非揮發性電晶體與該第二非揮發性電晶體；其中該第一非揮發性場效電晶體設置在該閂鎖電路與一位元線之間，且直接連接到該閂鎖電路與直接連接到該位元線。
- 如請求項14所述之電路，其中該第一非揮發性電晶體與該第二非揮發性電晶體包括電荷捕捉電晶體。
- 如請求項15所述之電路，更包括一第一儲存節點，設置在該第一非揮發性場效電晶體與該閂鎖電路之間，且直接連接到該第一非揮發性場效電晶體與直接連接到該閂鎖電路。
- 如請求項15所述之電路，還包括一第二儲存節點，設置在該第二非揮發性場效電晶體與該閂鎖電路之間，且直接連接到該第二非揮發性場效電晶體與直接連接到該閂鎖電路。
- 如請求項15所述之電路，其中該等電荷捕捉電晶體經配置以執行一讀取操作以及一寫入操作，該讀取操作使用該等電荷捕捉電晶體之一差分感測以讀取來自於該電路的資料，該寫入操作藉由改變該等電荷捕捉電晶體的一臨界電壓而將該資料寫入到該電路。
- 如請求項18所述之電路，其中該等電荷捕捉電晶體的每一個具有一閘極，該閘極連接到該字元線。
- 一種操作一記憶體單元的方法，包括：藉由改變至少一非揮發性場效電晶體的一臨界電壓而將資料寫入一記憶體位元單元電路的至少一非揮發性場效電晶體中；以及藉由使用該至少一非揮發性場效電晶體的差分感測而讀取在該記憶體位元單元電路的該至少一非揮發性場效電晶體中的該資料；其中一字元線，直接連接到該至少一非揮發性電晶體的一第一非揮發性電晶體的一閘極，且直接連接到該至少一非揮發性電晶體的一第二非揮發性電晶體的一閘極；其中該至少一非揮發性電晶體的該第一非揮發性電晶體，設置在該閂鎖電路與一位元線之間，且直接連接到該閂鎖電路與直接連接到該位元線。
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