CN101727971B - 一种集成电路结构 - Google Patents

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Abstract

一种集成电路结构包括字线、列选择线和锁存器。锁存器包括互补的第一存储节点和第二存储节点、和工作电压节点。控制电路连接在工作电压节点和锁存器之间。控制电路包括连接到字线的第一输入；和连接到列选择线的第二输入。当字线和列选择线都被选取时，控制电路将工作电路和锁存器连接起来；当字线和列选择线中至少一个未被选择时，控制电路断开工作电压节点和锁存器之间的连接。

Description

一种集成电路结构
技术领域
本发明一般涉及集成电路，尤其是存储器单元设计，更特别的是静态随机存取存储器单元的结构。 
背景技术
静态随机存取存储器(SRAM)通常用于集成电路中。SRAM单元具有能够保存数据而不需要刷新的优势特征。SRAM单元可能包括不同数量的晶体管，经常依据晶体管数目而命名，例如，6晶体管(6-T)SRAM，8晶体管(8-T)SRAM等。晶体管通常形成一个数据锁存器存储一个比特位。附加额外的晶体管以控制晶体管的访问。SRAM单元通常排列成一个具有行和列的阵列。通常，SRAM单元的每一行都连接到一个决定当前SRAM单元是否被选择的字线，SRAM单元的每一列都连接到一条位线(或者一对位线)，用来存储比特到SRAM单元，或从SRAM单元中读取比特。 
随着集成电路被不断缩小，集成电路的工作电压降低了，同时存储器电路的工作电压也降低了。因此，衡量读出和写入SRAM单元的比特的可靠性的SRAM单元读写裕量(margin)也降低了。由于静态噪音的存在，读写裕量的降低可能导致相应的读和写操作的错误。 
已经开发出各种不同的方法降低能够进行可靠读写操作所需的最小工作电压VCCmin和适应不断下降的工作电压。例如，使用负向位线技术改善低工作电压下的单元写入能力，尤其是当字线电压被限制时。参考图1，是一个6晶体管SRAM单元，“0”比特被写入到SRAM单元。因此，位线BL携带一个代表逻辑低的低电压，位线BLB携带一个代表逻辑高的高电压。节点10位于高电压，节点12位于低电压。为了在SRAM单元中写入“0”比特，输入一个负向电压，例如，-100毫伏，到位线BL上。负向电压导致节点10和位线BL之间的电压差增大。因此，写操作变得更容易，VCCmin值可能被降低。 
然而，负向位线技术是有代价的。通常，负向电压是使用电荷泵产生的(没有显示)，其收到工作电压VDD然后输出负向电压。图2图释说明了工作电压VDD和由电荷泵产生的负向位线电压之间的关系。需要注意的是，如果工作电压VDD变小，假如使用相同的电荷泵，那么负向电压的峰值也变小。然而，这种趋势违背了使用负向位线电压的目的。众所周知，如果工作电压变小，负向位线电压的峰值应该增大以补偿工作电压VDD的减小。一种解决这个问题的方法是当工作电压VDD降低时采用更大的电荷泵。然而，这样的解决方案要求更多的芯片面积。因而需要其他解决方案。 
发明内容
根据本发明的一个方面，一种集成电路结构包括：字线，列选择线和锁存器。锁存器包括两个互补的第一存储节点和第二存储节点，以及工作电压节点。控制电路连接于工作电压节点和锁存器之间。控制电路包括连接到字线的第一输入，和连接到列选择线的第二输入。当字线和列选择线都被选择时，控制电路用于互连工作电压节点和锁存器；当字线和列选择线中的至少一个没被选择时，控制电路断开工作电压节点和锁存器之间的连接。 
根据本发明的另一个方面，一种集成电路结构包括：第一信号线；和第一信号线断开的第二信号线；工作电压节点；互补的第一位线和第二位线；和包括互补的第一存储节点和第二存储节点的一对交叉耦合反相器。第一NMOS晶体管连接于第一位线和第一存储节点之间，包括连接到第一信号线的栅极。第二NMOS晶体管连接于第二位线和第二存储节点之间，其包括连接到第二信号线的栅极。第一PMOS晶体管具有连接到第一信号线的栅极，连接到工作电压节点的源极，和连接到交叉耦合反相器对中的PMOS晶体管源极的漏极。第二PMOS晶体管具有连接到第二信号线的栅极，连接到工作电压节点的源极，和连接到第一PMOS晶体管漏极的漏极。 
同样，根据本发明的另一个方面，一种集成电路结构包括排列成行和列的多个静态随机存取存储器(SRAM)单元。每个SRAM单元包括一对包含互补的两个第一存储节点和第二存储节点的交叉耦合反相器；工作电压节点；和连接于工作电压节点和交叉耦合反相器对之间的控制电路。控制电路包括第一 输入和第二输入，当第一输入和第二输入都有“被选取”信号时，控制电路将工作电压节点和交叉耦合反相器对进行互连；当第一输入和第二输入至少有一个有“未被选取”信号时，控制电路断开工作电压节点和交叉耦合反相器对之间的连接。所述集成电路结构进一步包括多条字线，其中每条字线连接到各自行的每个SRAM单元的第一输入。集成电路结构进一步包括多条列选择线，每条列选择线连接到各自列中每个SRAM单元的第二输入。 
本发明的优势特点在于不依赖于负向位线电压进行可靠的写操作并降低了芯片面积的消耗。 
附图说明
为了更全面地理解本发明和其优点，结合下面的附图描述作为参考，其中： 
图1示出了传统的6-T静态随机存取存储器(SRAM)单元，其中，为了降低VCCmin，使用负向位线电压对SRAM单元进行写入； 
图2示出了工作电压VDD和由工作电压产生的负向位线电压之间的关系； 
图3示出了本发明的一个实例，其中控制电路用来控制存储节点的电源供给； 
图4示出了一个SRAM阵列； 
图5示出了使用双栅晶体管执行本发明的一个实例； 
图6示出了一个双栅鳍式场效应晶体管的横断面图； 
图7是模拟结果图，将从本发明实例获得的VCCmin值与传统的6-T SRAM单元的VCCmin值进行对比。 
具体实施方式
下面，详细描述当前首选实例的制作和使用。然而，应该认识到，本发明了提供很多可以体现在各种具体情况中的、可用的发明概念。此具体实例仅仅是制作和使用本发明的特定方式的说明，不限制本发明的范围。 
本发明提供了一种新型的静态随机存取存储器(SRAM)单元实例。下面讨论实例的变化和操作。在本发明的各种视图和说明性实例中，使用类似的参 考数字表明类似的元件。 
图3示出了本发明的一个实例，其中包括8晶体管(8-T)SRAM单元16。SRAM单元16包括上拉晶体管PU1和PU2，下拉晶体管PD1和PD2，和传输门(pass-gate)晶体管PG1和PG2。上拉晶体管PU1和下拉晶体管PD1的漏极连接在一起形成一个反相器，上拉晶体管PU2和下拉晶体管PD2的漏极连接在一起形成另一个反相器。两个反相器是交叉耦合的，以形成一个数据锁存器。数据锁存器的存储节点X0经由传输门晶体管PG1连接到位线BL，同时存储节点X1经由传输门晶体管PG2连接到位线BLB，其中存储节点X0和X1是互补节点，其经常处于相反的逻辑电平上(逻辑高或逻辑低)。传输门晶体管PG1和PG2的栅极连接到字线WL。SRAM单元16连接到工作电压VDD和VSS之间。工作电压VDD可以和提供给核心电路的电压相同，或者是与核心工作电压不同的转换电压(经常称为电压CVDD)。 
SRAM单元16进一步包括控制晶体管C1和C2。实例中，控制晶体管C1的栅极连接到字线WL，同时控制晶体管C2的栅极连接到列选择线CS，用来选择不同的列进行写操作。列选择线CS可被连接到本地I/O块(未显示)并从其接收信号，本地I/O块向SRAM16所位于的相同SRAM阵列中的所有列选择线提供列选择信号(请参考图4)。控制晶体管C1和C2的漏极是连接在一起的。在下面的讨论中，控制晶体管C1和C2组合在一起被称为控制电路CC，其中，控制晶体管C1和C2的栅极作为控制电路CC的输入。 
控制电路CC控制在工作电压节点(也称为节点VDD)处的工作电压VDD的接入。如图3所示，只有当字线WL和列选择线CS都是逻辑高时，即足够高而能够关断两个晶体管C1和C2，才断开节点X3和工作电压VDD之间的连接。如果字线WL和列选择线CS中的任何一个处于逻辑低，节点X3和工作电压VDD建立连接，工作电压VDD供给节点X3。 
图4示出了包括了多个排列成行和列的SRAM单元的SRAM阵列20的部分视图。SRAM单元表示成S[第一整数][第二整数]形式，其中第一整数和第二整数分别代表行数和列数。字线WL，位线BL和BLB，和列选择线CS也使用相应的行数和列数标记。SRAM单元的具体结构可以参考图3或图5。在下面的讨论中，假设选取行i和列j，因此交叉点SRAM单元S[i][j]是所选 取的单元，其他SRAM单元未被选取。在下面的描述中，字线WL和列选择线CS上的逻辑高被称为“被选取”信号，字线WL和列选择线CS上的逻辑低被称为“未被选取”信号。本领域技术人员可以意识到，施加逻辑低到相应的字线和列选择线，也可以使交叉点的单元被选取，例如，用PMOS晶体管代替传输门晶体管PG1和PG2。然而，本发明的概念仍然适用。 
在写操作过程中，SRAM单元S[i][j]作为写入选择，字线WL[i]和列选择线CS[j]因此携带逻辑高信号。位线BL[j]和BLB[j]根据要写入SRAM单元S[i][j]的数值而设定，并且位线BL[j]和BLB[j]具有相反的逻辑值。SRAM单元S[i][j]的控制晶体管C1和C2(参考图3)都因字线WL[i]和列选择线CS[j]的高电压值而被关断。因此，工作电压VDD和节点X3相隔离。写操作因此更简单快速。 
在写操作过程中，行i中的未选单元执行伪读操作。由于在写操作过程中，所有未选列的列选择线都是逻辑低的，未选SRAM单元的控制晶体管C2(参考图3)，例如，行i中的SRAM单元S[i][j-1]和SRAM单元S[i][j+1]被导通，工作电压VDD提供给节点X3。因此，行i中的未选单元就像控制晶体管C1和C2一样将不存在，工作电压节点VDD直接连接到节点X3。在这些未选SRAM单元中存储的值被保留。 
类似地，写操作过程中，列j中的未选单元仍然保留它们的值。由于所有未选行上的字线信号是逻辑低的，列j中未选SRAM单元的控制晶体管C1(参考图3)，例如SRAM单元S[i-1][j]和SRAM单元S[i+1][j]被导通，工作电压VDD提供给节点X3。因此，列j中的未选单元就像控制晶体管C1和C2一样将不存在，工作电压节点VDD直接连接到节点X3。在这些未选SRAM单元中存储的值被保留。对于未选行和未选列中的所有SRAM单元来说，由于它们的字线WL和列选择线CS都处于逻辑低，它们的所有控制晶体管C1和C2都被导通，这些SRAM单元的节点X3都处于工作电压VDD。因此，未选行和未选列中的SRAM单元保留它们的值。 
在读操作中，SRAM阵列20中的所有列选择线CS处于低电压。因此，所有SRAM单元中的所有控制晶体管C2被导通，因而工作电压VDD被提供给所有SRAM单元的节点X3，SRAM阵列20中的SRAM单元的工作方式类 似于传统的6晶体管SRAM单元。 
总结上述讨论的操作过程，在写操作中，选取SRAM单元中的控制电路CC断开工作电压VDD和由晶体管PU1，PU2，PD1，PD2形成的锁存器之间的连接。然而，在读操作中和/或者对于写操作中未选SRAM单元来说，控制电路CC将工作电压VDD接入到节点X3(见图3)。 
应该知道到，图3中所示的控制电路CC的作用可使用其他装置执行。例如，图5示出了一个实例，其中控制电路CC使用一个有前栅FG和背栅BG的双栅晶体管C3执行。如果前栅FG和背栅BG中至少一个位于逻辑低，双栅晶体管C3被导通。如果前栅FG和背栅BG都位于逻辑高，晶体管C3被关断。晶体管PU1，PU2，PD1，PD2，PG1和PG2可使用每个晶体管只有一个栅极的普通晶体管实现，或者使用前栅连接到各自背栅的双栅晶体管实现。 
图6显示了一个典型的双栅鳍式场效应晶体管30，图中示出了鳍式场效应晶体管的横断面图。鳍式场效应晶体管30包括半导体鳍32，栅极电介质34，在鳍32的一个侧壁上的前栅FG，在鳍32的相对侧壁上的背栅BG。鳍32最好有一个小宽度W，这样，当由前栅FG控制的沟槽和由背栅BG控制的沟槽都被关断时，整个鳍被关断。前栅FG和背栅BG的形成可以包括形成栅电极层和构图栅电极层。在构图栅电极层的过程中，直接位于鳍32上的栅电极层的一部分蚀刻，以便将前栅FG和背栅BG彼此分离。或者，前栅FG和背栅BG可通过化学机械抛光相互分离。 
事实上，图3所示的实例可能被当作和图5所示的实例一样，其中控制晶体管C1可被当作由前栅FG形成的晶体管，控制晶体管C1可被当作由背栅BG形成的晶体管。 
应该认识到，尽管在本发明的实例中，控制电路CC被添加到6晶体管SRAM单元中，控制电路CC的概念也可以应用到其他有不同数目晶体管和不同结构的SRAM单元中。通过前面段落提供的教导，本领域的的普通技术人员能够知道实现的细节。 
使用本发明的实例，SRAM单元的VCCmin值被显著减小。图7示出了模拟结果，其中X轴表示工作电压VDD(参考图3)，Y轴表示VCCmin。线40和42从传统6晶体管SRAM单元(工作温度分别在125℃和-40℃)获得。线 44和46是从本发明的实例(工作温度分别在125℃和-40℃)获得的结果。模拟结果表明，相较于传统的6晶体管SRAM单元，本发明实例的VCCmin值减小了大约200毫伏。更进一步，在写操作时，本发明实例可以和负向位线的使用相结合。相应结果显示为线50，其表明如果使用-100毫伏位线电压，VCCmin值可以更进一步减小100毫伏。显然，这导致VCCmin值从0.7-0.8伏减小到0.4-0.6伏。 
本发明实例有很小的芯片面积耗损。如果本发明实例是使用传统的平面MOS晶体管来实现，只需要在传统的6晶体管SRAM单元的芯片面积上额外附加大约15％的芯片面积。然而，如果本发明实例使用双栅鳍式场效应晶体管实现，需要的额外芯片面积进一步减小到大约10％。 
尽管本发明和其优点已经被详细描述了，需要明白的是，在此可以做各种变化，替换和更改，而不违背附加要求所定义的本发明的范围和精神。而且，本申请的范围并不局限于说明书描述的过程，机械，制造，和组成的问题，手段，方法和步骤的具体实例。作为本工艺的一项普通技术应感激本发明的公开，根据本发明，现存的或今后开发的执行相同的功能或获得相同结果的过程，机械，制造，组成的问题，手段，方法或步骤可能被使用。因此，附加说明应该包括在其范围这样的过程，机械，制造，组成的问题，手段，方法，或步骤中。 

Claims (10)

1.一种集成电路结构，包括：
字线；
列选择线；
包括互补的第一存储节点和第二存储节点的锁存器；
工作电压节点；和
连接于工作电压节点和锁存器之间的控制电路，其中所述控制电路包括：
连接到字线的第一输入；和
连接到列选择线的第二输入，其中，当字线和列选择线中至少一个未被选取时，控制电路用于将工作电压节点和锁存器互连起来；当字线和列选择线都被选取时，控制电路断开工作电压节点和锁存器之间的连接，
其中，控制电路进一步包括：第一PMOS晶体管，包括连接到第一输入的第一栅极，连接到工作电压节点的第一源极，和连接到锁存器的第一漏极；和第二PMOS晶体管，包括连接到第二输入的第二栅极，连接到工作电压节点的第二源极，和连接到第一漏极的第二漏极，或者其中，控制电路包括双栅PMOS晶体管，其包括：连接到第一输入的前栅；连接到第二输入的背栅；连接到工作电压节点的源极；和连接到锁存器的漏极。
2.权利要求1的集成电路结构，其中双栅PMOS晶体管是包括鳍片的鳍式场效应晶体管，前栅在所述鳍的第一侧壁上，背栅在与第一侧壁相对的第二侧壁上。
3.权利要求1的集成电路结构，其中锁存器包括：
第一上拉晶体管；
第二上拉晶体管，其中第一上拉晶体管和第二上拉晶体管的源极都连接到控制电路；
第一下拉晶体管；
第二下拉晶体管，其中第一下拉晶体管和第二下拉晶体管的漏极分别连接到第一上拉晶体管和第二上拉晶体管的漏极；
组成互补对的第一位线和第二位线；
连接于第一位线和第一上拉晶体管与第一下拉晶体管的漏极之间的第一传输门(pass-gate)晶体管，第一传输门晶体管的栅极连接到字线；和
连接于第二位线和第二上拉晶体管与第二下拉晶体管的漏极之间的第二传输门晶体管，第二传输门晶体管的栅极连接到字线。
4.一种集成电路结构，包括：
第一信号线；
和第一信号线断开的第二信号线；
工作电压节点；
互补的第一位线和第二位线；
包括互补的第一存储节点和第二存储节点的一对交叉耦合反相器；
将第一位线连接到第一存储节点的第一NMOS晶体管，所述第一NMOS晶体管包括连接到第一信号线的栅极；
将第二位线连接到第二存储节点的第二NMOS晶体管，所述第二NMOS晶体管包括连接到第二信号线的栅极；
第一PMOS晶体管，包括连接到第一信号线的栅极、连接到工作电压节点的源极、和连接到所述一对交叉耦合反相器的PMOS晶体管的源极的漏极；和
第二PMOS晶体管，包括连接到第二信号线的栅极、连接到工作电压节点的源极、连接到第一PMOS晶体管漏极的漏极。
5.权利要求4的集成电路结构，其中第一信号线是字线，第二信号线是列选择线。
6.权利要求4的集成电路结构，其中第一PMOS晶体管和第二PMOS晶体管是离散MOS管。
7.权利要求4的集成电路结构，其中第一PMOS晶体管和第二PMOS晶体管是双栅MOS管的一部分，其中第一PMOS晶体管的栅极是双栅MOS管的前栅，第二PMOS晶体管的栅极是双栅MOS管的背栅。
8.权利要求7的集成电路结构，其中双栅MOS管是双栅鳍式场效应晶体管。
9.一种集成电路结构，包括：
排列成行和列的多个静态随机存取存储器(SRAM)单元，其中每个SRAM单元包括：
包括互补的第一存储节点和第二存储节点的一对交叉耦合反相器；
工作电压节点；和
连接于工作电压节点和所述一对交叉耦合反相器之间的控制电路，其包括第一输入和第二输入，当第一输入和第二输入中至少一个有“未被选取”信号时，控制电路用于互连工作电压节点和所述一对交叉耦合反相器；其中当第一输入和第二输入都有“被选取”信号时，控制电路断开工作电压节点和所述一对交叉耦合反相器之间的连接；
多条字线，其中每条字线连接到各自行的每个SRAM单元的第一输入；和
多条列选择线，其中每条列选择线连接到各自列的每个SRAM单元的第二输入，
其中，多个SRAM单元的每一个的控制电路包括：第一PMOS晶体管，包括连接到第一输入的第一栅极，连接到工作电压节点的第一源极，和连接到所述一对交叉耦合反相器的第一漏极；和第二PMOS晶体管，包括连接到第二输入的第二栅极，连接到工作电压节点的第二源极，和连接到第一漏极的第二漏极，或者其中，控制电路包括双栅PMOS晶体管，其包括连接到第一输入的前栅，连接到第二输入的背栅，连接到工作电压节点的源极，和连接到所述一对交叉耦合反相器的漏极。
10.权利要求9的集成电路结构，其中双栅PMOS晶体管是包括鳍的鳍式场效应晶体管，前栅在所述鳍的第一侧壁上，背栅在所述鳍片的与第一侧壁相对的第二侧壁上。
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