JP2006059479A - 連想記憶装置 - Google Patents

Abstract

【課題】ＳＯＩ基板上で、動作速度低減の問題なく、消費電力の小さな連想記憶装置を提供する。
【解決手段】連想記憶装置（ＣＡＭ）は、データ記憶部ＤＭとデータ比較部ＤＣを備えている。データ比較部ＤＣは、サーチ線ＳＬに載せられたデータと、データ記憶部ＤＭに記憶されたデータを比較する。不一致の場合、Ｈレベルにプリチャージされたマッチ線ＭＬを放電してＬレベルにする。ここで、データ比較部ＤＣを構成するＮＭＯＳトランジスタＮ６，Ｎ８のゲートとボディを短絡する。ゲートとボディを短絡すると、ＮＭＯＳトランジスタＮ６，Ｎ８の閾値電圧が下がる。そのため、ゲートに接続されたサーチ線ＳＬを低電圧化しても、ＭＯＳトランジスタＮ６，Ｎ８のオン電流を大きくすることができ、マッチ線ＭＬを高速に放電することができる。その結果、低消費電力化のためにサーチ線ＳＬを低電圧化しても、動作速度低減の問題のない連想記憶装置を実現できる。
【選択図】図１

Description

本発明は、データ検索等の用途に用いられる連想記憶装置に関するものである。

連想記憶装置（Content Addressable Memory：以下、単にＣＡＭと称する。）は、データ検索等の用途に用いられる。ＣＡＭは、予めメモリアレイに記憶されたデータと、外部から入力されたデータとの比較行うことで検索動作を行う。
なお、本発明に関する先行技術が特許文献１に開示されている。

特開２００２−３７３４９３号公報

ＣＡＭは高速検索処理に非常に適したメモリであるが、その並列動作性から動作時の消費電力が非常に大きいことが問題となっている。
動作時の消費電力を低減するためには、動作電圧を低減することが最も重要である。

しかしながら、単純に動作電圧を下げると、ＣＡＭのメモリセル（ＣＡＭセル）に記憶されたデータを安定に保持することが難しくなる。
すなわち、ＣＡＭセルをＳＲＡＭ（Static Random Access Memory）のような記憶素子と見た場合、動作電圧を下げていくと読み出し時の動作余裕が無くなり、最悪の場合、データの破壊をもたらす可能性がある。

また、単純に動作電圧を下げるとサーチ線・マッチ線の駆動速度が落ちてしまい、ＣＡＭの消費電力は低減できるが、動作周波数が落ちてしまうという問題があった。
そこで、本発明の目的は、動作速度低減の問題なく、消費電力の小さな連想記憶装置を提供することにある。

請求項１に係る連想記憶装置は、複数のメモリセルと、前記メモリセルに接続されたマッチ線と、前記メモリセルに接続されたサーチ線と、を備えるＳＯＩ基板上に形成された連想記憶装置であって、前記メモリセルは、データ記憶部と、前記データ記憶部に記憶されたデータと、サーチ線上に与えられたサーチデータを比較するデータ比較部と、を備え、前記データ比較部は、ゲートがサーチ線に接続され、導通することにより前記マッチ線を放電するトランジスタを有し、前記トランジスタは、ゲートとボディとが短絡されていることを特徴とする。

請求項１に係る連想記憶装置は、データ比較部にゲートとボディが短絡されたトランジスタを備えている。ゲートとボディを短絡することにより、トランジスタの閾値電圧が下がるので、サーチ線の電圧を下げてもオン電流を大きくすることができる。そのため、マッチ線の放電を速く行うことができる。
その結果、消費電力を低くするためにサーチ線の電圧を下げても、動作速度低減の問題の無い連想記憶装置を実現できる。

＜実施の形態１＞
図１は、本実施の形態に係る連想記憶装置のメモリセルの一つを示す回路図である。連想記憶装置は、複数のメモリセルを備えている。メモリセルは、データ記憶部ＤＭと、データ記憶部ＤＭに記憶されたデータと、サーチ線ＳＬ，バーＳＬ上に与えられたサーチデータを比較するデータ比較部ＤＣを備えている。なお、本実施の形態に係る連想記憶装置は、ＳＯＩ（Silicon On Insulator）プロセスを用いて形成されている。
ＮＭＯＳトランジスタＮ３のドレインが、データ記憶部ＤＭを構成するＰＭＯＳトランジスタＰ２のドレインに点Ｏ２において接続されている。ＮＭＯＳトランジスタＮ３のソースはビット線ＢＬに接続され、ゲートは、ワード線ＷＬに接続されている。

ワード線ＷＬにＮＭＯＳトランジスタＮ４のゲートが接続されている。ＮＭＯＳトランジスタＮ４のドレインは、データ記憶部ＤＭを構成するＰＭＯＳトランジスタＰ１のドレインと点Ｏ１において接続され、ソースがビット線バーＢＬに接続されている。

データ記憶部ＤＭは、通常のＳＲＡＭセルと同様の構成になっている。以下データ記憶部ＤＭの構成について詳細に説明する。

ＰＭＯＳトランジスタＰ１のソースは電源電圧Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されている。そして、ＮＭＯＳトランジスタＮ１のソースは接地されている。ＰＭＯＳトランジスタＰ１のゲートと、ＮＭＯＳトランジスタＮ１のゲートは接続され、共にＰＭＯＳトランジスタＰ２のドレイン及びＮＭＯＳトランジスタＮ２のドレインに点Ａ２おいて接続されている。

ＰＭＯＳトランジスタＰ２のソースは電源電圧Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地されている。ＰＭＯＳトランジスタＰ２のゲートは、ＮＭＯＳトランジスタＮ２のゲートと接続され、共にＰＭＯＳトランジスタＰ１のドレイン及びＮＭＯＳトランジスタＮ１のドレインに接続されている。

データ比較部ＤＣはＮＭＯＳトランジスタＮ５〜Ｎ８により構成されている。ＮＭＯＳトランジスタＮ７のゲートが、データ記憶部ＤＭを構成するＮＭＯＳトランジスタＮ２のゲートと点Ｏ３において接続されている。またデータ比較部ＤＭを構成するＮＭＯＳトランジスタＮ５のゲートがデータ記憶部ＤＭのＮＭＯＳトランジスタＮ１のゲートと点Ｏ４において接続されている。

ＮＭＯＳトランジスタＮ７のドレインはマッチ線ＭＬに接続され、ソースはＮＭＯＳトランジスタＮ８のドレインに接続されている。ＮＭＯＳトランジスタＮ８のソースは接地されている。またＮＭＯＳトランジスタＮ８のゲートはサーチ線ＳＬに接続されている。

ＮＭＯＳトランジスタＮ５のドレインはマッチ線ＭＬに接続され、ソースはＮＭＯＳトランジスタＮ６のドレインに接続されている。ＮＭＯＳトランジスタＮ６のソースは接地されている。また、ＮＭＯＳトランジスタＮ６のゲートはサーチ線バーＳＬに接続されている。

ここで、データ比較部ＤＣのＮＭＯＳトランジスタＮ６，Ｎ８（図１において破線で囲んだトランジスタ）は、ボディ（チャネルより下のシリコン層）とゲートが短絡されている。そして、ＮＭＯＳトランジスタＮ６のボディはＮＭＯＳトランジスタＮ５のボディに接続されている。また、ＮＭＯＳトランジスタＮ８のボディは、ＮＭＯＳトランジスタＮ７のボディに接続されている。サーチ線ＳＬ、バーＳＬとＮＭＯＳトランジスタＮ６、Ｎ７のボディがそれぞれ短絡されている。

ＳＯＩプロセスにおいて、ゲートとボディを短絡したトランジスタは、以下のように実現されている。ＳＯＩプロセスでは、トランジスタ間の分離技術として、完全分離するフルトレンチ分離と、部分的にシリコン層を残すパーシャルトレンチ分離の２種類の分離技術が存在する。

フルトレンチ分離を用いた場合、トランジスタのボディは、フローティングとなって外部から制御することができない。一方、パーシャルトレンチ分離を用いた場合はトランジスタ素子の近傍に設けた電位固定によってボディの電位を制御することができる。

そして、ＳＲＡＭセルにおいて、ＮＭＯＳトランジスタのゲートとボディを短絡した例が、文献「Impact of Actively Body-bias Controlled(ABC)SOI SRAM by using Direct Body Contact Technology for Low-Voltage Application:Y.Hirano, et al.,IEDM Technical Digest,pp.35-38,DEC.2003,(Fig.1)」に示されている。

次に以上のように構成されたＣＡＭセルの検索動作について説明する。

データ記憶部ＤＭの点Ａ１がＨレベル、点Ａ２がＬレベルの場合を論理「０」、点Ａ１がＬレベル、点Ａ２がＨレベルのときを論理「１」とする。

また、初期状態では、マッチ線ＭＬはＨレベルにプリチャージされている。そしてサーチ線ＳＬに載せられたデータの論理と、データ記憶部ＤＭに記憶されたデータの論理とがデータ比較部ＤＣにおいて比較される。データが一致するときは、マッチ線ＭＬはＨレベルに保持され、「一致」が検出される。逆にデータが不一致のときにはマッチ線ＭＬはＬレベルに遷移し、「不一致」が検出される。

まずデータ記憶部ＤＭが論理「０」のデータを記憶しているとする。この場合、点Ａ１がＨレベルであるので、点Ｏ３もＨレベルとなり、データ比較部ＤＣのＮＭＯＳトランジスタＮ７はオン状態となる。

また、点Ａ２はＬレベルなので、点Ｏ４もＬレベルとなり、データ比較部ＤＣのＮＭＯＳトランジスタＮ５がオフ状態となっている。ここで、サーチ線ＳＬがＬレベル（論理「０」のデータが載せられている。）のとき、サーチ線バーＳＬはＨレベルとなっている。そのため、ＮＭＯＳトランジスタＮ８はオフ状態、ＮＭＯＳトランジスタＮ６はオン状態となる。

データ比較部ＤＣのＮＭＯＳトランジスタＮ５、Ｎ８がオフ状態となっているので、マッチ線ＭＬはＨレベルのまま保持され、サーチ線ＳＬに載せられたデータと、データ記憶部ＤＭに記憶されたデータの一致が検出される。

一方、サーチ線ＳＬがＨレベル（論理「１」）のとき、サーチ線バーＳＬはＬレベルとなっている。そのため、ＮＭＯＳトランジスタＮ８はオン状態、ＮＭＯＳトランジスタＮ６はオフ状態となる。

この場合、データ比較部ＤＣのＮＭＯＳトランジスタＮ７、Ｎ８がオン状態となっているため、マッチ線ＭＬは接地され、ＨレベルからＬレベルに状態が遷移する。その結果、サーチ線ＳＬに載せられたデータと、データ記憶部ＤＭに記憶されたデータの不一致が検出されることになる。

データ記憶部ＤＭが論理「１」のデータを保持している場合の動作は、論理「０」の場合と同様であるので詳細な説明は省略する。

次に、データ比較部ＤＣにゲートとボディが短絡されたトランジスタが用いられていることによる効果について説明する。
サーチ線ＳＬがＬレベルの場合は、ＮＭＯＳトランジスタＮ８のゲート・ソース間の電位差が０Ｖである。また、ＮＭＯＳトランジスタＮ８のボディとゲートが短絡されているので、ボディ・ソース間の電位差も０Ｖとなっている。そのため、ゲート・ボディ間を短絡しない通常のトランジスタのオフ状態と全く同じ状態となっている。

次に、サーチ線ＳＬがＨレベル（ＶＳＥ）の電圧レベルまで上昇すると、ゲート・ソース間の電位差はＶＳＥとなる。この電位差が閾値電圧より大きければＮＭＯＳトランジスタＮ８はオン状態となる。

このとき、ＮＭＯＳトランジスタＮ８は、ボディ・ソース間の電位差もＶＳＥとなっている。そのため、ＮＭＯＳトランジスタＮ８は、いわゆるフォワード・バイアス状態となって、閾値電圧が下がった状態になっている。オン電流は、ゲート電圧と閾値電圧の差の二乗に比例するので、閾値電圧が下がった結果、ゲートとボディを短絡しない場合よりもＮＭＯＳトランジスタＮ８のオン電流を大きくとれることになる。

すなわち、ゲートとボディの短絡により、ＮＭＯＳトランジスタＮ８の閾値がゲートの電位によって変化し、オン／オフ電流比の大きい優れたトランジスタ特性を得ることができる。

図２は、サーチ線ＳＬ、マッチ線ＭＬの駆動電圧を低電圧化した場合の、サーチ線ＳＬの電圧波形と、サーチ線ＳＬ、マッチ線ＭＬの電圧波形を示す図である。ここで、ゲート・ボディ間を短絡しない通常のＮＭＯＳトランジスタを用いた場合のマッチ線ＭＬの電圧波形を波形ＳＭＬと、ボディとゲートを短絡した場合のマッチ線ＭＬの電圧波形を波形ＤＭＬとしている。

また、データ記憶部ＤＭには論理「０」のデータが保持され、ＮＭＯＳトランジスタＮ７はオン状態になっているものとする。

サーチ線ＳＬがＬレベルからＨレベルに遷移すると、ＮＭＯＳトランジスタＮ８がオフ状態からオン状態に遷移する。そしてＨレベルにあるマッチ線ＭＬを放電する。

図２の破線２１に示すように、通常のＮＭＯＳトランジスタを用いた場合は、ＮＭＯＳトランジスタＮ８のオン電流が小さいため、マッチ線ＭＬを放電するのに時間が掛かり、マッチ線ＭＬの波形ＳＭＬがなまってしまう。

一方、ボディとゲートを短絡すると、前述したようにオン電流を大きくすることができるので、マッチ線ＭＬの放電を速く行うことができ、図２の破線２２に示すように、なまりの少ない波形ＤＭＬを得ることができる。

ＣＡＭの低消費電力化を図る際、最も重要なのはサーチ線ＳＬとマッチ線ＭＬの低電圧化である。従来の連想記憶装置では、図２に示したように、低電圧化とともにマッチ線ＭＬの放電の速度が遅くなるため、検索速度が低下してしまう。

本実施の形態では、ゲートとボディを短絡したトランジスタを用いているので、低電圧化しても高速な検索動作をすることができる。

＜実施の形態２＞
実施の形態２は、実施の形態１に係る発明を３値記憶が可能なメモリセルであるＴｅｒｎａｒｙ ＣＡＭ（ＴＣＡＭ）に応用したものである。図３は、本実施の形態に係るＴＣＡＭの構成を示す回路図である。ＴＣＡＭは、データ記憶部ＤＭＬ、ＤＭＲ、及びデータ比較部ＤＣを備えている。

ＮＭＯＳトランジスタＮ２３のドレインが、点Ｌ１において、データ記憶部ＤＭＬを構成するＰＭＯＳトランジスタＰ２２のドレインに接続されている。ＮＭＯＳトランジスタＮ２３のソースは、ビット線バーＢＬＬに接続されている。そしてＮＭＯＳトランジスタＮ２３のゲートがワード線ＷＬに接続されている。

ワード線ＷＬには、さらにＮＭＯＳトランジスタＮ２４のゲートが接続されている。ＮＭＯＳトランジスタＮ２４のドレインは、点Ｌ２において、データ記憶部ＤＭＬを構成するＰＭＯＳトランジスタＰ２１のドレインに接続されている。ＮＭＯＳトランジスタＮ２４のソースは、ビット線ＢＬＬに接続されている。

ワード線ＷＬにＮＭＯＳトランジスタＮ３３のゲートが接続され、ソースがビット線ＢＬＲに接続されている。ＮＭＯＳトランジスタＮ３３のドレインは、点Ｒ２おいて、データ記憶部ＤＭＲを構成するＰＭＯＳトランジスタＰ３２のドレインと接続されている。

ワード線ＷＬには、さらにＮＭＯＳトランジスタＮ３４のゲートが接続されている。ＮＭＯＳトランジスタＮ３４のドレインは、点Ｒ１において、データ記憶部ＤＭＲを構成するＰＭＯＳトランジスタＰ３１のドレインと接続されている。ＮＭＯＳトランジスタＮ３４のソースは、ビット線バーＢＬＲに接続されている。

データ比較部ＤＣのＮＭＯＳトランジスタＮ５のゲートは、点Ｒ３において、データ記憶部ＤＭＲを構成するＮＭＯＳトランジスタＮ３２のドレインに接続されている。

ＮＭＯＳトランジスタＮ５のドレインがマッチ線ＭＬに接続され、ソースはＮＭＯＳトランジスタＮ６のドレインに接続されている。

ＮＭＯＳトランジスタＮ６のソースは接地され、ゲートはサーチ線ＳＬに接続されている。ＮＭＯＳトランジスタＮ６のボディはゲートと短絡され、ＮＭＯＳトランジスタＮ５のボディと接続されている。

データ比較部ＤＣを構成するＮＭＯＳトランジスタＮ７のドレインがマッチ線ＭＬに接続されている。ＮＭＯＳトランジスタＮ７のソースは、ＮＭＯＳトランジスタＮ８のドレインに接続されている。ＮＭＯＳトランジスタＮ７のゲートは、データ記憶部ＤＭＬを構成するＮＭＯＳトランジスタＮ２１のドレインと点Ｌ３において接続されている。

ＮＭＯＳトランジスタＮ８のソースは接地され、ゲートはサーチ線バーＳＬに接続されている。ＮＭＯＳトランジスタＮ８のボディはゲートと短絡され、ＮＭＯＳトランジスタＮ７のボディと接続されている。

データ記憶部ＤＭＬは、以下の構成を備えている。
ＰＭＯＳトランジスタＰ２１のソースが電源電圧Ｖｄｄに接続され、ドレインがＮＭＯＳトランジスタＮ２１のドレインに接続されている。そして、ＮＭＯＳトランジスタＮ２１のソースは接地されている。ＰＭＯＳトランジスタＰ２１のゲートと、ＮＭＯＳトランジスタＮ２１のゲートは接続され、共にＰＭＯＳトランジスタＰ２２のドレイン及びＮＭＯＳトランジスタＮ２２のドレインに点Ａ２２おいて接続されている。

ＰＭＯＳトランジスタＰ２２のソースは電源電圧Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＮ２２のドレインに接続されている。ＮＭＯＳトランジスタＮ２２のソースは接地されている。ＰＭＯＳトランジスタＰ２２のゲートは、ＮＭＯＳトランジスタＮ２２のゲートと接続され、共にＰＭＯＳトランジスタＰ２１のドレイン及びＮＭＯＳトランジスタＮ２１のドレインに点Ａ２１において接続されている。

また、データ記憶部ＤＭＲは、以下の構成を備えている。
ＰＭＯＳトランジスタＰ３１のソースが電源電圧Ｖｄｄに接続され、ドレインがＮＭＯＳトランジスタＮ３１のドレインに接続されている。そして、ＮＭＯＳトランジスタＮ３１のソースは接地されている。ＰＭＯＳトランジスタＰ３１のゲートと、ＮＭＯＳトランジスタＮ３１のゲートは接続され、共にＰＭＯＳトランジスタＰ３２のドレイン及びＮＭＯＳトランジスタＮ３２のドレインに点Ａ３２おいて接続されている。

ＰＭＯＳトランジスタＰ３２のソースは電源電圧Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＮ３２のドレインに接続されている。ＮＭＯＳトランジスタＮ３２のソースは接地されている。ＰＭＯＳトランジスタＰ３２のゲートは、ＮＭＯＳトランジスタＮ３２のゲートと接続され、共にＰＭＯＳトランジスタＰ３１のドレイン及びＮＭＯＳトランジスタＮ３１のドレインに点Ａ３１において接続されている。

ＴＣＡＭは３値状態を記憶できる。具体的には、データ記憶部ＤＭＬに論理「１」、データ記憶部ＤＭＲに論理「０」が記憶された論理「１」の状態、データ記憶部ＤＭＬに論理「０」、データ記憶部ＤＭＲに論理「１」が記憶された論理「０」の状態、及びデータ記憶部ＤＭＬに論理「０」、データ記憶部ＤＭＲに論理「０」が記憶された論理「ドントケア」の状態である。

ここで、データ記憶部ＤＭＬは、点Ｌ３の電位がＨレベルのとき、論理「１」の状態、点Ｌ３の電位がＬレベルのとき論理「０」の状態とする。また、データ記憶部ＤＭＲは、点Ｒ３の電位がＨレベルのとき、論理「１」の状態、点Ｌ３の電位がＬレベルのとき論理「０」の状態とする。

次にこのように構成されたＴＣＡＭの検索動作について説明する。実施の形態１と同様にマッチ線ＭＬは、初期状態でＨレベルにプリチャージされている。まず、ＴＣＡＭが論理「１」を記憶しているとする。すなわち、データ記憶部ＤＭＬに論理「１」、データ記憶部ＤＭＲに論理「０」が記憶されているとする。このときデータ比較部ＤＣのＮＭＯＳトランジスタＮ５はオフ状態、ＮＭＯＳトランジスタＮ７はオン状態となっている。

サーチ線ＳＬがＨレベル（論理「１」）の場合、ＮＭＯＳトランジスタＮ６はオン状態、ＮＭＯＳトランジスタＮ８はオフ状態となる。ＮＭＯＳトランジスタＮ５、Ｎ８がオフ状態となっているので、マッチ線ＭＬを接地する経路は存在しない。そのため、マッチ線ＭＬのＨレベルのまま保持され、「一致」が検出される。

サーチ線ＳＬがＬレベル（論理「０」）の場合は、ＮＭＯＳトランジスタＮ８がオン状態となり、マッチ線ＭＬはＮＭＯＳトランジスタＮ７、Ｎ８を介して接地され、ＨレベルからＬレベルへと遷移する。その結果、「不一致」が検出される。
ＴＣＡＭが論理「０」を記憶している場合の検索動作は、論理「１」の場合と同様であるので詳細な説明は省略する。

ＴＣＡＭが論理「ドントケア」を記憶しているときは、データ記憶部ＤＭＬ，ＤＭＲが共に論理「０」となっている。そのため、点Ｌ３，Ｒ３の電位はＬレベルとなっているので、ＮＭＯＳトランジスタＮ５，Ｎ７はオフ状態となっている。その結果、サーチ線ＳＬ，バーＳＬの状態によらず、常にマッチ線ＭＬを接地する経路は存在せず、マッチ線ＭＬはＨレベルに保持されることになる。そして、常に「一致」状態を検出することになる。

本実施の形態においても、実施の形態１と同様にデータ比較部ＤＣにゲートとボディを短絡したトランジスタを使用している。その結果、トランジスタのオン電流を大きくすることができるので、サーチ線ＳＬ、バーＳＬの駆動電圧を低くしても、マッチ線ＭＬの放電を速く行うことができる。そのため、なまりの少ないマッチ線ＭＬの電圧波形を得ることができ、高速な検索動作をすることができる。

＜実施の形態３＞
図４は、本実施の形態に係るサーチ線ドライバ１６を示す回路図である。サーチ線ドライバ１６は、サーチ線ＳＬ、バーＳＬを駆動するための駆動回路であり、インバータＩＮＶ１及びインバータＩＮＶ２より構成されている。

インバータＩＮＶ１の入力端子Ｉ４１には、サーチ線ＳＬを駆動するためのサーチデータＳＤが入力され、出力端子Ｏ４１はインバータＩＮＶ２の入力端子Ｉ４２に接続されている。インバータＩＮＶ２の出力端子Ｏ４２はサーチ線ＳＬに接続されている。

次にインバータＩＮＶ１の構成について説明する。電源電圧ＶｄｄにＰＭＯＳトランジスタＰ４１のソースが接続されている。ＰＭＯＳトランジスタＰ４１のドレインは、出力端子Ｏ４１においてＮＭＯＳトランジスタＮ４１のドレインに接続されている。そしてＮＭＯＳトランジスタＮ４１のソースは接地されている。ＰＭＯＳトランジスタＰ４１及びＮＭＯＳトランジスタＮ４１のゲートは、入力端子Ｉ４１に接続され、サーチデータＳＤが入力されている。

次にインバータＩＮＶ２の構成について説明する。電源電圧ＶＳＥにＰＭＯＳトランジスタＰ４２のソースが接続されている。ＰＭＯＳトランジスタＰ４２のドレインは、出力端子Ｏ４２においてＮＭＯＳトランジスタＮ４２のドレインと接続されている。ＮＭＯＳトランジスタＮ４２のソースは接地されている。

ＰＭＯＳトランジスタＰ４２及びＮＭＯＳトランジスタＮ４２のゲートは入力端子Ｉ４２において接続され、入力端子Ｉ４２は、インバータＩＮＶ１の出力端子Ｏ４１と接続されている。また、ＰＭＯＳトランジスタＰ４２のゲートとボディは短絡され、ＮＭＯＳトランジスタＮ４２のゲートとボディも短絡されている。
ここで、電源電圧ＶＳＥは電源電圧Ｖｄｄよりも低い電圧である。

サーチデータＳＤがＬレベルからＨレベルに遷移すると、ＰＭＯＳトランジスタＰ４１は、オン状態からオフ状態に遷移する。そして、ＮＭＯＳトランジスタＮ４１はオフ状態からオン状態に遷移する。その結果、出力端子Ｏ４１の電位はＨレベル（電源電圧Ｖｄｄ）からＬレベル（接地電位）に遷移する。

出力端子Ｏ４１の電位がＨレベルからＬレベルに遷移すると、インバータＩＮＶ２を構成するＰＭＯＳトランジスタＰ４２は、オフ状態からオン状態に遷移する。また、ＮＭＯＳトランジスタＮ４２は、オン状態からオフ状態に遷移する。その結果、出力端子Ｏ４２の電位は、Ｌレベル（接地電位）からＨレベル（電源電圧ＶＳＥ）まで上昇する。そして、サーチ線ＳＬの電位は電源電圧ＶＳＥまで上昇する。
サーチデータＳＤがＨレベルからＬレベルに遷移する場合は、ＬレベルからＨレベルに遷移する場合と同様であるので詳細な説明は省略する。
以上説明したように、サーチ線ドライバは、ＬレベルからＨレベルに遷移する信号が入力されると、サーチ線ＳＬを電源電圧ＶＳＥまで駆動する。

図４に示すように、本実施の形態に係るサーチ線ドライバ１６は、前段にはゲート・ボディ間を短絡しない通常のＭＯＳトランジスタにより構成されたインバータＩＮＶ１を用いている。また、サーチ線ＳＬを駆動する最終段には、ゲートとボディを短絡したＭＯＳトランジスタにより構成されたインバータＩＮＶ２を用いている。

サーチデータＳＤは、後段のインバータＩＮＶ２に用いられる電源電圧ＶＳＥよりも高い電圧レベルにある。ゲートとボディを短絡したＮＭＯＳトランジスタは、ゲート電位が高くなると、ゲートからボディへ、さらにボディからソースへと電流が流れる可能性がある。ゲートとボディを短絡したＰＭＯＳトランジスタも同様に、ゲート→ボディ→ドレインの経路で電流が流れる可能性がある。
特に、ボディ・ソース間はＰＮ接合となっている。そのため、例えばゲートとボディを短絡されたＮＭＯＳトランジスタの場合、ゲートに正の電圧が印加されると、ゲートとボディは短絡されているので、ボディ（Ｐ型）・ソース（Ｎ型）間に順方向電圧が印加されることになる。その結果、ボディ・ソース間にビルトインポテンシャル以上の電圧が印加されると、ボディからソースへ大きな電流が流れることになる。

本実施の形態に係るサーチ線ドライバ１６は、一旦、ゲート・ボディ間を短絡しない通常のＭＯＳトランジスタを用いたインバータＩＮＶ１でサーチデータＳＤの入力を受けて、電圧Ｖｄｄの信号に変換しているので、ボディからソースへ電流が流れる心配が無くなる。

ＣＡＭの低電力化のためには、サーチ線ＳＬを低電圧化することが重要である。しかし、単純に低電圧化するとサーチデータＳＤをサーチ線ＳＬにのせて駆動するサーチ線ドライバ１６の駆動能力が低下する。

例えば、図５の電圧波形ＳＳＬの破線５１に示すように、サーチ線ＳＬの波形がなまってしまい、高速検索が難しくなる。
ここで図５は、サーチデータＳＤの電圧波形と、サーチ線ＳＬの電圧波形を示している。波形ＳＳＬは、単純に駆動電圧を下げたサーチ線ドライバ１６により駆動されたサーチ線ＳＬの電圧波形を示している。また、波形ＤＳＬは、本実施の形態に係るサーチ線ドライバ１６により駆動されたサーチ線ＳＬの波形を示している。

サーチ線ドライバ１６に、ゲート・ボディ間を短絡したＭＯＳトランジスタを用いると、駆動電圧が低くなっても、オン電流が大きくなるためサーチ線を速く充電することができ、なまりの少ない電圧波形を得ることができる。しかし、前述したように、ゲートからボディへ電流（リーク電流）が流れる可能性がある。

本実施の形態に係るサーチ線ドライバ１６は、初段のインバータＩＮＶ１でサーチデータを受けているのでリーク電流が流れる問題はない。またサーチ線ＳＬを駆動するインバータＩＮＶ２には、ゲート・ボディ間を短絡したトランジスタを用いているため電圧波形のなまりの問題もない。そのため、本実施の形態に係るサーチ線ドライバを用いると、サーチ線ＳＬの駆動速度を低減することなく駆動電圧を低下することができ、低電圧、かつ高速な連想記憶装置を実現することができる。

＜実施の形態４＞
図６は、本実施の形態に係る連想記憶装置の全体図を示す図である。
アドレス／コマンドバッファ１１の出力が周辺制御回路１２に入力されている。周辺制御回路１２の出力は、ロウデコーダ１３、センスアンプ１４、ライトドライバ１５、及びサーチ線ドライバ１６に入力されている。サーチ線ドライバ１６及びライトドライバ１５には、データバッファ１７の出力が接続されている。またセンスアンプ１４は、出力バッファ１８に接続されている。

サーチ線ドライバ１６には、複数（図の例ではｎ本）のサーチ線ＳＬ（ＳＬ０〜ＳＬｎ−１）が接続されている。夫々のサーチ線ＳＬは、ＣＡＭアレイ１９を構成するメモリセル（図示せず）に接続されている。

また、センスアンプ１４及びライトドライバ１５には、複数（図の例ではｎ本）のビット線ＢＬ（ＢＬ０〜ＢＬｎ−１）が接続されている。夫々のビット線ＢＬは、ＣＡＭアレイ１９を構成する複数のメモリセルに接続されている。

ロウデコーダ１３には、複数（図の例ではｍ本）のワード線ＷＬが接続され、夫々のワード線ＷＬはメモリセルに接続されている。

また、複数本のマッチ線ＭＬ（ＭＬ０〜ＭＬｍ−１）は、夫々メモリセルに接続され、マッチ線アンプ２０に接続されている。マッチ線アンプ２０は、プライオリティエンコーダ２１に接続され、プライオリティエンコーダ２１の出力は、出力バッファ２２に接続されている。

アドレス／コマンドバッファ１１は、チップ外部から入力されたアドレス／コマンドデータを周辺制御回路１２まで伝達させる。そして周辺制御回路１２はアドレス／コマンドバッファ１１から送られたアドレス、チップの動作を決めるコマンドをもとに、ロウデコーダ１３、センスアンプ１４、ライトドライバ１５、及びサーチ線ドライバ１６に与える制御信号を生成する。例えば、周辺制御回路１２は、検索動作命令が入力されると、サーチ線ドライバ１６を活性化するための信号を発生する。

次にＣＡＭを構成する各部の動作電圧について説明する。
アドレス／コマンドバッファ１１、データバッファ１７、及び出力バッファ１８，２２はチップ内の最も高い電圧レベル（ＶＩＯ：例えば２．５Ｖ）で動作する。周辺回路部分及びＣＡＭセルアレイ（記憶部）は中間的な電圧レベルで動作する（ＶＣＯＲＥ：例えば１．２Ｖ）。

サーチ線ドライバ１６は、サーチ線ＳＬの低電圧化のために最も低い電圧レベル（ＶＳＥ：例えば０．５Ｖ）で動作する。マッチ線アンプ２０は、電圧ＶＳＥで動作する領域と、電圧ＶＳＥから電圧ＶＣＯＲＥに電圧レベルが変換されて動作する領域とからなる、２種類の電圧レベルの領域が存在する。

ここで、図６において、破線ＶＨで囲まれた領域は、最も高い電圧レベルＶＩＯで動作し、破線ＶＬで囲まれた領域は、最も低い電圧レベルＶＳＥで動作する領域を表している。また、破線で囲まれていない領域は、中間的な電圧レベルで動作することを表している。

サーチ線ドライバ１６の具体的な構成については、実施の形態３において既に説明しているので、詳細な説明は省略する。以下、マッチ線アンプ２０の構成について詳細に説明する。
図７は、本実施の形態に係るマッチ線アンプ２０の構成を示す回路図である。電源電圧ＶＳＥにＰＭＯＳトランジスタＰ７１のソースが接続され、ドレインはマッチ線ＭＬに接続されている。ＰＭＯＳトランジスタＰ７１のゲートには、マッチ線ＭＬを充電するためのプリチャージ信号バーＭＬＰＲＣが入力されている。

マッチ線ＭＬは、インバータＩＮＶ７１の入力端子Ｉ７１に接続されている。そして、インバータＩＮＶ７１の出力端子Ｏ７１は、インバータＩＮＶ７２の入力端子Ｉ７２に接続されている。

インバータＩＮＶ７２の出力端子Ｏ７２は、ＮＭＯＳトランジスタＮ７３のゲートに接続されている。ＮＭＯＳトランジスタＮ７３のソースは接地され、ドレインはＰＭＯＳトランジスタＰ７４のドレインに点Ａ７２において接続されている。

ＰＭＯＳトランジスタＰ７４のソースは、電源電圧ＶＣＯＲＥに接続され、ゲートはＮＭＯＳトランジスタＮ７４のソース、及びＰＭＯＳトランジスタＰ７５のドレインに点Ａ７３において接続されている。

ＰＭＯＳトランジスタＰ７５のソースは電源電圧ＶＣＯＲＥに接続され、ゲートはＮＭＯＳトランジスタのドレイン及びＰＭＯＳトランジスタＰ７４のドレインに点Ａ７２において接続されている。

ＮＭＯＳトランジスタＮ７４のソースは接地され、ゲートはインバータＩＮＶ７１の出力端子Ｏ７１及びインバータＩＮＶ７２の入力端子Ｉ７２に点Ａ７１において接続されている。

次にインバータＩＮＶ１及びインバータＩＮＶ２の構成について説明する。
インバータＩＮＶ１は、ＰＭＯＳトランジスタＰ７１及びＮＭＯＳトランジスタＮ７１により構成されている。ＰＭＯＳトランジスタＰ７１のソースは電源電圧ＶＳＥに接続され、ドレインは出力端子Ｏ７１においてＮＭＯＳトランジスタＮ７１のドレインに接続されている。ＮＭＯＳトランジスタＮ７１のソースは接地されている。ＰＭＯＳトランジスタＰ７１及びＮＭＯＳトランジスタＮ７１のゲートは入力端子Ｉ７１において接続されている。

インバータＩＮＶ２は、ＰＭＯＳトランジスタＰ７２及びＮＭＯＳトランジスタＮ７２により構成されている。ＰＭＯＳトランジスタＰ７２のソースは電源電圧ＶＳＥに接続され、ドレインは出力端子Ｏ７２においてＮＭＯＳトランジスタＮ７２のドレインに接続されている。ＮＭＯＳトランジスタＮ７２のソースは接地されている。ＰＭＯＳトランジスタＰ７２及びＮＭＯＳトランジスタＮ７２のゲートは入力端子Ｉ７２において接続されている。

次に以上のように構成されたマッチ線アンプ２０の動作について説明する。マッチ線アンプ２０は、マッチ線ＭＬからの信号を増幅、若しくはマッチ線ＭＬを充電するように動作する。

ＣＡＭの検索動作に先立って、プリチャージ信号バーＭＬＰＲＣがＬレベルとなると、ＰＭＯＳトランジスタＰ７０がオン状態に遷移し、マッチ線ＭＬをＶＳＥまで充電する。

検索動作が行われると、マッチ線ＭＬの信号レベルを検知して、出力端子Ｏ７３から電源電圧ＶＣＯＲＥで与えられる信号にレベル変換して出力する。

すなわち、Ｈレベルが電源電圧ＶＳＥで、Ｌレベルが０Ｖで与えられるマッチ線ＭＬの信号を、Ｈレベルが電源電圧ＶＣＯＲＥで、Ｌレベルが０Ｖで与えられる信号にレベル変換して出力する。

以下、マッチ線アンプ２０の動作について、より詳細に説明する。
マッチ線ＭＬがＨレベルの場合、インバータＩＮＶ７１はＬレベルの信号を、インバータＩＮＶ７２及びＮＭＯＳトランジスタＮ７４のゲートに出力する。ＮＭＯＳトランジスタＮ７４は、Ｌレベルの信号を受けオフ状態となる。

また、インバータＩＮＶ７２は、インバータＩＮＶ７１の出力を受け、反転してＨレベルの信号をＮＭＯＳトランジスタＮ７３のゲートに出力する。ＮＭＯＳトランジスタＮ７３がオン状態に遷移し、点Ａ７２は接地電位となる。ＰＭＯＳトランジスタＰ７４のゲートは点Ａ７２に接続されているので、ＰＭＯＳトランジスタＰ７４はオン状態に遷移し、点Ａ７３の電位が電源電圧ＶＣＯＲＥまで上昇する。その結果、出力Ｏ７３はＨレベル（ＶＣＯＲＥ）の信号が出力されることになる。

マッチ線ＭＬがＬレベルに遷移すると、インバータＩＮＶ７１はＨレベルの信号をインバータＩＮＶ７２及び、ＮＭＯＳトランジスタＮ７４のゲートに出力する。ＮＭＯＳトランジスタＮ７４は、Ｈレベルの信号を受けオン状態となる。その結果、点Ａ７３はＬレベルとなり、出力端子Ｏ７３はＬレベルの信号を出力する。

以上まとめると、マッチ線ＭＬが電源電圧ＶＳＥで与えられるＨレベルである場合、マッチ線アンプは電源電圧ＶＣＯＲＥで与えられるＨレベルの信号を出力する。

また、マッチ線ＭＬがＬレベル（０Ｖ）の場合、マッチ線アンプはＬレベル（０Ｖ）の信号を出力する。

図１のＣＡＭセル、及び図２に示したＴＣＡＭセルの何れもデータ記憶部ＤＭ，ＤＭＬ，ＤＭＲ（ＳＲＡＭセル）とデータ比較部ＤＣから構成されている。

ＣＡＭの低電力化のために、サーチ線ＳＬ及びマッチ線ＭＬを低電圧化して動作させる。この際、データ記憶部ＤＭは低電圧化しても、検索時のＣＡＭの消費電力には殆ど影響しない。ＣＡＭやＴＣＡＭの動作のうち、大部分は検索動作に用いられており、書き込み・読み出し、といった動作はあまり行わないためである。

そのため、高速検索動作のためには、データ記憶部ＤＭは低電圧化せずに動作させるのが望ましい。

例えば、図１に示したメモリセルの場合、データ記憶部ＤＭを低電圧化しないと、ＮＭＯＳトランジスタＮ５，Ｎ７のゲート電位は十分高く保たれる。

ＮＭＯＳトランジスタＮ５，Ｎ７のゲート電位を十分高く保つことで、ＮＭＯＳトランジスタＮ５，Ｎ７のオン電流は大きくなり、マッチ線ＭＬを速く放電することが可能になる。その結果、データ記憶部ＤＭも低電圧化する場合に比べて検索速度を速くすることができる。

本実施の形態は、データ記憶部ＤＭは低電圧化せず、サーチ線ドライバ１６及びマッチ線アンプ２０の動作電圧の低電圧化を図ることで、検索速度を落とさずＣＡＭチップ全体の低電圧化を行うことができる。

なお、現在実用化されている従来の連想記憶装置は、電圧ＶＩＯ、ＶＣＯＲＥの２つの異なる電圧レベルの電源を外部から用意している。しかし、本実施の形態では、３つの異なる電圧レベルの電源を外部から用意する必要がある。この場合、図８に示すように、比較的消費電力の小さい電源電圧ＶＣＯＲＥを電源電圧ＶＩＯから降圧回路８１によりチップ内部で降圧して作ることも可能である。このようにすると、電源電圧ＶＣＯＲＥを外部から供給する必要は無くなり、２電源の構成でも動作させることができる。

実施の形態１に係る連想記憶装置のメモリセルの構成を示す回路図である。 実施の形態１に係るサーチ線とマッチ線の電圧波形を示す図である。 実施の形態２に係る連想記憶装置のメモリセルの構成を示す回路図である。 実施の形態３に係るサーチ線ドライバの構成を示す回路図である。 実施の形態３に係るサーチデータとサーチ線の電圧波形を示す図である。 実施の形態４に係る連想記憶装置の構成を示すブロック図である。 実施の形態４に係るマッチ線アンプの構成を示す回路図である。 実施の形態４に係る降圧回路の構成を示すブロック図である。

符号の説明

ＤＭ，ＤＭＬ，ＤＭＲ データ記憶部、ＤＣ データ比較部、ＩＮＶ１，ＩＮＶ２，ＩＮＶ７１，ＩＮＶ７２ インバータ、ＳＬ，バーＳＬ サーチ線、ＭＬ マッチ線、ＢＬ，バーＢＬ，ＢＬＬ，バーＢＬＬ，ＢＬＲ，バーＢＬＲ ビット線、ＷＬ ワード線。

Claims (4)

1. 複数のメモリセルと、
   前記メモリセルに接続されたマッチ線と、
   前記メモリセルに接続されたサーチ線と、
   を備えるＳＯＩ基板上に形成された連想記憶装置であって、
   前記メモリセルは、
   データ記憶部と、
   前記データ記憶部に記憶されたデータと、サーチ線上に与えられたサーチデータを比較するデータ比較部と、
   を備え、
   前記データ比較部は、ゲートがサーチ線に接続され、導通することにより前記マッチ線を放電するトランジスタを有し、
   前記トランジスタは、ゲートとボディとが短絡されていることを特徴とする連想記憶装置。
2. 前記メモリセルは、第２データ記憶部をさらに備え、
   前記データ記憶部との組み合わせにより、３つの異なる状態が記憶可能であることを特徴とする請求項１に記載の連想記憶装置。
3. サーチデータに応答して前記サーチ線を駆動するサーチ線ドライバをさらに備え、
   前記サーチ線ドライバは、前記サーチデータが入力される第１インバータと、
   前記第１インバータの出力が入力される第２インバータと、を有し、
   前記第２インバータは、前記第１インバータを駆動する電源電圧より低い低電源電圧により駆動され、ゲートとボディが短絡されたトランジスタを備えることを特徴とする請求項１又は２に記載の連想記憶装置。
4. 前記マッチ線及び前記サーチ線を前記低電源電圧で駆動し、
   前記マッチ線に接続され、前記マッチ線の電位レベルを増幅して出力するマッチ線アンプをさらに備えることを特徴とする請求項３に記載の連想記憶装置。
   

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