JP6908838B2 - 記憶回路及び半導体装置 - Google Patents

Description

本発明は、記憶回路及び半導体装置に関する。

従来、一度書き込み電圧を加えて絶縁膜を破壊することにより接続状態を維持するアンチヒューズと呼ばれる不可逆性の素子を用いてＯＴＰ-ＲＯＭ（One Time Programmable Read Only Memory）を実現する手法があった。

一方、低消費電力で高速書き換え可能なメモリであるＦｅＲＡＭ（Ferroelectric Random Access Memory）は、非接触ＩＣ（Integral Circuit）カード、ウェアラブルデバイス、産業用ロボットなど様々な製品で用いられている。

特開２００３−９１９８８号公報 特開２００４−４７５９６号公報 特開平１０−１５０１５７号公報

ところで、ＦｅＲＡＭを有する半導体装置において不可逆性の記憶回路を実現するために、アンチヒューズを用いた記憶回路（ＯＴＰ−ＲＯＭ）を組み込む場合、ＦｅＲＡＭの製造工程とは別に、アンチヒューズ固有の製造工程が追加される。そのため、アンチヒューズを用いた記憶回路は、工程数の増加を招くという問題があった。

１つの側面では、本発明は、工程数の増加を抑えて製造できる不可逆性の記憶回路を提供することを目的とする。
また、１つの側面では、本発明は、工程数の増加を抑えて製造できる不可逆性の記憶回路を有する半導体装置を提供することを目的とする。

１つの実施態様では、記憶回路が提供される。記憶回路は、第１の電極と第２の電極とを有し、分極電荷量の初期値が第１の値であり、正の電圧であるパルス信号が前記第１の電極に最初に供給されるとき、前記第２の電極の電圧が前記第１の値に応じた第１の電圧になり、前記パルス信号が２回目に、前記第１の電極に供給されるとき、前記電圧が、前記第１の値よりも大きい前記分極電荷量である第２の値に応じた第２の電圧になる強誘電体キャパシタと、前記パルス信号が前記第１の電極に供給されている間に、前記電圧を前記第１の電圧及び前記第２の電圧よりも小さい第３の電圧にすることで、前記パルス信号が２回目に、前記第１の電極に供給されるとき、前記分極電荷量を前記第２の値に変化させる制御回路と、前記パルス信号が前記第１の電極に最初に供給されるとき、前記第１の電圧に基づいた第３の値を保持して出力し、前記パルス信号が２回目以降、前記第１の電極に供給されるとき、前記第２の電圧に基づいた第４の値を保持して出力する保持回路と、を有する。

また、１つの実施態様では、ＦｅＲＡＭを含む半導体装置が提供される。

１つの側面では、工程数の増加を抑えて製造可能な不可逆性の記憶回路を提供できる。

第１の実施の形態の記憶回路及び半導体装置の一例を示す図である。 １Ｔ／１Ｃ型のメモリセルの例を示す図である。 メモリセルの読み出し動作を説明する図である。 データ“０”読み出し時の強誘電体キャパシタとビット線容量にかかる電圧の一例を示す図である。 データ“１”読み出し時の強誘電体キャパシタとビット線容量にかかる電圧の一例を示す図である。 データ“１”読み出し時のノードＮ１の電圧の一例を示す図である。 ２回目に正の電圧のパルス電圧が供給されたときのノードＮ１の電圧の一例を示す図である。 第２の実施の形態の記憶回路の一例を示す図である。 記憶回路の動作の一例を示すタイミングチャートである。 第３の実施の形態の半導体装置の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の記憶回路及び半導体装置の一例を示す図である。

半導体装置１０は、ＦｅＲＡＭ１１及び記憶回路１２を有する。
ＦｅＲＡＭ１１に含まれる構成要素については図示を省略しているが、ＦｅＲＡＭには、たとえば、１Ｔ（Transistor）／１Ｃ（Capacitor）型または２Ｔ／２Ｃ型のメモリセルが複数含まれる。その他、ＦｅＲＡＭ１１には、各メモリセルにデータを書き込むための書き込み回路や、各メモリセルからデータを読み出すためのセンスアンプなどが含まれる。

各メモリセルに含まれるキャパシタは、強誘電体キャパシタである。強誘電体キャパシタは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。強誘電体膜は、キャパシタの両電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転する。自発分極の向きをデータ“１”とデータ“０”に対応させることで、強誘電体膜に情報を書き込むことができる。

図２は、１Ｔ／１Ｃ型のメモリセルの例を示す図である。
メモリセル１１ａは、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であるトランジスタ１１ａ１と強誘電体キャパシタ１１ａ２を有する。トランジスタ１１ａ１のドレインまたはソースの一方は、ビット線１１ｂに接続されており、他方は強誘電体キャパシタ１１ａ２の一方の電極に接続されている。トランジスタ１１ａ１のゲートは、ワード線１１ｃに接続されている。強誘電体キャパシタ１１ａ２の他方の電力は、プレート線１１ｄに接続されている。

強誘電体キャパシタ１１ａ２にデータ“１”を書き込む場合、ビット線１１ｂとワード線１１ｃの電位をＶＤＤ（電源電位）、プレート線１１ｄの電位をＶＳＳ（基準電位（たとえば、０Ｖ））とすることで、強誘電体膜は矢印１１ｅの向きに分極する。強誘電体キャパシタ１１ａ２にデータ“０”を書き込む場合、ワード線１１ｃとプレート線１１ｄの電位をＶＤＤ、ビット線１１ｂと電位をＶＳＳとすることで、強誘電体膜は矢印１１ｆの向きに分極する。

次に、強誘電体キャパシタ１１ａ２からのデータの読み出し動作について説明する。
ＦｅＲＡＭ１１のメモリセル１１ａでは、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルと異なり、トランジスタ１１ａ１をオン状態にするだけでは電荷の移動が生じないため、強誘電体膜の分極状態を検知するための動作が行われる。すなわち、ワード線１１ｃの電位をＶＤＤにした状態で、プレート線１１ｄの電位をＶＤＤにする動作が行われる。これにより、強誘電体キャパシタ１１ａ２からビット線１１ｂに電荷が移動し、ビット線１１ｂの電位が上昇する。

図３は、メモリセルの読み出し動作を説明する図である。
図３では図１に示したトランジスタ１１ａ１やワード線１１ｃの図示が省略されている。また、ビット線１１ｂも図示が省略されており、その代わりに、ビット線１１ｂの寄生容量であるビット線容量１１ｂｃが示されている。また、読み出し動作に用いられるセンスアンプ１１ｇが示されている。センスアンプ１１ｇは、ビット線容量１１ｂｃに印加される電圧Ｖｂｌと、閾値電圧Ｖｒｅｆとの比較結果に基づいた値を出力する。

強誘電体キャパシタ１１ａ２に印加される電圧Ｖｆｅと、ビット線容量１１ｂｃに印加される電圧Ｖｂｌは、強誘電体キャパシタ１１ａ２とビット線容量１１ｂｃとのキャパシタンス比と、プレート線１１ｄに印加される電圧Ｖｐｌによって決まる。電圧Ｖｂｌを調整するには、ビット線容量１１ｂｃの大きさ（キャパシタンス）を調整すればよい。ＦｅＲＡＭ１１においては、ビット線容量１１ｂｃの大きさは、図２に示したビット線１１ｂに接続されているメモリセル数に応じて決まる。

強誘電体キャパシタ１１ａ２のキャパシタンスは強誘電体膜の分極状態によって変化する。
図４は、データ“０”読み出し時の強誘電体キャパシタとビット線容量にかかる電圧の一例を示す図である。横軸は電圧Ｖ、縦軸は分極電荷量（分極量と呼ばれる場合もある）Ｑを表している。直線２０ａは、データ“０”読み出し時の、強誘電体キャパシタ１１ａ２に印加される電圧と、ビット線容量１１ｂｃの分極電荷量の一例の関係を示している。

強誘電体キャパシタ１１ａ２の分極状態がデータ“０”保持状態である場合、プレート線１１ｄに正の電圧Ｖｐｌが印加されると、強誘電体キャパシタ１１ａ２の分極電荷量は電荷量Ｑ０から、矢印２１の方向に直線２０ａと交差する点まで上昇する。このとき強誘電体キャパシタ１１ａ２に印加される電圧は、図４の電圧Ｖｆｅ（０）のようになり、ビット線容量１１ｂｃに印加される電圧は、電圧Ｖｂｌ（０）のようになる。電圧Ｖｆｅ（０）と電圧Ｖｂｌ（０）の比は、直線２０ａの傾きによって決まる。直線２０ａの傾きはビット線容量１１ｂｃのキャパシタンスが大きいほど緩やかになり、電圧Ｖｂｌ（０）の割合が大きくなる。

図５は、データ“１”読み出し時の強誘電体キャパシタとビット線容量にかかる電圧の一例を示す図である。直線２０ｂは、データ“１”読み出し時の、強誘電体キャパシタ１１ａ２に印加される電圧と、ビット線容量１１ｂｃの電荷量の一例の関係を示している。

強誘電体キャパシタ１１ａ２の分極状態がデータ“１”保持状態である場合、プレート線１１ｄに正の電圧Ｖｐｌが印加されると、強誘電体キャパシタ１１ａ２の分極電荷量は電荷量Ｑ１から、矢印２２の方向に直線２０ｂと交差する点まで上昇する。このとき強誘電体キャパシタ１１ａ２に印加される電圧は、図５の電圧Ｖｆｅ（１）のようになり、ビット線容量１１ｂｃに印加される電圧は、電圧Ｖｂｌ（１）のようになる。電圧Ｖｂｌ（１）は、電圧Ｖｂｌ（０）よりも大きく、この電圧の差異によって、データ“０”またはデータ“１”が判定される。

なお、ＦｅＲＡＭ１１では、読み出しによって強誘電体膜の分極状態が変化するため、データを書き戻す動作が行われる。データ“０”を書き戻す場合、プレート線１１ｄの電位をＶＤＤにした後、ＶＳＳにすると書き戻し動作が完了する。これに対し、データ“１”を書き戻す場合は、プレート線１１ｄの電位をＶＤＤにした後、−ＶＤＤにし、最後にＶＳＳにすると書き戻しが完了する。

次に、図１の記憶回路１２について説明する。
記憶回路１２は、強誘電体キャパシタ１２ａ、制御回路１２ｂ、判定回路１２ｃ、保持回路１２ｄ、キャパシタ１２ｅを有する。

強誘電体キャパシタ１２ａは、強誘電体膜と２つの電極（以下第１の電極、第２の電極という）を有する。第１の電極は、正の電圧であるパルス信号Ｖｉｎが供給される端子１０ａに接続されており、第２の電極は、ノードＮ１に接続されている。

制御回路１２ｂは、端子１０ａとノードＮ１に接続されており、パルス信号Ｖｉｎに基づいて、ノードＮ１の電圧Ｖｎ１を制御する。制御回路１２ｂは、たとえば、パルス信号Ｖｉｎを遅延した遅延パルス信号を出力する遅延回路と、その遅延パルス信号に基づいて、ノードＮ１とグランドとを電気的に接続または切断するトランジスタとを有する。ノードＮ１の電圧Ｖｎ１は、前述のビット線容量１１ｂｃ（またはビット線１１ｂ）の電圧Ｖｂｌに相当する。

判定回路１２ｃは、図３に示したセンスアンプ１１ｇと同様に、電圧Ｖｎ１と閾値Ｖｔｈ（閾値電圧Ｖｒｅｆに相当する）との比較結果に基づいた値を出力する。判定回路１２ｃは、たとえば、ノードＮ１の電圧Ｖｎ１が閾値Ｖｔｈより大きい場合には、論理レベルがＨ（High）レベルの信号（以下値“１”という場合もある）を出力する。また、判定回路１２ｃは、ノードＮ１の電圧Ｖｎ１が閾値Ｖｔｈより小さい場合には、論理レベルがＬ（Low）レベルの信号（以下値“０”という場合もある）を出力する。

なお、判定回路１２ｃは、ノードＮ１の電圧Ｖｎ１が閾値Ｖｔｈより大きい場合には、値“０”を出力し、ノードＮ１の電圧Ｖｎ１が閾値Ｖｔｈより小さい場合には、値“１”を出力してもよい。判定回路１２ｃは、たとえば、１または複数段のインバータ回路、または比較器などで実現できる。

保持回路１２ｄは、判定回路１２ｃの出力値を保持し、出力する。保持回路１２ｄの出力値は、半導体装置１０の端子１０ｂから出力される。
キャパシタ１２ｅは、前述したＦｅＲＡＭ１１のビット線容量１１ｂｃと同様の機能を有する。キャパシタ１２ｅのキャパシタンスを適宜設定することで、ノードＮ１の電圧Ｖｎ１の大きさを調整できる。キャパシタ１２ｅの一端はノードＮ１と判定回路１２ｃの入力端子との間に接続されており、他端は接地され、電位がＶＳＳ（たとえば、０Ｖ）となっている。

本実施の形態の記憶回路１２において、強誘電体キャパシタ１２ａの分極電荷量の初期値は、データ“１”が書き込まれている場合の分極電荷量（図５の電荷量Ｑ１）であるものとする。なお、データ“１”の書き込みは、たとえば、ノードＮ１に接続される図示しない端子によりノードＮ１の電圧（第２の電極の電圧）をＶＤＤとし、端子１０ａをＶＳＳとすることで行われる。

強誘電体キャパシタ１２ａにおいて、正の電圧であるパルス信号Ｖｉｎが端子１０ａを介して第１の電極に最初に供給されるとき、第２の電極（及びノードＮ１）は、電荷量Ｑ１に応じた電圧（データ“１”読み出し時の電圧）となる。なお、パルス信号Ｖｉｎは、前述のプレート線１１ｄの電圧Ｖｐｌに相当する。

図６は、データ“１”読み出し時のノードＮ１の電圧の一例を示す図である。
直線２０ｃは、データ“１”読み出し時の、強誘電体キャパシタ１２ａに印加される電圧と、キャパシタ１２ｅの電荷量の一例の関係を示している。

正の電圧Ｖｐｌ（たとえば、ＶＤＤ）のパルス信号Ｖｉｎが強誘電体キャパシタ１２ａの第１の電極に供給されるとき、強誘電体キャパシタ１２ａの分極電荷量は矢印２３方向にヒステリシス曲線に沿って、直線２０ｃと交差する点まで上昇する。このとき強誘電体キャパシタ１２ａに印加される電圧は、図６の電圧Ｖｆｅ（１）のようになり、キャパシタ１２ｅに印加される電圧、すなわちノードＮ１の電圧Ｖｎ１は、図６の電圧Ｖｎ１（１）のようになる。直線２０ｃの傾きはキャパシタ１２ｅのキャパシタンスが大きいほど緩やかになり、電圧Ｖｎ１（１）の割合が大きくなる。

図１の例では、電圧Ｖｎ１（１）は、閾値Ｖｔｈを超えている。そのため、判定回路１２ｃは、値“１”を出力し、保持回路１２ｄは値“１”を保持し、出力する。
制御回路１２ｂは、正の電圧Ｖｐｌのパルス信号Ｖｉｎが強誘電体キャパシタ１２ａに最初に供給されている間に、ノードＮ１の電圧Ｖｎ１をＶＳＳに下げることで、図６の矢印２４のように、分極電荷量を電荷量Ｑ１よりも大きい値である電荷量Ｑ０に変化させる。つまり、強誘電体キャパシタ１２ａは、データ“０”保持状態となる。

また、電圧Ｖｎ１がＶＳＳに下がることによって、Ｖｎ１＜Ｖｔｈとなるため、判定回路１２ｃは、値“０”を出力し、保持回路１２ｄは値“０”を保持し、出力する。
図７は、２回目に正の電圧のパルス電圧が供給されたときのノードＮ１の電圧の一例を示す図である。

直線２０ｄは、２回目に正の電圧Ｖｐｌのパルス信号Ｖｉｎが強誘電体キャパシタ１２ａに供給されたときの、強誘電体キャパシタ１２ａに印加される電圧と、キャパシタ１２ｅの電荷量の一例の関係を示している。

２回目に、正の電圧Ｖｐｌのパルス信号Ｖｉｎが強誘電体キャパシタ１２ａに供給されるとき、強誘電体キャパシタ１２ａの分極電荷量は矢印２５の方向に直線２０ｄと交差する点まで上昇する。このとき強誘電体キャパシタ１２ａに印加される電圧は、図７の電圧Ｖｆｅ（０）のようになり、キャパシタ１２ｅに印加される電圧、すなわちノードＮ１の電圧Ｖｎ１は、図７の電圧Ｖｎ１（０）のようになる。電圧Ｖｎ１（０）は、データ“０”読み出し時の電圧に等しい。

電圧Ｖｎ１（０）は、最初に正の電圧Ｖｐｌのパルス信号Ｖｉｎが強誘電体キャパシタ１２ａに供給されたときの電圧Ｖｎ１（１）よりも小さくなっている。
図１の例では、電圧Ｖｎ１（０）は、閾値Ｖｔｈより小さい。そのため、判定回路１２ｃは、値“０”を出力し、保持回路１２ｄは値“０”を保持し、出力する。

３回目以降に、正の電圧Ｖｐｌのパルス信号Ｖｉｎが強誘電体キャパシタ１２ａに供給されるときについても同様に、ノードＮ１の電圧Ｖｎ１は、データ“０”読み出し時の電圧に等しい電圧Ｖｎ１（０）となる。そのため、判定回路１２ｃは、値“０”を出力し、保持回路１２ｄは値“０”を保持し、出力する。

強誘電体キャパシタ１２ａにおいて、データ“１”を書き戻すには、前述のように、強誘電体キャパシタ１２ａに読み出し時の電圧と逆方向電圧（−ＶＤＤ）を印加することになる。本実施の形態の記憶回路１２は不可逆性を実現するため、−ＶＤＤを強誘電体キャパシタ１２ａに印加する機能を有さない。

つまり、強誘電体キャパシタ１２ａは、一旦データ“１”保持状態から遷移したら、データ“１”保持状態に戻ることがなく、記憶回路１２は、２回目以降のパルス信号Ｖｉｎの印加時にはデータ“０”の読み出し時の電圧に基づく値を出力する。

まとめると、記憶回路１２は、強誘電体キャパシタ１２ａに対する初回のパルス信号Ｖｉｎの供給時にはデータ“１”保持時の読み出し電圧である電圧Ｖｎ１（１）に基づく値を出力するとともに、強誘電体キャパシタ１２ａをデータ“０”保持状態に遷移させる。また、記憶回路１２は、２回目以降のパルス信号Ｖｉｎの供給時にはデータ“０”保持時の読み出し電圧である電圧Ｖｎ１（０）に基づく値を出力する。

このように、強誘電体キャパシタ１２ａを用い、一旦データ“１”保持状態からデータ“０”保持状態に遷移したら、出力値がその状態に基づく値で固定される不可逆な記憶回路１２とすることで、ＦｅＲＡＭ１１と同じ工程を用いて製造可能になる。そのため、工程の増加を抑えられる。制御回路１２ｂや判定回路１２ｃなども後述のように、トランジスタを用いて製造できるため、トランジスタ１１ａ１を含むＦｅＲＡＭ１１の製造工程と同じ工程を用いて製造可能になり工程の増加を抑えられる。

なお、図１に示したような記憶回路１２の出力値は、たとえば、ＦｅＲＡＭ１１や、半導体装置１０に接続する他の記憶装置に対するライトイネーブル信号として用いることができる。これにより、半導体装置１０の組み立て工程後、初回のパルス信号Ｖｉｎの供給時に１度しか書き込みができないメモリ領域を確保できる。このようなメモリ領域は、たとえば、パスワード情報や識別情報など、一度書き込んだ後は書き変えたくない情報を保存するために用いられる。

（第２の実施の形態）
図８は、第２の実施の形態の記憶回路の一例を示す図である。図８において、図１に示した要素と同じ要素については同一符号が付されている。

記憶回路３０は、図１に示した制御回路１２ｂの一例である制御回路３１と、図１に示した判定回路１２ｃの一例である判定回路３２と、図１に示した保持回路１２ｄの一例であるラッチ回路３３と、端子３４を有している。

制御回路３１は、遅延回路３１ａとｎチャネル型ＭＯＳＦＥＴであるトランジスタ３１ｂとを有する。
遅延回路３１ａは、パルス信号Ｖｉｎを遅延した遅延パルス信号を出力する。遅延回路３１ａは、たとえば、バッファ回路などにより実現できる。

トランジスタ３１ｂは、遅延パルス信号に基づいて、パルス信号Ｖｉｎが強誘電体キャパシタ１２ａの第１の電極に供給されている間に、ノードＮ１の電圧Ｖｎ１を、ＶＳＳにする。トランジスタ３１ｂのゲートは、遅延回路３１ａの出力端子に接続されており、トランジスタ３１ｂのドレインは、ノードＮ１に接続されており、トランジスタ３１ｂのソースは接地され、電位がＶＳＳとなっている。遅延パルス信号として正の電圧Ｖｐｌがゲートに供給されている場合、トランジスタ３１ｂはオンし、ノードＮ１の電圧をＶＳＳにする（ディスチャージする）。

判定回路３２は、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ３２ａ，３２ｂと、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ３２ｃ，３２ｄを有する。判定回路３２は、トランジスタ３２ａ，３２ｃによるインバータ回路と、トランジスタ３２ｂ，３２ｄによるインバータ回路とが直列に接続された回路となっている。

第２の実施の形態の記憶回路３０では、前述の閾値Ｖｔｈは、インバータ回路の出力値が変化（反転）する入力閾値電圧である。図８の例では、入力閾値電圧は、トランジスタ３２ｃのオンオフが切り替わる閾値電圧である。

ノードＮ１の電圧Ｖｎ１が、閾値Ｖｔｈよりも大きい場合、判定回路３２の出力値であるノードＮ２の値（電圧）は、“０”（ＶＳＳ）となる。ノードＮ１の電圧Ｖｎ１が、閾値Ｖｔｈよりも小さい場合、ノードＮ２の値は、“１”（ＶＤＤ）となる。

ラッチ回路３３は、判定回路３２の出力値を保持して出力する。ラッチ回路３３は、たとえば、クロック信号ＣＫに基づいたタイミングで、判定回路３２の出力値を保持する。なお、以下の説明では、ラッチ回路３３は、クロック信号ＣＫがＶＳＳのときには、ノードＮ２の電圧Ｖｎ２をそのまま出力し、クロック信号ＣＫがＶＤＤのときには、ノードＮ２の電圧Ｖｎ２を保持する回路であるものとするが、これに限定されるものではない。

端子３４は、ノードＮ１に接続されており、強誘電体キャパシタ１２ａに最初にデータ“１”を書き込むために用いられる。データ“１”の書き込みは、たとえば、出荷前にプローバやテスタなどを用いて、ウェハの状態の記憶回路３０の端子３４にＶＤＤを印加し、端子１０ａをＶＳＳとすることで行われる。端子３４は、ウェハダイシング後の半導体装置の組み立て工程の際には、外部端子として用いられない。これにより、出荷後に強誘電体キャパシタ１２ａに再度データ“１”が書き込まれて不可逆性が失われることを防ぐことができる。

以下、記憶回路３０の動作例を説明する。
図９は、記憶回路の動作の一例を示すタイミングチャートである。図９には、パルス信号Ｖｉｎ、ノードＮ１の電圧Ｖｎ１、ノードＮ２の電圧Ｖｎ２、ノードＮ３（図８のトランジスタ３１ｂのゲート端子）の電圧Ｖｎ３、クロック信号ＣＫ、ラッチ回路３３の出力値ＯＵＴの時間変化の一例が示されている。なお、強誘電体キャパシタ１２ａは、初期状態では、前述の方法により、予めデータ“１”が書き込まれている状態（データ“１”保持状態）である。

パルス信号ＶｉｎがＶＤＤに立ち上がると（タイミングｔ１）、ノードＮ１の電圧Ｖｎ１は、図６に示したようなデータ“１”読み出し時の電圧Ｖｎ１（１）に上昇する。電圧Ｖｎ１（１）は、キャパシタ１２ｅによって、トランジスタ３２ｃがオンする閾値Ｖｔｈよりも大きくなるように調整されている。そのため、ノードＮ２の電圧Ｖｎ２はＶＤＤになり、ラッチ回路３３の出力値ＯＵＴもＶＤＤとなる。

クロック信号ＣＫがＶＤＤに立ち上がると（タイミングｔ２）、ラッチ回路３３は、ノードＮ２の電圧Ｖｎ２を保持する。
パルス信号Ｖｉｎが遅延回路３１ａにて遅延されることによって、ノードＮ３の電圧Ｖｎ３がＶＤＤに立ち上がると（タイミングｔ３）、トランジスタ３１ｂがオンし、ノードＮ１の電圧Ｖｎ１がＶＳＳに下がる（ディスチャージされる）。これにより、トランジスタ３２ｃがオフし、ノードＮ２の電圧Ｖｎ２はＶＳＳになる。なお、このとき、強誘電体キャパシタ１２ａの第１の電極はＶＤＤ、第２の電極はＶＳＳになるため、強誘電体キャパシタ１２ａの分極状態が反転し、図６に示したように、電荷量Ｑ０となり、データ“０”の保持状態となる。

パルス信号ＶｉｎがＶＳＳに下がると（タイミングｔ４）、遅延回路３１ａによる所定の遅延時間後に、電圧Ｖｎ３もＶＳＳになる（タイミングｔ５）。これにより、トランジスタ３１ｂがオフする。

クロック信号ＣＫがＶＳＳに下がると（タイミングｔ６）、ラッチ回路３３は、ノードＮ２の電圧Ｖｎ２がＶＳＳであるため、出力値ＯＵＴはＶＳＳとなる。
次に、パルス信号ＶｉｎがＶＤＤに立ち上がると（タイミングｔ７）、ノードＮ１の電圧Ｖｎ１は、図７に示したような電圧Ｖｎ１（０）に上昇する。電圧Ｖｎ１（０）は、キャパシタ１２ｅによって、トランジスタ３２ｃがオンする閾値Ｖｔｈよりも小さくなるように調整されている。そのため、ノードＮ２の電圧Ｖｎ２はＶＳＳになり、ラッチ回路３３の出力値ＯＵＴもＶＳＳのままとなる。

図示を省略しているが、３回目以降に、正の電圧Ｖｐｌのパルス信号Ｖｉｎが強誘電体キャパシタ１２ａの第１の電極に供給されるときについても同様に、ノードＮ１の電圧Ｖｎ１は、データ“０”の読み出し時の電圧に等しい電圧Ｖｎ１（０）となる。そのため、ノードＮ２の電圧Ｖｎ２は、ＶＳＳとなり、ラッチ回路３３の出力値ＯＵＴもＶＳＳのままとなる。

前述のように、強誘電体キャパシタ１２ａにおいて、データ“１”を書き戻すためには、強誘電体キャパシタ１２ａに読み出し時の電圧と逆方向電圧（−ＶＤＤ）を印加することになる。本実施の形態の記憶回路３０は不可逆性を実現するため、このような−ＶＤＤを強誘電体キャパシタ１２ａに印加する機能を有さない。

つまり、強誘電体キャパシタ１２ａは、一旦データ“１”保持状態から遷移したら、データ“１”保持状態に戻ることがなく、２回目以降のパルス信号Ｖｉｎの印加時にはデータ“０”の読み出し時の電圧に基づく値を出力する。

このように、強誘電体キャパシタ１２ａを用いて不可逆性の記憶回路３０を実現できるため、第１の実施の形態の記憶回路１２と同様に、ＦｅＲＡＭの製造工程と同じ工程を用いて製造可能になり工程の増加を抑えられる。制御回路３１や判定回路３２なども、図８に示したようにトランジスタを用いて製造できるため、トランジスタを含むＦｅＲＡＭの製造工程と同じ工程を用いて製造可能になり工程の増加を抑えられる。

（第３の実施の形態）
図１０は、第３の実施の形態の半導体装置の一例を示す図である。
図１０に示す半導体装置４０は、記憶回路４１，４２，４３と、端子４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｇを有する。なお、図１０において、図１に示したＦｅＲＡＭ１１については図示が省略されている。

記憶回路４１〜４３のそれぞれは、図１または図８に示した記憶回路１２，３０と同じ回路である。前述のように、ノードＮ１に接続されている端子（たとえば、図８の端子３４）は、ウェハダイシング後の半導体装置の組み立て工程の際には、外部端子として用いられない。そして、組み立て工程後に、一度パルス信号Ｖｉｎが記憶回路１２，３０に供給されると、その後は、記憶回路１２，３０は固定の値（たとえば、ＶＳＳ）を出力し続ける。そのため、一度パルス信号Ｖｉｎが供給された後は、記憶回路１２，３０の動作（たとえば、図９に示したような動作）のチェック（機能チェック）を行うことができない。

そこで、第３の実施の形態の半導体装置４０は、記憶回路１２または記憶回路３０と同じ回路である、複数の記憶回路４１〜４３を有し、たとえば、記憶回路４２，４３は機能チェック用として用いられる。

記憶回路４１は、端子４０ａ，４０ｄ，４０ｅに接続されており、端子４０ａから入力されるパルス信号Ｖｉｎと端子４０ｄから入力されるクロック信号ＣＫを受ける。記憶回路４１の出力値ＯＵＴは、端子４０ｅから出力される。

記憶回路４２は、端子４０ｂ，４０ｄ，４０ｆに接続されており、端子４０ｂから入力されるパルス信号Ｖｉｎａと端子４０ｄから入力されるクロック信号ＣＫを受ける。記憶回路４２の出力値ＯＵＴａは、端子４０ｆから出力される。

記憶回路４３は、端子４０ｃ，４０ｄ，４０ｇに接続されており、端子４０ｃから入力されるパルス信号Ｖｉｎｂと端子４０ｄから入力されるクロック信号ＣＫを受ける。記憶回路４３の出力値ＯＵＴｂは、端子４０ｇから出力される。

このような半導体装置４０では、正の電圧のパルス信号Ｖｉｎが記憶回路４１に最初に供給された後は、端子４０ｅから出力値ＯＵＴとして、ＶＳＳが出力される。
機能チェックの際には、端子４０ｂに正の電圧であるパルス信号Ｖｉｎａが入力されるか、端子４０ｃに正の電圧であるパルス信号Ｖｉｎｂが入力される。端子４０ｂにパルス信号Ｖｉｎａが供給される場合には、記憶回路４２が前述の記憶回路１２，３０と同様の動作を行い、出力値ＯＵＴａを出力する。端子４０ｃにパルス信号Ｖｉｎｂが供給される場合には、記憶回路４３が前述の記憶回路１２，３０と同様の動作を行い、出力値ＯＵＴｂを出力する。そして、出力値ＯＵＴａ，ＯＵＴｂを、たとえば、図示しないテスタにより検出することで、記憶回路４２，４３が正しく動作していると確認することができる。そして、記憶回路４２，４３についての機能チェック結果に基づいて、記憶回路４２，４３と同じ回路である記憶回路４１が正しく動作したか否かについて推測することができる。 なお、機能チェック用の記憶回路４２，４３は２つに限定されず、１つでもよいし、３つ以上であってもよい。

以上、実施の形態に基づき、本発明の記憶回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ 半導体装置
１０ａ，１０ｂ 端子
１１ ＦｅＲＡＭ
１２ 記憶回路
１２ａ 強誘電体キャパシタ
１２ｂ 制御回路
１２ｃ 判定回路
１２ｄ 保持回路
１２ｅ キャパシタ
Ｎ１ ノード
Ｖｉｎ パルス信号
Ｖｎ１，Ｖｎ１（１），Ｖｎ１（０） 電圧
Ｖｔｈ 閾値

Claims (8)

1. 第１の電極と第２の電極とを有し、分極電荷量の初期値が第１の値であり、正の電圧であるパルス信号が前記第１の電極に最初に供給されるとき、前記第２の電極の電圧が前記第１の値に応じた第１の電圧になり、前記分極電荷量の値が前記第１の値よりも大きい第２の値になり、前記パルス信号が２回目に、前記第１の電極に供給されるとき、前記電圧が、前記第２の値に応じた第２の電圧になり、前記分極電荷量の値が前記第２の値のままになる強誘電体キャパシタと、
   前記パルス信号が前記第１の電極に最初に供給されている間に、前記電圧を前記第１の電圧及び前記第２の電圧よりも小さい第３の電圧にすることで、前記分極電荷量を前記第１の値から前記第２の値に変化させる制御回路と、
   前記パルス信号が前記第１の電極に最初に供給されるとき、前記第１の電圧に基づいた第３の値を保持して出力し、前記パルス信号が２回目以降、前記第１の電極に供給されるとき、前記第２の電圧に基づいた第４の値を保持して出力する保持回路と、
   を有する記憶回路。
2. 閾値よりも前記電圧が大きい場合に、前記第３の値を出力し、前記閾値よりも前記電圧が小さい場合に、前記第４の値を出力する判定回路を、更に有する、
   請求項１に記載の記憶回路。
3. 前記第１の電圧が前記閾値よりも高くなり、前記第２の電圧が前記閾値よりも低くなるように前記電圧を調整するキャパシタを、更に有する請求項２に記載の記憶回路。
4. 前記判定回路は、インバータ回路を有し、前記閾値は前記インバータ回路の出力値が変化する入力閾値電圧である、請求項２または３に記載の記憶回路。
5. 前記制御回路は、前記パルス信号を遅延した遅延パルス信号を出力する遅延回路と、前記遅延パルス信号に基づいて、前記パルス信号が前記第１の電極に供給されている間に、前記電圧を前記第３の電圧にするトランジスタと、を有する請求項１乃至４の何れか一項に記載の記憶回路。
6. ＦｅＲＡＭを含む半導体装置であって、
   第１の電極と第２の電極とを有し、分極電荷量の初期値が第１の値であり、正の電圧であるパルス信号が前記第１の電極に最初に供給されるとき、前記第２の電極の電圧が前記第１の値に応じた第１の電圧になり、前記分極電荷量の値が前記第１の値よりも大きい第２の値になり、前記パルス信号が２回目に、前記第１の電極に供給されるとき、前記電圧が、前記第２の値に応じた第２の電圧になり、前記分極電荷量の値が前記第２の値のままになる強誘電体キャパシタと、
   前記パルス信号が前記第１の電極に最初に供給されている間に、前記電圧を前記第１の電圧及び前記第２の電圧よりも小さい第３の電圧にすることで、前記分極電荷量を前記第１の値から前記第２の値に変化させる制御回路と、
   前記パルス信号が前記第１の電極に最初に供給されるとき、前記第１の電圧に基づいた第３の値を保持して出力し、前記パルス信号が２回目以降、前記第１の電極に供給されるとき、前記第２の電圧に基づいた第４の値を保持して出力する保持回路と、
   を有する半導体装置。
7. それぞれが前記強誘電体キャパシタと前記制御回路と前記保持回路とを含む、複数の記憶回路を有し、
   前記複数の記憶回路のそれぞれに独立に、前記パルス信号が供給される第１の端子と、前記保持回路の出力値が出力される第２の端子とが接続されている、
   請求項６に記載の半導体装置。
8. それぞれが前記強誘電体キャパシタと前記制御回路と前記保持回路とを含む、複数の記憶回路を有し、
   前記複数の記憶回路は、ウェハ上の異なる位置に配置されており、前記複数の記憶回路には共通の前記パルス信号が供給される、
   請求項６に記載の半導体装置。

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