JP4367048B2

JP4367048B2 - 不揮発性記憶装置およびこれを用いた電子機器

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Publication number: JP4367048B2
Application number: JP2003287715A
Authority: JP
Inventors: 茂明河野
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Priority date: 2003-08-06
Filing date: 2003-08-06
Publication date: 2009-11-18
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Description

本発明は、強誘電体キャパシタやラッチ回路を含む不揮発性記憶装置、およびこれを用いた電子機器に関するものである。

従来、この種の不揮発性記憶装置としては、例えば図２４に示すものが知られている（例えば、非特許文献１参照）。
この不揮発性記憶装置は、図２４に示すように、インバータＩＮＶ１２，ＩＮＶ１３からなる通常のラッチ回路と、２つの強誘電体キャパシタＣ１１，Ｃ１２との他に、インバータＩＮＶ１１と、ＭＯＳトランジスタＭ２１，Ｍ２２からなる電子スイッチと、ＭＯＳトランジスタＭ２３，Ｍ２４からなる電子スイッチと、を備えている。

インバータＩＮＶ１２，ＩＮＶ１３には、ＭＯＳトランジスタＭ２５，Ｍ２６が接続され、このＭＯＳトランジスタＭ２５，Ｍ２６を電源オンオフ信号ＰＷＲＬ，ＰＷＲＨでオンオフ制御し、これによりインバータＩＮＶ１２，ＩＮＶ１３への電源電圧ＶＤＤの供給制御を行うようにしている。
強誘電体キャパシタＣ１１，Ｃ１２には、ポンプ信号ＰＵＭＰ信号が供給されるようになっている。インバータＩＮＶ１１には、入力データＤＩＮが供給されるようになっている。ＭＯＳトランジスタＭ２１，Ｍ２４はクロック信号ＣＬＫによりオンオフ制御が行われ、ＭＯＳトランジスタＭ２２，Ｍ２３はクロック信号ＣＬＫＸによりオンオフ制御が行われるようになっている。

次に、このような構成からなる従来の不揮発性記憶装置の動作例について、図２４〜図２７を参照して説明する。
まず、この従来装置の通常動作について、図２４および図２５を参照して説明する。この通常動作に先立って、電源オンオフ信号ＰＷＲＬはＬレベル、電源オンオフ信号ＰＷＲＨはＨレベルであるので、ＭＯＳトランジスタＭ２５，Ｍ２６はオンの状態にある。このため、インバータＩＮＶ１２，ＩＮＶ１３に電源電圧ＶＤＤが供給されている。この状態は、以後維持される。

この通常動作の初期状態（図２５の期間Ｔ１以前）では、出力データＤＯＵＴと、強誘電体キャパシタＣ１１，Ｃ１２の分極方向は不定である。
図２５の期間Ｔ１では、入力データＤＩＮの入力動作を行う。
この期間Ｔ１では、入力データＤＩＮはＨレベルとなっている。また、この期間Ｔ１では、クロック信号ＣＬＫはＨレベル、クロック信号ＣＬＫＸはＬレベルであるので、ＭＯＳトランジスタＭ２１，Ｍ２２がオン、ＭＯＳトランジスタＭ２３，Ｍ２４がオフとなる。さらに、ポンプ信号ＰＵＭＰはＬレベルである。

このとき、入力データＤＩＮのＨレベルは、インバータＩＮＶ１１でＬレベルに反転されてＬレベルとなり、インバータＩＮＶ１３の入力データＱ２はＬレベルとなる。従って、そのＬレベルの入力データＱ２がインバータＩＮＶ１３で反転されて、出力データＤＯＵＴはＨレベルとなる。
また、このときには、Ｈレベルの出力データＤＯＵＴは、インバータＩＮＶ１２で反転され、インバータＩＮＶ１２の出力データＱ１はＬレベルとなる。このとき、強誘電体キャパシタＣ１１の両端には、その出力データＱ１のＬレベルとポンプ信号ＰＵＭＰのＬレベルが印加されており、その両端の電位差がないので、分極方向は不定のままである。一方、強誘電体キャパシタＣ１２の両端には、出力データＤＯＵＴのＨレベルとポンプ信号ＰＵＭＰのＬレベルが印加されている。このときの強誘電体キャパシタＣ１２の分極方向を、図２５に示すように、下向き（図２５では「↓」と表すものとする）とする。

以上の説明から明らかのように、図２５の期間Ｔ１では、入力データＤＩＮがＨレベルであり、そのＨレベルの状態が出力データＤＯＵＴとしてそのまま現れることになる。
図２５の期間Ｔ２では、入力データＤＩＮのラッチ回路へのラッチ動作、および強誘電体キャパシタＣ１１，Ｃ１２の分極方向の書き込み動作を行う。
この期間Ｔ２では、入力データＤＩＮはＨレベルとなっている。また、この期間Ｔ２では、クロック信号ＣＬＫはＬレベル、クロック信号ＣＬＫＸはＨレベルであるので、ＭＯＳトランジスタＭ２１，Ｍ２２がオフ、ＭＯＳトランジスタＭ２３，Ｍ２４がオンとなる。さらに、ポンプ信号ＰＵＭＰはＨレベルである。

このように期間Ｔ２では、ＭＯＳトランジスタＭ２１，Ｍ２２がオフ、ＭＯＳトランジスタＭ２３，Ｍ２４がオンとなるので、入力データＤＩＮのＨレベルが、インバータＩＮＶ１２，ＩＮＶ１３からなるラッチ回路ラッチされることになる。このため、期間Ｔ２では、出力データＤＯＵＴはＨレベルの状態が維持され、Ｑ１、Ｑ２のレベルはＬレベルのままとなる。

この結果、強誘電体キャパシタＣ１１の両端には、Ｑ１のＬレベルとポンプ信号ＰＵＭＰのＨレベルが印加されるので、分極方向は上向き（図２５では「↑」と表すものとする）となる。一方、強誘電体キャパシタＣ１２の両端には、出力データＤＯＵＴのＨレベルとポンプ信号ＰＵＭＰのＨレベルが印加され、強誘電体キャパシタＣ１２の両端には電位差がないので、その分極方向は前の状態を維持する。すなわち、分極方向は下向きとなる。

以上の説明から明らかのように、図２５の期間Ｔ２では、入力データＤＩＮがＨレベルであり、その入力データＤＩＮのラッチ回路へのラッチと、強誘電体キャパシタＣ１１，Ｃ１２の分極方向の書き込み状態となる。
図２５の期間Ｔ３は、入力データＤＩＮのラッチ回路および強誘電体キャパシタＣ１１，Ｃ１２でのラッチ状態を示し、その期間Ｔ３と期間Ｔ２の各部の波形では、ポンプ信号ＰＵＭＰのレベルが異なっている。

以上述べた各動作は、入力データＤＩＮがＨレベルの場合であるが、入力データＤＩＮがＬレベルの場合の各部の動作波形は、図２５の期間Ｔ４〜Ｔ６のようになる。
ここで、期間Ｔ４〜期間Ｔ６の各動作は、期間Ｔ１〜期間Ｔ３の各動作に対応するので、ここではその説明は省略する。なお、この場合には、入力データＤＩＮがＬレベルであるので、図２５の期間Ｔ５からわかるように、強誘電体キャパシタＣ１１，Ｃ１２の書き込まれた分極方向が、期間Ｔ２に比べて逆になっていることがわかる。

次に、上記のようにして、強誘電体キャパシタＣ１１，Ｃ１２に保持されたデータの読み出し方法について、図２４、図２６、および図２７を参照して説明する。
ここで、図２６は、データ「１」の読み出し時の各部の動作波形を示す。また、図２７は、データ「０」の読み出し時の各部の動作波形例を示す。
このデータの読み出し時には、以下のように設定する必要がある。すなわち、入力データＤＩＮはＬレベル、クロック信号ＣＬＫはＬレベル、クロック信号ＣＬＫＸはＨレベルとする。このため、ＭＯＳトランジスタＭ２１，Ｍ２２がオフ、ＭＯＳトランジスタＭ２３，Ｍ２４がオンの状態になる。

図２６の期間Ｔ１では、上記の状態で、かつ、ポンプ信号ＰＵＭＰがＨレベル、電源オンオフ信号ＰＷＲＬがＨレベル、電源オンオフ信号ＰＷＲＨがＬレベルとする。このため、インバータＩＮＶ１２，ＩＮＶ１３は、電源電圧ＶＤＤが供給されない状態となり、これもデータを読み出すのに必要な設定である。
このときには、強誘電体キャパシタＣ１１，Ｃ１２にはデータ「１」が保持されているものとしているので、その分極方向は、図２６の期間Ｔ１に示すようになる。

図２６の期間Ｔ２では、ポンプ信号ＰＵＭＰをＨレベルにする。この結果、強誘電体キャパシタＣ１１，Ｃ１２は、その分極方向に応じた電荷を出力し、出力データＤＯＵＴとＱ１（Ｑ２）のレベルは期間Ｔ２に示すように変化する。出力データＤＯＵＴは、強誘電体キャパシタＣ１２の分極方向に変化があるので高い電圧になり、Ｑ１（Ｑ２）のレベルは強誘電体キャパシタＣ１１の分極方向に変化がないので、出力データＤＯＵＴよりも低い電位になる。

以上からわかるように、期間Ｔ２では、データの読み出しを行っていることがわかる。
図２６の期間Ｔ３では、電源オンオフ信号ＰＷＲＬがＬレベル、電源オンオフ信号ＰＷＲＨがＨレベルとする。このため、インバータＩＮＶ１２，ＩＮＶ１３は、電源電圧ＶＤＤが供給される状態となる。これにより、出力データＤＯＵＴとＱ１の電圧の差が広げられるので、出力データＤＯＵＴはＨレベルに、Ｑ１（Ｑ２）はＬレベルになる。

以上からわかるように、期間Ｔ３では、データの復元を行っていることがわかる。
図２６の期間Ｔ４では、読み出したデータの書き込みを行う。図２６の期間Ｔ３において、強誘電体キャパシタＣ１１の分極は、図中の丸印で示すように実際には分極方向に変化はないが、分極量（電荷の保存量）に変化があり、このままでは、次回の読み出し時にデータを正常に読み出せないおそれがある。そこで、図２６の期間Ｔ４で、データの書き込みを行うようにしている。

図２６の期間Ｔ５は、データのラッチ状態であり、この際の各部の波形は図示のようになる。
図２７は、データ「０」の読み出し時の各部の動作波形例を示す。
この場合には、強誘電体キャパシタＣ１１，Ｃ１２にはデータ「０」が保持されている点が、上記の場合と異なり、その読み出しの制御は上記の場合と基本的に同様であるので、その動作説明については省略する。なお、図２７の期間Ｔ１〜Ｔ５は、図２６の期間Ｔ１〜Ｔ５に対応する。
日経マイクロデバイス２００２年１２月号Ｐ１４０

ところが、図２４に示す従来の不揮発性記憶装置では、以下のような不具合が考えられる。
（１）強誘電体キャパシタを２つ使用しているので、製造の際の歩留りが低下する。
（２）データのラッチ時に、２つの強誘電体キャパシタに電圧が常に印加された状態になるので、強誘電体キャパシタの寿命が短くなり、この結果、装置の寿命が短くなる。
（３）装置の構成上、ラッチしているデータ以外のデータを、強誘電体キャパシタに保持することができないので、電源の投入後の出力に自由度がない。

このため、上記のような不具合を解消できる不揮発性記憶装置の出現、およびこれを利用した電子機器の出現が望まれる。さらに、その新たな不揮発性記憶装置の出現に際しては、データの記憶処理などの制御動作の簡易化が望まれる。
そこで、本発明の目的は、歩留りの向上、寿命の長期化、データ処理の自由度の増加、およびデータの記憶処理などの制御動作の容易化が実現できるようにした不揮発性記憶装置を提供することにある。

また、本発明の他の目的は、上記のような不揮発性記憶装置を用いた電子機器を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、強誘電体キャパシタを含む強誘電体メモリと、前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、前記出力データに基づく第２のデータが入力され、前記第１のデータを出力するクロックドインバータと、を備え、前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることが可能となっており、前記入力データを前記強誘電体キャパシタの一端に印加し、前記入力データを反転させた反転入力データを前記強誘電体キャパシタの他端に印加し、前記出力データを前記強誘電体キャパシタから読み出すときには、前記他端に読み出し用の信号を印加するとともに前記一端から前記出力データを読み出し、前記クロックドインバータを動作させて前記第１のデータを前記ラッチ回路がラッチするようになっている。

第２の発明は、強誘電体キャパシタを含む強誘電体メモリと、前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、前記第１のデータを前記ラッチ回路に供給するか否かを制御する第１スイッチと、前記強誘電体メモリの動作を制御する制御回路と、を備え、前記強誘電体メモリは、前記入力データを前記強誘電体キャパシタの一端に供給するか否かを制御する第２スイッチと、前記入力データを反転させた反転データを前記強誘電体キャパシタの他端に供給するか否かを制御する第３スイッチと、前記一端に固定電位を供給するか否かを制御する第４スイッチと、前記他端に読み出し用の信号を印加するか否かを制御する第５スイッチと、をさらに含み、前記制御回路は、前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることを可能とし、前記第２スイッチおよび前記第３スイッチをオンにし、前記出力データを前記強誘電体キャパシタから読み出すときには、前記第４スイッチをオフにするとともに前記第５スイッチをオンにして前記出力データを読み出し、前記第１スイッチをオンにして前記第１のデータを前記ラッチ回路がラッチするようになっている。

第３の発明は、強誘電体キャパシタを含む強誘電体メモリと、前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、前記出力データに基づく第２のデータが入力され、前記第１のデータを出力するクロックドインバータと、前記強誘電体メモリの動作を制御する制御回路と、を備え、前記強誘電体メモリは、前記入力データを前記強誘電体キャパシタの一端に供給するか否かを制御する第１スイッチと、前記入力データを反転させた反転データを前記強誘電体キャパシタの他端に供給するか否かを制御する第２スイッチと、前記一端に固定電位を供給するか否かを制御する第３スイッチと、前記他端に読み出し用の信号を印加するか否かを制御する第４スイッチと、をさらに含み、前記制御回路は、前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることを可能とし、前記第１スイッチおよび前記第２スイッチをオンにし、前記出力データを前記強誘電体キャパシタから読み出すときには、前記第３スイッチをオフにするとともに前記第４スイッチをオンにして前記出力データを読み出し、前記クロックドインバータを動作させて前記第１のデータを前記ラッチ回路がラッチするようになっている。

第４の発明は、第１乃至第３のうちのいずれかの発明において、前記入力データまたは前記強誘電体キャパシタから読み出す出力データの２値化を行うコンパレータを、さらに備えるようにした。
第５の発明は、第１乃至第４のうちのいずれかの発明において、前記ラッチ回路の出力データを前記強誘電体キャパシタに帰還自在に構成し、前記ラッチ回路の出力データを前記強誘電体キャパシタに再書き込みするようになっている。

第６の発明は、第３の発明において、前記クロックドインバータを、インバータと電子スイッチに置き換えるようにした。
第７の発明は、第３の発明である不揮発性記憶装置を複数個備えるとともに、前記複数の不揮発性記憶装置がそれぞれ有する前記制御回路を共通の制御信号生成回路に置き換え、前記制御信号生成回路は、データの書き込み、データの保持、またはデータの読み出しの動作のうちのいずれか１つを設定する２ビットの動作設定信号が入力されると、その動作設定信号に従って前記各不揮発性記憶装置の前記クロックドインバータおよび前記第１スイッチ乃至第４スイッチをそれぞれオンオフ制御するようになっている。

第８の発明は、強誘電体キャパシタを含む強誘電体メモリと、前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、前記出力データに基づく第２のデータが入力され、前記第１のデータを出力するクロックドインバータと、前記強誘電体メモリの動作を制御する制御回路と、を備え、前記ラッチ回路は、２つのインバータと、第１スイッチと、を含み、前記第１スイッチがオンのときフリップフロップとなる回路であり、前記強誘電体メモリは、前記入力データを前記強誘電体キャパシタの一端に供給するか否かを制御する第２スイッチと、前記入力データを反転させた反転データを前記強誘電体キャパシタの他端に供給するか否かを制御する第３スイッチと、前記一端に固定電位を供給するか否かを制御する第４スイッチと、前記他端に読み出し用の信号を印加するか否かを制御する第５スイッチと、をさらに含み、前記制御回路は、前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることを可能とし、前記第２スイッチおよび前記第３スイッチをオンにし、前記出力データを前記強誘電体キャパシタから読み出すときには、前記第４スイッチをオフにするとともに前記第５スイッチをオンにして前記出力データを読み出し、前記クロックドインバータを動作させるとともに前記第１スイッチをオンにして前記第１のデータを前記ラッチ回路がラッチするようになっている。

第９の発明は、第８の発明において、前記ラッチ回路の出力データを前記強誘電体キャパシタに帰還自在に構成し、前記ラッチ回路の出力データを前記強誘電体キャパシタに再書き込みするようにした。
第１０の発明は、第８または第９の発明において、前記クロックドインバータを、インバータと電子スイッチに置き換えるようにした。

第１１の発明は、データを読み書き自在な不揮発性メモリを含み、前記不揮発性メモリに各種のデータを読み書きすることができるようになっている電子機器において、前記不揮発性メモリは、第１乃至第１０のうちのいずれかの発明の不揮発性記憶装置からなるようにした。
上記のような構成からなる本発明の不揮発性記憶装置によれば、歩留りの向上、寿命の長期化、データ処理の自由度の増加、またはデータの記憶処理などの制御動作の容易化が実現できる。

また、上記のような構成からなる本発明の電子機器によれば、その不揮発性記憶装置が、上記の各効果を発揮することができる。

以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の不揮発性記憶装置の第１実施形態の構成を示す回路図である。
この第１実施形態に係る不揮発性記憶装置１は、図１に示すように、１つの強誘電体キャパシタＣを含み、その強誘電体キャパシタＣに対して１ビットの入力データＤＩＮの書き込みまたは読み出しが可能な強誘電体メモリ２と、入力データＤＩＮまたは強誘電体メモリ２からの読み出しデータの記憶（ラッチ）が可能なラッチ回路５と、データの２値化を行うコンパレータ３と、強誘電体メモリ２とラッチ回路５との間にコンパレータ３を介して介在されるクロックドインバータ４と、強誘電体メモリ２の制御やクロックドインバータ４のオンオフ制御を行う各種の制御信号を生成する制御回路（図示せず）と、を備えている。

また、この第１実施形態は、図１に示すように、入力データＤＩＮが供給される入力端子６と、出力データＤＯＵＴを取り出す出力端子７と、クロックドインバータ４のＭＯＳトランジスタＭ６，Ｍ７をオンオフするオンオフ信号ＬＴＨ，ＬＴＨＸが供給される制御端子８、９と、Ｎ型のＭＯＳトランジスタＭ１，Ｍ２をオンオフするオンオフ信号ＤＳが供給される制御端子１０と、Ｎ型のＭＯＳトランジスタＭ３をオンオフするオンオフ信号ＳＰが供給される制御端子１１と、強誘電体キャパシタＣに供給するポンプ信号ＰＵＭＰが供給される制御端子１２と、コンパレータ３に供給する基準電圧（リファレンス電圧）が供給される基準電圧供給端子１３と、Ｎ型のＭＯＳトランジスタＭ４をオンオフするオンオフ信号ＰＰＯＮが供給される制御端子１４と、を備えている。

強誘電体メモリ２は、１つの強誘電体キャパシタＣと、この強誘電体キャパシタＣの一端側に１ビットからなる入力データＤＩＮの印加を行うスイッチとしてのＭＯＳトランジスタＭ１と、入力データＤＩＮの反転を行うインバータＩＮＶ３と、インバータＩＮＶ３で反転させた入力データＤＩＮの強誘電体キャパシタＣの他端側への取り込みを行うスイッチとしてのＭＯＳトランジスタＭ２と、強誘電体キャパシタＣの一端側をグランドＧＮＤと接続させるスイッチとしてのＭＯＳトランジスタＭ３と、強誘電体キャパシタＣの他端側にポンプ信号を供給するスイッチとしてのＭＯＳトランジスタＭ４と、を含んでいる。

さらに詳述すると、入力端子６とグランドとの間にＭＯＳトランジスタＭ１，Ｍ３が直列接続されている。また、入力端子６と制御端子１２との間には、インバータＩＮＶ３、ＭＯＳトランジスタＭ２、およびＭＯＳトランジスタＭ４が直列に接続されている。
ＭＯＳトランジスタＭ１，Ｍ２の各ゲートには、制御端子１０に供給されるオンオフ信号ＤＳが印加され、これによりＭＯＳトランジスタＭ１，Ｍ２がオンオフ制御されるようになっている。ＭＯＳトランジスタＭ３のゲートには、制御端子１１に供給されるオンオフ信号ＳＰが印加され、これによりＭＯＳトランジスタＭ３がオンオフ制御されるようになっている。ＭＯＳトランジスタＭ４のゲートには、制御端子１４に供給されるオンオフ信号ＰＰＯＮが印加され、これによりＭＯＳトランジスタＭ４がオンオフ制御されるようになっている。

ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ３の共通接続点であるノードＱは、強誘電体キャパシタＣの一方の端子とコンパレータ３の正の入力端子とにそれぞれ接続されている。また、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ４の共通接続点であるノードＱＸは、強誘電体キャパシタＣの他方の端子に接続されている。
コンパレータ３は、入力データＤＩＮまたは強誘電体メモリ２（強誘電体キャパシタＣ）からの読み出しデータを、基準電圧供給端子１３に供給される基準電圧ＶＲＥＦと比較して、そのデータが基準電圧ＶＲＥＦ以上の場合にはＨレベルを出力し、そのデータが基準電圧ＶＲＥＦ以下の場合にはＬレベルを出力するようになっている。コンパレータ３の出力Ｑ１は、クロックドインバータ４に入力されるようになっている。

クロックドインバータ４は、Ｎ型のＭＯＳトランジスタＭ５およびＰ型のＭＯＳトランジスタＭ８からなるＣＭＯＳインバータと、このインバータの両側にインバータへの電源の供給制御を行うＰ型のＭＯＳトランジスタＭ７とＮ型のＭＯＳトランジスタＭ６とを設けるようにしたものである。
すなわち、ＭＯＳトランジスタＭ６のゲートには、制御端子８に供給されるオンオフ信号ＬＴＨが印加され、これによりＭＯＳトランジスタＭ６がオンオフ制御されるようになっている。ＭＯＳトランジスタＭ７のゲートには、制御端子９に供給されるオンオフ信号ＬＴＨＸが印加され、これによりＭＯＳトランジスタＭ７オンオフ制御されるようになっている。

従って、クロックドインバータ４は、データの反転機能と、データの通過を制御するスイッチ機能とを備えている。
ラッチ回路５は、入力端子６に供給される入力データＤＩＮ、または強誘電体キャパシタＣの読み出しデータを、コンパレータ３およびクロックドインバータ４を介して一時的に記憶するものである。このために、このラッチ回路５は、図１に示すように、２つのインバータＩＮＶ１とインバータＩＮＶ２の入力と出力を相互に接続させたフリップフロップからなる。このラッチ回路５の出力が、出力データＤＯＵＴとして出力端子７から取り出されるようになっている。

図示しない制御回路は、上記のように、オンオフ信号ＬＴＨ，ＬＴＨＸ、オンオフ信号ＤＳ，ＳＰ、オンオフ信号ＰＰＯＮ、およびポンプ信号ＰＵＭＰなどを生成し、この生成した各信号を上記のように各部に供給し、後述のように、データの書き込み動作や読み出し動作などの際に、各部のオンオフ制御などを行うようになっている。
次に、このような構成からなる第１実施形態の動作について、図１〜図７を参照して説明する。

まず、図１〜図４を参照して、この第１実施形態におけるデータの書き込み動作（入力動作）、およびその書き込んだデータのラッチ動作（保持動作）について説明する。
図２において、期間Ｔ２０，Ｔ２１では、データの書き込み（強誘電体キャパシタＣへの分極方向データの書き込み）と出力動作を行う。また、期間Ｔ１０，Ｔ１１，Ｔ１２では、その書き込んだデータの保持動作（ラッチ動作）を行う。以下に、これら動作について詳述する。

まず、図２の期間Ｔ１０の動作について説明する。
図２の期間Ｔ１０では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１，Ｍ２はオフの状態にあり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、オンオフ信号ＳＰはＨレベルにあるので、ＭＯＳトランジスタＭ３はオン状態にあり、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ３の共通接続点であるノードＱは、グランドＧＮＤに接続されてＬレベルにある。このとき、ポンプ信号ＰＵＭＰは、Ｌレベルにある。

また期間Ｔ１０では、オンオフ信号ＰＰＯＮはＨレベルでＭＯＳトランジスタＭ４はオンのため、ノードＱＸにポンプ信号ＰＵＭＰが入力される。このとき、ポンプ信号ＰＵＭＰはＬレベルであるので、そのノードＱＸはグランドＧＮＤと同電位となる。
さらに、期間Ｔ１０では、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルであるので、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオフとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されない動作がオフの状態となる。また、このときには、出力データＤＯＵＴは、前の状態が定義されていないので、図示のように不定である。

このように、期間Ｔ１０はデータのラッチ状態であるが、ラッチしているデータを定義していないので、出力データＤＯＵＴは図示のように不定になる。
以上述べた図２の期間Ｔ１０における動作の等価回路は、図３に示すようになる。
次に、図２の期間Ｔ２０の動作について、図４を参照して説明する。
図２の期間Ｔ２０では、オンオフ信号ＤＳはＨレベルであるので、ＭＯＳトランジスタＭ１，Ｍ２はオンになる。このため、入力データＤＩＮは、ＭＯＳトランジスタＭ１を介して強誘電体キャパシタＣの一端側に印加され、その入力データＤＩＮはインバータＩＮＶ３で反転されて強誘電体キャパシタＣの他端側に印加される。

この例では、入力データＤＩＮとして、Ｈレベルのデータが入力されている。このため、そのＨレベルの入力データＤＩＮによってノードＱがＨレベルになるとともにノードＱＸがＬレベルとなり、強誘電体キャパシタＣの両端にはそのレベル差（電位差）が生じ、これにより強誘電体キャパシタＣに分極方向データが書き込まれる。強誘電体キャパシタＣの両端に上記のような電位が印加された場合の強誘電体キャパシタＣの分極方向を、図２に示すように下向きの矢印「↓」とする。この結果、強誘電体キャパシタＣにＨレベルのデータとして分極方向が下向きのデータが書き込まれる。

期間Ｔ２０では、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態になり、ノードＱが接地されることはない。また、オンオフ信号ＰＰＯＮはＬレベルでＭＯＳトランジスタＭ４はオフのため、ノードＱＸにポンプ信号ＰＵＭＰが入力されることはない。
さらに、期間Ｔ２０では、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルであるので、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオンとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されて動作状態にある。このときの等価回路は、図４に示すようになる。

この例では、入力データＤＩＮがＨレベルであるので、ノードＱはＨレベルとなる。コンパレータ３には、そのＨレベルの入力データＤＩＮが入力され、これが基準電圧ＶＲＥＦ以上であるので、コンパレータ３の出力Ｑ１はＨレベルとなる。このコンパレータ３の出力Ｑ１は、クロックドインバータ４で反転され、その出力Ｑ２はＬレベルとなる。
ここで、クロックドインバータ４の出力Ｑ２の駆動能力は、ラッチ回路５を構成するインバータＩＮＶ２の駆動能力よりも高く設定されている。すなわち、クロックドインバータ４の出力インピーダンス値は、インバータＩＮＶ１の出力インピーダンス値より、小さな値となっている。このため、ラッチ回路５の入力は、クロックドインバータ４の出力Ｑ２に従い、出力Ｑ２がＬレベルであるので、ラッチ回路５の出力である出力データＤＯＵＴはＨレベルとなる。

次に、図２の期間Ｔ１１の動作について説明する。
図２の期間Ｔ１１の各部の制御波形は、すでに説明した同図の期間Ｔ１０の各部の制御波形と同じになり、また期間Ｔ１１における等価回路は図３に示すようになる。
このため、期間Ｔ１１では、強誘電体キャパシタＣの両端はＬレベル（グランド電位）になっているので、電位差のない状態になっている。従って、強誘電体キャパシタＣは、期間Ｔ２０での下向きの分極方向が保持される。また、ノードＱがＬレベルのため、コンパレータ３の出力信号Ｑ１はＬレベルとなる。

さらに、クロックドインバータ４は電源電圧ＶＤＤが供給されない動作がオフ状態にあるので、コンパレータ３の出力信号Ｑ１がクロックドインバータ４の出力信号Ｑ２に影響を与えることはない。このため、ラッチ回路５の入力信号Ｑ２と出力データＤＯＵＴは期間Ｔ２０の状態を維持し、その出力データＤＯＵＴはＨレベルとなり、ラッチ動作が行われる。

ここで、ラッチ回路５によるラッチが行われるのは、図２のオンオフ信号ＬＴＨの立ち下がりとオンオフ信号ＬＴＨＸの立ち上がり（図２中に矢印で表記）であるので、入力データＤＩＮはこの瞬間にのみ確定していれば良い。ただし、期間Ｔ２０では、入力データＤＩＮはスルーの状態である。
次に、図２の期間Ｔ２１の動作について説明する。

図２の期間Ｔ２１の各部の制御波形は、すでに説明した同図の期間Ｔ２０の各部の制御波形と同じになり、また期間Ｔ２１における等価回路は図４に示すようになる。
ただし、この期間Ｔ２１では、入力データＤＩＮがＬレベルであるので、強誘電体キャパシタＣにはＬレベルの分極方向データが書き込まれ、出力端子７から出力される出力データＤＯＵＴはＬレベルとなる点が、期間Ｔ２０の場合の動作とは異なる。

さらに要点を説明すると、この期間Ｔ２１では、そのＬレベルの入力データＤＩＮによりノードＱがＬレベル、ノードＱＸがＨレベルとなり、強誘電体キャパシタＣの両端にはそのレベル差（電位差）が生じ、これにより強誘電体キャパシタＣに分極方向データが書き込まれる。強誘電体キャパシタＣの両端に上記のような電位が印加された場合の強誘電体キャパシタＣの分極方向を、図２に示すように上向きの矢印「↑」とする。この結果、強誘電体キャパシタＣにＬレベルのデータとして分極方向が上向きのデータが書き込まれる。

また、期間Ｔ２１では、入力データＤＩＮがＬレベルであるので、ノードＱはＬレベルとなる。このため、コンパレータ３には、そのノードＱのＬレベルが入力され、これが基準電圧ＶＲＥＦ以下であるので、コンパレータ３の出力Ｑ１はＬレベルとなる。このコンパレータ３の出力Ｑ１は、クロックドインバータ４で反転され、その出力Ｑ２はＨレベルとなり、これがラッチ回路５に入力される。この結果、ラッチ回路５の出力はＬレベルとなり、出力データＤＯＵＴはＬレベルとなる。

次に、図２の期間Ｔ１２の動作について説明する。
図２の期間Ｔ１２の各部の制御波形は、すでに説明した同図の期間Ｔ１０，Ｔ１１の各部の制御波形と同じになり、また期間Ｔ１２における等価回路は図３に示すようになる。
このため、期間Ｔ１２では、強誘電体キャパシタＣは、期間Ｔ２１での上向きの分極方向が保持される。また、ラッチ回路５の出力データＤＯＵＴは期間Ｔ２１の状態が維持され、その出力データＤＯＵＴはＬレベルとなる。

次に、図５〜図７を参照して、強誘電体キャパシタＣに保持されたデータの読み出し動作について説明する。
図５（ａ）は、強誘電体キャパシタＣの保持データが「１」の場合の読み出し動作時の各部の波形を示し、図５（ｂ）はその保持データが「０」の場合の読み出し動作時の各部の波形を示す。

図５において、期間Ｔ１０，Ｔ２０は電源がオフの状態である。また、期間Ｔ１１，Ｔ２１，Ｔ１３，Ｔ２３では、強誘電体キャパシタＣがデータ保持（ラッチ）の動作を行う。さらに、期間Ｔ１２、Ｔ２２では、データの読み出し（強誘電体キャパシタＣの分極方向データの読み出し）動作を行う。
次に、図５（ａ）の期間Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３の各動作を以下に詳述する。

まず、図５（ａ）の期間Ｔ１０は電源がオフの状態である。この場合には、強誘電体キャパシタＣの保持データは「１」であるので、その分極方向は下向きである。
次に、図５（ａ）の期間Ｔ１１の動作について説明する。
この期間Ｔ１１では、電源がオンされ、ラッチ状態にあり、このときの等価回路は図３に示すようになる。期間Ｔ１１は電源投入直後でデータの設定はされていないので、出力データＤＯＵＴは不定になっている。

このとき、強誘電体キャパシタＣの両端の電圧は、図２のラッチ状態と同様にＬレベルになっているので、強誘電体キャパシタＣの両端の電位差はなく、分極方向の変化はない。このため、その分極方向は下向きのままである。
次に、図５（ａ）の期間Ｔ１２の動作について、図６を参照して説明する。
この期間Ｔ１２では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

また期間Ｔ１２では、オンオフ信号ＰＰＯＮはＨレベルでＭＯＳトランジスタＭ４はオンのため、ノードＱＸにポンプ信号ＰＵＭＰが入力される。このとき、ポンプ信号ＰＵＭＰはＨレベルであるので、そのノードＱＸはＨレベルとなる。またこのとき、ノードＱのレベルは期間Ｔ１１ではＬレベルであり、期間Ｔ１２になった時点ではＬレベルのままである。

この結果、強誘電体キャパシタＣは、ノードＱ側がＬレベルでノードＱＸ側がＨレベルの電圧が印加されることになるので、その分極方向は上向きとなる。このように、期間Ｔ１１から期間Ｔ１２への遷移では、強誘電体キャパシタＣの分極方向に変化があるので、ノードＱは高い電圧となる。コンパレータ３には、そのノードＱの高電圧が入力され、これが基準電圧ＶＲＥＦ以上であるので、コンパレータ３の出力Ｑ１はＨレベルとなる。

このとき、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルであるので、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオンとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されて動作状態にある。このため、このコンパレータ３のＨレベルの出力Ｑ１は、クロックドインバータ４で反転され、その出力Ｑ２はＬレベルとなる。そして、ラッチ回路５の出力データＤＯＵＴは、Ｈレベルとなる。

次に、図５（ａ）の期間Ｔ１３では、期間Ｔ１２にラッチ回路５で記憶された読み出しデータのラッチ動作が行われる。
次に、図５（ｂ）の期間Ｔ２０，Ｔ２１，Ｔ２２，Ｔ２３の各動作について、以下に詳述する。
まず、図５（ｂ）の期間Ｔ２０は電源がオフの状態である。この場合には、強誘電体キャパシタＣの保持データは「０」であるので、その分極方向は上向きである。

次に、図５（ｂ）の期間Ｔ２１の動作について説明する。
この期間Ｔ２１では、電源がオンされ、ラッチ状態にあり、このときの等価回路は図３に示すようになる。期間Ｔ２１は電源投入直後でデータの設定はされていないので、出力データＤＯＵＴは不定になっている。
このとき、強誘電体キャパシタＣの両端の電圧は、図２のラッチ状態と同様にＬレベルになっているので、強誘電体キャパシタＣの両端の電位差はなく、分極方向の変化はない。このため、その分極方向は上向きのままである。

次に、図５（ｂ）の期間Ｔ２２の動作について、図６を参照して説明する。
この期間Ｔ２２では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

また期間Ｔ２２では、オンオフ信号ＰＰＯＮはＨレベルでＭＯＳトランジスタＭ４はオンのため、ノードＱＸにポンプ信号ＰＵＭＰが入力される。このときポンプ信号ＰＵＭＰはＨレベルであるので、そのノードＱＸはＨレベルとなる。このとき、ノードＱのレベルは期間Ｔ２１ではＬレベルであり、期間Ｔ２２になった時点ではＬレベルのままである。
この結果、強誘電体キャパシタＣは、ノードＱ側がＬレベルでノードＱＸ側がＨレベルの電圧が印加されることになるので、その分極方向は上向きとなる。このように、期間Ｔ２１から期間Ｔ２２への遷移では、強誘電体キャパシタＣの分極方向に変化がないので、ノードＱは低い電圧となる。コンパレータ３には、そのノードＱの低電圧が入力され、これが基準電圧ＶＲＥＦ以下であるので、コンパレータ３の出力Ｑ１はＬレベルとなる。

このとき、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルであるので、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオンとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されて動作状態にある。このため、このコンパレータ３のＬレベルの出力Ｑ１は、クロックドインバータ４で反転され、その出力Ｑ２はＨレベルとなる。そして、ラッチ回路５の出力データＤＯＵＴは、Ｌレベルとなる。

次に、図５（ｂ）の期間Ｔ２３では、期間Ｔ２２にラッチ回路５で記憶された読み出しデータのラッチ動作が行われる。
次に、強誘電体キャパシタＣからのデータ出力動作について、図７を参照して説明する。
図７（ａ）に示すように、図１のノードＱには、配線パターンやＭＯＳトランジスタＭ１，Ｍ３等とグランドとの間に、浮遊容量Ｃ１が存在する。また、この浮遊容量Ｃ１は、管理され、回路動作に最適化された値になるように設計されている。

図５（ａ）の期間Ｔ１２、図５（ｂ）の期間Ｔ２２の動作のときの等価回路は図６に示すようになり、図６と図７（ａ）は近似し、強誘電体キャパシタＣに印加されるポンプ信号ＰＵＭＰがＨレベルであり、ノードＱからデータを出力している。ここで、ノードＱのレベル（電圧値）は、ポンプ信号ＰＵＭＰの電圧を強誘電体キャパシタＣとキャパシタＣ１の各容量値で分割した値になる。

このときのノードＱのレベルの変化ΔＶは、強誘電体キャパシタＣの分極方向の変化に依存する。これは、分極方向の変化がある場合とない場合では、強誘電体キャパシタＣから出力される電荷の量に違いがあるからである。すなわち、強誘電体キャパシタＣからの出力される電荷量は、分極方向に大きな変化があるときには多く、その変化がないときに少ない。このため、ノードＱの電圧レベルは以下のようになる。

図７（ｂ）は強誘電体キャパシタＣに分極方向の変化がない場合を示し、これは図５（ｂ）の期間Ｔ２１から期間Ｔ２２に遷移する場合に相当する。このときの時間とノードＱの電圧との関係は、図７（ｃ）に示すようになる。
図７（ｄ）は強誘電体キャパシタＣに分極方向の変化がある場合を示し、これは図５（ａ）の期間Ｔ１１から期間Ｔ１２に遷移する場合に相当する。このときの時間とノードＱの電圧との関係は、図７（ｅ）に示すようになる。

図７（ｃ）（ｅ）からわかるように、強誘電体キャパシタＣの分極方向に変化がある場合とない場合では、そのノードＱの電圧差がΔＶある。すなわち、強誘電体キャパシタＣの保持データが「１」の場合と「０」の場合とでは、ノードＱの電位差がΔＶある。
そこで、図７（ｃ）（ｅ）に示すように、例えばその電位差ΔＶの中間に基準電圧ＶＲＥＦを設定すれば、コンパレータ３を使用してノードＱの電圧を２値化できる。

ここで、電位差ΔＶの大きさなどの条件を満たせば、コンパレータ３に代えて、ＭＯＳトランジスタのインバータなどを使用するようにしても良い。
次に、以上の説明を踏まえて、図５（ａ）（ｂ）を参照してノードＱの出力について説明する。
まず、保持データが「１」の場合の読み出しについて、図５（ａ）を参照して説明する。

この場合は図５（ａ）の期間Ｔ１１から期間Ｔ１２への遷移であって、分極方向に変化があるので、図７（ｅ）の状態になり、ノードＱの電圧は高電位となる。このノードＱの電圧は、コンパレータ３で基準電圧ＶＲＥＦと比較され、その出力Ｑ１はＨレベルとなる。このとき、クロックドインバータ４は動作状態にあるので、その出力Ｑ２はＬレベルとなり、ラッチ回路５から出力される出力データＤＯＵＴはＨレベルとなる。

次に、保持データが「０」の場合の読み出しについて、図５（ｂ）を参照して説明する。
この場合は図５（ｂ）の期間Ｔ２１から期間Ｔ２２への遷移であって、分極方向に変化がないので、図７（ｃ）の状態になり、ノードＱの電圧は低電位となる。このノードＱの電圧は、コンパレータ３で基準電圧ＶＲＥＦと比較され、その出力Ｑ１はＬレベルとなる。このとき、クロックドインバータ４は動作状態にあるので、その出力Ｑ２はＨレベルとなり、ラッチ回路５から出力される出力データＤＯＵＴはＬレベルとなる。

以上説明したように、第１実施形態によれば、強誘電体キャパシタを１つにできるので、その製造の際の歩留りが向上する。
また、第１実施形態によれば、強誘電体キャパシタにデータ書き込み後は、それに電圧を印加しなくても良いので、強誘電体キャパシタの寿命の長期化を図ることができる。
さらに、第１実施形態によれば、強誘電体キャパシタへのデータの書き込みとデータの入力を同時に行うことができるので、分極方向・データの書き込み、データのラッチ、データの読み出しの３つの設定になる。このため、その制御が容易となる。

さらにまた、第１実施形態によれば、強誘電体メモリ２とラッチ回路５とを物理的に分離できるので、データ処理の自由度を大きくすることが可能となる。

次に、本発明の第２実施形態の構成について、図８を参照して説明する。
この第２実施形態に係る不揮発性記憶装置１Ａは、図１に示す第１実施形態を基本とし、これに図８に示すようなオンオフ自在なスイッチ素子であるＭＯＳトランジスタＭ９，Ｍ１０を追加し、ラッチ回路５の出力データＤＯＵＴを強誘電体メモリ２に帰還できるようにし、これによりその出力データＤＯＵＴを強誘電体メモリ２（強誘電体キャパシタＣ）に再書き込みできるようにした。

具体的には、ＭＯＳトランジスタＭ９を、ラッチ回路５の入力端子と強誘電体キャパシタＣのノードＱＸとの間に接続するようにした。また、ＭＯＳトランジスタＭ１０を、ラッチ回路５の出力端子と強誘電体キャパシタＣのノードＱとの間に接続するようにした。さらに、ＭＯＳトランジスタＭ９，Ｍ１０の各ゲートには、制御端子１５に供給されるオンオフ信号ＤＳＲを印加し、これによりＭＯＳトランジスタＭ９，Ｍ１０のオンオフ制御を行うようにした。

なお、この第２実施形態の他の部分の構成は図１の回路の構成と同一であるので、その同一の構成要素については、同一符号を付してその説明は省略する。
次に、このような構成からなる第２実施形態の動作について、図８〜図１１を参照して説明する。
図９は、この第２実施形態のデータの書き込み動作、およびその書き込んだデータの保持動作のときの各部の波形図である。この動作時には、オンオフ信号ＤＳＲはＬレベルであり、ＭＯＳトランジスタＭ９，Ｍ１０はオフ状態にある。

従って、この図９の各部の波形図は、第１実施形態におけるデータの書き込み動作、およびその書き込んだデータの保持動作のときの各部の波形図を示す図２と同じである。
このため、第２実施形態のデータの書き込み動作、およびその書き込んだデータの保持動作は、上述した第１実施形態のデータの書き込み動作、およびその書き込んだデータの保持動作と同じになるので、その動作の説明はここでは省略する。

ところで、図５（ａ）（ｂ）の期間Ｔ１２，Ｔ２２において、強誘電体キャパシタＣからデータを読み出したときに、分極方向が変化し、その後も変化したままとなっている。これは破壊読み出しを意味し、強誘電体キャパシタＣに保持されていた「１」または「０」のデータが消えたことになる。
そこで、この第２実施形態では、ＭＯＳトランジスタＭ９，Ｍ１０を利用して、その消えたデータをもう一度強誘電体キャパシタＣに書き込むようにしたので、その動作について図１０を参照して説明する。

ここで、図１０（ａ）（ｂ）は、第２実施形態が、強誘電体キャパシタＣに保持されたデータの読み出し及びその再書き込みの動作の際の各部の波形であり、図５（ａ）（ｂ）に対応する。
まず、強誘電体キャパシタＣの保持データ「１」のときに、これを読み出すとともに再書き込みする動作について、図１０（ａ）を参照して説明する。

図１０（ａ）において、期間Ｔ１０は電源がオフの状態、期間Ｔ１１では強誘電体キャパシタＣがデータ保持の動作を行い、期間Ｔ１２では強誘電体キャパシタＣの分極方向データの読み出し動作を行い、期間Ｔ１３ではその読み出したデータの再書き込み動作を行い、期間Ｔ１４ではデータの保持動作を行う。
ここで、図１０（ａ）の期間Ｔ１０，Ｔ１１，Ｔ１２の各動作は、図５（ａ）の期間Ｔ１０，Ｔ１１，Ｔ１２の各動作と同様であるので、その説明は省略し、期間Ｔ１３，Ｔ１４の動作について説明する。

まず、図１０（ａ）の期間Ｔ１３における分極方向の再書き込み動作について、図１１を参照して説明する。
この期間Ｔ１３では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

また期間Ｔ１３では、オンオフ信号ＰＰＯＮはＬレベルでＭＯＳトランジスタＭ４はオフのため、ノードＱＸにポンプ信号ＰＵＭＰは入力されない。このとき、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルであるので、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオフとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されず動作がオフ状態にある。

さらに、期間Ｔ１３では、オンオフ信号ＤＳＲはＨレベルにあるので、ＭＯＳトランジスタＭ９，Ｍ１０はオンになる。このときの等価回路は、図１１に示すようになる。
図１０（ａ）の期間Ｔ１２から期間Ｔ１３への遷移において、図８および図１１に示すクロックドインバータ４はオフの状態になっている。このため、期間Ｔ１３の出力データＤＯＵＴは、期間Ｔ１２にラッチ回路５でラッチされたＨレベルとなる。

また、図１１によれば、ラッチ回路５の出力データＤＯＵＴが強誘電体キャパシタＣのノードＱに帰還されるとともに、ラッチ回路５の入力信号Ｑ２がノードＱＸに帰還される。この場合に、ラッチ回路５の入力信号がＬレベルでその出力データＤＯＵＴがＨレベルであるので、ノードＱがＨレベルでノードＱＸがＬレベルになる。従って、強誘電体キャパシタＣは、ノードＱ側にＨレベルの電位が印加され、ノードＱＸ側にＬレベルの電位が印加されるので、分極方向は下向きとなる。

以上の説明により、期間Ｔ１３では、期間Ｔ１２で破壊された強誘電体キャパシタＣの分極方向を修復していることがわかる。
図１０（ａ）の期間Ｔ１４では、期間Ｔ１２にラッチ回路５で記憶された読み出しデータのラッチ動作が行われる。
次に、強誘電体キャパシタＣの保持データ「０」のときに、これを読み出すとともに再書き込みする動作について、図１０（ｂ）を参照して説明する。

図１０（ｂ）において、期間Ｔ２０は電源がオフの状態、期間Ｔ２１では強誘電体キャパシタＣがデータ保持の動作を行い、期間Ｔ２２では強誘電体キャパシタＣの分極方向データの読み出し動作を行い、期間Ｔ２３ではその読み出したデータの再書き込み動作を行い、期間Ｔ２４ではデータの保持動作を行う。
ここで、図１０（ｂ）の期間Ｔ２０，Ｔ２１，Ｔ２２の各動作は、図５（ｂ）の期間Ｔ２０，Ｔ２１，Ｔ２２の各動作と同様であるので、その説明は省略し、期間Ｔ２３，Ｔ２４の動作について説明する。

まず、図１０（ｂ）の期間Ｔ２３における分極方向の再書き込み動作について、図１１を参照して説明する。
この期間Ｔ２３では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

また期間Ｔ２３では、オンオフ信号ＰＰＯＮはＬレベルでＭＯＳトランジスタＭ４はオフのため、ノードＱＸにポンプ信号ＰＵＭＰは入力されない。このとき、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルであるので、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオフとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されず動作がオフ状態にある。

さらに、期間Ｔ２３では、オンオフ信号ＤＳＲはＨレベルにあるので、ＭＯＳトランジスタＭ９，Ｍ１０はオンになる。このときの等価回路は、図１１に示すようになる。
図１０（ｂ）の期間Ｔ２２から期間Ｔ２３への遷移において、図８および図１１に示すクロックドインバータ４はオフの状態になっている。このため、期間Ｔ２３の出力データＤＯＵＴは、期間Ｔ２２にラッチ回路５でラッチされたＬレベルになる。

また、図１１によれば、ラッチ回路５の出力データＤＯＵＴが強誘電体キャパシタＣのノードＱに帰還されるとともに、ラッチ回路５の入力信号Ｑ２がノードＱＸに帰還される。この場合に、ラッチ回路５の入力信号がＨレベルでその出力データＤＯＵＴがＬレベルであるので、ノードＱがＬレベルでノードＱＸがＨレベルになる。従って、強誘電体キャパシタＣは、ノードＱ側にＬレベルの電位が印加され、ノードＱＸ側にＨレベルの電位が印加されるので、分極方向は上向きとなる。

以上の説明により、期間Ｔ２３では、期間Ｔ２２で破壊された強誘電体キャパシタＣの分極方向を修復していることがわかる。
次に、図１０（ｂ）の期間Ｔ２４では、期間Ｔ２２にラッチ回路５で記憶された読み出しデータのラッチ動作が行われる。
以上説明したように、第２実施形態によれば、強誘電体キャパシタへのデータの書き込みとデータの入力を同時に行うことができるので、分極方向・データの書き込み、データのラッチ、データの読み出し、およびデータの再書き込みの４つの動作の設定で足りる。このため、その制御が容易となる。

次に、本発明の第３実施形態について、図１２〜図１４を参照しながら説明する。
図８に示す第２実施形態に係る不揮発性記憶装置１Ａは、１ビットの入力データＤＩＮが記憶できるにすぎず、複数ビットの入力データを記憶できる不揮発性記憶装置が望まれる。さらに、その記憶処理の際に、その制御が容易にできる上にその誤制御がないことが望まれる。

そこで、この第３実施形態に係る不揮発性記憶装置は、複数ビット（この例では８ビット）の入力データを記憶処理できるようにするとともに、その記憶処理の際に、その制御の容易化と誤制御の防止が図れるようにしたものである。
このため、第３実施形態は、図１２に示すように、８ビットの入力データＤＩＮ０、ＤＩＮ１・・・・ＤＩＮ７を記憶するために、図８に示す不揮発性記憶装置１Ａを８つ備えるとともに、その８つの不揮発性記憶装置１に共通に使用する制御信号を生成する制御信号生成回路２１を備えるようにした。

制御信号生成回路２１は、図８に示す不揮発性記憶装置１Ａの動作に基づいて構成するようにしたので、まずこの点について説明する。
図８に示す不揮発性記憶装置１Ａの動作をまとめると、次の（１）〜（４）の４種類となる。
（１）データの書き込みと出力動作
（２）データの読み出し動作（強誘電体キャパシタＣへの分極方向データの読み出し動作）
（３）ラッチ動作（分極方向の保持と出力データの保持）
（４）分極方向の再書き込み動作
これらの４つの動作と、その各動作に対応する各部のオンオフ信号ＳＰ，ＤＳ、ポンプ信号ＰＵＭＰ、オンオフ信号ＰＰＯＮ，ＬＴＨ，ＬＴＨＸ，ＤＳＲの状態を、図９及び図１０を参照してまとめると、図１３に示す表のようになる。

ここで、図１３において、「データ入力」は「データの書き込みと出力動作」のことであり、「ラッチ」は「ラッチ動作」のことであり、「データリード」は「データの読み出し動作」のことであり、「リライト」は「分極方向の再書き込み動作」のことである。
図８に示す不揮発性記憶装置１Ａは、上記のように、分極方向の書き込みとデータの書き込みとを同時に行えるようにしたので、必要な動作は上記の４種類で実現できる。その４種類の動作の設定は、２種類（２ビット）の動作設定信号ＴＲＧ，ＭＥＭの組み合わせで実現できる。

すなわち、上記の４種類の動作は、図１３に示すように、動作設定信号ＴＲＧ，ＭＥＭの「１」または「０」の状態の組み合わせにより設定できる。例えば、図１３に示すように、「データ入力」の場合は「１０」、「ラッチ」の場合は「００」、「データリード」の場合は「１１」、「リライト」の場合は「０１」である。
また、その２ビットの動作設定信号ＴＲＧ，ＭＥＭに基づき、これに対応するオンオフ信号ＳＰ，ＤＳ、ポンプ信号ＰＵＭＰ、オンオフ信号ＰＰＯＮ，ＬＴＨ，ＬＴＨＸ，ＤＳＲを生成することは、論理回路の使用により容易に可能である。

そこで、制御信号生成回路２１は、図１４に示すような論理回路で構成するようにし、その入力信号として動作設定信号ＴＲＧ，ＭＥＭを入力するようにし、これに基づいて図１３に示すようなオンオフ信号ＳＰ，ＤＳ、ポンプ信号ＰＵＭＰ、オンオフ信号ＰＰＯＮ，ＬＴＨ，ＬＴＨＸ，ＤＳＲを生成して出力するようにした。
具体的には、制御信号生成回路２１は、図１４に示すように、インバータ２１１、２１２と、ノア回路２１３〜２１７と、インバータ２１８とから構成するようにした。

すなわち、動作設定信号ＴＲＧをそのままオンオフ信号ＬＴＨとして使用するようにした。動作設定信号ＴＲＧをインバータ２１１に入力するようにし、インバータ２１１の出力によりオンオフ信号ＬＴＨＸを得るようにした。動作設定信号ＴＲＧ，ＭＥＭをノア回路２１３に入力するようにし、ノア回路２１３の出力によりオンオフ信号ＳＰを得るようにした。インバータ２１１の出力と動作設定信号ＭＥＭとをノア回路２１４に入力するようにし、ノア回路２１４の出力によりオンオフ信号ＤＳを得るようにした。

また、インバータ２１１の出力と、動作設定信号ＭＥＭをインバータ２１２で反転させた信号とをノア回路２１５に入力するようにし、ノア回路２１５の出力によりポンプ信号ＰＵＭＰを得るようにした。動作設定信号ＴＲＧとインバータ２１２の出力とをノア回路２１６に入力するようにし、ノア回路２１６の出力によりオンオフ信号ＤＳＲを得るようにした。ノア回路２１３の出力とノア回路２１５の出力をノア回路２１７に入力するようにし、ノア回路２１８の出力をインバータ２１８で反転させ、この反転信号をオンオフ信号ＰＰＯＮとして得るようにした。

この制御信号生成回路２１で生成されるオンオフ信号ＳＰ，ＤＳ、ポンプ信号ＰＵＭＰ、オンオフ信号ＰＰＯＮ，ＬＴＨ，ＬＴＨＸ，ＤＳＲは、図１２に示すように、８つの不揮発性記憶装置１Ａにそれぞれ供給するように構成される。
次に、このような構成からなる第３実施形態の動作について、図１５および図１６を参照して説明する。

図１５は、この第３実施形態のデータの書き込み動作、およびその書き込んだデータの保持動作のときの各部の波形図である。この動作のときには、第３実施形態の各不揮発性記憶装置１Ａは、図８に示す不揮発性記憶装置１Ａと同じ動作を行う。従って、この動作のときには、図１２に示す各不揮発性記憶装置１Ａの各部の波形は、図９に示すようになる。

図１６は、強誘電体キャパシタＣに保持されたデータの読み出し及びその再書き込みの動作の際の各部の波形図である。この動作のときには、第３実施形態の各不揮発性記憶装置１Ａは、図８に示す不揮発性記憶装置１Ａと同じ動作を行う。従って、この動作のときには、図１２に示す各不揮発性記憶装置１Ａの各部の波形は、図１０に示すようになる。
ここで、図１５によれば、データの書き込み動作、およびその書き込んだデータの保持動作のときには、動作設定信号ＴＲＧの設定動作のみで、その動作の制御ができる。このため、その制御がきわめて容易である。

また、図１６によれば、強誘電体キャパシタＣに保持されたデータの読み出し及びその再書き込みの動作のときには、動作設定信号ＭＥＭをＨレベルにするようになっている。このため、その動作の際の制御を誤る可能性が低くなる上に、その制御も容易に行える。
次に、本発明の第４実施形態の構成について、図１７を参照して説明する。
この第４実施形態に係る不揮発性記憶装置１Ｂは、図８に示す第２実施形態を基本とし、図１７に示すように、図８のコンパレータ３を省略するとともに、図８のラッチ回路５をラッチ回路５Ａに置き換えたものである。

ラッチ回路５Ａは、図８に示すラッチ回路５に、ＭＯＳトランジスタＭ１１，Ｍ１２からなる電子スイッチ２２を含ませるようにしたものである。すなわち、ラッチ回路５Ａは、図１７に示すように、インバータＩＮＶ１，ＩＮＶ２を入力と出力とを相互に接続させたフリップフロップと、そのフリップフロップのループ内に挿入された電子スイッチ２２とからなる。

電子スイッチ２２は、Ｎ型のＭＯＳトランジスタＭ１１とＰ型のＭＯＳトランジスタＭ１２とを図示のように組み合わせたものである。そして、ＭＯＳトランジスタＭ１１のゲートにはオンオフ信号ＬＴＨＸが印加され、これによりＭＯＳトランジスタＭ１１のオンオフ制御を行うようにした。また、ＭＯＳトランジスタＭ１２のゲートにはオンオフ信号ＬＴＨが印加され、これによりＭＯＳトランジスタＭ１２のオンオフ制御を行うようにした。

この第４実施形態では、図８に示すコンパレータ３を省略するようにしたので、ノードＱの電圧レベルの２値化（Ｈレベル／Ｌレベルの判定）する機能は、クロックドインバータ４が直接行うようになっている。従って、この場合には、その２値化の際の基準電圧ＶＲＥＦは、クロックドイバータ４の有するしきい値電圧となる。
次に、このような構成からなる第４実施形態の動作について、図面を参照して説明する。

この第４実施形態は、図８に示す第２実施形態とは回路構成に上記のような差異があるが、その各部に供給される制御信号は第２実施形態の場合と同じとなる。このため、第４実施形態のデータの書き込み動作、およびそのデータの保持動作時の各部の信号波形は、図９に示すようになり、その保持データの読み出し、およびその再書き込み動作時の各部の信号波形は、図１０に示すようになる。そこで、以下の動作説明では、図９、図１０などを参照しながら行う。

まず、図９を参照して、この第４実施形態のデータの書き込み動作、およびそのデータの保持動作について説明する。
図９において、期間Ｔ２０，Ｔ２１では、データの書き込み（強誘電体キャパシタＣへの分極方向データの書き込み）と出力動作を行う。また、期間Ｔ１０，Ｔ１１，Ｔ１２では、その書き込んだデータの保持動作（ラッチ動作）を行う。以下に、これら動作について詳述する。

まず、図９の期間Ｔ１０の動作について説明する。
図９の期間Ｔ１０では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１はオフの状態にあり、入力データＤＩＮは強誘電体メモリ２には入力されない。このとき、オンオフ信号ＳＰはＨレベルにあるので、ＭＯＳトランジスタＭ３はオン状態にあり、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ３の共通接続点であるノードＱは、グランドＧＮＤに接続されてＬレベルにある。このとき、ポンプ信号ＰＵＭＰは、Ｌレベルにある。

また期間Ｔ１０では、オンオフ信号ＰＰＯＮはＨレベルでＭＯＳトランジスタＭ４はオンのため、ノードＱＸのポンプ信号ＰＵＭＰが入力される。このとき、ポンプ信号ＰＵＭＰはＬレベルであるので、そのノードＱＸはグランドＧＮＤと同電位となる。
さらに、期間Ｔ１０では、オンオフ信号ＬＴＨはＬレベル、オンオフ信号ＬＴＨＸはＨレベルである。このため、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオフとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されず動作がオフの状態となる。また、ＭＯＳトランジスタＭ１１，Ｍ１２はオンとなり、電子スイッチ２２はオンとなる。

また、期間Ｔ１０では、オンオフ信号ＤＳＲはＬレベルであるので、ＭＯＳトランジスタＭ９，Ｍ１０はオフである。さらに、このときには、出力データＤＯＵＴは、前の状態が定義されていないので、図示のように不定である。
このように、期間Ｔ１０はデータのラッチ状態であるが、ラッチしているデータを定義していないので、出力データＤＯＵＴは図示のように不定になる。

以上述べた図９の期間Ｔ１０における動作の等価回路は、図１９に示すようになる。
次に、図９の期間Ｔ２０の動作について、図１８を参照して説明する。
図９の期間Ｔ２０では、オンオフ信号ＤＳはＨレベルであるので、ＭＯＳトランジスタＭ１，Ｍ２はオンになる。このため、入力データＤＩＮは、ＭＯＳトランジスタＭ１を介して強誘電体キャパシタＣの一端側に印加され、その入力データＤＩＮはインバータＩＮＶ３で反転されて強誘電体キャパシタＣの他端側に印加される。

この例では、入力データＤＩＮとして、Ｈレベルのデータが入力されている。このため、そのＨレベルの入力データＤＩＮによってノードＱがＨレベルになるとともにノードＱＸがＬレベルとなり、強誘電体キャパシタＣの両端にはそのレベル差（電位差）が生じ、これにより強誘電体キャパシタＣに分極方向データが書き込まれる。従って、強誘電体キャパシタＣの分極方向は下向きとなる。

期間Ｔ２０では、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態になり、ノードＱが接地されることはない。また、オンオフ信号ＰＰＯＮはＬレベルでＭＯＳトランジスタＭ４はオフのため、ノードＱＸにポンプ信号ＰＵＭＰが入力されることはない。
さらに、期間Ｔ２０では、オンオフ信号ＬＴＨはＨレベル、オンオフ信号ＬＴＨＸはＬレベルである。このため、ＭＯＳトランジスタＭ６，Ｍ７はいずれもオンとなり、クロックドインバータ４は電源電圧ＶＤＤが供給されて動作状態にある。また、ＭＯＳトランジスタＭ１１，Ｍ１２はオフとなり、電子スイッチ２２はオフとなる。このとき、オンオフ信号ＤＳＲはＬレベルであるので、ＭＯＳトランジスタＭ９，Ｍ１０はオフである。

この期間Ｔ２０における等価回路は、図１８に示すようになる。
期間Ｔ２０では、入力データＤＩＮがＨレベルであるので、ノードＱはＨレベルとなる。このときには、クロックドインバータ４は動作状態であるので、インバータとして動作することになる。従って、ノードＱの電位がＨレベルであり、この電位が基準電圧ＶＲＥＦ（クロックドインバータ４の有するしきい値電圧）を上回るので、そのＨレベルの電位はクロックドインバータ４で反転されて、クロックドインバータ４の出力Ｑ１はＬレベルとなる。

ここで、クロックドインバータ４の出力Ｑ１は、図１８に示すように、ラッチ回路５ＡのインバータＩＮＶ１にのみ供給され、その出力Ｑ１はＬレベルであるので、ラッチ回路５Ａの出力である出力データＤＯＵＴはＨレベルとなる。
次に、図９の期間Ｔ１１の動作について説明する。
図９の期間Ｔ１１の各部の制御波形は、すでに説明した同図の期間Ｔ１０の各部の制御波形と同じになり、また期間Ｔ１１における等価回路は図１９に示すようになる。

このため、期間Ｔ１１では、強誘電体キャパシタＣの両端はＬレベル（グランド電位）になっているので、電位差のない状態になっている。このため、強誘電体キャパシタＣは、期間Ｔ２０での下向きの分極方向が保持される。また、ノードＱはＬレベルとなる。
さらに、クロックドインバータ４は電源電圧ＶＤＤが供給されない動作がオフ状態にあるので、そのノードＱのＬレベルがクロックドインバータ４の出力信号Ｑ１に影響を与えることはない。このため、ラッチ回路５Ａの入力信号Ｑ１と出力データＤＯＵＴは期間Ｔ２０の状態を維持し、その出力データＤＯＵＴはＨレベルとなり、ラッチ動作が行われる。

次に、図９の期間Ｔ２１の動作について説明する。

図９の期間Ｔ２１の各部の制御波形は、すでに説明した同図の期間Ｔ２０の各部の制御波形と同じになり、また期間Ｔ２１における等価回路は図１８に示すようになる。
ただし、この期間Ｔ２１では、入力データＤＩＮがＬレベルであるので、強誘電体キャパシタＣにはＬレベルの分極方向データが書き込まれ、出力端子７から出力される出力データＤＯＵＴはＬレベルとなる点が、期間Ｔ２０の場合の動作とは異なる。

さらに要点を説明すると、この期間Ｔ２１では、そのＬレベルの入力データＤＩＮによりノードＱがＬレベル、ノードＱＸがＨレベルとなり、強誘電体キャパシタＣの両端にはそのレベル差（電位差）が生じ、これにより強誘電体キャパシタＣに分極方向データが書き込まれる。従って、強誘電体キャパシタＣの分極方向は上向きとなる。
また、期間Ｔ２１では、入力データＤＩＮがＬレベルであるので、ノードＱはＬレベルとなる。このため、クロックドインバータ４の出力Ｑ１はＨレベルとなり、ラッチ回路５Ａの出力である出力データＤＯＵＴはＬレベルとなる。

次に、図９の期間Ｔ１２の動作について説明する。
図９の期間Ｔ１２の各部の制御波形は、すでに説明した同図の期間Ｔ１０，Ｔ１１の各部の制御波形と同じになり、また期間Ｔ１２における等価回路は図１９に示すようになる。
このため、期間Ｔ１２では、強誘電体キャパシタＣは、期間Ｔ２１での上向きの分極方向が保持される。また、ラッチ回路５の出力データＤＯＵＴは期間Ｔ２１の状態が維持され、その出力データＤＯＵＴはＬレベルとなる。

次に、強誘電体キャパシタＣに保持されたデータの読み出し及びその再書き込み動作について説明する。
まず、強誘電体キャパシタＣの保持データが「１」のときに、これを読み出すとともに再書き込みする動作について、図１０（ａ）を参照して説明する。
図１０（ａ）において、期間Ｔ１０は電源がオフの状態、期間Ｔ１１では強誘電体キャパシタＣがデータ保持の動作を行い、期間Ｔ１２では強誘電体キャパシタＣの分極方向データの読み出し動作を行い、期間Ｔ１３ではその読み出したデータの再書き込み動作を行い、期間Ｔ１４ではデータの保持動作を行う。

次に、図１０（ａ）の期間Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３の各動作を以下に詳述する。
まず、図１０（ａ）の期間Ｔ１０は電源がオフの状態である。この場合には、強誘電体キャパシタＣの保持データは「１」であるので、その分極方向は下向きである。
次に、図１０（ａ）の期間Ｔ１１の動作について説明する。

この期間Ｔ１１では、電源がオンされ、ラッチ状態にあり、このときの等価回路は図１９に示すようになる。期間Ｔ１１は電源投入直後でデータの設定はされていないので、出力データＤＯＵＴは不定になっている。このとき、強誘電体キャパシタＣの両端の電圧は、Ｌレベルになっているので、強誘電体キャパシタＣの両端の電位差はなく、分極方向の変化はない。このため、その分極方向は下向きのままである。

次に、図１０（ａ）の期間Ｔ１２の動作について、図２０を参照しながら説明する。
この期間Ｔ１２では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

この結果、強誘電体キャパシタＣは、ノードＱ側がＬレベルでノードＱＸ側がＨレベルの電圧が印加されることになるので、その分極方向は上向きとなる。このように、期間Ｔ１１から期間Ｔ１２への遷移では、強誘電体キャパシタＣの分極方向に変化があるので、ノードＱは高い電圧となる。クロックドインバータ４には、そのノードＱの高電圧が入力される。このとき、クロックドインバータ４は動作状態であるので、クロックドインバータ４の出力Ｑ１はＬレベルとなる。ラッチ回路５Ａの出力データＤＯＵＴは、Ｈレベルとなる。

次に、図１０（ａ）の期間Ｔ１３における分極方向の再書き込み動作について、図２１を参照して説明する。
この期間Ｔ１３では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

さらに、期間Ｔ１３では、オンオフ信号ＤＳＲはＨレベルにあるので、ＭＯＳトランジスタＭ９，Ｍ１０はオンになる。このときの等価回路は、図２１に示すようになる。
図１０（ａ）の期間Ｔ１２から期間Ｔ１３への遷移において、クロックドインバータ４はオフの状態になっている。このため、期間Ｔ１３の出力データＤＯＵＴは、期間Ｔ１２にラッチ回路５ＡでラッチされたＨレベルとなる。

また、図２１によれば、ラッチ回路５Ａの出力データＤＯＵＴが強誘電体キャパシタＣのノードＱに帰還されるとともに、ラッチ回路５Ａの入力信号Ｑ１がノードＱＸに帰還される。この場合に、ラッチ回路５Ａの入力信号がＬレベルでその出力データＤＯＵＴがＨレベルであるので、ノードＱがＨレベルでノードＱＸがＬレベルになる。従って、強誘電体キャパシタＣは、ノードＱ側にＨレベルの電位が印加され、ノードＱＸ側にＬレベルの電位が印加されるので、分極方向は下向きとなる。

以上の説明により、期間Ｔ１３では、期間Ｔ１２で破壊された強誘電体キャパシタＣの分極方向を修復していることがわかる。
図１０（ａ）の期間Ｔ１４では、期間Ｔ１２にラッチ回路５で記憶された読み出しデータのラッチ動作が行われる。
次に、強誘電体キャパシタＣの保持データが「０」のときに、これを読み出すとともに再書き込みする動作について、図１０（ｂ）を参照して説明する。

図１０（ｂ）において、期間Ｔ２０は電源がオフの状態、期間Ｔ２１では強誘電体キャパシタＣがデータ保持の動作を行い、期間Ｔ２２では強誘電体キャパシタＣの分極方向データの読み出し動作を行い、期間Ｔ２３ではその読み出したデータの再書き込み動作を行い、期間Ｔ２４ではデータの保持動作を行う。
次に、図１０（ｂ）の期間Ｔ２０，Ｔ２１，Ｔ２２，Ｔ２３の各動作を以下に詳述する。

まず、図１０（ｂ）の期間Ｔ２０は電源がオフの状態である。この場合には、強誘電体キャパシタＣの保持データは「０」であるので、その分極方向は上向きである。
次に、図１０（ｂ）の期間Ｔ２１の動作について説明する。
この期間Ｔ２１では、電源がオンされ、ラッチ状態にあり、このときの等価回路は図１９に示すようになる。期間Ｔ２１は電源投入直後でデータの設定はされていないので、出力データＤＯＵＴは不定になっている。このとき、強誘電体キャパシタＣの両端の電圧は、Ｌレベルになっているので、強誘電体キャパシタＣの両端の電位差はなく、分極方向の変化はない。このため、その分極方向は上向きのままである。

次に、図１０（ｂ）の期間Ｔ２２の動作について、図２０を参照しながら説明する。
この期間Ｔ２２では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

また期間Ｔ２２では、オンオフ信号ＰＰＯＮはＨレベルでＭＯＳトランジスタＭ４はオンのため、ノードＱＸにポンプ信号ＰＵＭＰが入力される。このとき、ポンプ信号ＰＵＭＰはＨレベルであるので、そのノードＱＸはＨレベルとなる。またこのとき、ノードＱのレベルは期間Ｔ２１ではＬレベルであり、期間Ｔ２２になった時点ではＬレベルのままである。

この結果、強誘電体キャパシタＣは、ノードＱ側がＬレベルでノードＱＸ側がＨレベルの電圧が印加されることになるので、その分極方向は上向きとなる。このように、期間Ｔ２１から期間Ｔ２２への遷移では、強誘電体キャパシタＣの分極方向に変化がないので、ノードＱは低い電圧となる。クロックドインバータ４には、そのノードＱの低電圧が入力される。このとき、クロックドインバータ４は動作状態にあるので、その出力Ｑ１はＨレベルとなる。ラッチ回路５Ａの出力データＤＯＵＴは、Ｌレベルとなる。

次に、図１０（ｂ）の期間Ｔ２３における分極方向の再書き込み動作について、図２１を参照して説明する。
この期間Ｔ２３では、オンオフ信号ＤＳはＬレベルにあるので、ＭＯＳトランジスタＭ１、Ｍ２はオフ状態にある。このため、入力データＤＩＮとその入力データＤＩＮがインバータＩＮＶ３で反転されたデータは、強誘電体キャパシタＣには入力されない。このとき、オンオフ信号ＳＰはＬレベルにあるので、ＭＯＳトランジスタＭ３はオフ状態にある。

さらに、期間Ｔ２３では、オンオフ信号ＤＳＲはＨレベルにあるので、ＭＯＳトランジスタＭ９，Ｍ１０はオンになる。このときの等価回路は、図２１に示すようになる。
図１０（ｂ）の期間Ｔ２２から期間Ｔ２３への遷移において、クロックドインバータ４はオフの状態になっている。このため、期間Ｔ２３の出力データＤＯＵＴは、期間Ｔ２２にラッチ回路５ＡでラッチされたＬレベルとなる。

また、図２１によれば、ラッチ回路５Ａの出力データＤＯＵＴが強誘電体キャパシタＣのノードＱに帰還されるとともに、ラッチ回路５Ａの入力信号Ｑ１がノードＱＸに帰還される。この場合に、ラッチ回路５Ａの入力信号がＨレベルでその出力データＤＯＵＴがＬレベルであるので、ノードＱがＬレベルでノードＱＸがＨレベルになる。従って、強誘電体キャパシタＣは、ノードＱ側にＬレベルの電位が印加され、ノードＱＸ側にＨレベルの電位が印加されるので、分極方向は上向きとなる。

以上の説明により、期間Ｔ２３では、期間Ｔ２２で破壊された強誘電体キャパシタＣの分極方向を修復していることがわかる。
図１０（ｂ）の期間Ｔ２４では、期間Ｔ２２にラッチ回路５で記憶された読み出しデータのラッチ動作が行われる。
次に、図１７に示す第４実施形態の利点について、図８に示す第２実施形態と比較して説明する。
（１）第４実施形態は、第２実施形態よりも消費電力が少ない。

図８に示す第２実施形態では、クロックドインバータ４とラッチ回路５のインバータＩＮＶ２とのドライブ能力の差によって駆動させている。しかし、第４実施形態は、図１７および図１８から明らかのように、クロックドイバータ４の動作時に、クロックドインバータ４とインバータＩＮＶ２とが電気的に接続されない。このため、第４実施形態では、インバータＩＮＶ２を駆動するための電流が不要となり、消費電力の低減に寄与できる。
（２）第４実施形態では、第２実施形態で使用されるコンパレータ（図８参照）が不要である。

図８に示す第２実施形態では、クロックドインバータ４とラッチ回路５のインバータＩＮＶ２とのドライブ能力の差によって駆動させているので、安定動作させるためにクロックドインバータ４を構成するＭＯＳトランジスタＭ５〜Ｍ８のトランジスタサイズを大きくする必要がある。そのトランジスタサイズを大きくすると、ＭＯＳトランジスタＭ５〜Ｍ８の寄生容量が大きくなるので、データ読み出し時の浮遊容量Ｃ１が大きくなる（図７参照）。

浮遊容量Ｃ１が大きくなることは、データの読み出し時にノードＱの出力電圧が低くなり、ＨレベルまたはＬレベル時の出力電圧の電位差ΔＶが小さくなる。このため、ノードＱの出力電圧を、コンパレータを使用せずにインバータで２値化するのは難しくなる。
これからわかるように、第２実施形態でもインバータによりその出力電圧の検出（２値化）は可能であるが、第４実施形態の方が、インバータでの検出がより安定となる。このため、第４実施形態では、コンパレータを省略することができる。

次に、本発明の第５実施形態の構成について、図２２を参照して説明する。
この第５実施形態に係る不揮発性記憶装置１Ｃは、図１７に示す第４実施形態を基本とし、図１７のクロックドインバータ４を、図２２に示すように、インバータ４Ａおよび電子スイッチ４Ｂに置き換え、これらを強誘電体メモリ２とラッチ回路５Ａとの間に設けるようにしたものである。

図１７に示すクロックドインバータ４は、図示のように、ＭＯＳトランジスタＭ５，Ｍ８からなるＣＭＯＳインバータを有し、このＣＭＯＳインバータの両端に設けたＭＯＳトランジスタＭ６，Ｍ７をオンオフ制御して電源電圧ＶＤＤの供給制御を行うことにより、ＣＭＯＳインバータの動作が制御できるようになっている。
そこで、この第５実施形態に係る不揮発性記憶装置１Ｃは、図１７に示すクロックドインバータ４を、図２２に示すように、ＭＯＳトランジスタＭ５，Ｍ８からなるインバータ４Ａと、ＭＯＳトランジスタＭ６，Ｍ７からなる電子スイッチ４Ｂとに置き換え、クロックドインバータ４と実質的に同一の機能を実現するようにした。

すなわち、インバータ４Ａは、Ｎ型のＭＯＳトランジスタＭ５とＰ型のＭＯＳトランジスタＭ８を組み合わせたＣＭＯＳインバータからなり、その一端側に電源電圧ＶＤＤが印加され、その他端側がグランドＧＮＤに接続されている。また、インバータ４Ａの入力側は図１７に示す強誘電体メモリ２の出力側と接続され、インバータ４Ａの出力側は電子スイッチ４Ｂの一端側に接続されている。

電子スイッチ４Ｂは、Ｎ型のＭＯＳトランジスタＭ６とＰ型のＭＯＳトランジスタＭ７とを並列に接続して構成され、その一端側がインバータ４Ａの出力側に接続され、その他端側がラッチ回路５Ａの入力側に接続されている。そして、ＭＯＳトランジスタＭ６のゲートにはオンオフ信号ＬＴＨが印加され、ＭＯＳトランジスタＭ６のオンオフ制御を行うようになっている。また、ＭＯＳトランジスタＭ７のゲートにはオンオフ信号ＬＴＨＸが印加され、ＭＯＳトランジスタＭ７のオンオフ制御を行うようになっている。

なお、この第５実施形態の上記以外の構成は、図２２には描かれていないが、図１７に示す第４実施形態の構成と同じであるので、その説明は省略する。
次に、本発明の第６実施形態の構成について、図２３を参照して説明する。
この第６実施形態に係る不揮発性記憶装置１Ｄは、図１に示す第１実施形態を基本とし、図１のクロックドインバータ４を、図２１に示すように、インバータ４Ａおよび電子スイッチ４Ｂに置き換え、これらをコンパレータ３とラッチ回路５との間に直列に設けるようにしたものである。

この第６実施形態の構成の基本的な考え方は、図２２に示す第５実施形態と同じ考え方に基づくものであるので、その説明は省略する。
図２３に示すように、インバータ４Ａは、図２２に示すインバータ４Ａと同様に構成されている。また、インバータ４Ａの入力側は図１に示すコンパレータ３の出力側と接続され、インバータ４Ａの出力側は電子スイッチ４Ｂの一端側に接続されている。さらに、図２３に示す電子スイッチ４Ｂは、図２２に示す電子スイッチ４Ｂと同様に構成されている。

なお、この第６実施形態の上記以外の構成は、図２３には描かれていないが、図１に示す第１実施形態の構成と同じであるので、その説明は省略する。
なお、上記の各実施形態では、データを強誘電体キャパシタＣに書き込むときにクロックドインバータ４を動作状態にしてそのデータをラッチ回路５にラッチするようにした。しかし、そのデータの強誘電体キャパシタＣへの書き込みの際に、そのラッチ回路５へデータをラッチことは必ずしも必要でなく、必要に応じてラッチするようにしても良い。

以上説明した本発明の不揮発性記憶装置の第１実施形態〜第６実施形態は、データを読み書き自在な不揮発性メモリとして使用できる。このため、上記の第１実施形態〜第７実施形態は、本発明の電子機器に適用できる。
そこで、本発明の電子機器に、上記の第１実施形態〜第６実施形態を適用した場合について説明する。ここで、その電子機器の具体例としては、パーソナルコンピュータ、液晶表示装置、電子スチルカメラなどがある。

この場合には、その電子機器は、データを読み書き自在な不揮発性メモリを含み、その不揮発性メモリに各種のデータが書き換え自在に構成されている。そして、その不揮発性メモリとして、本発明の不揮発性記憶装置の第１実施形態〜第６実施形態を適用するようにした。このような構成によれば、その各実施形態の効果が発揮できる電子機器を提供することができる。

本発明の不揮発性記憶装置の第１実施形態の構成を示す回路図である。その第１実施形態のデータ書き込みとデータ保持動作のときの各部の信号波形例を示す波形図である。その第１実施形態のデータ保持動作のときの等価回路を示す図である。その第１実施形態のデータ書き込み動作のときの等価回路を示す図である。その第１実施形態の保持データの読み出し時の各部の信号波形例を示す波形図である。その第１実施形態の保持データの読み出し動作のときの等価回路を示す図である。図１の強誘電体キャパシタからのデータの読み出し動作を説明するための説明図である。本発明の不揮発性記憶装置の第２実施形態の構成を示す回路図である。その第２実施形態のデータ書き込みとデータ保持動作のときの各部の信号波形例を示す波形図である。その第２実施形態の保持データの読み出し時の各部の信号波形例を示す波形図である。その第２実施形態の読み出しデータの再書き込み動作のときの等価回路を示す図である。本発明の不揮発性記憶装置の第３実施形態の構成を示す回路図である。その第３実施形態の各動作と、その各動作に対応する動作設定信号と、それに対応する各制御信号との関係を示す図である。その第３実施形態の制御信号生成回路の構成の一例を示す回路図である。その第３実施形態のデータ書き込みとデータ保持動作のときの各部の信号波形例を示す波形図である。その第３実施形態の保持データの読み出し時の各部の信号波形例を示す波形図である。本発明の不揮発性記憶装置の第４実施形態の構成を示す回路図である。その第４実施形態のデータ書き込みのときの等価回路を示す図である。その第４実施形態のデータ保持動作のときの等価回路を示す図である。その第４実施形態のデータ読み出し動作のときの等価回路を示す図である。その第４実施形態の読み出しデータの再書き込み動作のときの等価回路を示す図である。本発明の不揮発性記憶装置の第５実施形態の構成を示す回路図である。本発明の不揮発性記憶装置の第６実施形態の構成を示す回路図である。従来装置の構成を示す回路図である。その従来装置の通常動作時の各部の信号波形例を示す波形図である。その従来装置の保持データの読み出し時の各部の信号波形例を示す波形図である。その従来装置の保持データの読み出し時の各部の他の信号波形例を示す波形図である。

符号の説明

Ｃ・・・・強誘電体キャパシタ、Ｍ１〜Ｍ１２・・・・ＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３・・・・インバータ、ＤＩＮ・・・・入力データ、ＤＯＵＴ・・・・出力データ、ＰＵＭＰ・・・・ポンプ信号、１、１Ａ〜１Ｄ・・・・不揮発性記憶装置、２・・・・強誘電体メモリ、３・・・・コンパレータ、４・・・・クロックドインバータ、４Ａ・・・・インバータ、４Ｂ・・・・電子スイッチ、５，５Ａ・・・・ラッチ回路、６・・・・入力端子、７・・・・出力端子、２１・・・・制御信号生成回路、２２・・・・電子スイッチ。

Claims

強誘電体キャパシタを含む強誘電体メモリと、
前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、
前記出力データに基づく第２のデータが入力され、前記第１のデータを出力するクロックドインバータと、
を備え、
前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることが可能となっており、前記入力データを前記強誘電体キャパシタの一端に印加し、前記入力データを反転させた反転入力データを前記強誘電体キャパシタの他端に印加し、
前記出力データを前記強誘電体キャパシタから読み出すときには、前記他端に読み出し用の信号を印加するとともに前記一端から前記出力データを読み出し、前記クロックドインバータを動作させて前記第１のデータを前記ラッチ回路がラッチすることを特徴とする不揮発性記憶装置。
強誘電体キャパシタを含む強誘電体メモリと、
前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、
前記第１のデータを前記ラッチ回路に供給するか否かを制御する第１スイッチと、
前記強誘電体メモリの動作を制御する制御回路と、
を備え、
前記強誘電体メモリは、
前記入力データを前記強誘電体キャパシタの一端に供給するか否かを制御する第２スイッチと、
前記入力データを反転させた反転データを前記強誘電体キャパシタの他端に供給するか否かを制御する第３スイッチと、
前記一端に固定電位を供給するか否かを制御する第４スイッチと、
前記他端に読み出し用の信号を印加するか否かを制御する第５スイッチと、
をさらに含み、
前記制御回路は、
前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることを可能とし、前記第２スイッチおよび前記第３スイッチをオンにし、
前記出力データを前記強誘電体キャパシタから読み出すときには、前記第４スイッチをオフにするとともに前記第５スイッチをオンにして前記出力データを読み出し、前記第１スイッチをオンにして前記第１のデータを前記ラッチ回路がラッチすることを特徴とする不揮発性記憶装置。
強誘電体キャパシタを含む強誘電体メモリと、
前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、
前記出力データに基づく第２のデータが入力され、前記第１のデータを出力するクロックドインバータと、
前記強誘電体メモリの動作を制御する制御回路と、
を備え、
前記強誘電体メモリは、
前記入力データを前記強誘電体キャパシタの一端に供給するか否かを制御する第１スイッチと、
前記入力データを反転させた反転データを前記強誘電体キャパシタの他端に供給するか否かを制御する第２スイッチと、
前記一端に固定電位を供給するか否かを制御する第３スイッチと、
前記他端に読み出し用の信号を印加するか否かを制御する第４スイッチと、
をさらに含み、
前記制御回路は、
前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることを可能とし、前記第１スイッチおよび前記第２スイッチをオンにし、
前記出力データを前記強誘電体キャパシタから読み出すときには、前記第３スイッチをオフにするとともに前記第４スイッチをオンにして前記出力データを読み出し、前記クロックドインバータを動作させて前記第１のデータを前記ラッチ回路がラッチすることを特徴とする不揮発性記憶装置。
前記入力データまたは前記強誘電体キャパシタから読み出す出力データの２値化を行うコンパレータを、さらに備えたことを特徴とする請求項１乃至請求項３のうちのいずれかに記載の不揮発性記憶装置。
前記ラッチ回路の出力データを前記強誘電体キャパシタに帰還自在に構成し、前記ラッチ回路の出力データを前記強誘電体キャパシタに再書き込みするようになっていることを特徴とする請求項１乃至請求項４のうちのいずれかに記載の不揮発性記憶装置。
前記クロックドインバータを、インバータと電子スイッチに置き換えたことを特徴とする請求項３に記載の不揮発性記憶装置。
請求項３に記載の不揮発性記憶装置を複数個備えるとともに、
前記複数の不揮発性記憶装置がそれぞれ有する前記制御回路を共通の制御信号生成回路に置き換え、
前記制御信号生成回路は、データの書き込み、データの保持、またはデータの読み出しの動作のうちのいずれか１つを設定する２ビットの動作設定信号が入力されると、その動作設定信号に従って前記各不揮発性記憶装置の前記クロックドインバータおよび前記第１スイッチ乃至第４スイッチをそれぞれオンオフ制御するようになっていることを特徴とする不揮発性記憶装置。
強誘電体キャパシタを含む強誘電体メモリと、
前記強誘電体キャパシタへ書き込む入力データまたは前記強誘電体キャパシタから読み出す出力データに基づく第１のデータをラッチするラッチ回路と、
前記出力データに基づく第２のデータが入力され、前記第１のデータを出力するクロックドインバータと、
前記強誘電体メモリの動作を制御する制御回路と、
を備え、
前記ラッチ回路は、
２つのインバータと、第１スイッチと、を含み、前記第１スイッチがオンのときフリップフロップとなる回路であり、
前記強誘電体メモリは、
前記入力データを前記強誘電体キャパシタの一端に供給するか否かを制御する第２スイッチと、
前記入力データを反転させた反転データを前記強誘電体キャパシタの他端に供給するか否かを制御する第３スイッチと、
前記一端に固定電位を供給するか否かを制御する第４スイッチと、
前記他端に読み出し用の信号を印加するか否かを制御する第５スイッチと、
をさらに含み、
前記制御回路は、
前記入力データを前記強誘電体キャパシタに書き込むときには、前記入力データを前記出力データとして前記第１のデータをラッチ回路がラッチすることを可能とし、前記第２スイッチおよび前記第３スイッチをオンにし、
前記出力データを前記強誘電体キャパシタから読み出すときには、前記第４スイッチをオフにするとともに前記第５スイッチをオンにして前記出力データを読み出し、前記クロックドインバータを動作させるとともに前記第１スイッチをオンにして前記第１のデータを前記ラッチ回路がラッチすることを特徴とする不揮発性記憶装置。
前記ラッチ回路の出力データを前記強誘電体キャパシタに帰還自在に構成し、前記ラッチ回路の出力データを前記強誘電体キャパシタに再書き込みするようになっていることを特徴とする請求項８に記載の不揮発性記憶装置。
前記クロックドインバータを、インバータと電子スイッチに置き換えたことを特徴とする請求項８または請求項９に記載の不揮発性記憶装置。
データを読み書き自在な不揮発性メモリを含み、前記不揮発性メモリに各種のデータを読み書きすることができるようになっている電子機器において、
前記不揮発性メモリは、請求項１乃至請求項１０のうちのいずれかに記載の不揮発性記憶装置からなることを特徴とする電子機器。