WO2023084916A1 - 半導体回路、駆動方法、および電子機器 - Google Patents

半導体回路、駆動方法、および電子機器 Download PDF

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WO2023084916A1
WO2023084916A1 PCT/JP2022/034805 JP2022034805W WO2023084916A1 WO 2023084916 A1 WO2023084916 A1 WO 2023084916A1 JP 2022034805 W JP2022034805 W JP 2022034805W WO 2023084916 A1 WO2023084916 A1 WO 2023084916A1
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node
signal
voltage
bit line
control
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悠介 周藤
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a semiconductor circuit capable of storing data, a driving method used in such a semiconductor circuit, and an electronic device provided with such a semiconductor circuit.
  • Patent Literature 1 discloses a circuit that combines a static random access memory (SRAM), which is a volatile memory, and a nonvolatile storage element using a ferroelectric capacitor.
  • SRAM static random access memory
  • an initialization operation is performed by applying an AC signal to the memory element before shipment.
  • This initialization operation improves the ferroelectric properties of the memory element, and enables the memory element to stably store data.
  • the initializing operation performed for the first time after manufacturing is also called wake-up operation. It is desired that this initialization operation be performed in a shorter time.
  • a semiconductor circuit includes a first inverter, a second inverter, a first control line, a first storage circuit, a first power switch, and a second power switch. , a first bit line and a second bit line, a first word line, a first transistor, a second transistor, and a driver.
  • the first inverter is connected to the first power supply node and the second power supply node, can generate an inverted voltage of the voltage at the first node, and can apply the inverted voltage to the second node.
  • the second inverter is connected to the first power supply node and the second power supply node, can generate an inverted voltage of the voltage at the second node, and can apply the inverted voltage to the first node. be.
  • the first memory circuit includes a first memory element provided on a first path connecting a first node and a first control line, and a second memory element connecting a second node and the first control line. and a second storage element provided on the path of The first power switch can supply the first power supply voltage to the first power supply node when turned on.
  • the second power switch can supply the second power supply voltage to the second power supply node when turned on.
  • the first transistor has a gate connected to the first word line, and can connect the first bit line and the first node when turned on.
  • the second transistor has a gate connected to the first word line, and can connect the second bit line and the second node when turned on.
  • the driving unit activates the first word line and applies different logics to the first bit line and the second bit line in a period in which the first power switch and the second power switch are in an ON state. level signals, and during the period in which the first power switch and the second power switch are in the OFF state, the first word line is activated, and the first bit line and the It is possible to perform a second drive operation of applying a first AC signal and a second AC signal, which are signals in phase with each other, to the second bit line.
  • a driving method is connected to a first power supply node and a second power supply node, can generate an inverted voltage of the voltage at the first node, and applies the inverted voltage to the second node. and a first inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the second node, and applying the inverted voltage to the first node.
  • a possible second inverter a first control line; a first storage element provided on a first path connecting the first node and the first control line; a first memory circuit having a second memory element provided on a second path connecting to the control line of the first memory circuit, and capable of supplying a first power supply voltage to the first power supply node by turning on a first power switch, a second power switch capable of supplying a second power supply voltage to a second power supply node when turned on, a first bit line and a second bit line; a word line, a first transistor having a gate connected to the first word line and capable of connecting the first bit line and the first node when turned on, and the first word line and a second transistor capable of connecting the second bit line and the second node when turned on, the first power switch and the second a first drive for activating the first word line and applying signals of logic levels different from each other to the first bit line and the second bit line in a period in which the second power switch is on; During the operation and the period in which the first power
  • An electronic device includes the above semiconductor circuit.
  • the first inverter generates an inverted voltage of the voltage at the first node, and the inverted voltage is applied to the second node.
  • a second inverter produces an inversion of the voltage at the second node and applies the inversion to the first node.
  • the first inverter and the second inverter are connected to the first power node and the second power node.
  • a first path connecting the first node and the first control line is provided with a first storage element
  • a second path connecting the second node and the first control line is provided with a second storage element.
  • Two storage elements are provided. When the first transistor is turned on, the first bit line and the first node are connected, and when the second transistor is turned on, the second bit line and the second node are connected. is connected. While the first power switch and the second power switch are in the ON state, the first word line is activated, and signals of logic levels different from each other are applied to the first bit line and the second bit line. A first drive operation is performed to respectively apply.
  • the first word line is activated, and signals in phase with each other are applied to the first bit line and the second bit line.
  • a second drive operation is performed to mark a first AC signal and a second AC signal, respectively.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor circuit according to an embodiment of the present disclosure
  • FIG. 1 is a circuit diagram showing one configuration example of a memory cell according to a first embodiment
  • FIG. 3 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 2
  • FIG. 2 is an explanatory diagram showing an example of connection between a memory cell array and a power switch section shown in FIG. 1
  • FIG. 3 is an explanatory diagram showing another connection example between the memory cell array and the power switch unit shown in FIG. 1
  • FIG. 3 is an explanatory diagram showing another connection example between the memory cell array and the power switch unit shown in FIG. 1
  • FIG. 2 is a circuit diagram showing a configuration example of a power switch section shown in FIG.
  • FIG. 2 is a circuit diagram showing another configuration example of the power switch section shown in FIG. 1;
  • FIG. 2 is a circuit diagram showing one configuration example of a driving unit according to the first embodiment;
  • FIG. 2 is a circuit diagram showing one configuration example of a driving unit according to the first embodiment;
  • FIG. 4 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the first embodiment;
  • 3 is a circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 2 is a circuit diagram showing another configuration example of the memory cell
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 4 is a timing waveform diagram showing an example of initialization operation in the semiconductor circuit according to the first embodiment;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 3 is another circuit diagram showing an operation example of the memory cell shown in FIG. 2;
  • FIG. 10 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to a comparative example;
  • FIG. 11 is another circuit diagram showing an operation example of the memory cell according to the comparative example;
  • FIG. 11 is another circuit diagram showing an operation example of the memory cell according to the comparative example;
  • FIG. 11 is another circuit diagram showing an operation example of the memory cell according to the comparative example;
  • FIG. 11 is another circuit diagram showing an operation example of the memory cell according to the comparative example;
  • FIG. 11 is another circuit diagram showing an operation example of the memory cell according to the comparative example;
  • FIG. 11 is
  • FIG. 11 is another circuit diagram showing an operation example of the memory cell according to the comparative example; It is a circuit diagram showing one structural example of the drive part based on the modification of 1st Embodiment.
  • FIG. 11 is a circuit diagram showing a configuration example of a drive section according to another modification of the first embodiment;
  • FIG. 11 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to another modification of the first embodiment;
  • FIG. 4 is a circuit diagram showing one configuration example of a memory cell according to a modification of the first embodiment;
  • 21 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 20;
  • FIG. FIG. 11 is a circuit diagram showing a configuration example of a drive section according to another modification of the first embodiment;
  • FIG. 11 is a circuit diagram showing a configuration example of a drive section according to another modification of the first embodiment
  • FIG. 10 is a circuit diagram showing one configuration example of a memory cell according to a second embodiment
  • 25 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 24
  • FIG. It is a circuit diagram showing one structural example of the drive part which concerns on 2nd Embodiment.
  • FIG. 10 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the second embodiment
  • FIG. 10 is a timing waveform diagram showing an example of initialization operation in the semiconductor circuit according to the second embodiment
  • It is a circuit diagram showing one structural example of the drive part based on the modification of 2nd Embodiment.
  • FIG. 10 is a circuit diagram showing one configuration example of a memory cell according to a second embodiment
  • 25 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 24
  • FIG. It is a circuit diagram showing one
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to another modification of the second embodiment;
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to another modification of the second embodiment;
  • 32 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 31;
  • FIG. 11 is a circuit diagram showing a configuration example of a driving section according to another modification of the second embodiment;
  • FIG. 11 is a circuit diagram showing a configuration example of a driving section according to another modification of the second embodiment;
  • FIG. 11 is a circuit diagram showing one configuration example of a memory cell according to a third embodiment;
  • 36 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 35;
  • FIG. 11 is a circuit diagram showing a configuration example of a drive section according to a third embodiment
  • FIG. 13 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the third embodiment
  • 36 is a circuit diagram showing an operation example of the memory cell shown in FIG. 35
  • FIG. 36 is another circuit diagram showing an operation example of the memory cell shown in FIG. 35
  • FIG. 36 is another circuit diagram showing an operation example of the memory cell shown in FIG. 35
  • FIG. 36 is another circuit diagram showing an operation example of the memory cell shown in FIG. 35
  • FIG. 36 is another circuit diagram showing an operation example of the memory cell shown in FIG. 35
  • FIG. 14 is a timing waveform diagram showing an example of initialization operation in the semiconductor circuit according to the third embodiment; 36 is another circuit diagram showing an operation example of the memory cell shown in FIG. 35; FIG. 36 is another circuit diagram showing an operation example of the memory cell shown in FIG. 35; FIG. FIG. 11 is a circuit diagram showing one configuration example of a driving unit according to a modification of the third embodiment; FIG. 11 is a circuit diagram showing one configuration example of a memory cell according to another modification of the third embodiment; 44 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 43; FIG. FIG. 11 is a circuit diagram showing a configuration example of a drive unit according to another modification of the third embodiment; FIG.
  • FIG. 11 is a circuit diagram showing a configuration example of a drive unit according to another modification of the third embodiment;
  • FIG. 11 is a circuit diagram showing one configuration example of a memory cell according to a fourth embodiment;
  • 48 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 47;
  • FIG. It is a circuit diagram showing one structural example of the drive part which concerns on 4th Embodiment.
  • FIG. 14 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the fourth embodiment;
  • FIG. 11 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to a fourth embodiment; It is a circuit diagram showing one structural example of the drive part based on the modification of 4th Embodiment.
  • FIG. 14 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the fourth embodiment;
  • FIG. 11 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to a fourth embodiment; It is
  • FIG. 14 is a circuit diagram showing one configuration example of a memory cell according to another modification of the fourth embodiment
  • 54 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 53
  • FIG. FIG. 12 is a circuit diagram showing a configuration example of a drive section according to another modification of the fourth embodiment
  • FIG. 12 is a circuit diagram showing a configuration example of a drive section according to another modification of the fourth embodiment
  • FIG. 11 is a circuit diagram showing one configuration example of a memory cell according to a fifth embodiment
  • 58 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 57
  • FIG. It is a circuit diagram showing one structural example of the drive part which concerns on 5th Embodiment.
  • FIG. 14 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the fifth embodiment
  • FIG. 11 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to a fifth embodiment
  • FIG. 12 is a circuit diagram showing one configuration example of a driving unit according to a modification of the fifth embodiment
  • FIG. 11 is a circuit diagram showing one configuration example of a memory cell according to a sixth embodiment
  • 64 is a circuit diagram showing a configuration example of a memory cell array having the memory cells shown in FIG. 63
  • FIG. FIG. 14 is a circuit diagram showing one configuration example of a driving unit according to a sixth embodiment
  • FIG. 14 is a timing waveform diagram showing an operation example of the semiconductor circuit according to the sixth embodiment
  • 64 is a circuit diagram showing an operation example of the memory cell shown in FIG. 63
  • FIG. FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63
  • FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63
  • FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63
  • FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63
  • FIG. 11 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to a sixth embodiment
  • FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63;
  • FIG. 11 is a timing waveform diagram showing an example of initialization operation in a semiconductor circuit according to a sixth embodiment
  • FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63;
  • FIG. 64 is another circuit diagram showing an operation example of the memory cell shown in FIG. 63;
  • FIG. 14 is a circuit diagram showing a configuration example of a memory cell according to a modification of the sixth embodiment; 1 is a perspective view showing an external configuration of a smartphone to which an embodiment is applied;
  • FIG. FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to a modification;
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to another modification;
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to another modification;
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to another modification;
  • FIG. 11 is a circuit diagram showing a configuration example of a memory cell according to another modification;
  • FIG. 1 shows a configuration example of a semiconductor circuit (semiconductor circuit 1) according to an embodiment.
  • the semiconductor circuit 1 is a circuit that stores data.
  • the semiconductor circuit 1 includes a control section 11 , a memory circuit 20 , and power switch sections 12 and 13 .
  • the memory circuit 20 has a memory cell array 21 and drive units 22 and 26 .
  • the control unit 11 is configured to control the operation of the memory circuit 20 . Specifically, the control unit 11 writes data to the memory circuit 20 based on a write command and write data supplied from the outside, and writes data to the memory circuit 20 based on a read command supplied from the outside. It is designed to read data from The control unit 11 also supplies the power control signal PSH to the power switch unit 12 and the power control signal PSL to the power switch unit 13, thereby controlling the supply of the power supply voltages VDD and VSS to the memory cell array 21. also has
  • the memory cell array 21 has a plurality of memory cells 10 arranged in a matrix.
  • FIG. 2 shows a configuration example of the memory cell 10.
  • FIG. FIG. 3 shows a configuration example of the memory cell array 21.
  • the memory cell array 21 has a plurality of word lines WL, a plurality of bit lines BL, a plurality of bit lines BLB, and a plurality of control lines PL.
  • the word line WL extends in the horizontal direction in FIGS. 2 and 3, one end of the word line WL is connected to the drive section 22, and the signal SWL is applied to the word line WL by the drive section 22.
  • the bit line BL extends in the vertical direction in FIGS. 2 and 3, and one end of the bit line BL is connected to the driver 26.
  • the bit line BLB extends in the vertical direction in FIGS.
  • the control line PL extends in the horizontal direction in FIGS. 2 and 3, one end of the control line PL is connected to the drive section 22, and the signal SPL is applied to the control line PL by the drive section 22. .
  • the memory cell 10 has an SRAM circuit 30 and a memory circuit 40 .
  • the SRAM circuit 30 is a volatile memory circuit and is configured to store 1-bit data by positive feedback.
  • the SRAM circuit 30 has transistors 31-36.
  • Transistors 31 and 33 are P-type MOS transistors, and transistors 32, 34, 35 and 36 are N-type MOS transistors.
  • the transistor 31 has a gate connected to the node N1, a source connected to the power supply node NVDD, and a drain connected to the node N2.
  • the transistor 32 has a gate connected to the node N1, a source connected to the power supply node NVSS, and a drain connected to the node N2.
  • Transistors 31 and 32 form an inverter IV1.
  • Inverter IV1 inverts voltage VN1 at node N1 and outputs the inverted result to node N2.
  • the transistor 33 has a gate connected to the node N2, a source connected to the power supply node NVDD, and a drain connected to the node N1.
  • Transistor 34 has a gate connected to node N2, a source connected to power supply node NVSS, and a drain connected to node N1.
  • Transistors 33 and 34 form inverter IV2.
  • Inverter IV2 inverts voltage VN2 at node N2 and outputs the inverted result to node N1.
  • Transistor 35 has a gate connected to word line WL, a source connected to bit line BL, and a drain connected to node N1.
  • Transistor 36 has a gate connected to word line WL, a source connected to bit line BLB, and a drain connected to node N2.
  • the input terminal of the inverter IV1 and the output terminal of the inverter IV2 are connected to each other via the node N1, and the input terminal of the inverter IV2 and the output terminal of the inverter IV1 are connected to each other via the node N2.
  • the SRAM circuit 30 stores 1-bit data by positive feedback. Data is written to or read from the SRAM circuit 30 via the bit lines BL and BLB by turning on the transistors 35 and 36 .
  • the memory circuit 40 has memory elements 41 and 42 .
  • the memory elements 41 and 42 are non-volatile memory elements, and in this example are configured using ferroelectric capacitors.
  • Each of the storage elements 41 and 42 is configured to store information by utilizing the fact that the capacitive state reversibly changes according to the polarity of the voltage difference between the terminals.
  • One end of the storage element 41 is connected to the node N1, and the other end is connected to the control line PL.
  • Storage element 42 has one end connected to node N2 and the other end connected to control line PL.
  • Each of the storage elements 41 and 42 can set the capacity state to the large capacity state CH or the small capacity state CL.
  • the large capacitance state CL is a state in which the capacitance value between both ends is large
  • the small capacitance state CS is a state in which the capacitance value between both ends is small.
  • the capacity state of the storage element 41 changes to the small capacity state CS.
  • the capacitance state is set to the large capacitance state CL.
  • the storage element 42 is set to the small capacity state CS when the voltage of the terminal connected to the node N2 is higher than the voltage of the terminal connected to the control line PL by a predetermined amount or more. , the voltage of the terminal connected to the node N2 is lower than the voltage of the terminal connected to the control line PL by a predetermined amount or more, the capacitance state is set to the large capacitance state CL.
  • the storage circuit 40 is provided in addition to the SRAM circuit 30, the storage circuit 40 is provided.
  • the semiconductor circuit 1 for example, when the standby operation is performed by turning off the power switch units 12 and 13 (FIG. 1), by performing the store operation immediately before the standby operation, the memory is stored as a volatile memory.
  • Data stored in the SRAM circuit 30 can be stored in the storage circuit 40, which is a non-volatile memory.
  • the data stored in the storage circuit 40 can be stored in the SRAM circuit 30 by performing the restore operation immediately after the standby operation.
  • the state of each memory cell 10 can be returned to the state before the power supply is stopped in a short time.
  • the memory elements 41 and 42 have insufficient ferroelectric properties immediately after manufacturing, and it is difficult to stably store data. Therefore, in the semiconductor circuit 1, for example, before shipment, the memory elements 41 and 42 are initialized by applying AC signals to improve the ferroelectric characteristics of the memory elements 41 and 42. to stably store data. Note that the semiconductor circuit 1 may perform this initialization operation not only before shipment but also periodically after shipment, for example. Even in this case, the storage elements 41 and 42 can stably store data. The semiconductor circuit 1 also has a function of performing such an initialization operation.
  • the power switch unit 12 is configured to turn on and off the supply of the power supply voltage VDD to the power supply node NVDD based on the power control signal PSH.
  • the power switch unit 13 is configured to turn on/off the supply of the power supply voltage VSS to the power node NVSS based on the power control signal PSL.
  • FIG. 4 shows a configuration example of the power switch units 12 and 13.
  • the power switch section 12 has a P-type MOS transistor.
  • the power control signal PSH is supplied to the gate of this transistor, the power supply voltage VDD is supplied to the source, and the drain is connected to the node NVDD.
  • the power switch unit 13 has an N-type MOS transistor.
  • the power control signal PSL is supplied to the gate of this transistor, the power supply voltage VSS is supplied to the source, and the drain is connected to the node NVSS.
  • the power switch units 12 and 13 are turned on to supply the power supply voltages VDD and VSS to the memory cell array 21 .
  • the power switch units 12 and 13 are turned off to stop supplying the power supply voltages VDD and VSS to the memory cell array 21.
  • power consumption can be reduced by such so-called power gating.
  • power supply control is collectively performed for the entire memory cell array 21, but the present invention is not limited to this.
  • part of the memory cell array 21 may be capable of power supply control.
  • the memory cell array 21 is divided into four blocks in this example.
  • the power switch section 12 is provided with four transistors respectively connected to these four blocks
  • the power switch section 13 is provided with four transistors respectively connected to these four blocks.
  • power control can be performed for each of the four blocks in the memory cell array 21 as a unit. Further, in the example shown in FIG.
  • the power switch section 12 is provided with a plurality of transistors respectively connected to the plurality of memory cells 10 in the memory cell array 21, and the power switch section 13 is provided with a plurality of transistors connected to the plurality of memory cells 10 respectively. A plurality of transistors are provided.
  • power control can be performed for each of the plurality of memory cells 10 as a unit.
  • more detailed power control can be performed.
  • a P-type MOS transistor is provided in the power switch section 12 and an N-type MOS transistor is provided in the power switch section 13, but the present invention is not limited to this.
  • the power switch section 12 is provided with a transfer gate composed of a P-type MOS transistor and an N-type MOS transistor
  • the power switch section 13 is provided with a P-type MOS transistor and an N-type MOS transistor.
  • a transfer gate consisting of a MOS transistor of the type may be provided.
  • a drive circuit DRV that drives the transistors in the power switch units 12 and 13 may be provided. This drive circuit DRV may adjust the delay time or adjust the slew rate, for example.
  • the drive section 22 (FIG. 1) is configured to apply the signal SWL to the word line WL and the signal SPL to the control line PL based on the control signal supplied from the control section 11 .
  • FIG. 9 shows a configuration example of the drive unit 22.
  • the drive section 22 has a drive control section 23 , an address decoder 24 and a plurality of drive circuits 25 .
  • the drive control section 23 is configured to control the operation of the drive section 22 based on instructions from the control section 11 . Specifically, the drive control unit 23 controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 25 using control signals WLEN, WLON, and PLON.
  • the address decoder 24 is configured to generate an address decode signal ADD by decoding an address for writing data or an address for reading data based on an instruction from the drive control unit 23 .
  • Address decode signal ADD is a signal of a plurality of bits, and the plurality of bits correspond to the plurality of word lines WL in memory cell array 21, respectively.
  • a plurality of drive circuits 25 are provided corresponding to a plurality of bits included in the address decode signal ADD, and configured to drive a plurality of word lines WL and a plurality of control lines PL in the memory cell array 21 .
  • the drive circuit 25 has a logical sum (OR) circuit 51 , a logical product (AND) circuit 52 and a buffer 53 .
  • the logical sum circuit 51 is configured to obtain the logical sum of the control signal WLEN and the signal of the corresponding bit among the plurality of bits included in the address decode signal ADD.
  • the logical product circuit 52 is configured to obtain the logical product of the output signal of the logical sum circuit 51 and the control signal WLON, and drive the word line WL based on the logical product.
  • the buffer 53 is configured to drive the control line PL based on the control signal PLON.
  • the drive control unit 23 sets the control signal WLEN to a low level, sets the control signal WLON to a high level, and sets the control signal Bring PLON to a low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 22 applies the high level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and also applies the high level signal SWL to the other word lines WL. is applied with a signal SWL which is at a low level.
  • the driving section 22 applies the low level signal SPL to all the control lines PL.
  • the drive control unit 23 sets the control signal WLEN to low level and the control signal WLON to low level. , to generate the control signal PLON.
  • the driving section 22 applies the low-level signal SWL to all the word lines WL, and applies the signal SPL corresponding to the control signal PLON to all the control lines PL.
  • the drive control unit 23 sets the control signal WLEN to high level, sets the control signal WLON to high level, and controls the control signal WLEN.
  • Signal PLON is transitioned between high and low levels.
  • the drive unit 22 applies the high-level signal SWL to all the word lines WL, and applies the AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL.
  • the drive unit 26 is configured to write data to the memory cell array 21 or read data from the memory cell array 21 via the bit lines BL and BLB based on control signals supplied from the control unit 11 .
  • FIG. 10 shows a configuration example of the driving section 26. As shown in FIG. This FIG. 10 depicts a circuit portion related to a pair of bit lines BL and BLB in the driving section 26 .
  • the drive section 26 has a drive control section 27 , a write circuit 28 , a precharge circuit 29 and a sense amplifier 59 .
  • the drive control section 27 is configured to control the operation of the drive section 26 based on instructions from the control section 11 . Specifically, drive control unit 27 controls the operation of write circuit 28 using control signals WE, WU and data signal DT, controls the operation of precharge circuit 29 using control signal PC, and controls the operation of precharge circuit 29 using control signal PC. The detection result of the amplifier 59 is received.
  • the write circuit 28 is configured to drive the bit lines BL and BLB based on data to be written.
  • the write circuit 28 has inverters 54 to 56 , an OR circuit 61 , an inverter 62 , a transfer gate 63 , an inverter 64 , a transfer gate 65 , an inverter 66 and a transfer gate 67 .
  • the inverter 54 is configured to generate an inverted signal of the data signal DT indicating data to be written.
  • Inverter 55 is configured to generate an inverted signal of the output signal of inverter 54 .
  • Inverter 56 is configured to produce an inverted signal of the output signal of inverter 54 .
  • OR circuit 61 is configured to generate a logical sum of control signal WE and control signal WU.
  • Inverter 62 is configured to generate an inverted signal of the output signal of OR circuit 61 .
  • Transfer gate 63 is configured to apply the output signal of inverter 55 to bit line BL based on the output signal of OR circuit 61 and the output signal of inverter 62 .
  • Inverter 64 is configured to generate an inverted signal of control signal WE.
  • Transfer gate 65 is configured to apply the output signal of inverter 54 to bit line BLB based on control signal WE and the output signal of inverter 64 .
  • Inverter 66 is configured to generate an inverted signal of control signal WU.
  • Transfer gate 67 is configured to apply the output signal of inverter 56 to bit line BLB based on control signal WU and the output signal of inverter 66 .
  • the drive control section 27 sets the control signal WE to a high level, sets the control signal WU to a low level, and generates a data signal DT indicating data to be written.
  • transfer gates 63 and 65 are turned on, and write circuit 28 applies data signal DT to bit line BL and an inverted signal of data signal DT to bit line BLB.
  • the drive control section 27 sets the control signal WE to a low level, sets the control signal WU to a high level, and sets the data Signal DT is transitioned between a high level and a low level.
  • transfer gates 63 and 67 are turned on, and write circuit 28 applies an AC signal corresponding to data signal DT to bit lines BL and BLB.
  • the signal on bit line BL and the signal on bit line BLB are in phase with each other.
  • the precharge circuit 29 is configured to precharge the bit lines BL and BLB.
  • the precharge circuit 29 has transistors 68 and 69 .
  • Transistors 68 and 69 are P-type MOS transistors.
  • the transistor 68 has a gate supplied with a control signal PC, a source supplied with a power supply voltage VDD, and a drain connected to the bit line BL.
  • the transistor 69 has a gate supplied with a control signal PC, a source supplied with a power supply voltage VDD, and a drain connected to the bit line BLB.
  • the sense amplifier 59 is configured to read data from the memory cell 10 based on the voltage on the bit line BL and the voltage on the bit line BLB, and supply the read result to the drive control section 27 .
  • the inverter IV1 corresponds to a specific example of the "first inverter” in the present disclosure.
  • the inverter IV2 corresponds to a specific example of “second inverter” in the present disclosure.
  • the control line PL corresponds to a specific example of "first control line” in the present disclosure.
  • the memory circuit 40 corresponds to a specific example of "first memory circuit” in the present disclosure.
  • the memory element 41 corresponds to a specific example of "first memory element” in the present disclosure.
  • the memory element 42 corresponds to a specific example of “second memory element” in the present disclosure.
  • the power switch unit 12 corresponds to a specific example of "first power switch” in the present disclosure.
  • the power switch unit 13 corresponds to a specific example of "second power switch” in the present disclosure.
  • the transistor 35 corresponds to a specific example of "first transistor” in the present disclosure.
  • the transistor 36 corresponds to a specific example of “second transistor” in the present disclosure.
  • the drive units 22 and 26 correspond to a specific example of "drive unit” in the present disclosure.
  • the transfer gate 63 corresponds to a specific example of "first switch” in the present disclosure.
  • the transfer gate 65 corresponds to a specific example of "second switch” in the present disclosure.
  • the transfer gate 67 corresponds to a specific example of "third switch” in the present disclosure.
  • the control unit 11 controls operations of the memory circuit 20 . Specifically, the control unit 11 writes data to the memory circuit 20 based on a write command and write data supplied from the outside, and writes data to the memory circuit 20 based on a read command supplied from the outside. Read data from The control unit 11 also supplies the power control signal PSH to the power switch unit 12 and the power control signal PSL to the power switch unit 13 , thereby controlling the supply of the power supply voltages VDD and VSS to the memory cell array 21 .
  • the power switch unit 12 turns on and off the supply of the power supply voltage VDD to the power supply node NVDD based on the power control signal PSH.
  • the power switch unit 13 turns on and off the supply of the power voltage VSS to the power node NVSS based on the power control signal PSL.
  • the power supply voltage VDD and the power supply voltage VSS are supplied to the memory cell array 21 by turning on the power switch units 12 and 13 .
  • the drive unit 22 of the memory circuit 20 applies the signal SWL to the word line WL and the signal SPL to the control line PL based on the control signal supplied from the control unit 11 .
  • the drive unit 26 writes data to the memory cell array 21 via the bit lines BL and BLB based on the control signal and data supplied from the control unit 11 . Further, the drive unit 26 reads data from the memory cell array 21 via the bit lines BL and BLB based on the control signal supplied from the control unit 11 and supplies the read data to the control unit 11 .
  • the semiconductor circuit 1 stores data in the SRAM circuit 30, which is a volatile memory, in the normal operation OP1. For example, when the standby operation OP3 is performed by turning off the power switch units 12 and 13, the semiconductor circuit 1 performs the store operation OP2 immediately before the standby operation OP3 so that the SRAM circuit 30, which is a volatile memory, is stored. is stored in the storage circuit 40, which is a non-volatile memory. Then, the semiconductor circuit 1 causes the SRAM circuit 30 to store the data stored in the storage circuit 40 by performing the restore operation OP4 immediately after the standby operation OP3. This operation will be described in detail below.
  • 11A and 11B show a waveform of the power control signal PSH and a waveform of the power control signal PSL, respectively.
  • (C) shows the waveform of the voltage (power supply voltage VDD1) at the power supply node NVDD
  • D shows the waveform of the signal SPL
  • (E) shows the waveform of the voltage (voltage VN1) at the node N1
  • (F ) shows the waveform of the voltage (voltage VN2) at the node N2
  • (G) shows the waveform of the voltage (voltage V41) at one end of the storage element 41 viewed from the other end
  • (H) shows the waveform of the other end of the storage element 42.
  • 4 shows the waveform of the voltage (voltage V42) at one end viewed from .
  • FIGS. 12A to 12E show the operating states of the memory cell 10.
  • FIG. 12A shows the state in normal operation OP1
  • FIGS. 12B and 12C show the states in store operation OP2
  • FIG. 12D shows the state in standby operation OP3.
  • FIG. 12E shows the state in the restore operation OP4.
  • the inverters IV1 and IV2 are shown symbolically.
  • Normal operation OP1 The semiconductor circuit 1 writes data to or reads data from the SRAM circuit 30, which is a volatile memory, by performing the normal operation OP1.
  • the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 11).
  • the power switch units 12 and 13 (FIG. 1) are turned on, the power supply voltage VDD is supplied to the memory cell array 21 as the power supply voltage VDD1 (FIG. 11C), and the power supply voltage VSS is supplied to the memory cell array 21. be done.
  • the driving section 22 changes the signal SPL to a low level (low level voltage VL) (FIGS. 11(D) and 12A).
  • the semiconductor circuit 1 writes data to or reads data from the SRAM circuit 30 of the memory cell 10.
  • the signal SWL is set to a high level to turn on the transistors 35 and 36 .
  • the voltage of one of the bit lines BL, BLB changes according to the data stored in the SRAM circuit 30.
  • FIG. The sense amplifier 59 of the driving section 26 reads the data stored in the SRAM circuit 30 by detecting the voltage difference between the bit lines BL and BLB.
  • the semiconductor circuit 1 causes the storage circuit 40 to store the data stored in the SRAM circuit 30 by performing the store operation OP2 before performing the standby operation OP3.
  • the memory cell 10 causes the storage circuit 40 to store the data stored in the SRAM circuit 30 using two steps.
  • the driving section 22 sets the signal SPL to high level in the first step, and sets the signal SPL to low level in the second step ((D) in FIG. 11).
  • the capacitive states of the storage elements 41 and 42 of the storage circuit 40 are set according to the data stored in the SRAM circuit 30 .
  • the driving section 22 sets the signal SPL to high level (high level voltage VH).
  • high level voltage VH high level voltage VH
  • the voltage VN1 at the node N1 is the high level voltage VH
  • the voltage VN2 at the node N2 is the low level voltage VL. Therefore, in the memory cell 10, the voltage V42 at one end viewed from the other end of the storage element 42 is "- ⁇ V".
  • “ ⁇ V” is the difference (VH ⁇ VL) between voltage VH and voltage VL.
  • the capacity state of the storage element 42 becomes the large capacity state CL.
  • the capacitance state of the memory element 41 does not change.
  • the driving section 22 sets the signal SPL to low level (low level voltage VL).
  • VL low level voltage
  • the voltage V41 at one end viewed from the other end of the storage element 41 is "+ ⁇ V".
  • the capacity state of the storage element 41 becomes the small capacity state CS.
  • the voltage V42 at one end viewed from the other end of the memory element 42 is 0 V, the capacity state of the memory element 42 does not change and maintains the large capacity state CL.
  • the signal SPL is set to high level in the first step and set to low level in the second step, but the present invention is not limited to this.
  • the signal SPL may be brought to a low level in the first step and the signal SPL to a high level in the second step.
  • the control unit 11 sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 11).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 21 is stopped (FIG. 11(C)).
  • FIG. 12D the capacitive states of the memory elements 41 and 42 are maintained.
  • restore operation OP4 Next, restore operation OP4 will be described.
  • the semiconductor circuit 1 causes the SRAM circuit 30 to store the data stored in the storage elements 41 and 42 by performing the restore operation OP4.
  • the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 11).
  • the power switch units 12 and 13 are turned on, the power supply voltage VDD is supplied to the memory cell array 21 as the power supply voltage VDD1 (FIG. 11(C)), and the memory cell array 21 is supplied with the power supply voltage VSS.
  • the drive unit 22 changes the signal SPL to a low level (low level voltage VL) (FIGS. 11(D) and 12E).
  • the node N1 is connected to the control line PL via the memory element 41, and the node N2 is connected to the control line PL via the memory element . Since the capacitive states of the memory elements 41 and 42 are different from each other, the voltage state in the SRAM circuit 30 is determined according to the capacitive states of the memory elements 41 and 42 .
  • the capacity state of the memory element 41 is the small capacity state CS
  • the capacity state of the memory element 42 is the large capacity state CL.
  • the inverter IV2 drives the storage element 41 and the inverter IV1 drives the storage element 42
  • the voltage at the node N1 to which the storage element 41 with a small capacitance value is connected tends to be high, and the storage element 42 with a large capacitance value is likely to have a high voltage.
  • the voltage of the node N2 connected to is unlikely to rise.
  • the voltage VN1 at the node N1 becomes the high level voltage VH
  • the voltage VN2 at the node N2 becomes the low level voltage VL.
  • the SRAM circuit 30 stores data according to the data stored in the storage elements 41 and 42.
  • the semiconductor circuit 1 After that, the semiconductor circuit 1 performs normal operation OP1 (FIG. 12A). Thereafter, the semiconductor circuit 1 repeats the store operation OP2, the standby operation OP3, the restore operation OP4, and the normal operation OP1 in this order.
  • the semiconductor circuit 1 performs the store operation OP2 immediately before the standby operation OP3, thereby storing the data stored in the SRAM circuit 30, which is a volatile memory, in the storage element 41 of the storage circuit 40, which is a nonvolatile memory. , 42. Then, the semiconductor circuit 1 causes the SRAM circuit 30 to store the data stored in the storage elements 41 and 42 by performing the restore operation OP4 immediately after the standby operation OP3. As a result, in the semiconductor circuit 1, the state of each memory cell 10 can be returned to the state before the power supply was stopped in a short time after the power supply is restarted.
  • the semiconductor circuit 1 is initialized by applying AC signals to the storage elements 41 and 42 before shipment, thereby improving ferroelectric characteristics of the storage elements 41 and 42 and stabilizing the storage elements 41 and 42. to store the data. Such an initialization operation will be described in detail below.
  • FIG. 13A and 13B show an example of the initialization operation of a given memory cell 10 in the semiconductor circuit 1.
  • FIG. 13A shows the waveform of the power control signal PSH
  • FIG. 13B shows the waveform of the power control signal PSL.
  • C shows the waveform of signal SWL
  • D shows the waveform of signal SBL on bit line BL
  • E shows the waveform of signal SBLB on bit line BLB
  • F shows signal SPL.
  • FIG. 13G shows waveforms of voltages V41 and V42 in the memory elements 41 and 42.
  • the semiconductor circuit 1 starts the initialization operation OPinit at timing t1.
  • the control section 11 sets the power control signal PSH to high level and the power control signal PSL to low level (FIGS. 13A and 13B).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 21 is stopped.
  • the driving section 22 changes the signal SWL in all the word lines WL from low level to high level (FIG. 13(C)). Specifically, in FIG. 9, the drive control unit 23 sets the control signal WLEN to high level and also sets the control signal WLON to high level. As a result, the driving section 22 applies the high level signal SWL to all the word lines WL to activate all the word lines WL.
  • the driving section 26 causes the signals SBL and SBLB on all the bit lines BL and BLB to transition between high level and low level, for example.
  • the drive control unit 27 sets the control signal WE to a low level, sets the control signal WU to a high level, and causes the data signal DT to transition between a high level and a low level.
  • transfer gates 63 and 67 are turned on, and write circuit 28 applies an AC signal corresponding to data signal DT to bit lines BL and BLB.
  • the drive unit 26 can apply this AC signal to all bit lines BL and bit lines BLB, for example.
  • the driving section 26 changes the signals SBL and SBLB from low level to high level at timing t3, and changes the signals SBL and SBLB from high level to low level at timing t4.
  • the driving section 22 causes the signal SPL in all the control lines PL to transition between high level and low level.
  • the drive control unit 23 causes the control signal PLON to transition between a high level and a low level.
  • the drive unit 22 applies an AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL.
  • the driving section 22 changes the signal SPL from low level to high level at timing t4, and changes the signal SPL from high level to low level at timing t5.
  • FIG. 14A shows the operating state of the memory cell 10 during the period from timing t3 to t4, and FIG. 14B shows the operating state of the memory cell 10 during the period from timing t4 to t5.
  • signals SBL and SBLB are at high level (high level voltage VH) and signal SPL is at low level (low level voltage VL). Therefore, the voltages V41 and V42 in the memory elements 41 and 42 are "+ ⁇ V”.
  • the signals SBL and SBLB are at low level and the signal SPL is at high level. Therefore, the voltages V41 and V42 in the memory elements 41 and 42 are "- ⁇ V".
  • both of the voltages V41 and V42 in the storage elements 41 and 42 become "+V” or "-V" in each of the two steps during the period from timing t3 to t5.
  • the initialization operation OPinit the operation during the period from timing t3 to t5 is repeated, for example, hundreds to thousands of times.
  • AC signals are applied to the storage elements 41 and 42.
  • FIG. ferroelectric characteristics of the memory elements 41 and 42 can be improved.
  • the power switch units 12 and 13 are turned off in the initialization operation OPinit.
  • the drive unit 26 applies signals SBL and SBLB, which are AC signals in phase with each other, to the bit lines BL and BLB, and the drive unit 22 applies the signal SPL, which is an AC signal, to the control line PL. I made it Thereby, in the semiconductor circuit 1, the initialization operation can be performed in a short time compared with the case of the comparative example shown below.
  • the drive unit 26 mutually controls the bit lines BL and BLB in the initialization operation OPinit in the same manner as when writing data to the memory cell array 21 or reading data from the memory cell array 21. It is configured to apply an alternating signal of opposite phase.
  • FIG. 15A and 15B show an example of the initialization operation of a given memory cell 10 in the semiconductor circuit 1R.
  • FIG. 15A shows the waveform of the power control signal PSH
  • FIG. 15B shows the waveform of the power control signal PSL.
  • C shows the waveform of signal SWL
  • D shows the waveform of signal SBL on bit line BL
  • E shows the waveform of signal SBLB on bit line BLB
  • F shows signal SPL.
  • G shows waveforms of voltages V41 and V42 in the memory elements 41 and 42.
  • FIG. 15A shows the waveform of the power control signal PSH
  • FIG. 15B shows the waveform of the power control signal PSL.
  • C shows the waveform of signal SWL
  • D shows the waveform of signal SBL on bit line BL
  • E shows the waveform of signal SBLB on bit line BLB
  • F shows signal SPL.
  • G shows waveforms of voltages V41 and V42 in the memory elements 41 and 42.
  • the control unit 11 of the semiconductor circuit 1R sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 15).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 21 is stopped.
  • the driving section 22 changes the signal SWL from low level to high level (FIG. 15(C)).
  • the driving section 26 causes the signals SBL and SBLB to transition between high level and low level.
  • the driving unit 26 changes the signal SBL from low level to high level and changes the signal SBLB from high level to low level at timing t13, and changes the signal SBL from high level to low level at timing t15. and change the signal SBLB from low level to high level.
  • the driving section 22 causes the signal SPL to transition between the high level and the low level.
  • the driving section 22 changes the signal SPL from low level to high level at timing t14, and changes the signal SPL from high level to low level at timing t16.
  • FIG. 16A shows the operating state of the memory cell 10 during the period from timing t13 to t14
  • FIG. 16B shows the operating state of the memory cell 10 during the period from timing t14 to t15
  • FIG. FIG. 16D shows the operating state of the memory cell 10 during the period from timing t15 to t16
  • FIG. 16D shows the operating state of the memory cell 10 during the period from timing t16 to t17.
  • the signal SBL is at high level
  • the signal SBLB is at low level
  • the signal SPL is at low level. Therefore, the voltage V41 in the memory element 41 becomes "+ ⁇ V", and the voltage V42 in the memory element 42 becomes 0V.
  • the signal SBL is at high level
  • the signal SBLB is at low level
  • the signal SPL is at high level. Therefore, the voltage V41 in the memory element 41 becomes 0V, and the voltage V42 in the memory element 42 becomes "- ⁇ V".
  • the signal SBL is at low level
  • the signal SBLB is at high level
  • the signal SPL is at high level, as shown in FIG. 16C. Therefore, the voltage V41 in the memory element 41 becomes "- ⁇ V", and the voltage V42 in the memory element 42 becomes 0V.
  • the signal SBL is at low level
  • the signal SBLB is at high level
  • the signal SPL is at low level, as shown in FIG. 16D. Therefore, the voltage V41 in the memory element 41 becomes 0 V
  • the voltage V42 in the memory element 42 becomes "+ ⁇ V".
  • this initialization operation OPinit only one of the voltages V41 and V42 in the memory elements 41 and 42 becomes "+V" or "-V" in each of the four steps during the period from timing t13 to t17.
  • the initialization operation OPinit according to the comparative example, the operation consisting of such four steps is repeated, so the initialization operation OPinit takes time.
  • a first power switch power switch unit 12
  • a second power switch capable of supplying a second power supply voltage (power supply voltage VSS) to the second power supply node (power supply node NVSS)
  • the drive units 22 and 26 turn on the word line WL and turn on the word line WL while the first power switch (power switch unit 12) and the second power switch (power switch unit 13) are on. a first driving operation of applying signals of logic levels different from each other to the bit line (bit line BL) and the second bit line (bit line BLB); While the second power switch (power switch unit 13) is in the OFF state, the word line WL is activated, and the first bit line (bit line BL) and the second bit line (bit line BLB) are turned on. , the second drive operation is performed by applying the first AC signal and the second AC signal, which are signals in phase with each other.
  • control unit (control unit 11 and drive units 22 and 26) further supplies the first AC signal and the second AC signal to the first control line (control line PL) in the second drive operation.
  • a third AC signal which is the opposite phase signal of the AC signal, is applied.
  • the drive unit 26 sets the voltages of the nodes N1 and N2 via the bit lines BL and BLB. can do.
  • the drive unit 26 can apply in-phase AC signals to the two storage elements 41 and 42 by applying in-phase AC signals to the bit lines BL and BLB. Therefore, in the semiconductor circuit 1, "+V" or "-V” can be applied to the two memory elements 41 and 42 at the same time, so that the initialization operation OPinit can be shortened.
  • the initialization operation OPinit is performed simultaneously for the plurality of memory cells 10 connected to the plurality of word lines WL. It can be performed. Thereby, the time of the initialization operation OPinit can be shortened. That is, if only one word line WL out of a plurality of word lines WL can be activated, such as when writing data, the initialization operation OPinit is performed for all the memory cells 10. In this case, since it is necessary to sequentially switch the word line WL to be activated among the plurality of word lines WL, the initialization operation OPinit takes time. On the other hand, in the semiconductor circuit 1, since the plurality of word lines WL are activated simultaneously in the initialization operation OPinit, the initialization operation OPinit can be performed simultaneously for the plurality of memory cells 10. time can be shortened.
  • the first inverter and the second inverter connected to the first power supply node and the second power supply node are connected to the first power supply node by turning on the first inverter and the second inverter. and a second power switch capable of supplying the second power supply voltage to the second power node when turned on, and a controller.
  • the control unit activates the word line while the first power switch and the second power switch are in an ON state, and applies signals of logic levels different from each other to the first bit line and the second bit line.
  • the word line is activated and the first bit line and the second bit line are supplied with , the second drive operation is performed by applying the first AC signal and the second AC signal, which are signals in phase with each other.
  • the initialization operation time can be shortened.
  • the driving section 22 applies the same signal SPL to all the control lines PL, but the present invention is not limited to this.
  • the control lines PL may be selectively driven based on the address decode signal ADD generated by the address decoder 24, for example, like the driving section 22A shown in FIG.
  • the drive section 22A has a plurality of drive circuits 25A.
  • the drive circuit 25A has an AND circuit 53A.
  • the logical product circuit 53A is configured to obtain the logical product of the control signal PLON and the output signal of the logical sum circuit 51, and drive the control line PL based on the logical product.
  • the semiconductor circuit according to this modification can perform, for example, a store operation or a restore operation on a row-by-row basis.
  • the drive control unit 23 sets the control signal WLEN to low level, sets the control signal WLON to low level, and generates the control signal PLON.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 22A applies the signal SPL corresponding to the control signal PLON to one control line PL corresponding to the address decode signal ADD among the plurality of control lines PL, and applies the signal SPL corresponding to the control signal PLON to the other control lines PL.
  • a signal SPL which is at a low level, is applied to the line PL.
  • the semiconductor circuit according to this modification can perform store and restore operations on a row-by-row basis.
  • the semiconductor circuit according to this modification can perform the initialization operation in units of rows, for example.
  • the drive control unit 23 sets the control signal WLEN to a low level, sets the control signal WLON to a high level, and causes the control signal PLON to transition between a high level and a low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the driving section 22A applies the high-level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and applies the high level signal SWL to the other plurality of word lines WL. , apply a signal SWL which is at a low level.
  • the drive unit 22A applies the signal SPL corresponding to the control signal PLON to one control line PL corresponding to the address decode signal ADD among the plurality of control lines PL, and applies the signal SPL corresponding to the control signal PLON to the other control lines PL.
  • a signal SPL which is at a low level, is applied to PL.
  • the write circuit 28 of the driving section 26 when the memory elements 41 and 42 in the plurality of memory cells 10 are initialized, the write circuit 28 of the driving section 26 outputs an AC signal to Although applied to the bit line BL and the bit line BLB, it is not limited to this.
  • the precharge circuit may apply AC signals to the bit line BL and the bit line BLB, as in the driving section 26B shown in FIG.
  • the drive section 26B has a drive control section 27B, a write circuit 28B, and a precharge circuit 29B.
  • the drive control unit 27B is configured to control the operation of the drive unit 26B based on instructions from the control unit 11. Specifically, the drive control unit 27B controls the operation of the write circuit 28B using the control signal WE and the data signal DT, controls the operation of the precharge circuit 29B using the control signals PC and PD, and controls the operation of the precharge circuit 29B. The detection result of the amplifier 59 is received.
  • the write circuit 28B has inverters 54 and 55, an inverter 62, a transfer gate 63, and an inverter 64.
  • This write circuit 28B is obtained by omitting the inverter 56, the OR circuit 61, the inverter 66 and the transfer gate 67 from the write circuit 28 according to the first embodiment.
  • Inverter 62 is configured to generate an inverted signal of control signal WE.
  • Transfer gate 63 is configured to apply the output signal of inverter 55 to bit line BL based on control signal WE and the output signal of inverter 62 .
  • the precharge circuit 29B is configured to precharge the bit lines BL and BLB.
  • the precharge circuit 29B has transistors 68B and 69B.
  • Transistors 68B and 69B are N-type MOS transistors.
  • the transistor 68B has a gate supplied with a control signal PD, a source supplied with a power supply voltage VSS, and a drain connected to the bit line BL.
  • the transistor 69B has a gate supplied with a control signal PD, a source supplied with a power supply voltage VSS, and a drain connected to the bit line BLB.
  • the transistor 68 corresponds to a specific example of the "fourth switch” in the present disclosure.
  • the transistor 69 corresponds to a specific example of the "fifth switch” in the present disclosure.
  • the transistor 68B corresponds to a specific example of "sixth switch” in the present disclosure.
  • the transistor 69B corresponds to a specific example of "seventh switch” in the present disclosure.
  • the drive control section 27B sets the control signals PC and PD between the high level and the low level. transition.
  • the precharge circuit 29B applies an AC signal that transitions between a high level and a low level to the bit lines BL and BLB in the same manner as the write circuit 28 according to the first embodiment. do.
  • FIG. 19 shows an example of the initialization operation OPinit in a semiconductor circuit provided with two memory circuits 20.
  • A shows the waveform of the power control signal PSH
  • B shows the waveform of the power control signal PSL.
  • C) to (G) show the operating waveforms of one of the two memory circuits 20, and
  • H) to (L) show the operating waveforms of the other of the two memory circuits 20.
  • 19C to 19G shows the waveform of the signal SWL (signal SWL1)
  • D shows the waveform of the signal SBL (signal SBL1) on the bit line BL
  • E shows the waveform of the bit line BL
  • F shows the waveform of signal SPL (signal SPL1)
  • G shows the waveform of voltages V41 and V42 (voltages V411 and V421) in storage elements 41 and 42. shows the waveform.
  • 19(H) to (L) shows the waveform of the signal SWL (signal SWL2)
  • I shows the waveform of the signal SBL (signal SBL2) on the bit line BL
  • J shows the waveform of the bit line BL.
  • (K) shows the waveform of signal SPL (signal SPL2)
  • (L) shows the waveform of voltages V41 and V42 (voltages V412 and V422) in storage elements 41 and 42. shows the waveform.
  • the signals SBL1 and SBL2 in the two memory circuits 20 are opposite in phase ((D) and (I) in FIG. 19)
  • the signals SBLB in the two memory circuits 20 are in opposite phase ((E) in FIG. 19).
  • (J)) and the signals SPL1 and SPL2 in the two memory circuits 20 are opposite in phase (FIGS. 19(F) and (K)).
  • the two memory circuits 20 are configured to operate using AC signals of opposite phases to each other. Peak values can be suppressed.
  • FIGS. 2 and 3 a plurality of control lines PL extending in the horizontal direction are provided, but the present invention is not limited to this. A plurality of control lines PL may be provided.
  • the semiconductor circuit according to this modification will be described in detail below.
  • This semiconductor circuit includes a memory cell array 21D, a drive section 22D, and a drive section 26D, like the semiconductor circuit 1 (FIG. 1) according to the above embodiment.
  • FIG. 20 shows a configuration example of the memory cell 10 in the memory cell array 21D.
  • FIG. 21 shows a configuration example of the memory cell array 21D.
  • word lines WL extend in the horizontal direction in FIGS. 20 and 21, one end of the word line WL is connected to the driving section 22D, and the signal SWL is applied to the word line WL by the driving section 22D.
  • the control line PL extends in the vertical direction in FIGS. 20 and 21, one end of the control line PL is connected to the drive section 26D, and the signal SPL is applied to the control line PL by the drive section 26D.
  • the drive unit 22D is configured to apply the signal SWL to the word line WL based on the control signal supplied from the control unit 11.
  • FIG. 22 shows a configuration example of the driving section 22D.
  • the drive section 22D has a drive control section 23D, an address decoder 24, and a plurality of drive circuits 25D.
  • the drive control unit 23D is configured to control the operation of the drive unit 22D based on instructions from the control unit 11. Specifically, the drive control section 23D controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 25D using control signals WLEN and WLON.
  • the driving circuit 25D has an OR circuit 51 and an AND circuit 52. This drive circuit 25D is obtained by omitting the buffer 53 from the drive circuit 25 (FIG. 9) according to the first embodiment.
  • the driving section 26D is configured to write data to the memory cell array 21 or read data from the memory cell array 21 via the bit lines BL and BLB based on the control signal supplied from the control section 11. Further, based on the control signal supplied from the control section 11, the driving section 26D also performs an operation of applying the signal SPL to the control line PL.
  • FIG. 23 shows a circuit portion related to the control line PL in the driving section 26D.
  • the drive section 26D has a drive control section 27D and a plurality of buffers 57D.
  • the drive control unit 27D controls the operation of the write circuit 28 using the control signals WE, WU and the data signal DT, similarly to the drive control unit 27 (FIG. 10) according to the first embodiment.
  • Signal PC is used to control the operation of precharge circuit 29 and to receive the detection result of sense amplifier 59 .
  • the drive control section 27D controls operations of the plurality of buffers 57D using the control signal PLON.
  • the multiple buffers 57D drive the multiple control lines PL in the memory cell array 21D based on the control signal PLON.
  • Second Embodiment> a semiconductor circuit 2 according to a second embodiment will be described.
  • a transistor is provided in the memory circuit of each memory cell.
  • the same reference numerals are assigned to substantially the same components as those of the semiconductor circuit 1 according to the first embodiment, and description thereof will be omitted as appropriate.
  • the semiconductor circuit 2 includes a memory cell array 71, a driving section 72, and a driving section 26, like the semiconductor circuit 1 (FIG. 1) according to the first embodiment.
  • FIG. 24 shows a configuration example of the memory cell 80 in the memory cell array 71.
  • FIG. FIG. 25 shows a configuration example of the memory cell array 71.
  • the memory cell array 71 has a plurality of word lines WL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines PL, and a plurality of control lines SL.
  • the control line SL extends in the horizontal direction in FIGS. 24 and 25, one end of the control line SL is connected to the drive section 72, and the drive section 72 applies the signal SSL to the control line SL.
  • the memory cell 80 has an SRAM circuit 30 and a memory circuit 90 .
  • the memory circuit 90 has transistors 91 and 92 and memory elements 41 and 42 .
  • Transistors 91 and 92 are N-type MOS transistors.
  • the transistor 91 has a gate connected to the control line SL, a drain connected to the node N1, and a source connected to one end of the storage element 41 .
  • the transistor 92 has a gate connected to the control line SL, a drain connected to the node N2, and a source connected to one end of the storage element 42 .
  • the drive unit 72 is configured to apply the signal SWL to the word line WL, the signal SPL to the control line PL, and the signal SSL to the control line SL based on the control signal supplied from the control unit 11 . be done.
  • FIG. 26 shows a configuration example of the driving section 72.
  • the drive section 72 has a drive control section 73 , an address decoder 24 and a plurality of drive circuits 75 .
  • the drive control unit 73 is configured to control the operation of the drive unit 72 based on instructions from the control unit 11 . Specifically, the drive control unit 73 controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 75 using control signals WLEN, WLON, PLON, and SLON.
  • the plurality of drive circuits 75 have OR circuits 51 , AND circuits 52 , buffers 53 and buffers 58 .
  • the buffer 58 is configured to drive the control line SL based on the control signal SLON.
  • the drive control unit 73 sets the control signal WLEN to a low level, sets the control signal WLON to a high level, and sets the control signal PLON is brought to a low level, and the control signal SLON is brought to a low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 72 applies the high-level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and also applies the high level signal SWL to the other word lines WL. is applied with a signal SWL which is at a low level. Further, the drive unit 72 applies a low level signal SPL to all control lines PL and a low level signal SSL to all control lines SL.
  • the drive control section 73 sets the control signal WLEN to low level and the control signal WLON to low level. , to generate a control signal PLON and bring the control signal SLON to a high level.
  • the drive unit 72 applies the low-level signal SWL to all the word lines WL, applies the signal SPL corresponding to the control signal PLON to all the control lines PL, and applies the signal SPL to all the control lines SL. , apply the signal SSL which is at a high level.
  • the drive control section 73 sets the control signal WLEN to high level, sets the control signal WLON to high level, and controls the control signal WLEN to high level.
  • the signal SLON is brought to a high level, and the control signal PLON is transitioned between a high level and a low level.
  • the drive unit 72 applies the high-level signal SWL to all the word lines WL, applies the AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL, and applies the signal SPL to all the control lines PL.
  • a high level signal SSL is applied to the control line SL.
  • the memory circuit 90 corresponds to a specific example of the "first memory circuit” in the present disclosure.
  • the transistor 91 corresponds to a specific example of "third transistor” in the present disclosure.
  • the transistor 92 corresponds to a specific example of "fourth transistor” in the present disclosure.
  • 27A and 27B show a waveform of the power control signal PSH and a waveform of the power control signal PSL, respectively.
  • (C) shows the waveform of the voltage (power supply voltage VDD1) at the power supply node NVDD
  • D) shows the waveform of the signal SSL
  • E) shows the waveform of the signal SPL
  • F) shows the voltage at the node N1.
  • (voltage VN1) shows the waveform of the voltage (voltage VN2) at the node N2
  • (H) shows the waveform of the voltage (voltage V41) at one end of the storage element 41 viewed from the other end.
  • (I) show the waveform of the voltage (voltage V42) at one end of the storage element 42 viewed from the other end.
  • Normal operation OP1 In the normal operation OP1, the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level (FIGS. 27A and 27B). As a result, the power switch units 12 and 13 (FIG. 1) are turned on, the power supply voltage VDD is supplied to the memory cell array 71 as the power supply voltage VDD1 (FIG. 27(C)), and the power supply voltage VSS is supplied to the memory cell array 71. be done. Then, the driving section 72 changes the signal SSL to a low level ((D) in FIG. 27). As a result, transistors 91 and 92 (FIG. 24) are turned off, and SRAM circuit 30 is electrically disconnected from storage elements 41 and 42. FIG. Further, the driving section 72 changes the signal SPL to a low level ((E) in FIG. 27).
  • the semiconductor circuit 2 writes data to or reads data from the SRAM circuit 30 of the memory cell 80.
  • FIG. This operation is the same as in the first embodiment.
  • Store operation OP2 In the store operation OP2, the driving section 72 sets the signal SSL to high level ((D) in FIG. 27). Thereby, transistors 91 and 92 (FIG. 24) are turned on, and SRAM circuit 30 is electrically connected to memory elements 41 and 42 .
  • the memory cell 80 causes the storage circuit 90 to store the data stored in the SRAM circuit 30 using two steps.
  • the driving section 72 sets the signal SPL to high level in the first step, and sets the signal SPL to low level in the second step (FIG. 27(E)).
  • the capacitive states of the storage elements 41 and 42 of the storage circuit 90 are set according to the data stored in the SRAM circuit 30 .
  • This operation is the same as in the first embodiment.
  • restore operation OP4 In the restore operation OP4, the driving section 72 sets the signal SSL to high level ((D) in FIG. 27). Thereby, transistors 91 and 92 (FIG. 24) are turned on, and SRAM circuit 30 is electrically connected to memory elements 41 and 42 .
  • the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 27).
  • the power switch units 12 and 13 are turned on, the power supply voltage VDD is supplied to the memory cell array 71 as the power supply voltage VDD1 (FIG. 27(C)), and the memory cell array 71 is supplied with the power supply voltage VSS.
  • the driving section 72 changes the signal SPL to a low level ((E) in FIG. 27).
  • the voltage state in the SRAM circuit 30 is determined according to the capacitive states of the storage elements 41 and 42 . This operation is the same as in the first embodiment.
  • the drive unit 72 changes the signal SSL to a low level (FIG. 27(D)).
  • transistors 91 and 92 (FIG. 24) are turned off, and SRAM circuit 30 is electrically disconnected from storage elements 41 and 42 .
  • FIG. 28A and 28B show an example of the initialization operation of a given memory cell 80 in the semiconductor circuit 2.
  • FIG. 28A shows the waveform of the power control signal PSH
  • FIG. 28B shows the waveform of the power control signal PSL.
  • C shows the waveform of the signal SWL
  • D shows the waveform of the signal SSL
  • E shows the waveform of the signal SBL on the bit line BL
  • F shows the signal SBLB on the bit line BLB.
  • (G) shows the waveform of the signal SPL
  • (H) shows the waveforms of the voltages V41 and V42 in the storage elements 41 and 42.
  • the control section 11 sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 28).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 71 is stopped.
  • the driving section 72 changes the signal SWL on all the word lines WL from low level to high level (FIG. 28 ( C)).
  • the driving section 72 changes the signal SSL in all the control lines SL from low level to high level (FIG. 28(D)). Specifically, in FIG. 26, the drive control unit 73 sets the control signal SLON to a high level. As a result, the drive unit 72 applies the high-level signal SSL to all the control lines SL.
  • the driving section 26 sets the signals SBL and SBLB on all the bit lines BL and BLB to high level, for example, as in the case of the first embodiment (FIG. 13). Transition between low levels.
  • the driving section 26 changes the signals SBL and SBLB from low level to high level at timing t23, and changes the signals SBL and SBLB from high level to low level at timing t24.
  • the driving section 72 changes the signal SPL in all the control lines PL between the high level and the low level, as in the case of the first embodiment (FIG. 13). transition.
  • the driving section 72 changes the signal SPL from low level to high level at timing t24, and changes the signal SPL from high level to low level at timing t25.
  • the initialization operation OPinit the operation during the period from timing t23 to t25 is repeated several hundred to several thousand times, for example.
  • AC signals are applied to the storage elements 41 and 42.
  • FIG. ferroelectric characteristics of the memory elements 41 and 42 can be improved.
  • the memory circuit 90 is provided with the transistors 91 and 92 .
  • the SRAM circuit 30 can be electrically disconnected from the storage elements 41 and 42 in the normal operation OP1.
  • the power consumption can be reduced and the endurance can be improved. be able to.
  • the transistor is provided in the memory circuit, so that power consumption can be reduced and endurance can be improved.
  • Other effects are the same as in the first embodiment.
  • the drive unit 72 applies the same signal SPL to all control lines PL and the same signal SSL to all control lines SL. , but not limited to.
  • the control line PL is selectively driven based on the address decode signal ADD generated by the address decoder 24, and the control line SL is selectively driven.
  • the drive section 72A has a plurality of drive circuits 75A.
  • the drive circuit 75A has AND circuits 53A and 58A.
  • the logical product circuit 53A is configured to obtain the logical product of the control signal PLON and the output signal of the logical sum circuit 51, and drive the control line PL based on the logical product.
  • the logical product circuit 58A is configured to obtain the logical product of the control signal SLON and the output signal of the logical sum circuit 51, and drive the control line SL based on the logical product.
  • the semiconductor circuit according to this modification can perform a store operation or a restore operation, for example, on a row-by-row basis.
  • the drive control unit 73 sets the control signal WLEN to low level, sets the control signal WLON to low level, generates the control signal PLON, and sets the control signal SLON to high level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 72A applies the signal SPL corresponding to the control signal PLON to one control line PL corresponding to the address decode signal ADD among the plurality of control lines PL, and also applies the signal SPL corresponding to the control signal PLON to the other control lines PL.
  • the drive unit 72A applies the high-level signal SSL to one control line SL corresponding to the address decode signal ADD among the plurality of control lines SL, and applies the signal SSL to the other plurality of control lines SL. , apply the signal SSL which is at a low level.
  • the semiconductor circuit according to this modification can perform store and restore operations on a row-by-row basis.
  • the semiconductor circuit according to this modification can perform an initialization operation, for example, on a row-by-row basis.
  • the drive control unit 73 sets the control signal WLEN to a low level, sets the control signal WLON to a high level, transitions the control signal PLON between a high level and a low level, and sets the control signal SLON to a high level. do.
  • the address decoder 24 then generates an address decode signal ADD.
  • the driving section 72A applies the high-level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and applies the high level signal SWL to the other plurality of word lines WL.
  • the drive unit 72A applies the signal SPL corresponding to the control signal PLON to one control line PL corresponding to the address decode signal ADD among the plurality of control lines PL, and applies the signal SPL corresponding to the control signal PLON to the other control lines PL.
  • a signal SPL, which is at a low level, is applied to PL.
  • the drive unit 72A applies the high-level signal SSL to one control line SL corresponding to the address decode signal ADD among the plurality of control lines SL, and applies the signal SSL to the other plurality of control lines SL. , apply the signal SSL which is at a low level.
  • the semiconductor circuit according to this modification can perform the initialization operation on a row-by-row basis.
  • the transistor 91 is provided between the storage element 41 and the node N1 and the transistor 92 is provided between the storage element 42 and the node N2 in the above embodiments, the present invention is not limited to this.
  • storage element 41 and transistor 91 may be interchanged, and storage element 42 and transistor 92 may be interchanged.
  • This memory cell 80B has a storage circuit 90B. In the memory circuit 90B, one end of the memory element 41 is connected to the node N1 and the other end is connected to the drain of the transistor 91.
  • the transistor 91 has a gate connected to the control line SL, a drain connected to the other end of the storage element 41, and a source connected to the control line PL.
  • One end of storage element 42 is connected to node N2 and the other end is connected to the drain of transistor 92 .
  • the transistor 92 has a gate connected to the control line SL, a drain connected to the other end of the storage element 42, and a source connected to the control line PL.
  • FIGS. 24 and 25 a plurality of control lines PL extending in the horizontal direction are provided, but the present invention is not limited to this. A plurality of control lines PL may be provided.
  • the semiconductor circuit according to this modification will be described in detail below.
  • This semiconductor circuit includes a memory cell array 71D, a driving section 72D, and a driving section 26D, like the semiconductor circuit 1 (FIG. 1) according to the above embodiment.
  • FIG. 31 shows one configuration example of the memory cell 80 in the memory cell array 71D.
  • FIG. 32 shows a configuration example of the memory cell array 71D.
  • word lines WL extend in the horizontal direction in FIGS. 31 and 32, one end of the word line WL is connected to the drive section 72D, and the signal SWL is applied to the word line WL by the drive section 72D.
  • the control line PL extends in the vertical direction in FIGS. 31 and 32, one end of the control line PL is connected to the drive section 26D, and the signal SPL is applied to the control line PL by the drive section 26D.
  • the drive section 72D is configured to apply the signal SWL to the word line WL and the signal SSL to the control line SL based on the control signal supplied from the control section 11 .
  • FIG. 33 shows a configuration example of the driving section 72D.
  • the drive section 72D has a drive control section 73D, an address decoder 24, and a plurality of drive circuits 75D.
  • the drive control section 73D is configured to control the operation of the drive section 72D based on instructions from the control section 11. Specifically, the drive control section 73D controls the operation of the address decoder 24, and also controls the operations of the plurality of drive circuits 75D using control signals WLEN, WLON, and SLON.
  • the driving circuit 75D has an OR circuit 51, an AND circuit 52, and a buffer 58. This drive circuit 75D is obtained by omitting the buffer 53 from the drive circuit 75 (FIG. 26) according to the second embodiment.
  • the drive unit 26D can use the circuit configuration shown in FIG.
  • the drive section 72D is provided, but the present invention is not limited to this, and for example, a drive section 72E shown in FIG. 34 may be provided.
  • the drive section 72E has a plurality of drive circuits 75E.
  • the drive circuit 75E has an AND circuit 58A.
  • the logical product circuit 58A is configured to obtain the logical product of the control signal SLON and the output signal of the logical sum circuit 51, and drive the control line SL based on the logical product.
  • This drive section 72E can selectively drive the control line SL based on the address decode signal ADD generated by the address decoder 24, like the drive section 72A (FIG. 29) shown in Modification 2-1. .
  • the semiconductor circuit 3 includes a memory cell array 121, a driving section 122, and a driving section 26, like the semiconductor circuit 1 (FIG. 1) according to the first embodiment.
  • FIG. 35 shows a configuration example of the memory cell 110 in the memory cell array 121.
  • FIG. FIG. 36 shows a configuration example of the memory cell array 121.
  • the memory cell array 121 has a plurality of word lines WL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines PL, and a plurality of control lines PLB.
  • the control line PLB extends in the horizontal direction in FIGS. 35 and 36, one end of the control line PLB is connected to the drive section 122, and the drive section 122 applies the signal SPLB to the control line PLB.
  • the memory cell 110 has an SRAM circuit 30 , a memory circuit 40 and a memory circuit 140 .
  • the memory circuit 140 has memory elements 43 and 44 .
  • the memory elements 43 and 44 are non-volatile memory elements, like the memory elements 41 and 42, and are configured using ferroelectric capacitors in this example.
  • One end of the storage element 43 is connected to the control line PLB, and the other end is connected to the node N1.
  • Storage element 44 has one end connected to control line PLB and the other end connected to node N2.
  • the storage element 43 is set to the small capacity state CS, and the control line PLB is set to the small capacity state CS.
  • the capacitance state is set to the large capacitance state CL.
  • the capacity state of the storage element 44 is set to the small capacity state CS.
  • the voltage of the terminal connected to the control line PLB is lower than the voltage of the terminal connected to the node N2 by a predetermined amount or more, the capacitance state is set to the large capacitance state CL.
  • the drive unit 122 is configured to apply the signal SWL to the word line WL, the signal SPL to the control line PL, and the signal SPLB to the control line PLB based on the control signal supplied from the control unit 11 . be done.
  • FIG. 37 shows a configuration example of the drive unit 122.
  • the drive section 122 has a drive control section 23 , an address decoder 24 and a plurality of drive circuits 125 .
  • the drive control section 23 is configured to control the operation of the drive section 122 based on instructions from the control section 11 . Specifically, the drive control unit 23 controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 125 using control signals WLEN, WLON, and PLON.
  • the plurality of drive circuits 125 have OR circuits 51 , AND circuits 52 , buffers 53 , and negative exclusive OR (EXNOR) circuits 153 .
  • Negative exclusive OR circuit 153 is configured to obtain a negative exclusive OR of control signal PLON and control signal WLEN, and drive control line PLB based on the negative exclusive OR.
  • the drive control unit 23 sets the control signal WLEN to low level, the control signal WLON to high level, and the control signal Bring PLON to a low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 122 applies the high level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and also applies the high level signal SWL to the other word lines WL. is applied with a signal SWL which is at a low level.
  • the driving unit 122 applies the low level signal SPL to all the control lines PL and the high level signal SPLB to all the control lines PLB.
  • the drive control unit 23 sets the control signal WLEN to low level and the control signal WLON to low level. , to generate the control signal PLON.
  • the drive unit 122 applies the low-level signal SWL to all the word lines WL, applies the signal SPL corresponding to the control signal PLON to all the control lines PL, and applies the signal SPL to all the control lines PLB. , apply a signal SPLB which is an inverted signal of the signal SPL.
  • the drive control unit 23 sets the control signal WLEN to a high level, sets the control signal WLON to a high level, and controls the control signal WLEN to a high level.
  • Signal PLON is transitioned between high and low levels.
  • the drive unit 122 applies the high-level signal SWL to all the word lines WL, applies an AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL, and applies the signal SPL to all the control lines PL.
  • a signal SPLB that is the same as the signal SPL is applied to the control line PLB.
  • control line PLB corresponds to a specific example of the "second control line” in the present disclosure.
  • the memory circuit 140 corresponds to a specific example of "second memory circuit” in the present disclosure.
  • the memory element 43 corresponds to a specific example of “third memory element” in the present disclosure.
  • the memory element 44 corresponds to a specific example of the "fourth memory element” in the present disclosure.
  • 38A and 38B show a waveform of the power control signal PSH and a waveform of the power control signal PSL, respectively.
  • (C) shows the waveform of the voltage (power supply voltage VDD1) at the power supply node NVDD
  • D) shows the waveform of the signal SPL
  • E) shows the waveform of the signal SPLB
  • F shows the voltage at the node N1.
  • (voltage VN1) shows the waveform of the voltage (voltage VN2) at the node N2
  • (H) shows the waveform of the voltage (voltage V41) at one end of the storage element 41 viewed from the other end.
  • FIG. 39A to 39E show the operating states of the memory cell 110.
  • FIG. 39A shows the state in the normal operation OP1
  • FIGS. 39B and 39C show the states in the store operation OP2
  • FIG. 39D shows the state in the standby operation OP3.
  • FIG. 39E shows the state in the restore operation OP4.
  • Normal operation OP1 In the normal operation OP1, the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 38). As a result, the power switch units 12 and 13 (FIG. 1) are turned on, the power supply voltage VDD is supplied to the memory cell array 121 as the power supply voltage VDD1 (FIG. 38(C)), and the power supply voltage VSS is supplied to the memory cell array 121. be done. Then, the drive unit 122 sets the signal SPL to a low level (low level voltage VL) and the signal SPLB to a high level (high level voltage VH) ((D), (E), and 39A in FIGS. 38A and 38B).
  • the semiconductor circuit 3 writes data to or reads data from the SRAM circuit 30 of the memory cell 110.
  • FIG. This operation is the same as in the first embodiment.
  • Store operation OP2 In store operation OP2, memory cell 110 stores data stored in SRAM circuit 30 in storage circuits 40 and 140 using two steps.
  • the driving unit 122 sets the signal SPL to a high level and the signal SPLB to a low level in a first step, and sets the signal SPL to a low level and sets the signal SPLB to a high level in a second step (FIG. 38).
  • D sets the signal SPL to a low level and sets the signal SPLB to a high level in a second step (FIG. 38).
  • D sets the signal SPL to a low level and sets the signal SPLB to a high level in a second step (FIG. 38).
  • D sets the signal SPL to a low level and sets the signal SPLB to a high level in a second step (FIG. 38).
  • D sets the signal SPL to a low level and sets the signal SPLB to a high level in a second step (FIG. 38).
  • E sets the capacitive states of the storage elements 41 to
  • driving section 122 sets signal SPL to high level (high level voltage VH) and sets signal SPLB to low level (low level voltage VL). do.
  • a voltage difference is generated across either one of the memory elements 41 and 42 and a voltage difference is generated across either one of the memory elements 43 and 44 .
  • the voltage VN1 at the node N1 is the high level voltage VH
  • the voltage VN2 at the node N2 is the low level voltage VL. Therefore, in the memory cell 110, the voltage V42 at one end viewed from the other end of the memory element 42 is "- ⁇ V", and the voltage V43 at one end viewed from the other end of the memory element 43 is "- ⁇ V".
  • the capacity states of the memory elements 42 and 43 become the large capacity state CL.
  • the voltage V41 at one end viewed from the other end of the memory element 41 and the voltage V44 at one end viewed from the other end of the memory element 44 are 0 V, so the capacitive states of the memory elements 41 and 44 do not change.
  • the driving section 122 sets the signal SPL to low level (low level voltage VL) and sets the signal SPLB to high level (high level voltage VH).
  • VL low level voltage
  • SPLB high level voltage
  • a voltage difference is generated across the other of the memory elements 41 and 42 and a voltage difference is generated across the other of the memory elements 43 and 44 .
  • the voltage V41 at one end viewed from the other end of the memory element 41 is "+ ⁇ V”
  • the voltage V44 at one end viewed from the other end of the memory element 44 is "+ ⁇ V”.
  • the capacity states of the storage elements 41 and 44 become the small capacity state CS.
  • restore operation OP4 In the restore operation OP4, the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 38). As a result, the power switch units 12 and 13 are turned on, the power supply voltage VDD is supplied to the memory cell array 121 as the power supply voltage VDD1 (FIG. 38(C)), and the power supply voltage VSS is supplied to the memory cell array 121 . Then, the driving section 122 sets the signal SPL to a low level (low level voltage VL) and sets the signal SPLB to a high level (high level voltage VH) (FIGS. 38(D), (E), and 39E).
  • the node N1 is connected to the control line PL through the storage element 41 and to the control line PLB through the storage element 43
  • the node N2 is connected to the control line PL through the storage element 42.
  • the control line PLB via the storage element 44 .
  • the voltage state in SRAM circuit 30 is determined according to the capacitive states of memory elements 41-44.
  • the capacity states of the memory elements 41 and 44 are the small capacity state CS
  • the capacity states of the memory elements 42 and 43 are the large capacity state CL.
  • the inverter IV2 drives the memory element 41 and the inverter IV1 drives the memory element 42
  • the voltage at the node N1 to which the memory elements 41 and 43 are connected tends to be high
  • the voltage at the node N1 to which the memory elements 42 and 44 are connected tends to be high.
  • the voltage of node N2 is unlikely to rise.
  • the voltage VN1 at the node N1 becomes the high level voltage VH
  • the voltage VN2 at the node N2 becomes the low level voltage VL.
  • the SRAM circuit 30 stores data according to the data stored in the storage elements 41-44.
  • (About initialization operation) 40 shows an example of the initialization operation of a memory cell 110 of interest in the semiconductor circuit 3, where (A) shows the waveform of the power control signal PSH and (B) shows the waveform of the power control signal PSL. , (C) shows the waveform of signal SWL, (D) shows the waveform of signal SBL on bit line BL, (E) shows the waveform of signal SBLB on bit line BLB, and (F) shows signal SPL. (G) shows the waveform of signal SPLB, (H) shows the waveform of voltages V41 and V42 in storage elements 41 and 42, and (I) shows the waveform of voltages V43 and V44 in storage elements 43 and 44. shows the waveform.
  • the control section 11 sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 40).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 121 is stopped.
  • the driving section 122 changes the signal SWL on all the word lines WL from low level to high level (FIG. 40(C)). Specifically, in FIG. 37, the drive control unit 23 sets the control signal WLEN to high level and also sets the control signal WLON to high level. As a result, the driving section 122 applies the high level signal SWL to all the word lines WL to activate all the word lines WL.
  • the driving section 26 causes the signals SBL and SBLB on all the bit lines BL and BLB to transition between high level and low level, for example.
  • the drive control unit 27 sets the control signal WE to a low level, sets the control signal WU to a high level, and causes the data signal DT to transition between a high level and a low level.
  • transfer gates 63 and 67 are turned on, and write circuit 28 applies an AC signal corresponding to data signal DT to bit lines BL and BLB.
  • the drive unit 26 can apply this AC signal to all bit lines BL and bit lines BLB, for example.
  • the driving section 26 changes the signals SBL and SBLB from low level to high level at timing t33, and changes the signals SBL and SBLB from high level to low level at timing t34.
  • the driving section 122 causes the signal SPL on all the control lines PL and the signal SPLB on all the control lines PLB to transition between high level and low level.
  • the drive control unit 23 causes the control signal PLON to transition between high level and low level.
  • the driving unit 122 applies an AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL.
  • the control signal WLEN is at a high level
  • the driving section 122 applies an AC signal corresponding to the control signal PLON to all the control lines PLB as the signal SPLB.
  • Signal SPL and signal SPLB are in phase with each other.
  • the driving section 122 changes the signals SPL and SPLB from low level to high level at timing t34, and changes the signals SPL and SPLB from high level to low level at timing t35.
  • FIG. 41A shows the operating state of the memory cell 110 during the period from timings t33 to t34
  • FIG. 41B shows the operating state of the memory cell 110 during the period from timings t34 to t35.
  • the signals SBL and SBLB are at high level (high level voltage VH) and the signals SPL and SPLB are at low level (low level voltage VL). Therefore, the voltages V41 and V42 in the memory elements 41 and 42 are "+ ⁇ V", and the voltages V43 and V44 in the memory elements 43 and 44 are "- ⁇ V".
  • the period from timing t34 to t35 as shown in FIG.
  • the initialization operation OPinit the operation during the period from timing t33 to t35 is repeated, for example, several hundred times to several thousand times.
  • AC signals are applied to the storage elements 41-44.
  • the ferroelectric characteristics of the memory elements 41-44 can be improved.
  • each memory cell 110 is provided with two memory circuits 40 and 140.
  • FIG. As a result, in the normal operation OP1, for example, the capacitive states of the memory elements 41 and 43 connected to the node N1 are different from each other, and the capacitive states of the memory elements 42 and 44 connected to the node N2 are different from each other. . Therefore, the load capacitance value at node N1 is substantially constant regardless of voltage VN1 at node N1, and similarly, the load capacitance value at node N2 is substantially constant regardless of voltage VN2 at node N2. As a result, in the semiconductor circuit 3, the influence of the storage elements 41 to 44 on the operation of the SRAM circuit 30 can be reduced in the normal operation OP1, so that stable operation can be realized.
  • each memory cell 110 is provided with two memory circuits 40 and 140, so stable operation can be realized.
  • the drive unit 122 applies the same signal SPL to all control lines PL and the same signal SPLB to all control lines PLB. , but not limited to.
  • the control line PL is selectively driven based on the address decode signal ADD generated by the address decoder 24, and the control line PLB is selectively driven.
  • the drive section 122A has a plurality of drive circuits 125A.
  • the drive circuit 125A has an AND circuit 53A and a negative exclusive OR circuit 153A.
  • the logical product circuit 53A is configured to obtain the logical product of the control signal PLON and the output signal of the logical sum circuit 51, and drive the control line PL based on the logical product.
  • the negative exclusive OR circuit 153A is configured to obtain the negative exclusive OR of the output signal of the AND circuit 53A and the control signal WLEN, and drive the control line PLB based on the negative exclusive OR.
  • the semiconductor circuit according to this modification can perform a store operation or a restore operation, for example, on a row-by-row basis.
  • the drive control unit 23 sets the control signal WLEN to low level, sets the control signal WLON to low level, and generates the control signal PLON.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 122A applies the signal SPL corresponding to the control signal PLON to one control line PL corresponding to the address decode signal ADD among the plurality of control lines PL, and applies the signal SPL corresponding to the control signal PLON to a plurality of other control lines PL.
  • a signal SPL which is at a low level, is applied to the line PL.
  • the drive unit 122A applies the inverted signal of the signal SPL in the corresponding control line PL to all the control lines PLB as the signal SPLB.
  • the semiconductor circuit according to this modification can perform store and restore operations on a row-by-row basis.
  • FIGS. 35 and 36 a plurality of control lines PL and PLB extending in the horizontal direction are provided. A plurality of extending control lines PL and PLB may be provided.
  • the semiconductor circuit according to this modification will be described in detail below.
  • This semiconductor circuit includes a memory cell array 121D, a driving section 122D, and a driving section 126D, similarly to the semiconductor circuit 1 (FIG. 1) according to the above embodiment.
  • FIG. 43 shows a configuration example of the memory cell 110 in the memory cell array 121D.
  • FIG. 44 shows a configuration example of the memory cell array 121D.
  • word lines WL extend in the horizontal direction in FIGS. 43 and 44, one end of the word line WL is connected to the drive section 122D, and the signal SWL is applied to the word line WL by the drive section 122D.
  • the control line PL extends in the vertical direction in FIGS. 43 and 44, one end of the control line PL is connected to the drive section 126D, and the signal SPL is applied to the control line PL by the drive section 126D.
  • the control line PLB extends in the vertical direction in FIGS. 43 and 44, one end of the control line PLB is connected to the drive section 126D, and the signal SPLB is applied to the control line PLB by the drive section 126D.
  • the drive unit 122D is configured to apply the signal SWL to the word line WL based on the control signal supplied from the control unit 11.
  • FIG. 45 shows a configuration example of the driving section 122D.
  • the drive section 122D has a drive control section 123D, an address decoder 24, and a plurality of drive circuits 125D.
  • the drive control unit 123D is configured to control the operation of the drive unit 122D based on instructions from the control unit 11. Specifically, the drive control section 123D controls the operation of the address decoder 24 and also controls the operations of the drive circuits 125D using the control signals WLEN and WLON. Further, the drive control section 123D supplies this control signal WLEN to the drive section 126D.
  • the driving circuit 125D has an OR circuit 51 and an AND circuit 52. This drive circuit 125D is obtained by omitting the buffer 53 and the negative exclusive OR circuit 153 from the drive circuit 125 (FIG. 37) according to the third embodiment.
  • the drive unit 126D is configured to write data to the memory cell array 21 or read data from the memory cell array 121 via the bit lines BL and BLB based on the control signal supplied from the control unit 11. Based on the control signal supplied from the control unit 11 and the control signal WLEN supplied from the drive unit 122D, the driving unit 126D applies the signal SPL to the control line PL and the signal SPLB to the control line PLB. It is also designed to perform the action to be performed.
  • FIG. 46 shows a circuit portion related to the control lines PL and PLB in the driving section 126D.
  • the drive section 126D has a drive control section 127D, a negative exclusive OR circuit 153D, a plurality of buffers 57D, and a plurality of buffers 58D.
  • the drive control unit 127D controls the operation of the write circuit 28 using the control signals WE and WU and the data signal DT, similarly to the drive control unit 27 (FIG. 10) according to the first embodiment.
  • Signal PC is used to control the operation of precharge circuit 29 and to receive the detection result of sense amplifier 59 .
  • the drive control section 127D uses the control signal PLON to control operations of the plurality of buffers 57D.
  • the negative exclusive OR circuit 153D is configured to find the negative exclusive OR of the control signal PLON and the control signal WLEN supplied from the drive control section 123D (FIG. 45).
  • the multiple buffers 57D drive the multiple control lines PL in the memory cell array 121D based on the control signal PLON.
  • a plurality of buffers 58D drive a plurality of control lines PLB in memory cell array 121D based on the output signal of negative exclusive OR circuit 153D.
  • each memory cell is provided with two memory circuits, and the memory circuits are provided with transistors.
  • Components that are substantially the same as those of the semiconductor circuit 3 according to the third embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the semiconductor circuit 4 includes a memory cell array 171, a driving section 172, and a driving section 26, like the semiconductor circuit 1 (FIG. 1) according to the first embodiment.
  • FIG. 47 shows a configuration example of the memory cell 180 in the memory cell array 171.
  • FIG. FIG. 48 shows a configuration example of the memory cell array 171.
  • the memory cell array 171 has a plurality of word lines WL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines PL, a plurality of control lines PLB, and a plurality of control lines SL.
  • the control line PLB extends in the horizontal direction in FIGS. 47 and 48, one end of the control line PLB is connected to the drive section 172, and the drive section 172 applies the signal SPLB to the control line PLB.
  • the control line SL extends in the horizontal direction in FIGS. 47 and 48, one end of the control line SL is connected to the drive section 172, and the drive section 172 applies the signal SSL to the control line SL.
  • the memory cell 180 has an SRAM circuit 30 , a memory circuit 90 and a memory circuit 190 .
  • the memory circuit 190 has transistors 93 and 94 and memory elements 43 and 44 .
  • Transistors 93 and 94 are N-type MOS transistors.
  • the transistor 93 has a gate connected to the control line SL, a drain connected to the node N1, and a source connected to the storage element 43 .
  • the transistor 94 has a gate connected to the control line SL, a drain connected to the node N2, and a source connected to the storage element 44 .
  • One end of the memory element 43 is connected to the control line PLB, and the other end is connected to the source of the transistor 93 .
  • One end of the storage element 44 is connected to the control line PLB and the other end is connected to the source of the transistor 94 .
  • the storage element 43 is set to the small capacity state CS, and the control line PLB is lower than the voltage at the terminal connected to the source of transistor 93, the capacitance state is set to the large capacitance state CL.
  • the capacity state is set to the small capacity state CS
  • the capacitance state is set to the large capacitance state CL.
  • the drive unit 172 Based on the control signal supplied from the control unit 11, the drive unit 172 applies the signal SWL to the word line WL, the signal SPL to the control line PL, the signal SPLB to the control line PLB, and the control line PLB. It is configured to apply a signal SSL to SL.
  • FIG. 49 shows a configuration example of the driving section 172.
  • the drive section 172 has a drive control section 73 , an address decoder 24 and a plurality of drive circuits 175 .
  • the drive control unit 73 is configured to control the operation of the drive unit 172 based on instructions from the control unit 11 . Specifically, the drive control unit 73 controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 175 using control signals WLEN, WLON, PLON, and SLON.
  • the plurality of drive circuits 175 has an OR circuit 51 , an AND circuit 52 , a buffer 53 , a negative exclusive OR circuit 153 and a buffer 58 .
  • Negative exclusive OR circuit 153 is configured to obtain a negative exclusive OR of control signal PLON and control signal WLEN, and drive control line PLB based on the negative exclusive OR.
  • the buffer 58 is configured to drive the control line SL based on the control signal SLON.
  • the drive control unit 73 sets the control signal WLEN to low level, the control signal WLON to high level, and the control signal PLON is brought to a low level, and the control signal SLON is brought to a low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 172 applies the high-level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and also applies the high level signal SWL to the other word lines WL. is applied with a signal SWL which is at a low level.
  • the drive unit 172 applies a low-level signal SPL to all control lines PL, a high-level signal SPLB to all control lines PLB, and a low-level signal to all control lines SL. to apply a signal SSL.
  • the drive control unit 73 sets the control signal WLEN to low level and the control signal WLON to low level. , to generate a control signal PLON and bring the control signal SLON to a high level.
  • the drive unit 172 applies the low-level signal SWL to all the word lines WL, applies the signal SPL corresponding to the control signal PLON to all the control lines PL, and applies the signal SPL to all the control lines PLB.
  • a signal SPLB which is an inverted signal of the signal SPL is applied, and a high level signal SSL is applied to all the control lines SL.
  • the drive control unit 73 sets the control signal WLEN to high level, sets the control signal WLON to high level, and controls the control signal WLEN.
  • Signal PLON is transitioned between a high level and a low level, and control signal SLON is brought to a high level.
  • the drive unit 172 applies the high-level signal SWL to all the word lines WL, applies an AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL, and applies the signal SPL to all the control lines PL.
  • a signal SPLB that is the same as the signal SPL is applied to the control line PLB, and a high level signal SSL is applied to all the control lines SL.
  • the memory circuit 190 corresponds to a specific example of "second memory circuit” in the present disclosure.
  • the transistor 93 corresponds to a specific example of the "fifth transistor” in the present disclosure.
  • the transistor 94 corresponds to a specific example of "sixth transistor” in the present disclosure.
  • 50A and 50B show a waveform of a power control signal PSH and a waveform of a power control signal PSL, respectively.
  • (C) shows the waveform of the voltage (power supply voltage VDD1) at the power supply node NVDD
  • D shows the waveform of the signal SSL
  • E shows the waveform of the signal SPL
  • F shows the waveform of the signal SPLB.
  • (G) shows the waveform of the voltage (voltage VN1) at the node N1
  • H shows the waveform of the voltage (voltage VN2) at the node N2
  • (I) shows the waveform seen from the other end of the storage element 41.
  • the waveform of the voltage at one end (voltage V41) is shown, (J) shows the waveform of the voltage (voltage V42) at one end viewed from the other end of the memory element 42, and (K) the waveform of the voltage at the memory element 43 viewed from the other end.
  • the waveform of the voltage at one end (voltage V43) is shown, and (L) shows the waveform of the voltage at one end (voltage V44) viewed from the other end of the storage element 44.
  • Normal operation OP1 In the normal operation OP1, the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 50). As a result, the power switch units 12 and 13 (FIG. 1) are turned on, the power supply voltage VDD is supplied to the memory cell array 171 as the power supply voltage VDD1 (FIG. 50(C)), and the power supply voltage VSS is supplied to the memory cell array 171. be done. Then, the driving section 172 changes the signal SSL to a low level (FIG. 50(D)). As a result, transistors 91-94 (FIG. 47) are turned off, and SRAM circuit 30 is electrically disconnected from storage elements 41-44. Further, the drive unit 172 sets the signal SPL to low level and the signal SPLB to high level (FIGS. 50(E) and (F)).
  • the semiconductor circuit 4 writes data to or reads data from the SRAM circuit 30 of the memory cell 180.
  • FIG. This operation is the same as in the third embodiment.
  • Store operation OP2 In the store operation OP2, the drive unit 172 sets the signal SSL to high level ((D) in FIG. 50). As a result, transistors 91-94 (FIG. 47) are turned on, and SRAM circuit 30 is electrically connected to storage elements 41-44.
  • the memory cell 180 stores the data stored in the SRAM circuit 30 in the storage circuits 90 and 190 using two steps.
  • the driving unit 172 sets the signal SPL to a high level and the signal SPLB to a low level in a first step, and sets the signal SPL to a low level and sets the signal SPLB to a high level in a second step (FIG. 50). (E), (F)).
  • the capacitive states of the storage elements 41 to 44 of the storage circuits 90 and 190 are set according to the data stored in the SRAM circuit 30.
  • FIG. This operation is the same as in the third embodiment.
  • restore operation OP4 In the restore operation OP4, the drive unit 172 sets the signal SSL to high level ((D) in FIG. 50). As a result, transistors 91-94 (FIG. 47) are turned on, and SRAM circuit 30 is electrically connected to storage elements 41-44.
  • the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level (FIGS. 50(A) and (B)).
  • the power switch units 12 and 13 are turned on, the power supply voltage VDD is supplied to the memory cell array 171 as the power supply voltage VDD1 (FIG. 50(C)), and the power supply voltage VSS is supplied to the memory cell array 171 .
  • driving section 172 sets signal SPL to low level and signal SPLB to high level (FIG. 50(E)).
  • the voltage state in the SRAM circuit 30 is determined according to the capacitive states of the storage elements 41-44. This operation is the same as in the third embodiment.
  • the drive unit 172 changes the signal SSL to a low level (FIG. 50(D)).
  • transistors 91-94 (FIG. 47) are turned off, and SRAM circuit 30 is electrically disconnected from storage elements 41-44.
  • FIG. 51A and 51B show an example of the initialization operation of a given memory cell 180 in the semiconductor circuit 4.
  • FIG. 51A shows the waveform of the power control signal PSH
  • FIG. 51B shows the waveform of the power control signal PSL.
  • C shows the waveform of the signal SWL
  • D shows the waveform of the signal SSL
  • E shows the waveform of the signal SBL on the bit line BL
  • F shows the signal SBLB on the bit line BLB.
  • FIG. 1 shows the waveform of signal SPL
  • H shows the waveform of signal SPLB
  • I shows the waveform of voltages V41 and V42 in storage elements 41 and 42
  • J shows the waveform of Waveforms of voltages V43 and V44 in storage elements 43 and 44 are shown.
  • the control unit 11 sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 51).
  • the power switch units 12 and 13 are turned off, and the supply of the power voltages VDD and VSS to the memory cell array 171 is stopped.
  • the driving section 172 changes the signal SWL on all the word lines WL from low level to high level (FIG. 51 ( C)).
  • the drive unit 172 changes the signal SSL in all the control lines SL from low level to high level ((D) in FIG. 51). Specifically, in FIG. 49, the drive control unit 173 sets the control signal SLON to a high level. As a result, the drive unit 172 applies the high-level signal SSL to all the control lines SL.
  • the driving section 26 sets the signals SBL and SBLB on all the bit lines BL and BLB to high level, for example, as in the case of the third embodiment (FIG. 40). Transition between low levels.
  • the driving section 26 changes the signals SBL and SBLB from low level to high level at timing t43, and changes the signals SBL and SBLB from high level to low level at timing t44.
  • the drive unit 172 outputs the signal SPL on all the control lines PL and the signal SPLB on all the control lines PLB, as in the case of the third embodiment (FIG. 40). transitions between high and low levels. Signal SPL and signal SPLB are in phase with each other.
  • the driving section 172 changes the signals SPL and SPLB from low level to high level at timing t44, and changes the signals SPL and SPLB from high level to low level at timing t45.
  • the initialization operation OPinit the operation during the period from timing t43 to t45 is repeated several hundred to several thousand times, for example.
  • AC signals are applied to the storage elements 41-44.
  • the ferroelectric characteristics of the memory elements 41-44 can be improved.
  • the memory circuit 90 is provided with the transistors 91 and 92 and the memory circuit 190 is provided with the transistors 93 and 94 .
  • the SRAM circuit 30 can be electrically disconnected from the storage elements 41 to 44 in the normal operation OP1.
  • the power consumption can be reduced and the endurance can be improved. be able to.
  • the transistor is provided in the memory circuit, so that power consumption can be reduced and endurance can be improved.
  • Other effects are the same as in the third embodiment.
  • the drive unit 172 applies the same signal SPL to all control lines PL, applies the same signal SPLB to all control lines PLB, and applies the same signal SPLB to all control lines PLB.
  • the same signal SSL is applied to the control line SL of , the present invention is not limited to this. Instead of this, for example, like the driving section 172A shown in FIG. 52, based on the address decode signal ADD generated by the address decoder 24, the control line PL is selectively driven and the control line PLB is selectively driven. , the control line SL may be selectively driven.
  • the drive section 172A has a plurality of drive circuits 175A.
  • the drive circuit 175A has an AND circuit 53A, a negative exclusive OR circuit 153A, and an AND circuit 58A.
  • the logical product circuit 53A is configured to obtain the logical product of the control signal PLON and the output signal of the logical sum circuit 51, and drive the control line PL based on the logical product.
  • the negative exclusive OR circuit 153A is configured to obtain the negative exclusive OR of the output signal of the AND circuit 53A and the control signal WLEN, and drive the control line PLB based on the negative exclusive OR.
  • the logical product circuit 58A is configured to obtain the logical product of the control signal SLON and the output signal of the logical sum circuit 51, and drive the control line SL based on the logical product.
  • the semiconductor circuit according to this modification can perform a store operation or a restore operation, for example, on a row-by-row basis.
  • the drive control unit 73 sets the control signal WLEN to low level, sets the control signal WLON to low level, generates the control signal PLON, and sets the control signal SLON to high level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 172A applies the signal SPL corresponding to the control signal PLON to one control line PL corresponding to the address decode signal ADD among the plurality of control lines PL, and applies the signal SPL corresponding to the control signal PLON to the other control lines PL.
  • the drive unit 172A applies the inverted signal of the signal SPL in the corresponding control line PL to all the control lines PLB as the signal SPLB.
  • the drive unit 172A applies a high-level signal SSL to one control line SL corresponding to the address decode signal ADD among the plurality of control lines SL, and applies the signal SSL to the other plurality of control lines SL. , apply the signal SSL which is at a low level.
  • the semiconductor circuit according to this modification can perform store and restore operations on a row-by-row basis.
  • FIGS. 47 and 48 a plurality of control lines PL and PLB extending in the horizontal direction are provided. A plurality of extending control lines PL and PLB may be provided.
  • the semiconductor circuit according to this modification will be described in detail below.
  • This semiconductor circuit includes a memory cell array 171D, a driving section 172D, and a driving section 126D, similarly to the semiconductor circuit 1 (FIG. 1) according to the above embodiment.
  • FIG. 53 shows a configuration example of the memory cell 180 in the memory cell array 171D.
  • FIG. 54 shows a configuration example of the memory cell array 171D.
  • a word line WL extends in the horizontal direction in FIGS. 53 and 54, one end of the word line WL is connected to the drive section 172D, and the signal SWL is applied to the word line WL by the drive section 172D.
  • the control line PL extends in the vertical direction in FIGS. 53 and 54, one end of the control line PL is connected to the drive section 126D, and the signal SPL is applied to the control line PL by the drive section 26D.
  • the control line PLB extends in the vertical direction in FIGS. 53 and 54, one end of the control line PLB is connected to the drive section 126D, and the signal SPLB is applied to the control line PLB by the drive section 126D.
  • the drive section 172D is configured to apply the signal SWL to the word line WL and the signal SSL to the control line SL based on the control signal supplied from the control section 11 .
  • FIG. 55 shows a configuration example of the driving section 172D.
  • the drive section 172D has a drive control section 173D, an address decoder 24, and a plurality of drive circuits 175D.
  • the drive control section 173D is configured to control the operation of the drive section 172D based on instructions from the control section 11. Specifically, the drive control section 173D controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 75D using control signals WLEN, WLON, and SLON. Further, the drive control section 173D supplies this control signal WLEN to the drive section 126D.
  • the drive circuit 175D has an OR circuit 51, an AND circuit 52, and a buffer 58. This drive circuit 175D is obtained by omitting the buffer 53 and the negative exclusive OR circuit 153 from the drive circuit 175 (FIG. 49) according to the fourth embodiment.
  • the drive unit 126D can use the circuit configuration shown in FIG.
  • the drive section 172D is provided, but the present invention is not limited to this, and for example, a drive section 172E shown in FIG. 56 may be provided.
  • the drive section 172E has a plurality of drive circuits 175E.
  • the drive circuit 175E has an AND circuit 58A.
  • the logical product circuit 58A is configured to obtain the logical product of the control signal SLON and the output signal of the logical sum circuit 51, and drive the control line SL based on the logical product.
  • This drive section 172E can selectively drive the control line SL based on the address decode signal ADD generated by the address decoder 24, like the drive section 172A (FIG. 52) shown in Modification 4-1. .
  • each memory cell is provided with three memory circuits, transistors are provided in the memory circuits, and one of the three memory circuits is selectively used.
  • the same reference numerals are assigned to substantially the same components as those of the semiconductor circuit 2 according to the second embodiment, and description thereof will be omitted as appropriate.
  • the semiconductor circuit 5 includes a memory cell array 221, a driving section 222, and a driving section 26, like the semiconductor circuit 1 (FIG. 1) according to the first embodiment.
  • FIG. 57 shows a configuration example of the memory cell 210 in the memory cell array 221.
  • FIG. FIG. 58 shows a configuration example of the memory cell array 221.
  • the memory cell array 221 includes a plurality of word lines WL, a plurality of bit lines BL, a plurality of bit lines BLB, a plurality of control lines PLA, a plurality of control lines PLB, a plurality of control lines PLC, and a plurality of control lines. It has a line SLA, a plurality of control lines SLB and a plurality of control lines SLC.
  • the control line PLA extends in the horizontal direction in FIGS.
  • control line PLA one end of the control line PLA is connected to the driving section 222, and the driving section 222 applies the signal SPLA to the control line PLA.
  • the control line PLB extends in the horizontal direction in FIGS. 57 and 58, one end of the control line PLB is connected to the drive section 222, and the drive section 222 applies the signal SPLB to the control line PLA.
  • the control line PLC extends in the horizontal direction in FIGS. 57 and 58, one end of the control line PLC is connected to the driving section 222, and the signal SPLC is applied by the driving section 222 to this control line PLC.
  • the control line SLA extends in the horizontal direction in FIGS.
  • control line SLA extends in the horizontal direction in FIGS. 57 and 58, one end of control line SLB is connected to driving section 222, and signal SSLB is applied by driving section 222 to control line SLB.
  • the control line SLC extends in the horizontal direction in FIGS. 57 and 58, one end of the control line SLC is connected to the drive section 222, and the drive section 222 applies the signal SSLC to the control line SLC.
  • the memory cell 210 has an SRAM circuit 30 , a memory circuit 90 , a memory circuit 290 and a memory circuit 390 .
  • the memory circuit 290 and the memory circuit 390 have transistors 91 and 92 and memory elements 41 and 42 similarly to the memory circuit 90 .
  • the driving unit 222 Based on the control signal supplied from the control unit 11, the driving unit 222 applies the signal SWL to the word line WL, applies the signals SPLA, SPLB, and SPLC to the control lines PLA, PLB, and PLC, respectively, and applies the signals SPLA, SPLB, and SPLC to the control line SLA. , SLB and SLC, respectively.
  • FIG. 59 shows a configuration example of the driving section 222.
  • the drive section 222 has a drive control section 223 , an address decoder 24 and a plurality of drive circuits 225 .
  • the drive control section 223 is configured to control the operation of the drive section 222 based on instructions from the control section 11 . Specifically, the drive control unit 223 controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 225 using control signals SELA, SELB, SELC, WLEN, WLON, PLON, and SLON. It has become.
  • the plurality of drive circuits 225 include an OR circuit 51, an AND circuit 52, an OR circuit 251, AND circuits 252 and 253, an OR circuit 261, AND circuits 262 and 263, and an OR circuit. 271 and AND circuits 272 and 273 .
  • the OR circuit 251 is configured to OR the control signal WLEN and the control signal SELA.
  • the logical product circuit 252 is configured to obtain the logical product of the output signal of the logical sum circuit 251 and the control signal PLON, and drive the control line PLA based on the logical product.
  • the logical product circuit 253 is configured to obtain the logical product of the output signal of the logical sum circuit 251 and the control signal SLON, and drive the control line SLA based on the logical product.
  • the OR circuit 261 is configured to OR the control signal WLEN and the control signal SELB.
  • Logical product circuit 262 is configured to obtain the logical product of the output signal of logical sum circuit 261 and control signal PLON, and to drive control line PLB based on the logical product.
  • the logical product circuit 263 is configured to obtain the logical product of the output signal of the logical sum circuit 261 and the control signal SLON, and drive the control line SLB based on the logical product.
  • the OR circuit 271 is configured to OR the control signal WLEN and the control signal SELC.
  • the logical product circuit 272 is configured to obtain the logical product of the output signal of the logical sum circuit 271 and the control signal PLON, and drive the control line PLC based on the logical product.
  • the logical product circuit 273 is configured to obtain the logical product of the output signal of the logical sum circuit 271 and the control signal SLON, and drive the control line SLC based on the logical product.
  • the drive control unit 223 sets the control signal WLEN to low level, the control signal WLON to high level, and the control signal PLON is brought to a low level, and the control signal SLON is brought to a low level. Further, the drive control unit 223, for example, sets all of the control signals SELA to SELC to low level. The address decoder 24 then generates an address decode signal ADD. As a result, the drive unit 222 applies the high-level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and also applies the high level signal SWL to the other word lines WL.
  • the drive unit 222 applies a low level signal SPLA to all control lines PLA, a low level signal SPLB to all control lines PLB, and a low level signal SPLB to all control lines PLC. Apply a signal SPLC. Further, the drive unit 222 applies a low-level signal SSLA to all the control lines SLA, a low-level signal SSLB to all the control lines SLB, and a low-level signal to all the control lines SLC. A signal SSLC is applied.
  • the drive control section 223 sets the control signal WLEN to low level. , sets the control signal WLON to the low level, generates the control signal PLON, and sets the control signal SLON to the high level. Further, the drive control unit 223 sets the control signal SELA to high level, and sets the control signals SELB and SELC to low level. Accordingly, the driving section 222 applies the low level signal SWL to all the word lines WL.
  • the driving unit 222 applies a signal SPLA corresponding to the control signal PLON to all the control lines PLA, applies a low-level signal SPLB to all the control lines PLB, and applies Apply signal SPLC, which is at a low level. Further, the drive unit 222 applies a high level signal SSLA to all the control lines SLA, a low level signal SSLB to all the control lines SLB, and a low level signal to all the control lines SLC. A signal SSLC is applied.
  • the drive control unit 223 sets the control signal WLEN to a high level, sets the control signal WLON to a high level, and controls the control signal WLEN to a high level.
  • Signal PLON is transitioned between a high level and a low level, and control signal SLON is brought to a high level.
  • the driving section 222 applies the high level signal SWL to all the word lines WL.
  • the driving unit 222 applies an AC signal corresponding to the control signal PLON to all the control lines PLA as the signal SPLA, and applies an AC signal corresponding to the control signal PLON to all the control lines PLB as the signal SPLB.
  • An AC signal corresponding to the control signal PLON is applied as the signal SPLC to all the control lines PLC. Further, the drive unit 222 applies a high level signal SSLA to all the control lines SLA, a high level signal SSLB to all the control lines SLB, and a high level signal to all the control lines SLC. A signal SSLC is applied.
  • the memory circuit 90 corresponds to a specific example of the "first memory circuit” in the present disclosure.
  • the control line PLA corresponds to a specific example of "first control line” in the present disclosure.
  • the memory circuit 290 corresponds to a specific example of "second memory circuit” in the present disclosure.
  • the control line PLB corresponds to a specific example of "second control line” in the present disclosure.
  • FIG. 60 shows an operation example of a memory cell 210 of interest in the semiconductor circuit 5, where (A) shows the waveform of the power supply control signal PSH and (B) shows the waveform of the power supply control signal PSL. , (C) shows the waveform of the voltage (power supply voltage VDD1) at the power supply node NVDD, (D) shows the waveform of the signal SSLA, (E) shows the waveform of the signal SPLA, and (F) shows the voltage at the node N1. (voltage VN1), (G) shows the waveform of the voltage (voltage VN2) at the node N2, and (H) shows the waveform of the voltage (voltage V41) at one end of the storage element 41 viewed from the other end.
  • (I) show the waveform of the voltage (voltage V42) at one end of the storage element 42 viewed from the other end.
  • a store operation and a restore operation are performed on the memory circuit 90 out of the three memory circuits 90 , 290 and 390 .
  • Normal operation OP1 In the normal operation OP1, the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 60). As a result, the power switch units 12 and 13 (FIG. 1) are turned on, the power supply voltage VDD is supplied to the memory cell array 221 as the power supply voltage VDD1 (FIG. 60(C)), and the power supply voltage VSS is supplied to the memory cell array 221. be done. Then, the driving section 222 changes the signal SSLA to low level (FIG. 60(D)). Thereby, transistors 91 and 92 (FIG. 57) in memory circuit 90 are turned off, and SRAM circuit 30 is electrically disconnected from memory elements 41 and 42 . Further, the driving section 222 changes the signal SPLA to a low level ((E) in FIG. 60). Similarly, the driving section 222 sets the signals SSLB and SSLC to low level and the signals SPLB and SPLC to low level.
  • the semiconductor circuit 5 writes data to or reads data from the SRAM circuit 30 of the memory cell 210.
  • FIG. This operation is the same as in the first embodiment.
  • Store operation OP2 In the store operation OP2, the driving section 222 sets the signal SSLA to high level ((D) in FIG. 60). The drive unit 222 maintains the signals SSLB and SSLC at low level. Thereby, transistors 91 and 92 (FIG. 57) in memory circuit 90 are turned on, and SRAM circuit 30 is electrically connected to memory elements 41 and 42 in memory circuit 90 .
  • the memory cell 210 causes the storage circuit 90 to store the data stored in the SRAM circuit 30 using two steps.
  • the driving section 222 sets the signal SPLA to high level in the first step, and sets the signal SPLA to low level in the second step ((E) in FIG. 60).
  • the capacitive states of the storage elements 41 and 42 of the storage circuit 90 are set according to the data stored in the SRAM circuit 30 .
  • This operation is the same as in the first embodiment.
  • restore operation OP4 In the restore operation OP4, the driving section 222 sets the signal SSLA to high level ((D) in FIG. 60). The drive unit 222 maintains the signals SSLB and SSLC at low level. Thereby, transistors 91 and 92 ( FIG. 24 ) of memory circuit 90 are turned on, and SRAM circuit 30 is electrically connected to memory elements 41 and 42 of memory circuit 90 .
  • the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 60).
  • the power switch units 12 and 13 are turned on, the power supply voltage VDD is supplied to the memory cell array 221 as the power supply voltage VDD1 (FIG. 60(C)), and the power supply voltage VSS is supplied to the memory cell array 221 .
  • the driving section 222 changes the signal SPLA to a low level ((E) in FIG. 60).
  • the voltage state in the SRAM circuit 30 is determined according to the capacitance state of the memory elements 41 and 42 of the memory circuit 90 . This operation is the same as in the first embodiment.
  • the drive unit 222 changes the signal SSLA to low level ((D) in FIG. 60). Thereby, transistors 91 and 92 (FIG. 57) of memory circuit 90 are turned off, and SRAM circuit 30 is electrically disconnected from memory elements 41 and 42 of memory circuit 90 .
  • (About initialization operation) 61 shows an example of the initialization operation of a memory cell 210 of interest in the semiconductor circuit 5, where (A) shows the waveform of the power control signal PSH and (B) shows the waveform of the power control signal PSL. , (C) shows the waveform of signal SWL, (D) shows the waveforms of signals SSLA, SSLB, and SSLC, (E) shows the waveform of signal SBL on bit line BL, and (F) shows the waveform of bit line (G) shows the waveforms of signals SPLA, SPLB and SPLC, and (H) shows the waveforms of voltages V41 and V42 in memory elements 41 and 42 in memory circuits 90, 290 and 390. .
  • the control unit 11 sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 51).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 221 is stopped.
  • the driving section 222 changes the signal SWL on all the word lines WL from low level to high level (FIG. 61 ( C)).
  • the drive unit 222 changes the signal SSLA on all the control lines SLA, the signal SSLB on all the control lines SLB, and the signal SSLC on all the control lines SLC from low level to high level (Fig. 61(D)). Specifically, in FIG. 59, the drive control unit 223 sets the control signal WLEN to high level and also sets the control signal SLON to high level. As a result, the drive unit 222 applies the high level signal SSLA to all the control lines SLA, the high level signal SSLB to all the control lines SLB, and the high level signal to all the control lines SLC. Apply a signal SSLC that is level.
  • the driving section 26 sets the signals SBL and SBLB on all the bit lines BL and BLB to high level, for example, as in the case of the first embodiment (FIG. 13). Transition between low levels.
  • the driving section 26 changes the signals SBL and SBLB from low level to high level at timing t53, and changes the signals SBL and SBLB from high level to low level at timing t54.
  • the driving unit 222 changes the signal SPLA in all the control lines PLA, the signal SPLB in all the control lines PLB, and the signal SPLC in all the control lines PLC to high level and low level. transition between Specifically, in FIG. 59, the drive control unit 223 sets the control signal WLEN to a high level and causes the control signal PLON to transition between a high level and a low level. Accordingly, the driving unit 222 applies an AC signal corresponding to the control signal PLON to all the control lines PLA as the signal SPLA, and applies an AC signal corresponding to the control signal PLON to all the control lines PLB as the signal SPLB.
  • the driving section 222 changes the signal SPL from low level to high level at timing t54, and changes the signal SPL from high level to low level at timing t55.
  • the initialization operation OPinit the operation during the period from timing t53 to t55 is repeated, for example, hundreds to thousands of times.
  • AC signals are applied to the storage elements 41 and 42.
  • FIG. ferroelectric characteristics of the memory elements 41 and 42 can be improved.
  • one of the three memory circuits 90, 290, 390 is selected, data is stored in the memory elements 41, 42 in the selected memory circuit, or data is stored in the selected memory circuit. Data can be read out from the storage elements 41 and 42 in . Thereby, in the semiconductor circuit 5, the degree of freedom of operation can be increased.
  • the initialization operation OPinit when performing the initialization operation OPinit, can be performed simultaneously for all the storage elements 41 and 42 in the three storage circuits 90, 290, and 390.
  • FIG. Thereby, the time of the initialization operation OPinit can be shortened.
  • Other effects are the same as in the first embodiment.
  • the drive unit 222 applies the same signal SPLA to all control lines PLA, applies the same signal SPLB to all control lines PLB, and applies the same signal SPLB to all control lines PLB.
  • the same signal SPLC is applied to all control lines PLC
  • the same signal SSLA is applied to all control lines SLA
  • the same signal SSLB is applied to all control lines SLB
  • the same signal SSLC is applied to all control lines SLC.
  • the same signal SSLC is applied to both, it is not limited to this.
  • the control line PLA and the control line SLA are selectively driven based on the address decode signal ADD generated by the address decoder 24, and the control line PLB and the control line PLB are selectively driven.
  • Line SLB may be selectively driven, and control line PLC and control line SLC may be selectively driven.
  • the drive section 222A has a plurality of drive circuits 225A.
  • the drive circuit 225A has AND circuits 252A and 253A, AND circuits 262A and 263A, and AND circuits 272A and 273A.
  • the logical product circuit 252A is configured to obtain the logical product of the output signal of the logical sum circuit 251, the output signal of the logical sum circuit 51, and the control signal PLON, and drive the control line PLA based on the logical product.
  • the logical product circuit 253A is configured to obtain the logical product of the output signal of the logical sum circuit 251, the output signal of the logical sum circuit 51, and the control signal SLON, and drive the control line SLA based on the logical product.
  • the logical product circuit 262A is configured to obtain the logical product of the output signal of the logical sum circuit 261, the output signal of the logical sum circuit 51, and the control signal PLON, and drive the control line PLB based on the logical product.
  • the logical product circuit 263A is configured to obtain the logical product of the output signal of the logical sum circuit 261, the output signal of the logical sum circuit 51, and the control signal SLON, and drive the control line SLB based on the logical product.
  • the logical product circuit 272A is configured to obtain the logical product of the output signal of the logical sum circuit 271, the output signal of the logical sum circuit 51, and the control signal PLON, and drive the control line PLC based on the logical product.
  • the logical product circuit 273A is configured to obtain the logical product of the output signal of the logical sum circuit 271, the output signal of the logical sum circuit 51, and the control signal SLON, and drive the control line SLC based on the logical product.
  • the semiconductor circuit according to this modification can perform a store operation or a restore operation, for example, on a row-by-row basis.
  • the drive control unit 223 sets the control signal WLEN to low level, sets the control signal WLON to low level, generates the control signal PLON, and sets the control signal SLON to high level.
  • the drive control unit 223, for example, sets the control signal SELA to high level, and sets the control signals SELB and SELC to low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 222A applies the signal SPLA corresponding to the control signal PLON to one control line PLA corresponding to the address decode signal ADD among the plurality of control lines PLA, and also applies the signal SPLA corresponding to the control signal PLON to the other control lines PLA.
  • a signal SPLA which is at a low level, is applied to line PLA.
  • the drive unit 222A applies the signal SPLB of low level to all the control lines PLB, and applies the signal SPLC of low level to all the control lines PLC.
  • the drive unit 222A applies the high-level signal SSLA to one control line SLA corresponding to the address decode signal ADD among the plurality of control lines SLA, and applies the signal SSLA to the other plurality of control lines SLA.
  • the semiconductor circuit according to this modification can perform store and restore operations on a row-by-row basis.
  • the semiconductor circuit according to this modification can perform an initialization operation, for example, on a row-by-row basis.
  • the drive control unit 223 sets the control signal WLEN to a low level, sets the control signal WLON to a high level, transitions the control signal PLON between a high level and a low level, and sets the control signal SLON to a high level. do.
  • the drive control unit 223, for example, sets the control signal SELA to high level, and sets the control signals SELB and SELC to low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the driving section 222A applies the high level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and applies the high level signal SWL to the other plurality of word lines WL. , apply a signal SWL which is at a low level. Further, the drive unit 222A applies the signal SPLA corresponding to the control signal PLON to one control line PLA corresponding to the address decode signal ADD among the plurality of control lines PLA, and applies the signal SPLA corresponding to the control signal PLON to the other control lines PLA. A low level signal SPLA is applied to PLA.
  • the drive unit 222A applies the signal SPLB of low level to all the control lines PLB, and applies the signal SPLC of low level to all the control lines PLC.
  • the drive unit 222A applies the high-level signal SSLA to one control line SLA corresponding to the address decode signal ADD among the plurality of control lines SLA, and applies the signal SSLA to the other plurality of control lines SLA. , apply the signal SSLA which is at a low level.
  • the drive unit 222A applies the low level signal SSLB to all the control lines SLB, and applies the low level signal SSLC to all the control lines SLC.
  • the semiconductor circuit according to this modification can perform the initialization operation on a row-by-row basis.
  • a semiconductor circuit 6 according to a sixth embodiment will be described.
  • a memory element is constructed using a ferroelectric transistor instead of a ferroelectric capacitor.
  • the same reference numerals are assigned to substantially the same components as those of the semiconductor circuit 1 according to the first embodiment, and description thereof will be omitted as appropriate.
  • the semiconductor circuit 6 includes a memory cell array 421, a driving section 422, and a driving section 26, like the semiconductor circuit 1 (FIG. 1) according to the first embodiment.
  • FIG. 63 shows a configuration example of the memory cell 410 in the memory cell array 421.
  • FIG. FIG. 64 shows a configuration example of the memory cell array 421.
  • the memory cell array 421 has multiple word lines WL, multiple bit lines BL, multiple bit lines BLB, multiple control lines PL, and multiple control lines SL.
  • Control line SL extends in the horizontal direction in FIGS. 63 and 64, one end of control line SL is connected to driving section 422, and signal SSL is applied by driving section 422 to control line SL.
  • the memory cell 410 has an SRAM circuit 30 and a memory circuit 440 .
  • the memory circuit 440 has transistors 441 and 442 .
  • the transistors 441 and 442 are N-type ferroelectric transistors, specifically ferroelectric gate field effect transistors (FeFETs).
  • FeFETs ferroelectric gate field effect transistors
  • Each of the transistors 441 and 442 is configured, for example, such that the gate insulating film contains a ferroelectric material.
  • Each of the transistors 441 and 442 is configured to store information using the reversible change of the capacitance state of the gate insulating film according to the polarity of the voltage difference between the gate and the drain and source. be done.
  • the gate insulating film contains a ferroelectric material, but the present invention is not limited to this. can be connected as
  • the transistor 441 has a gate connected to the control line SL, a drain connected to the node N1, and a source connected to the control line PL.
  • the transistor 442 has a gate connected to the control line SL, a drain connected to the node N2, and a source connected to the control line PL.
  • Each of the transistors 441 and 442 can set the capacitance state of the gate insulating film to the large capacitance state CH or the small capacitance state CL. Specifically, for example, when the gate voltage is higher than the drain and source voltages by a predetermined amount or more, the capacitance state of the transistors 441 and 442 is set to the small capacitance state CS, and the gate voltage is set to the drain and source voltages. is lower by a predetermined amount or more, the capacity state is set to the large capacity state CL.
  • the drive unit 422 is configured to apply the signal SWL to the word line WL, the signal SPL to the control line PL, and the signal SSL to the control line SL based on the control signal supplied from the control unit 11 . be done.
  • FIG. 65 shows a configuration example of the drive unit 422.
  • the drive section 422 has a drive control section 423 , an address decoder 24 and a plurality of drive circuits 75 .
  • the drive control unit 423 is configured to control the operation of the drive unit 422 based on instructions from the control unit 11 . Specifically, the drive control section 423 controls the operation of the address decoder 24 and also controls the operations of the plurality of drive circuits 75 using control signals WLEN, WLON, PLON, and SLON.
  • the plurality of drive circuits 75 have OR circuits 51 , AND circuits 52 , buffers 53 and buffers 58 .
  • the drive control unit 423 sets the control signal WLEN to low level, the control signal WLON to high level, and the control signal PLON is brought to a low level, and the control signal SLON is brought to a low level.
  • the address decoder 24 then generates an address decode signal ADD.
  • the drive unit 422 applies the high-level signal SWL to one word line WL corresponding to the address decode signal ADD among the plurality of word lines WL, and also applies the high level signal SWL to the other word lines WL. is applied with a signal SWL which is at a low level.
  • the drive unit 422 applies a low level signal SPL to all the control lines PL, and a low level signal SSL to all the control lines SL.
  • the drive control unit 423 sets the control signal WLEN to low level, sets the control signal WLON to low level, and controls the control signal.
  • a signal PLON is generated and a control signal SLON is generated.
  • the drive unit 422 applies the low-level signal SWL to all the word lines WL, applies the signal SPL corresponding to the control signal PLON to all the control lines PL, and applies the signal SPL to all the control lines SL. , apply a signal SSL corresponding to the control signal SLON.
  • the drive control unit 423 sets the control signal WLEN to high level, sets the control signal WLON to high level, and sets the control signal PLON is transitioned between high and low levels, and control signal SLON is transitioned between high and low levels.
  • the drive unit 422 applies the high-level signal SWL to all the word lines WL, applies the AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL, and applies the signal SPL to all the control lines PL.
  • An AC signal corresponding to the control signal SLON is applied to the control line SL as the signal SSL.
  • the transistor 441 corresponds to a specific example of the "first memory element” in the present disclosure.
  • the transistor 442 corresponds to a specific example of the "second memory element” in this disclosure.
  • the control line SL corresponds to a specific example of "first selection control line” in the present disclosure.
  • the transistor 94 corresponds to a specific example of "sixth transistor” in the present disclosure.
  • FIG. 66 shows an operation example of a memory cell 410 of interest in the semiconductor circuit 6, where (A) shows the waveform of the power supply control signal PSH and (B) shows the waveform of the power supply control signal PSL. , (C) shows the waveform of the voltage (power supply voltage VDD1) at the power supply node NVDD, (D) shows the waveform of the signal SSL, (E) shows the waveform of the signal SPL, and (F) shows the voltage at the node N1. (voltage VN1), (G) shows the waveform of the voltage at node N2 (voltage VN2), and (H) shows the waveform of the gate voltage (voltage V441) seen from the drain and source of transistor 441.
  • FIG. 67A to 67E show the operating states of the memory cell 410.
  • FIG. 67A shows the state in the normal operation OP1
  • FIGS. 67B and 67C show the states in the store operation OP2
  • FIG. 67D shows the state in the standby operation OP3.
  • FIG. 67E shows the state in restore operation OP4.
  • Normal operation OP1 In the normal operation OP1, the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 66). As a result, the power switch units 12 and 13 (FIG. 1) are turned on, the power supply voltage VDD is supplied to the memory cell array 421 as the power supply voltage VDD1 (FIG. 66(C)), and the power supply voltage VSS is supplied to the memory cell array 421. be done. Then, the driving section 422 sets the signal SSL to low level (low level voltage VL) and the signal SPL to low level (low level voltage VL) ((D), (E), and 67A in FIG. 66).
  • the semiconductor circuit 6 writes data to or reads data from the SRAM circuit 30 of the memory cell 410.
  • FIG. This operation is the same as in the first embodiment.
  • the memory cell 410 causes the data stored in the SRAM circuit 30 to be stored in the storage circuit 440 using two steps.
  • the driving unit 422 sets the signal SSL to high level and the signal SPL to low level in the first step, and sets the signal SSL to low level and the signal SPL to high level in the second step (FIG. 66).
  • E sets the capacitance states of the transistors 441 and 442 of the storage circuit 440 according to the data stored in the SRAM circuit 30 .
  • driving section 422 sets signal SPL to low level (low level voltage VL) and sets signal SSL to high level (high level voltage VH). do.
  • FIG. In this example the voltage VN1 at the node N1 is the high level voltage VH, and the voltage VN2 at the node N2 is the low level voltage VL. Since the drain and source of transistor 442 are low and the gate is high, the voltage V442 at transistor 442 is "+ ⁇ V". As a result, the capacitance state of the transistor 442 becomes the small capacitance state CS.
  • the voltage V441 in the transistor 441 is about "+ ⁇ V/2" and does not reach the voltage capable of changing the capacitance state. Therefore, the capacitance state of transistor 441 does not change.
  • the driving section 422 sets the signal SPL to high level (high level voltage VH) and sets the signal SSL to low level (low level voltage VL).
  • VH high level voltage
  • VL low level voltage
  • a voltage difference of "-.DELTA.V" is generated in the other of the transistors 441 and 442.
  • the capacitance state of the transistor 441 becomes the large capacitance state CL.
  • the voltage V442 in the transistor 442 is about "- ⁇ V/2" and does not reach the voltage capable of changing the capacitance state. Therefore, the capacitance state of transistor 442 does not change.
  • restore operation OP4 In the restore operation OP4, the driving section 422 sets the signal SSL to high level ((D) in FIG. 66).
  • the control unit 11 sets the power control signal PSH to low level and the power control signal PSL to high level ((A) and (B) in FIG. 66).
  • the power switch units 12 and 13 are turned on, the power supply voltage VDD is supplied to the memory cell array 421 as the power supply voltage VDD1 (FIG. 66(C)), and the power supply voltage VSS is supplied to the memory cell array 421 .
  • the driving section 422 changes the signal SPL to low level ((E) in FIG. 66). Thereby, the voltage state in the SRAM circuit 30 is determined according to the capacitance states of the transistors 441 and 442 .
  • the capacitance state of transistor 441 is the large capacitance state CL and the capacitance state of transistor 442 is the low capacitance state CS.
  • the capacitance value between control line SL and node N1 is large, and the capacitance value between control line SL and node N2 is small. Therefore, when the voltage VN1 at the node N1 and the voltage VN2 at the node N2 change according to the change of the voltage of the signal SSL from the low level to the high level, the voltage VN1 tends to become higher than the voltage VN2. As a result, the voltage VN1 at the node N1 becomes the high level voltage VH, and the voltage VN2 at the node N2 becomes the low level voltage VL.
  • SRAM circuit 30 stores data according to the data stored in transistors 441 and 442.
  • the drive unit 422 changes the signal SSL to a low level ((D) in FIG. 66).
  • (About initialization operation) 68 shows an example of the initialization operation of a memory cell 410 of interest in the semiconductor circuit 6, where (A) shows the waveform of the power control signal PSH and (B) shows the waveform of the power control signal PSL. , (C) shows the waveform of signal SWL, (D) shows the waveform of signal SBL on bit line BL, (E) shows the waveform of signal SBLB on bit line BLB, and (F) shows signal SPL. (G) shows the waveform of signal SSL, and (H) shows the waveforms of voltages V441 and V442 in transistors 441 and 442.
  • the control unit 11 sets the power control signal PSH to high level and the power control signal PSL to low level ((A) and (B) in FIG. 68).
  • the power switch units 12 and 13 are turned off, and the supply of the power supply voltages VDD and VSS to the memory cell array 421 is stopped.
  • the driving section 422 changes the signal SWL in all the word lines WL from low level to high level (FIG. 68(C)). Specifically, in FIG. 65, the drive control unit 423 sets the control signal WLEN to high level and also sets the control signal WLON to high level. As a result, the drive unit 422 applies the high level signal SWL to all the word lines WL to activate all the word lines WL.
  • the driving section 26 sets the signals SBL and SBLB on all the bit lines BL and BLB to high level, for example, as in the case of the first embodiment (FIG. 13). Transition between low levels.
  • the driving section 26 changes the signals SBL and SBLB from low level to high level at timing t63, and changes the signals SBL and SBLB from high level to low level at timing t64.
  • the driving section 422 causes the signal SPL in all the control lines PL to transition between high level and low level.
  • drive control section 423 causes control signal PLON to transition between a high level and a low level.
  • the drive unit 422 applies an AC signal corresponding to the control signal PLON to all the control lines PL as the signal SPL.
  • the driving section 422 changes the signal SPL from low level to high level at timing t63, and changes the signal SPL from high level to low level at timing t64.
  • the driving section 422 causes the signals SSL in all the control lines SL to transition between high level and low level.
  • the drive control unit 423 causes the control signal SLON to transition between high level and low level.
  • the drive unit 422 applies an AC signal corresponding to the control signal SLON to all the control lines SL as the signal SSL.
  • the drive unit 422 changes the signal SSL from low level to high level at timing t64, and changes the signal SSL from high level to low level at timing t65.
  • FIG. 69A shows the operating state of the memory cell 410 during the period from timings t63 to t64
  • FIG. 69B shows the operating state of the memory cell 410 during the period from timings t64 to t65.
  • signals SBL, SBLB and signal SPL are at high level (high level voltage VH), and signal SBL is at low level (low level voltage VL). Therefore, voltages V441 and V442 in transistors 441 and 442 are "- ⁇ V".
  • signals SBL, SBLB and signal SPL are at low level and signal SBL is at high level.
  • the initialization operation OPinit the operation during the period from timing t63 to t65 is repeated several hundred to several thousand times, for example.
  • an AC signal is applied to the transistors 441,442.
  • ferroelectric characteristics of the transistors 441 and 442 can be improved.
  • a memory circuit is configured using ferroelectric transistors.
  • the drive unit 26 can apply in-phase AC signals to the two transistors 441 and 442 by applying in-phase AC signals to the bit lines BL and BLB. Therefore, in the semiconductor circuit 6, "+V” or "-V” can be applied to the two transistors 441 and 442 at the same time, so that the initialization operation OPinit can be shortened. Other effects are the same as in the first embodiment.
  • the control line PLA corresponds to a specific example of "first control line” in the present disclosure.
  • the control line SLA corresponds to a specific example of "first selection control line” in the present disclosure.
  • the control line PLB corresponds to a specific example of "second control line” in the present disclosure.
  • the control line SLB corresponds to a specific example of "second selection control line” in the present disclosure.
  • FIG. 71 shows the appearance of a smart phone 900 to which the semiconductor circuits of the above embodiments and the like are applied.
  • This smartphone 900 includes the semiconductor circuit according to the above embodiment.
  • the semiconductor circuits of the above embodiments and the like can be applied to electronic devices in all fields, such as digital cameras, notebook personal computers, portable game machines, and video cameras, in addition to smartphones.
  • the present technology is effective when applied to a portable electronic device having a battery.
  • ferroelectric capacitors and ferroelectric transistors are used as storage elements, but the present invention is not limited to this.
  • it may be used as a memory element that stores data according to a resistance state, such as an RRAM memory element or a PCM memory element.
  • FIG. 72 shows a configuration example of a memory cell 10F obtained by applying this modification to the memory cell 10 (FIG. 2) according to the first embodiment.
  • This memory cell 10F has a storage circuit 40F.
  • the memory circuit 40F has memory elements 101 and 102 .
  • Each of the storage elements 101 and 102 is configured to store information by utilizing the reversible change in the resistance state according to the polarity of the current flowing between the two ends.
  • Each of the memory elements 101 and 102 can set the resistance state to a high resistance state or a low resistance state.
  • the high resistance state is a state in which the resistance value between the two ends is high
  • the low resistance state is a state in which the resistance value between the two ends is low.
  • the resistance state of the memory element 101 is set to a high resistance state, and the resistance state is set to a high resistance state.
  • the resistance state is set to the low resistance state when a current equal to or greater than a predetermined amount flows through the resistor.
  • the resistance state is set to the high resistance state, and the resistance state is set to the high resistance state from the control line PL to the node N2.
  • the resistance state is set to the low resistance state when a current equal to or greater than a fixed amount flows.
  • FIG. 73 shows a configuration example of a memory cell 80F obtained by applying this modification to the memory cell 80 (FIG. 24) according to the second embodiment.
  • This memory cell 80F has a storage circuit 90F.
  • FIG. 74 shows a configuration example of a memory cell 110F obtained by applying this modification to the memory cell 110 (FIG. 35) according to the third embodiment.
  • This memory cell 110F has storage circuits 40F and 140F.
  • the memory circuit 140F has memory elements 103 and 104 .
  • FIG. 75 shows a configuration example of a memory cell 180F obtained by applying this modification to the memory cell 180 (FIG. 47) according to the fourth embodiment.
  • This memory cell 180F has storage circuits 90F and 190F.
  • FIG. 76 shows a configuration example of a memory cell 210F obtained by applying this modification to the memory cell 210 (FIG. 57) according to the fifth embodiment.
  • This memory cell 210F has storage circuits 90F, 290F, and 390F. Even in these cases, the same effects as in the above embodiments can be obtained.
  • This technology can be configured as follows. According to the present technology having the following configuration, the initialization operation can be performed in a short time.
  • a first inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the first node, and capable of applying the inverted voltage to the second node; a second inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the second node, and capable of applying the inverted voltage to the first node; and, a first control line; a first storage element provided on a first path connecting the first node and the first control line; and a second path connecting the second node and the first control line.
  • a first memory circuit having a second memory element provided; a first power switch capable of supplying a first power supply voltage to the first power supply node by turning on; a second power switch capable of supplying a second power supply voltage to the second power supply node by turning on; a first bit line and a second bit line; a first word line; a first transistor having a gate connected to the first word line and capable of connecting the first bit line and the first node when turned on; a second transistor having a gate connected to the first word line and capable of connecting the second bit line and the second node when turned on; While the first power switch and the second power switch are in the ON state, the first word line is activated and the first bit line and the second bit line are set to be different from each other.
  • a driving unit capable of performing a second driving operation of applying a first AC signal and a second AC signal, which are signals in phase with each other, to the first bit line and the second bit line, respectively; semiconductor circuit.
  • the drive unit a first switch connected to the first bit line and capable of applying a first signal to the first bit line when turned on; a second switch connected to the second bit line and capable of applying a second signal, which is an inverted signal of the first signal, to the second bit line when turned on; a third switch connected to the bit line and capable of applying the first signal to the second bit line by being turned on; In the first driving operation, the driving section turns on the first switch and the second switch and turns off the third switch, thereby driving the driving force through the first switch.
  • the first signal can be applied to the first bit line via the second switch, and the second signal can be applied to the second bit line via the second switch;
  • the driving unit turns on the first switch and the third switch and turns off the second switch, thereby driving the driving force through the first switch. can apply the first signal to the first bit line as the first AC signal via the third switch, and apply the first signal to the second bit line via the third switch.
  • the semiconductor circuit according to (1) above which can be applied as an AC signal of (3)
  • the drive unit a fourth switch connected to the first bit line and capable of applying a first voltage to the first bit line when turned on; a fifth switch connected to the second bit line and capable of applying the first voltage to the second bit line when turned on; a sixth switch connected to the first bit line and capable of applying a second voltage to the first bit line when turned on; a seventh switch connected to the second bit line and capable of applying the second voltage to the second bit line when turned on;
  • the driving unit turns on the fourth switch and the fifth switch and turns off the sixth switch and the seventh switch; By alternately repeating the operation of turning on the sixth switch and the seventh switch and turning off the fourth switch and the fifth switch, the first bit line is connected to the first bit line.
  • the semiconductor circuit according to (1) can apply the second AC signal to the second bit line.
  • the second driving operation further includes applying to the first control line a third AC signal that is a reverse phase signal of the first AC signal and the second AC signal. ) to (3).
  • the first memory element has a first terminal connected to the first node and a second terminal connected to the first control line;
  • the semiconductor circuit according to (4), wherein the second memory element has a first terminal connected to the second node and a second terminal connected to the first control line.
  • each of the first memory element and the second memory element has a first terminal and a second terminal;
  • the first memory circuit is a third transistor provided on the first path and capable of connecting the first node and the first control line via the first storage element by being turned on; a fourth transistor provided on the second path and capable of connecting the second node and the first control line via the second storage element by turning on;
  • the first memory element and the second memory element utilize the fact that the capacitive state reversibly changes according to the polarity of the voltage difference between the voltage at the first terminal and the voltage at the second terminal.
  • the semiconductor circuit according to (5) or (6) above which is capable of storing information by (8)
  • the first memory element and the second memory element store information by utilizing the fact that the resistance state reversibly changes according to the direction of the current flowing between the first terminal and the second terminal.
  • the semiconductor circuit according to (5) or (6) above (9) a second control line; a third storage element provided on a third path connecting the first node and the second control line; and a fourth path connecting the second node and the second control line. a second memory circuit having a fourth memory element provided;
  • the semiconductor circuit according to (4), wherein the second driving operation further includes applying the third AC signal to the second control line.
  • the first memory element has a first terminal connected to the first node and a second terminal connected to the first control line;
  • the second memory element has a first terminal connected to the second node and a second terminal connected to the first control line;
  • the third memory element has a first terminal connected to the second control line and a second terminal connected to the first node;
  • the semiconductor circuit according to (9), wherein the fourth memory element has a first terminal connected to the second control line and a second terminal connected to the second node.
  • each of the first memory element, the second memory element, the third memory element, and the fourth memory element has a first terminal and a second terminal;
  • the first memory circuit is a third transistor provided on the first path and capable of connecting the first node and the first control line via the first storage element by being turned on; a fourth transistor provided on the second path and capable of connecting the second node and the first control line via the second storage element by turning on;
  • the second memory circuit is a fifth transistor provided on the third path and capable of connecting the first node and the second control line via the third storage element by being turned on; a sixth transistor provided on the fourth path and capable of connecting the second node and the second control line via the fourth memory element by being turned on;
  • the first storage element has a gate connected to the first selection control line, a first terminal connected to the first node, and a second terminal connected to the first control line. a terminal;
  • the second storage element has a gate connected to the first selection control line, a first terminal connected to the second node, and a second terminal connected to the first control line. a terminal;
  • the second driving operation further includes applying a third AC signal, which is an in-phase signal of the first AC signal and the second AC signal, to the first control line; and applying a fourth AC signal, which is a reverse phase signal of the first AC signal and the second AC signal, to the selection control line of the above (1) to (3).
  • a second control line a second selection control line; a third memory having a gate connected to said second select control line, a first terminal connected to said first node, and a second terminal connected to said second control line a gate connected to the second select control line; a first terminal connected to the second node; and a second terminal connected to the second control line.
  • a second memory circuit having four memory elements; The second driving operation further includes applying the third AC signal to the second control line and applying the fourth AC signal to the second selection control line.
  • a third inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the third node, and capable of applying the inverted voltage to a fourth node; a fourth inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the fourth node, and capable of applying the inverted voltage to the third node; and, a third control line; a fifth storage element provided on a fifth path connecting the third node and the third control line; and a sixth path connecting the fourth node and the third control line.
  • a third memory circuit having a sixth memory element provided; a second word line; a seventh transistor having a gate connected to the second word line and capable of connecting the first bit line and the third node when turned on; an eighth transistor having a gate connected to the second word line and capable of connecting the second bit line and the fourth node when turned on;
  • the first driving operation includes activating the first word line of the first word line and the second word line;
  • the semiconductor circuit according to any one of (1) to (13), wherein the second driving operation includes activating both the first word line and the second word line.
  • a third inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the third node, and capable of applying the inverted voltage to a fourth node; a fourth inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the fourth node, and capable of applying the inverted voltage to the third node; and, a fifth storage element provided on a fifth path connecting the third node and the first control line; and a sixth path connecting the fourth node and the first control line.
  • a third memory circuit having a sixth memory element provided; a second word line; a seventh transistor having a gate connected to the second word line and capable of connecting the first bit line and the third node when turned on; an eighth transistor having a gate connected to the second word line and capable of connecting the second bit line and the fourth node when turned on;
  • the first driving operation includes activating the first word line of the first word line and the second word line;
  • the semiconductor circuit according to any one of (1) to (13), wherein the second driving operation includes activating both the first word line and the second word line.
  • a fifth inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the fifth node, and capable of applying the inverted voltage to a sixth node; a sixth inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the sixth node, and capable of applying the inverted voltage to the fifth node; and, a fifth storage element provided on a fifth path connecting the fifth node and the first control line; and a sixth path connecting the sixth node and the first control line.
  • a fourth memory circuit having a sixth memory element provided; a third bit line and a fourth bit line; a ninth transistor having a gate connected to the first word line and capable of connecting the third bit line and the fifth node when turned on; a tenth transistor having a gate connected to the first word line and capable of connecting the fourth bit line and the sixth node when turned on;
  • the first driving operation further includes applying signals of different logic levels to the third bit line and the fourth bit line, respectively;
  • the second driving operation further includes applying the first AC signal and the second AC signal to the third bit line and the fourth bit line, respectively.
  • a fifth circuit connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the fifth node, and capable of applying the inverted voltage to the sixth node; a sixth circuit connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the sixth node, and capable of applying the inverted voltage to the fifth node; and, a fourth control line; a fifth storage element provided on a fifth path connecting the fifth node and the fourth control line; and a sixth path connecting the sixth node and the fourth control line.
  • a fourth memory circuit having a sixth memory element provided; a third bit line and a fourth bit line; a ninth transistor having a gate connected to the first word line and capable of connecting the third bit line and the fifth node when turned on; a tenth transistor having a gate connected to the first word line and capable of connecting the fourth bit line and the sixth node when turned on;
  • the first driving operation further includes applying signals of different logic levels to the third bit line and the fourth bit line, respectively;
  • the second driving operation further includes applying the first AC signal and the second AC signal to the third bit line and the fourth bit line, respectively.
  • a seventh inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the seventh node, and capable of applying the inverted voltage to an eighth node; an eighth inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the eighth node, and capable of applying the inverted voltage to the seventh node; and, a fifth control line; a seventh storage element provided on a seventh path connecting the seventh node and the fifth control line; and an eighth path connecting the eighth node and the fifth control line.
  • a fifth memory circuit having an eighth memory element provided; a fifth bit line and a sixth bit line; an eleventh transistor capable of connecting the fifth bit line and the seventh node by turning on; a twelfth transistor capable of connecting the sixth bit line and the eighth node by turning on, the first driving operation further includes applying signals of different logic levels to the fifth bit line and the sixth bit line, respectively; The second driving operation further includes applying a fifth AC signal and a sixth AC signal, which are opposite phase signals of the first AC signal, to the fifth bit line and the sixth bit line, respectively.
  • the semiconductor circuit according to any one of (1) to (17) above.
  • a first inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the first node, and capable of applying the inverted voltage to the second node; a second inverter connected to one power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the second node, and capable of applying the inverted voltage to the first node; a first control line; a first storage element provided on a first path connecting the first node and the first control line; the second node and the first control line; a first memory circuit having a second memory element provided on a second path connecting the first memory circuit and a first memory circuit capable of supplying a first power supply voltage to the first power supply node by being turned on; a power switch, a second power switch capable of supplying a second power supply voltage to the second power supply node when turned on, a first bit line and a second bit line, and a first word a first transistor having a gate connected to the first
  • the semiconductor circuit is a first inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the first node, and capable of applying the inverted voltage to the second node; a second inverter connected to the first power supply node and the second power supply node, capable of generating an inverted voltage of the voltage at the second node, and capable of applying the inverted voltage to the first node; and, a first control line; a first storage element provided on a first path connecting the first node and the first control line; and a second path connecting the second node and the first control line.
  • a first memory circuit having a second memory element provided; a first power switch capable of supplying a first power supply voltage to the first power supply node by turning on; a second power switch capable of supplying a second power supply voltage to the second power supply node by turning on; a first bit line and a second bit line; a first word line; a first transistor having a gate connected to the first word line and capable of connecting the first bit line and the first node when turned on; a second transistor having a gate connected to the first word line and capable of connecting the second bit line and the second node when turned on; While the first power switch and the second power switch are in the ON state, the first word line is activated, and the first bit line and the second bit line are different from each other.
  • a driving unit capable of performing a second driving operation of applying a first AC signal and a second AC signal, which are signals in phase with each other, to the first bit line and the second bit line, respectively; Electronics.

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Abstract

本開示の半導体回路は、第１および第２の電源ノードに接続された第１および第２のインバータと、第１の制御線と、第１の記憶回路と、第１および第２の電源スイッチと、第１および第２のビット線と、第１のワード線と、第１のワード線に接続されたゲートを有する第１および第２のトランジスタと、第１および第２の電源スイッチがオン状態である期間において、第１のワード線をアクティブにするとともに、第１および第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、第１および第２の電源スイッチがオフ状態である期間において、第１のワード線をアクティブにするとともに、第１および第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うことが可能な駆動部とを備える。

Description

半導体回路、駆動方法、および電子機器
　本開示は、データを記憶可能な半導体回路、そのような半導体回路において用いられる駆動方法、およびそのような半導体回路を備えた電子機器に関する。
　半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性の記憶素子を内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）と、強誘電体キャパシタを用いた不揮発性の記憶素子とを組み合わせた回路が開示されている。
特開２０１９－１９４９３１号公報
　ところで、例えば強誘電キャパシタや強誘電トランジスタを用いた記憶素子では、例えば、出荷前において記憶素子に対して交流信号を印加する初期化動作が行われる。この初期化動作により、記憶素子の強誘電特性が向上され、記憶素子は安定してデータを記憶できるようになる。特に、製造後において初めて行う初期化動作は、ウェークアップ動作とも呼ばれる。この初期化動作は、より短時間で行われることが望まれる。
　短時間で初期化動作を行うことができる半導体回路、駆動方法、および電子機器を提供することが望ましい。
　本開示の一実施の形態における半導体回路は、第１のインバータと、第２のインバータと、第１の制御線と、第１の記憶回路と、第１の電源スイッチと、第２の電源スイッチと、第１のビット線および第２のビット線と、第１のワード線と、第１のトランジスタと、第２のトランジスタと、駆動部とを備えている。第１のインバータは、第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能なものである。第２のインバータは、第１の電源ノードおよび第２の電源ノードに接続され、第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第１のノードに印加可能なものである。第１の記憶回路は、第１のノードと第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、第２のノードと第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有するものである。第１の電源スイッチは、オン状態になることにより第１の電源ノードに第１の電源電圧を供給可能なものである。第２の電源スイッチは、オン状態になることにより第２の電源ノードに第２の電源電圧を供給可能なものである。第１のトランジスタは、第１のワード線に接続されたゲートを有し、オン状態になることにより第１のビット線と第１のノードを接続可能なものである。第２のトランジスタは、第１のワード線に接続されたゲートを有し、オン状態になることにより第２のビット線と第２のノードを接続可能なものである。駆動部は、第１の電源スイッチおよび第２の電源スイッチがオン状態である期間において、第１のワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、第１の電源スイッチおよび第２の電源スイッチがオフ状態である期間において、第１のワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うことが可能なものである。
　本開示の一実施の形態における駆動方法は、第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、第１の電源ノードおよび第２の電源ノードに接続され、第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第１のノードに印加可能な第２のインバータと、第１の制御線と、第１のノードと第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、第２のノードと第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、オン状態になることにより第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、オン状態になることにより第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、第１のビット線および第２のビット線と、第１のワード線と、第１のワード線に接続されたゲートを有し、オン状態になることにより第１のビット線と第１のノードを接続可能な第１のトランジスタと、第１のワード線に接続されたゲートを有し、オン状態になることにより第２のビット線と第２のノードを接続可能な第２のトランジスタとを備えた半導体回路に対して、第１の電源スイッチおよび第２の電源スイッチがオン状態である期間において、第１のワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、第１の電源スイッチおよび第２の電源スイッチがオフ状態である期間において、第１のワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うものである。
　本開示の一実施の形態における電子機器は、上記半導体回路を備えたものである。
　本開示の一実施の形態における半導体回路、駆動方法、および電子機器では、第１のインバータにより、第１のノードにおける電圧の反転電圧が生成され、その反転電圧が第２のノードに印加される。第２のインバータにより、第２のノードにおける電圧の反転電圧が生成され、その反転電圧が第１のノードに印加される。第１のインバータおよび第２のインバータは、第１の電源ノードおよび第２の電源ノードに接続される。第１の電源スイッチがオン状態になることにより、第１の電源ノードに第１の電源電圧が供給され、第２の電源スイッチがオン状態になることにより、第２の電源ノードに第２の電源電圧が供給される。第１のノードと第１の制御線とを結ぶ第１の経路には、第１の記憶素子が設けられ、第２のノードと第１の制御線とを結ぶ第２の経路には、第２の記憶素子が設けられる。第１のトランジスタがオン状態になることにより、第１のビット線と第１のノードとが接続され、第２のトランジスタがオン状態になることにより、第２のビット線と第２のノードとが接続される。第１の電源スイッチおよび第２の電源スイッチがオン状態である期間において、第１のワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作が行われる。また、第１の電源スイッチおよび第２の電源スイッチがオフ状態である期間において、第１のワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印する第２の駆動動作が行われる。
本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図１に示したメモリセルアレイと電源スイッチ部との接続例を表す説明図である。 図１に示したメモリセルアレイと電源スイッチ部との他の接続例を表す説明図である。 図１に示したメモリセルアレイと電源スイッチ部との他の接続例を表す説明図である。 図１に示した電源スイッチ部の一構成例を表す回路図である。 図１に示した電源スイッチ部の他の一構成例を表す回路図である。 第１の実施の形態に係る駆動部の一構成例を表す回路図である。 第１の実施の形態に係る駆動部の一構成例を表す回路図である。 第１の実施の形態に係る半導体回路の一動作例を表すタイミング波形図である。 図２に示したメモリセルの一動作例を表す回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 比較例に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 比較例に係るメモリセルの一動作例を表す他の回路図である。 比較例に係るメモリセルの一動作例を表す他の回路図である。 比較例に係るメモリセルの一動作例を表す他の回路図である。 比較例に係るメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の変形例に係る駆動部の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 第１の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図２０に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第１の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第２の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２４に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第２の実施の形態に係る駆動部の一構成例を表す回路図である。 第２の実施の形態に係る半導体回路の一動作例を表すタイミング波形図である。 第２の実施の形態に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 第２の実施の形態の変形例に係る駆動部の一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図３１に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第２の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第３の実施の形態に係るメモリセルの一構成例を表す回路図である。 図３５に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第３の実施の形態に係る駆動部の一構成例を表す回路図である。 第３の実施の形態に係る半導体回路の一動作例を表すタイミング波形図である。 図３５に示したメモリセルの一動作例を表す回路図である。 図３５に示したメモリセルの一動作例を表す他の回路図である。 図３５に示したメモリセルの一動作例を表す他の回路図である。 図３５に示したメモリセルの一動作例を表す他の回路図である。 図３５に示したメモリセルの一動作例を表す他の回路図である。 第３の実施の形態に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 図３５に示したメモリセルの一動作例を表す他の回路図である。 図３５に示したメモリセルの一動作例を表す他の回路図である。 第３の実施の形態の変形例に係る駆動部の一構成例を表す回路図である。 第３の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図４３に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第３の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第３の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第４の実施の形態に係るメモリセルの一構成例を表す回路図である。 図４７に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第４の実施の形態に係る駆動部の一構成例を表す回路図である。 第４の実施の形態に係る半導体回路の一動作例を表すタイミング波形図である。 第４の実施の形態に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 第４の実施の形態の変形例に係る駆動部の一構成例を表す回路図である。 第４の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図５３に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第４の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第４の実施の形態の他の変形例に係る駆動部の一構成例を表す回路図である。 第５の実施の形態に係るメモリセルの一構成例を表す回路図である。 図５７に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第５の実施の形態に係る駆動部の一構成例を表す回路図である。 第５の実施の形態に係る半導体回路の一動作例を表すタイミング波形図である。 第５の実施の形態に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 第５の実施の形態の変形例に係る駆動部の一構成例を表す回路図である。 第６の実施の形態に係るメモリセルの一構成例を表す回路図である。 図６３に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 第６の実施の形態に係る駆動部の一構成例を表す回路図である。 第６の実施の形態に係る半導体回路の一動作例を表すタイミング波形図である。 図６３に示したメモリセルの一動作例を表す回路図である。 図６３に示したメモリセルの一動作例を表す他の回路図である。 図６３に示したメモリセルの一動作例を表す他の回路図である。 図６３に示したメモリセルの一動作例を表す他の回路図である。 図６３に示したメモリセルの一動作例を表す他の回路図である。 第６の実施の形態に係る半導体回路における初期化動作の一例を表すタイミング波形図である。 図６３に示したメモリセルの一動作例を表す他の回路図である。 図６３に示したメモリセルの一動作例を表す他の回路図である。 第６の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 実施の形態を適用したスマートフォンの外観構成を表す斜視図である。 変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．第６の実施の形態
７．適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、一実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、データを記憶する回路である。半導体回路１は、制御部１１と、メモリ回路２０と、電源スイッチ部１２，１３とを備えている。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２６とを有している。
　制御部１１は、メモリ回路２０の動作を制御するように構成される。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０にデータを書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０からデータを読み出すようになっている。また、制御部１１は、電源スイッチ部１２に電源制御信号ＰＳＨを供給するとともに電源スイッチ部１３に電源制御信号ＰＳＬを供給することにより、メモリセルアレイ２１に対する電源電圧ＶＤＤ，ＶＳＳの供給を制御する機能をも有している。
　メモリセルアレイ２１は、マトリクス状に配置された複数のメモリセル１０を有している。
　図２は、メモリセル１０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。メモリセルアレイ２１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＰＬとを有している。ワード線ＷＬは、図２，３における横方向に延伸し、ワード線ＷＬの一端は駆動部２２に接続され、このワード線ＷＬには駆動部２２により信号ＳＷＬが印加される。ビット線ＢＬは、図２，３における縦方向に延伸し、ビット線ＢＬの一端は駆動部２６に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸し、ビット線ＢＬＢの一端は駆動部２６に接続される。制御線ＰＬは、図２，３における横方向に延伸し、制御線ＰＬの一端は駆動部２２に接続され、この制御線ＰＬには駆動部２２により信号ＳＰＬが印加されるようになっている。
　メモリセル１０は、ＳＲＡＭ回路３０と、記憶回路４０とを有している。
　ＳＲＡＭ回路３０は、揮発性の記憶回路であり、正帰還により１ビット分のデータを記憶するように構成される。ＳＲＡＭ回路３０は、トランジスタ３１～３６を有している。トランジスタ３１，３３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ３２，３４，３５，３６は、Ｎ型のＭＯＳトランジスタである。
　トランジスタ３１のゲートはノードＮ１に接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはノードＮ２に接続される。トランジスタ３２のゲートはノードＮ１に接続され、ソースは電源ノードＮＶＳＳに接続され、ドレインはノードＮ２に接続される。トランジスタ３１，３２は、インバータＩＶ１を構成する。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力する。トランジスタ３３のゲートはノードＮ２に接続され、ソースには電源ノードＮＶＤＤに接続され、ドレインはノードＮ１に接続される。トランジスタ３４のゲートはノードＮ２に接続され、ソースは電源ノードＮＶＳＳに接続され、ドレインはノードＮ１に接続される。トランジスタ３３，３４は、インバータＩＶ２を構成する。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力する。トランジスタ３５のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬに接続され、ドレインはノードＮ１に接続される。トランジスタ３６のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続される。
　この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子はノードＮ１を介して互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子はノードＮ２を介して互いに接続される。これにより、ＳＲＡＭ回路３０は、正帰還により１ビット分のデータを記憶する。そして、トランジスタ３５，３６がオン状態になることにより、ビット線ＢＬ，ＢＬＢを介してＳＲＡＭ回路３０にデータが書き込まれ、またはＳＲＡＭ回路３０からデータが読み出されるようになっている。
　記憶回路４０は、記憶素子４１，４２を有している。記憶素子４１，４２は、不揮発性の記憶素子であり、この例では、強誘電キャパシタを用いて構成される。記憶素子４１，４２のそれぞれは、両端間の電圧差の極性に応じて可逆的に容量状態が変化することを利用して情報を記憶するように構成される。記憶素子４１の一端はノードＮ１に接続され、他端は制御線ＰＬに接続される。記憶素子４２の一端はノードＮ２に接続され、他端は制御線ＰＬに接続される。
　記憶素子４１，４２のそれぞれは、容量状態を大容量状態ＣＨまたは小容量状態ＣＬに設定することができる。大容量状態ＣＬは、両端間の容量値が大きい状態であり、小容量状態ＣＳは、両端間の容量値が小さい状態である。具体的には、記憶素子４１は、例えば、ノードＮ１に接続された端子の電圧が、制御線ＰＬに接続された端子の電圧よりも所定量以上高い場合に、容量状態が小容量状態ＣＳに設定され、ノードＮ１に接続された端子の電圧が、制御線ＰＬに接続された端子の電圧よりも所定量以上低い場合に、容量状態が大容量状態ＣＬに設定される。同様に、記憶素子４２は、例えば、ノードＮ２に接続された端子の電圧が、制御線ＰＬに接続された端子の電圧よりも所定量以上高い場合に、容量状態が小容量状態ＣＳに設定され、ノードＮ２に接続された端子の電圧が、制御線ＰＬに接続された端子の電圧よりも所定量以上低い場合に、容量状態が大容量状態ＣＬに設定されるようになっている。
　このように、メモリセル１０では、ＳＲＡＭ回路３０に加え、記憶回路４０を設けるようにした。これにより、半導体回路１では、例えば電源スイッチ部１２，１３（図１）をオフ状態にすることによりスタンバイ動作を行う場合において、スタンバイ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に記憶されたデータを、不揮発性メモリである記憶回路４０に記憶させることができる。そして、半導体回路１では、スタンバイ動作の直後にリストア動作を行うことにより、記憶回路４０に記憶されたデータを、ＳＲＡＭ回路３０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル１０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
　記憶素子４１，４２は、製造直後では強誘電特性が不十分であり、データを安定して記憶するのは難しい。そこで、半導体回路１では、例えば出荷前において記憶素子４１，４２に対して交流信号を印加する初期化動作を行うことにより、記憶素子４１，４２の強誘電特性を向上させ、記憶素子４１，４２が安定してデータを記憶できるようにする。なお、出荷前だけでなく、半導体回路１は、例えば、出荷後も定期的に、この初期化動作を行うようにしてもよい。この場合でも、記憶素子４１，４２が安定してデータを記憶できるようにすることができる。半導体回路１は、このような初期化動作を行う機能をも有している。
　電源スイッチ部１２は、電源制御信号ＰＳＨに基づいて、電源電圧ＶＤＤの電源ノードＮＶＤＤへの供給をオンオフするように構成される。電源スイッチ部１３は、電源制御信号ＰＳＬに基づいて、電源電圧ＶＳＳの電源ノードＮＶＳＳへの供給をオンオフするように構成される。
　図４は、電源スイッチ部１２，１３の一構成例を表すものである。電源スイッチ部１２は、Ｐ型のＭＯＳトランジスタを有する。このトランジスタのゲートには電源制御信号ＰＳＨが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮＶＤＤに接続される。電源スイッチ部１３は、Ｎ型のＭＯＳトランジスタを有する。このトランジスタのゲートには電源制御信号ＰＳＬが供給され、ソースには電源電圧ＶＳＳが供給され、ドレインはノードＮＶＳＳに接続される。
　この構成により、半導体回路１では、メモリセルアレイ２１を動作させる場合には、電源スイッチ部１２，１３をオン状態にして、電源電圧ＶＤＤ，ＶＳＳをメモリセルアレイ２１に供給する。また、半導体回路１では、メモリセルアレイ２１を動作させない場合には、電源スイッチ部１２，１３をオフ状態にして、電源電圧ＶＤＤ，ＶＳＳのメモリセルアレイ２１への供給を停止する。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
　図４の例では、メモリセルアレイ２１の全体について、まとめて電源制御を行うようにしたが、これに限定されるものではない。例えば、図５，６に示したように、メモリセルアレイ２１の一部について、電源制御を行うことができるようにしてもよい。図５に示した例では、メモリセルアレイ２１を、この例では４つのブロックに分けている。そして、電源スイッチ部１２には、これらの４つのブロックにそれぞれ接続された４つのトランジスタを設け、電源スイッチ部１３には、これらの４つのブロックにそれぞれ接続された４つのトランジスタを設けている。これにより、この半導体回路１では、メモリセルアレイ２１における４つのブロックのそれぞれを単位として電源制御を行うことができる。また、図６に示した例では、電源スイッチ部１２に、メモリセルアレイ２１における複数のメモリセル１０にそれぞれ接続された複数のトランジスタを設け、電源スイッチ部１３に、複数のメモリセル１０にそれぞれ接続された複数のトランジスタを設けている。これにより、この半導体回路１では、複数のメモリセル１０のそれぞれを単位として電源制御を行うことができる。これにより、図５，６に示した例では、より細やかな電源制御を行うことができるようになっている。
　また、図４の例では、電源スイッチ部１２にＰ型のＭＯＳトランジスタを設けるとともに、電源スイッチ部１３にＮ型のＭＯＳトランジスタを設けたが、これに限定されるものではない。これに代えて、例えば図７に示したように、電源スイッチ部１２にＰ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタからなるトランスファゲートを設けるとともに、電源スイッチ部１３にＰ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタからなるトランスファゲートを設けてもよい。また、例えば図８に示したように、電源スイッチ部１２，１３におけるトランジスタを駆動する駆動回路ＤＲＶを設けてもよい。この駆動回路ＤＲＶは、例えば遅延時間を調整し、あるいはスルーレートを調整してもよい。
　駆動部２２（図１）は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬに信号ＳＰＬを印加するように構成される。
　図９は、駆動部２２の一構成例を表すものである。駆動部２２は、駆動制御部２３と、アドレスデコーダ２４と、複数の駆動回路２５とを有している。
　駆動制御部２３は、制御部１１からの指示に基づいて、駆動部２２の動作を制御するように構成される。具体的には、駆動制御部２３は、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＰＬＯＮを用いて複数の駆動回路２５の動作を制御するようになっている。
　アドレスデコーダ２４は、駆動制御部２３からの指示に基づいて、データを書き込むアドレスまたはデータを読み出すアドレスをデコードすることにより、アドレスデコード信号ＡＤＤを生成するように構成される。このアドレスデコード信号ＡＤＤは、複数ビットの信号であり、この複数のビットのそれぞれは、メモリセルアレイ２１における複数のワード線ＷＬに対応する。
　複数の駆動回路２５は、およびアドレスデコード信号ＡＤＤに含まれる複数のビットに対応して設けられ、メモリセルアレイ２１における複数のワード線ＷＬおよび複数の制御線ＰＬを駆動するように構成される。駆動回路２５は、論理和（ＯＲ）回路５１と、論理積（ＡＮＤ）回路５２と、バッファ５３とを有している。論理和回路５１は、制御信号ＷＬＥＮと、アドレスデコード信号ＡＤＤに含まれる複数のビットのうちの対応するビットの信号との論理和を求めるように構成される。論理積回路５２は、論理和回路５１の出力信号、および制御信号ＷＬＯＮの論理積を求め、その論理積に基づいてワード線ＷＬを駆動するように構成される。バッファ５３は、制御信号ＰＬＯＮに基づいて制御線ＰＬを駆動するように構成される。
　この構成により、例えば、メモリセルアレイ２１にデータを書き込み、あるいはメモリセルアレイ２１からデータを読み出す場合には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部２２は、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部２２は、全ての制御線ＰＬに、低レベルである信号ＳＰＬを印加する。
　また、例えば、記憶素子４１，４２にデータを記憶させ、あるいは記憶素子４１，４２からデータを読み出す場合には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成する。これにより、駆動部２２は、全てのワード線ＷＬに、低レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加する。
　また、例えば、複数のメモリセル１０における記憶素子４１，４２に対して初期化動作を行う場合には、駆動制御部２３は、制御信号ＷＬＥＮを高レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加するようになっている。
　駆動部２６は、制御部１１から供給された制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１にデータを書き込み、あるいはメモリセルアレイ２１からデータを読み出すように構成される。
　図１０は、駆動部２６の一構成例を表すものである。この図１０は、駆動部２６における、１組のビット線ＢＬ，ＢＬＢに係る回路部分を描いている。駆動部２６は、駆動制御部２７と、書込回路２８と、プリチャージ回路２９と、センスアンプ５９とを有している。
　駆動制御部２７は、制御部１１からの指示に基づいて、駆動部２６の動作を制御するように構成される。具体的には、駆動制御部２７は、制御信号ＷＥ，ＷＵおよびデータ信号ＤＴを用いて書込回路２８の動作を制御し、制御信号ＰＣを用いてプリチャージ回路２９の動作を制御し、センスアンプ５９の検出結果を受け取るようになっている。
　書込回路２８は、書き込むべきデータに基づいてビット線ＢＬ，ＢＬＢを駆動するように構成される。書込回路２８は、インバータ５４～５６と、論理和回路６１と、インバータ６２と、トランスファゲート６３と、インバータ６４と、トランスファゲート６５と、インバータ６６と、トランスファゲート６７とを有している。
　インバータ５４は、書き込むべきデータを示すデータ信号ＤＴの反転信号を生成するように構成される。インバータ５５は、インバータ５４の出力信号の反転信号を生成するように構成される。インバータ５６はインバータ５４の出力信号の反転信号を生成するように構成される。論理和回路６１は、制御信号ＷＥおよび制御信号ＷＵの論理和を生成するように構成される。インバータ６２は論理和回路６１の出力信号の反転信号を生成するように構成される。トランスファゲート６３は、論理和回路６１の出力信号およびインバータ６２の出力信号に基づいて、インバータ５５の出力信号をビット線ＢＬに印加するように構成される。インバータ６４は制御信号ＷＥの反転信号を生成するように構成される。トランスファゲート６５は、制御信号ＷＥおよびインバータ６４の出力信号に基づいてインバータ５４の出力信号をビット線ＢＬＢに印加するように構成される。インバータ６６は、制御信号ＷＵの反転信号を生成するように構成される。トランスファゲート６７は、制御信号ＷＵおよびインバータ６６の出力信号に基づいて、インバータ５６の出力信号をビット線ＢＬＢに印加するように構成される。
　この構成により、例えば、データを書き込む場合には、駆動制御部２７は、制御信号ＷＥを高レベルにし、制御信号ＷＵを低レベルにし、書き込むべきデータを示すデータ信号ＤＴを生成する。これにより、トランスファゲート６３，６５がオン状態になり、書込回路２８は、データ信号ＤＴをビット線ＢＬに印加するとともに、データ信号ＤＴの反転信号をビット線ＢＬＢに印加する。
　また、例えば、複数のメモリセル１０における記憶素子４１，４２に対して初期化動作を行う場合には、駆動制御部２７は、制御信号ＷＥを低レベルにし、制御信号ＷＵを高レベルにし、データ信号ＤＴを高レベルと低レベルとの間で遷移させる。これにより、トランスファゲート６３，６７がオン状態になり、書込回路２８は、データ信号ＤＴに応じた交流信号を、ビット線ＢＬおよびビット線ＢＬＢに印加する。この場合には、ビット線ＢＬにおける信号およびビット線ＢＬＢにおける信号は、互いに同相の信号である。
　プリチャージ回路２９は、ビット線ＢＬ，ＢＬＢに対してプリチャージを行うように構成される。プリチャージ回路２９は、トランジスタ６８，６９を有している。トランジスタ６８，６９は、Ｐ型のＭＯＳトランジスタである。トランジスタ６８のゲートには制御信号ＰＣが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはビット線ＢＬに接続される。トランジスタ６９のゲートには制御信号ＰＣが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはビット線ＢＬＢに接続される。
　センスアンプ５９は、ビット線ＢＬにおける電圧およびビット線ＢＬＢにおける電圧に基づいて、メモリセル１０からデータを読み出し、読み出した結果を駆動制御部２７に供給するように構成される。
　ここで、インバータＩＶ１は、本開示における「第１のインバータ」の一具体例に対応する。インバータＩＶ２は、本開示における「第２のインバータ」の一具体例に対応する。制御線ＰＬは、本開示における「第１の制御線」の一具体例に対応する。記憶回路４０は、本開示における「第１の記憶回路」の一具体例に対応する。記憶素子４１は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子４２は、本開示における「第２の記憶素子」の一具体例に対応する。電源スイッチ部１２は、本開示における「第１の電源スイッチ」の一具体例に対応する。電源スイッチ部１３は、本開示における「第２の電源スイッチ」の一具体例に対応する。トランジスタ３５は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ３６は、本開示における「第２のトランジスタ」の一具体例に対応する。駆動部２２，２６は、本開示における「駆動部」の一具体例に対応する。トランスファゲート６３は、本開示における「第１のスイッチ」の一具体例に対応する。トランスファゲート６５は、本開示における「第２のスイッチ」の一具体例に対応する。トランスファゲート６７は、本開示における「第３のスイッチ」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の半導体回路１の動作および作用について説明する。
（全体動作概要）
　まず、図１～３を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０にデータを書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０からデータを読み出す。また、制御部１１は、電源スイッチ部１２に電源制御信号ＰＳＨを供給するとともに電源スイッチ部１３に電源制御信号ＰＳＬを供給することにより、メモリセルアレイ２１に対する電源電圧ＶＤＤ，ＶＳＳの供給を制御する。電源スイッチ部１２は、電源制御信号ＰＳＨに基づいて、電源電圧ＶＤＤの電源ノードＮＶＤＤへの供給をオンオフする。電源スイッチ部１３は、電源制御信号ＰＳＬに基づいて、電源電圧ＶＳＳの電源ノードＮＶＳＳへの供給をオンオフする。電源スイッチ部１２、１３がオン状態になることにより、メモリセルアレイ２１に、電源電圧ＶＤＤおよび電源電圧ＶＳＳが供給される。メモリ回路２０の駆動部２２は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬに信号ＳＰＬを印加する。駆動部２６は、制御部１１から供給された制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１にデータを書き込む。また、駆動部２６は、制御部１１から供給された制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１からデータを読み出し、読み出したデータを制御部１１に供給する。
（詳細動作）
　半導体回路１は、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路３０にデータを記憶させる。例えば電源スイッチ部１２，１３をオフ状態にすることによりスタンバイ動作ＯＰ３を行う場合には、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に記憶されたデータを、不揮発性メモリである記憶回路４０に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶回路４０に記憶されたデータを、ＳＲＡＭ回路３０に記憶させる。以下に、この動作について、詳細に説明する。
　図１１は、半導体回路１における、ある着目したメモリセル１０の一動作例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は電源ノードＮＶＤＤにおける電圧（電源電圧ＶＤＤ１）の波形を示し、（Ｄ）は信号ＳＰＬの波形を示し、（Ｅ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｆ）はノードＮ２における電圧（電圧ＶＮ２）の波形を示し、（Ｇ）は記憶素子４１における他端から見た一端の電圧（電圧Ｖ４１）の波形を示し、（Ｈ）は記憶素子４２における他端から見た一端の電圧（電圧Ｖ４２）の波形を示す。図１２Ａ～１２Ｅは、メモリセル１０の動作状態を表すものであり、図１２Ａは通常動作ＯＰ１における状態を示し、図１２Ｂ，１２Ｃはストア動作ＯＰ２における状態を示し、図１２Ｄはスタンバイ動作ＯＰ３における状態を示し、図１２Ｅはリストア動作ＯＰ４における状態を示す。図１２Ａ～１２Ｅでは、インバータＩＶ１，ＩＶ２を、シンボルを用いて示している。
（通常動作ＯＰ１）
　半導体回路１は、通常動作ＯＰ１を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。
　通常動作ＯＰ１では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図１１（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３（図１）はオン状態になり、メモリセルアレイ２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図１１（Ｃ））、メモリセルアレイ２１に電源電圧ＶＳＳが供給される。そして、駆動部２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にする（図１１（Ｄ），１２Ａ）。
　この通常動作ＯＰ１では、半導体回路１は、メモリセル１０のＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。具体的には、ＳＲＡＭ回路３０にデータを書き込む場合には、まず、駆動部２６の書込回路２８は、ビット線ＢＬ，ＢＬＢに、書き込むデータに応じた、互いに反転した電圧レベルを有する信号を印加する。また、駆動部２２は、信号ＳＷＬを高レベルにすることにより、ＳＲＡＭ回路３０のトランジスタ３５，３６をオン状態にする。これにより、ＳＲＡＭ回路３０には、ビット線ＢＬ，ＢＬＢの電圧に応じたデータが書き込まれる。また、ＳＲＡＭ回路３０からデータを読み出す場合には、駆動部２６のプリチャージ回路２９は、ビット線ＢＬ，ＢＬＢを、この例では高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＷＬを高レベルにすることにより、トランジスタ３５，３６をオン状態にする。これにより、ビット線ＢＬ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路３０に記憶されたデータに応じて変化する。そして、駆動部２６のセンスアンプ５９は、ビット線ＢＬ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路３０に記憶されたデータを読み出す。
（ストア動作ＯＰ２）
　次に、ストア動作ＯＰ２について説明する。半導体回路１は、スタンバイ動作ＯＰ３を行う前にストア動作ＯＰ２を行うことにより、ＳＲＡＭ回路３０に記憶されたデータを記憶回路４０に記憶させる。
　ストア動作ＯＰ２では、メモリセル１０は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶されたデータを記憶回路４０に記憶させる。まず、駆動部２２は、第１ステップにおいて、信号ＳＰＬを高レベルにし、第２ステップにおいて、信号ＳＰＬを低レベルにする（図１１（Ｄ））。これにより、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶回路４０の記憶素子４１，４２の容量状態が設定される。
　具体的には、第１ステップにおいて、図１２Ｂに示したように、駆動部２２は、信号ＳＰＬを高レベル（高レベル電圧ＶＨ）にする。これにより、記憶素子４１，４２のうちのいずれか一方の両端間に電圧差が生じる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル１０では、記憶素子４２の他端から見た一端の電圧Ｖ４２が“－ΔＶ”になる。ここで、“ΔＶ”は、電圧ＶＨと電圧ＶＬとの差（ＶＨ－ＶＬ）である。これにより、記憶素子４２の容量状態は大容量状態ＣＬになる。一方、記憶素子４１の他端から見た一端の電圧Ｖ４１は０Ｖであるので、記憶素子４１の容量状態は変化しない。
　次に、第２ステップにおいて、図１２Ｃに示したように、駆動部２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にする。これにより、記憶素子４１，４２のうちの他方の両端間に電圧差が生じる。この例では、メモリセル１０では、記憶素子４１の他端から見た一端の電圧Ｖ４１が“＋ΔＶ”になる。これにより、記憶素子４１の容量状態は小容量状態ＣＳになる。一方、記憶素子４２の他端から見た一端の電圧Ｖ４２は０Ｖであるので、記憶素子４２の容量状態は変化せず、大容量状態ＣＬを維持する。
　なお、この例では、図１１に示したように、第１ステップにおいて信号ＳＰＬを高レベルにし、第２ステップにおいて信号ＳＰＬを低レベルにしたが、これに限定されるものではない。これに代えて、例えば、第１ステップにおいて信号ＳＰＬを低レベルにし、第２ステップにおいて信号ＳＰＬを高レベルにしてもよい。
　このようにして、メモリセル１０では、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶素子４１，４２の容量状態がそれぞれ設定される。
（スタンバイ動作ＯＰ３）
　そして、半導体回路１は、ストア動作ＯＰ２の後に、電源スイッチ部１２，１３をオフ状態にすることによりスタンバイ動作ＯＰ３を行う。
　スタンバイ動作ＯＰ３では、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図１１（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される（図１１（Ｃ））。このとき、図１２Ｄに示したように、記憶素子４１，４２の容量状態は維持される。
（リストア動作ＯＰ４）
　次に、リストア動作ＯＰ４について説明する。スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路１は、リストア動作ＯＰ４を行うことにより、記憶素子４１，４２に記憶されたデータを、ＳＲＡＭ回路３０に記憶させる。
　リストア動作ＯＰ４では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図１１（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオン状態になり、メモリセルアレイ２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図１１（Ｃ））、メモリセルアレイ２１に電源電圧ＶＳＳが供給される。そして、駆動部２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にする（図１１（Ｄ），１２Ｅ）。
　図１２Ｅに示したように、ノードＮ１は記憶素子４１を介して制御線ＰＬに接続され、ノードＮ２は記憶素子４２を介して制御線ＰＬに接続される。記憶素子４１，４２の容量状態は互いに異なるので、記憶素子４１，４２の容量状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。この例では、記憶素子４１の容量状態は小容量状態ＣＳであり、記憶素子４２の容量状態は大容量状態ＣＬである。よって、インバータＩＶ２が記憶素子４１を駆動し、インバータＩＶ１が記憶素子４２を駆動する際、容量値が小さい記憶素子４１が接続されたノードＮ１の電圧は高くなりやすく、容量値が大きい記憶素子４２が接続されたノードＮ２の電圧は高くなりにくい。その結果、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル１０では、記憶素子４１，４２に記憶されたデータに応じて、ＳＲＡＭ回路３０がデータを記憶する。
　この後、半導体回路１は、通常動作ＯＰ１（図１２Ａ）を行う。そして、これ以降は、半導体回路１は、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、リストア動作ＯＰ４、および通常動作ＯＰ１をこの順に繰り返す。
　このように、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路３０に記憶されたデータを、不揮発性メモリである記憶回路４０の記憶素子４１，４２に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子４１，４２に記憶されたデータを、ＳＲＡＭ回路３０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル１０の状態を、電源供給を停止する前の状態に戻すことができる。
（初期化動作について）
　半導体回路１は、例えば出荷前において記憶素子４１，４２に対して交流信号を印加する初期化動作を行うことにより、記憶素子４１，４２の強誘電特性を向上させ、記憶素子４１，４２が安定してデータを記憶できるようにする。以下に、このような初期化動作について、詳細に説明する。
　図１３は、半導体回路１における、ある着目したメモリセル１０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｅ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｆ）は信号ＳＰＬの波形を示し、（Ｇ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の波形を示す。
　半導体回路１は、タイミングｔ１において、初期化動作ＯＰinitを開始する。まず、タイミングｔ１において、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図１３（Ａ），１３（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。
　次に、タイミングｔ２において、駆動部２２は、全てのワード線ＷＬにおける信号ＳＷＬを低レベルから高レベルに変化させる（図１３（Ｃ））。具体的には、図９において、駆動制御部２３は、制御信号ＷＬＥＮを高レベルにするとともに、制御信号ＷＬＯＮを高レベルにする。これにより、駆動部２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全てのワード線ＷＬをアクティブにする。
　次に、タイミングｔ３以降の期間において、駆動部２６は、例えば、全てのビット線ＢＬ，ＢＬＢにおける信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。具体的には、図１０において、駆動制御部２７は、制御信号ＷＥを低レベルにし、制御信号ＷＵを高レベルにし、データ信号ＤＴを高レベルと低レベルとの間で遷移させる。これにより、トランスファゲート６３，６７がオン状態になり、書込回路２８は、データ信号ＤＴに応じた交流信号を、ビット線ＢＬおよびビット線ＢＬＢに印加する。駆動部２６は、例えば、全てのビット線ＢＬおよびビット線ＢＬＢに、この交流信号を印加することができる。この例では、駆動部２６は、タイミングｔ３において、信号ＳＢＬ，ＳＢＬＢを低レベルから高レベルに変化させ、タイミングｔ４において、信号ＳＢＬ，ＳＢＬＢを高レベルから低レベルに変化させる。
　また、このタイミングｔ３以降の期間において、駆動部２２は、全ての制御線ＰＬにおける信号ＳＰＬを高レベルと低レベルとの間で遷移させる。具体的には、図９において、駆動制御部２３は、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部２２は、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加する。この例では、駆動部２２は、タイミングｔ４において、信号ＳＰＬを低レベルから高レベルに変化させ、タイミングｔ５において信号ＳＰＬを高レベルから低レベルに変化させる。
　図１４Ａは、タイミングｔ３～ｔ４の期間におけるメモリセル１０の動作状態を表すものであり、図１４Ｂは、タイミングｔ４～ｔ５の期間におけるメモリセル１０の動作状態を表すものである。タイミングｔ３～ｔ４の期間では、図１４Ａに示したように、信号ＳＢＬ，ＳＢＬＢが高レベル（高レベル電圧ＶＨ）であり、信号ＳＰＬが低レベル（低レベル電圧ＶＬ）である。よって、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２は“＋ΔＶ”になる。タイミングｔ４～ｔ５の期間では、図１４Ｂに示したように、信号ＳＢＬ，ＳＢＬＢが低レベルであり、信号ＳＰＬが高レベルである。よって、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２は“－ΔＶ”になる。このように、この初期化動作ＯＰinitでは、タイミングｔ３～ｔ５の期間における２つのステップのそれぞれにおいて、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の両方が“＋Ｖ”または“－Ｖ”になる。
　初期化動作ＯＰinitでは、タイミングｔ３～ｔ５の期間における動作が、例えば数百回から数千回程度繰り返される。このようにして、各メモリセル１０において、記憶素子４１，４２に交流信号が印加される。その結果、記憶素子４１，４２の強誘電特性を向上させることができる。
　このように、半導体回路１では、初期化動作ＯＰinitにおいて、電源スイッチ部１２，１３をオフ状態にした。そして、駆動部２６は、ビット線ＢＬ，ＢＬＢに対して互いに同相の交流信号である信号ＳＢＬ，ＳＢＬＢを印加し、駆動部２２は、制御線ＰＬに対して交流信号である信号ＳＰＬを印加するようにした。これにより、半導体回路１では、以下に示す比較例の場合と比べて、短時間で初期化動作を行うことができる。
（比較例）
　次に、比較例と対比して、本実施の形態に係る半導体回路１の作用を説明する。比較例に係る半導体回路１Ｒでは、駆動部２６は、メモリセルアレイ２１にデータを書き込み、あるいはメモリセルアレイ２１からデータを読み出す場合と同様に、初期化動作ＯＰinitにおいて、ビット線ＢＬ，ＢＬＢに対して互いに逆相の交流信号を印加するように構成される。
　図１５は、半導体回路１Ｒにおける、ある着目したメモリセル１０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｅ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｆ）は信号ＳＰＬの波形を示し、（Ｇ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の波形を示す。
　半導体回路１Ｒの制御部１１は、タイミングｔ１１において、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図１５（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。次に、駆動部２２は、タイミングｔ１２において、信号ＳＷＬを低レベルから高レベルに変化させる（図１５（Ｃ））。
　次に、タイミングｔ１３以降の期間において、駆動部２６は、信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。この例では、駆動部２６は、タイミングｔ１３において、信号ＳＢＬを低レベルから高レベルに変化させるとともに信号ＳＢＬＢを高レベルから低レベルに変化させ、タイミングｔ１５において、信号ＳＢＬを高レベルから低レベルに変化させるとともに信号ＳＢＬＢを低レベルから高レベルに変化させる。
　また、このタイミングｔ１３以降の期間において、駆動部２２は、信号ＳＰＬを高レベルと低レベルとの間で遷移させる。この例では、駆動部２２は、タイミングｔ１４において、信号ＳＰＬを低レベルから高レベルに変化させ、タイミングｔ１６において信号ＳＰＬを高レベルから低レベルに変化させる。
　図１６Ａは、タイミングｔ１３～ｔ１４の期間におけるメモリセル１０の動作状態を表すものであり、図１６Ｂは、タイミングｔ１４～ｔ１５の期間におけるメモリセル１０の動作状態を表すものであり、図１６Ｃは、タイミングｔ１５～ｔ１６の期間におけるメモリセル１０の動作状態を表すものであり、図１６Ｄは、タイミングｔ１６～ｔ１７の期間におけるメモリセル１０の動作状態を表すものである。タイミングｔ１３～ｔ１４の期間では、図１６Ａに示したように、信号ＳＢＬが高レベルであり、信号ＳＢＬＢが低レベルであり、信号ＳＰＬが低レベルである。よって、記憶素子４１における電圧Ｖ４１は“＋ΔＶ”になり、記憶素子４２における電圧Ｖ４２は０Ｖになる。タイミングｔ１４～ｔ１５の期間では、図１６Ｂに示したように、信号ＳＢＬが高レベルであり、信号ＳＢＬＢが低レベルであり、信号ＳＰＬが高レベルである。よって、記憶素子４１における電圧Ｖ４１は０Ｖになり、記憶素子４２における電圧Ｖ４２は“－ΔＶ”になる。タイミングｔ１５～ｔ１６の期間では、図１６Ｃに示したように、信号ＳＢＬが低レベルであり、信号ＳＢＬＢが高レベルであり、信号ＳＰＬが高レベルである。よって、記憶素子４１における電圧Ｖ４１は“－ΔＶ”になり、記憶素子４２における電圧Ｖ４２は０Ｖになる。タイミングｔ１６～ｔ１７の期間では、図１６Ｄに示したように、信号ＳＢＬが低レベルであり、信号ＳＢＬＢが高レベルであり、信号ＳＰＬが低レベルである。よって、記憶素子４１における電圧Ｖ４１は０Ｖになり、記憶素子４２における電圧Ｖ４２は“＋ΔＶ”になる。この初期化動作ＯＰinitでは、タイミングｔ１３～ｔ１７の期間における４つのステップのそれぞれにおいて、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２のうちの一方のみが、“＋Ｖ”または“－Ｖ”になる。比較例に係る初期化動作ＯＰinitでは、このような４つのステップからなる動作が繰り返されるので、初期化動作ＯＰinitに時間がかかってしまう。
　一方、本実施の形態に係る初期化動作ＯＰinitでは、図１３，１４Ａ，１４Ｂに示したように、２つのステップからなる動作が繰り返されるので、初期化動作ＯＰinitの時間を短くすることができる。
　このように、半導体回路１では、第１の電源ノード（電源ノードＮＶＤＤ）および第２の電源ノード（電源ノードＮＶＳＳ）に接続された第１のインバータ（インバータＩＶ１）および第２のインバータ（インバータＩＶ２）と、オン状態になることにより第１の電源ノード（電源ノードＮＶＤＤ）に第１の電源電圧（電源電圧ＶＤＤ）を供給可能な第１の電源スイッチ（電源スイッチ部１２）と、オン状態になることにより第２の電源ノード（電源ノードＮＶＳＳ）に第２の電源電圧（電源電圧ＶＳＳ）を供給可能な第２の電源スイッチ（電源スイッチ部１３）と、駆動部２２，２６とを設けるようにした。駆動部２２，２６は、第１の電源スイッチ（電源スイッチ部１２）および第２の電源スイッチ（電源スイッチ部１３）がオン状態である期間において、ワード線ＷＬをオン状態にするとともに、第１のビット線（ビット線ＢＬ）および第２のビット線（ビット線ＢＬＢ）に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、第１の電源スイッチ（電源スイッチ部１２）および第２の電源スイッチ（電源スイッチ部１３）がオフ状態である期間において、ワード線ＷＬをアクティブにするとともに、第１のビット線（ビット線ＢＬ）および第２のビット線（ビット線ＢＬＢ）に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うようにした。また、この例では、制御部（制御部１１および駆動部２２，２６）は、第２の駆動動作において、さらに、第１の制御線（制御線ＰＬ）に第１の交流信号および第２の交流信号の逆相信号である第３の交流信号を印加するようにした。これにより、半導体回路１では、初期化動作ＯＰinitにおいて、インバータＩＶ１，ＩＶ２への電源供給が停止されるので、駆動部２６は、ノードＮ１，Ｎ２の電圧を、ビット線ＢＬ，ＢＬＢを介して設定することができる。そして、駆動部２６は、ビット線ＢＬ，ＢＬＢに対して互いに同相の交流信号を印加することにより、２つの記憶素子４１，４２に同相の交流信号を印加することができる。よって、半導体回路１では、２つの記憶素子４１，４２に対して、同時に“＋Ｖ”または“－Ｖ”を印加することができるので、初期化動作ＯＰinitの時間を短くすることができる。
　また、半導体回路１では、初期化動作ＯＰinitにおいて、複数のワード線ＷＬをアクティブにしたので、例えば、これらの複数のワード線ＷＬに接続された複数のメモリセル１０に対して同時に初期化動作ＯＰinitを行うことができる。これにより、初期化動作ＯＰinitの時間を短くすることができる。すなわち、仮に、データを書き込む場合などのように、複数のワード線ＷＬのうち１つのワード線ＷＬしかアクティブにすることができない場合には、全てのメモリセル１０に対して初期化動作ＯＰinitを行う際、複数のワード線ＷＬのうちのアクティブにするワード線ＷＬを順次切り替える必要があるので、初期化動作ＯＰinitに時間がかかってしまう。一方、半導体回路１では、初期化動作ＯＰinitにおいて、複数のワード線ＷＬを同時にアクティブにしたので、複数のメモリセル１０に対して同時に初期化動作ＯＰinitを行うことができるため、初期化動作ＯＰinitの時間を短くすることができる。
［効果］
　以上のように本実施の形態では、第１の電源ノードおよび第２の電源ノードに接続された第１のインバータおよび第２のインバータと、オン状態になることにより第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、オン状態になることにより第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、制御部とを設けるようにした。制御部は、第１の電源スイッチおよび第２の電源スイッチがオン状態である期間において、ワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、第１の電源スイッチおよび第２の電源スイッチがオフ状態である期間において、ワード線をアクティブにするとともに、第１のビット線および第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うようにした。これにより、初期化動作の時間を短くすることができる。
　本実施の形態では、初期化動作において、複数のワード線をアクティブにしたので、初期化動作の時間を短くすることができる。
［変形例１－１］
　上記実施の形態では、図９に示したように、駆動部２２は、全ての制御線ＰＬに対して同じ信号ＳＰＬを印加したが、これに限定されるものではない。これに代えて、例えば図１７に示す駆動部２２Ａのように、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて制御線ＰＬを選択的に駆動してもよい。駆動部２２Ａは、複数の駆動回路２５Ａを有している。駆動回路２５Ａは、論理積回路５３Ａを有している。論理積回路５３Ａは、制御信号ＰＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＰＬを駆動するように構成される。
　この構成により、本変形例に係る半導体回路は、例えば、行単位でストア動作やリストア動作を行うことができる。具体的には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成する。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部２２Ａは、複数の制御線ＰＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加するとともに、それ以外の複数の制御線ＰＬに、低レベルである信号ＳＰＬを印加する。これにより、本変形例に係る半導体回路は、行単位でストア動作やリストア動作を行うことができる。
　また、本変形例に係る半導体回路は、例えば、行単位で初期化動作を行うことができる。具体的には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部２２Ａは、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加し、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部２２Ａは、複数の制御線ＰＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加するとともに、それ以外の複数の制御線ＰＬに、低レベルである信号ＳＰＬを印加する。これにより、本変形例に係る半導体回路は、行単位で、初期化動作を行うことができる。
［変形例１－２］
　上記実施の形態では、図１０に示したように、複数のメモリセル１０における記憶素子４１，４２に対して初期化動作を行う場合に、駆動部２６の書込回路２８が、交流信号を、ビット線ＢＬおよびビット線ＢＬＢに印加したが、これに限定されるものではない。これに代えて、図１８に示す駆動部２６Ｂのように、プリチャージ回路が、交流信号を、ビット線ＢＬおよびビット線ＢＬＢに印加してもよい。この駆動部２６Ｂは、駆動制御部２７Ｂと、書込回路２８Ｂと、プリチャージ回路２９Ｂとを有している。
　駆動制御部２７Ｂは、制御部１１からの指示に基づいて、駆動部２６Ｂの動作を制御するように構成される。具体的には、駆動制御部２７Ｂは、制御信号ＷＥおよびデータ信号ＤＴを用いて書込回路２８Ｂの動作を制御し、制御信号ＰＣ，ＰＤを用いてプリチャージ回路２９Ｂの動作を制御し、センスアンプ５９の検出結果を受け取るようになっている。
　書込回路２８Ｂは、インバータ５４，５５と、インバータ６２と、トランスファゲート６３と、インバータ６４とを有している。この書込回路２８Ｂは、上記第１の実施の形態に係る書込回路２８から、インバータ５６、論理和回路６１、インバータ６６、およびトランスファゲート６７を省いたものである。インバータ６２は制御信号ＷＥの反転信号を生成するように構成される。トランスファゲート６３は、制御信号ＷＥおよびインバータ６２の出力信号に基づいて、インバータ５５の出力信号をビット線ＢＬに印加するように構成される。
　プリチャージ回路２９Ｂは、ビット線ＢＬ、ＢＬＢに対してプリチャージを行うように構成される。プリチャージ回路２９Ｂは、トランジスタ６８Ｂ，６９Ｂを有している。トランジスタ６８Ｂ，６９Ｂは、Ｎ型のＭＯＳトランジスタである。トランジスタ６８Ｂのゲートには制御信号ＰＤが供給され、ソースには電源電圧ＶＳＳが供給され、ドレインはビット線ＢＬに接続される。トランジスタ６９Ｂのゲートには制御信号ＰＤが供給され、ソースには電源電圧ＶＳＳが供給され、ドレインはビット線ＢＬＢに接続される。
　ここで、トランジスタ６８は、本開示における「第４のスイッチ」の一具体例に対応する。トランジスタ６９は、本開示における「第５のスイッチ」の一具体例に対応する。トランジスタ６８Ｂは、本開示における「第６のスイッチ」の一具体例に対応する。トランジスタ６９Ｂは、本開示における「第７のスイッチ」の一具体例に対応する。
　この構成により、例えば、複数のメモリセル１０における記憶素子４１，４２に対して初期化動作を行う場合には、駆動制御部２７Ｂは、制御信号ＰＣ，ＰＤを高レベルと低レベルとの間で遷移させる。これにより、プリチャージ回路２９Ｂは、上記第１の実施の形態に係る書込回路２８と同様に、高レベルと低レベルとの間で遷移する交流信号を、ビット線ＢＬおよびビット線ＢＬＢに印加する。
［変形例１－３］
　上記実施の形態では、図１に示したように、１つのメモリ回路２０を設けたが、これに限定されるものではなく、２つ以上のメモリ回路２０を設けてもよい。図１９は、２つのメモリ回路２０を設けた半導体回路における、初期化動作ＯＰinitの一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）～（Ｇ）は２つのメモリ回路２０のうちの一方の動作波形を示し、（Ｈ）～（Ｌ）は２つのメモリ回路２０のうちの他方の動作波形を示す。図１９（Ｃ）～（Ｇ）において、（Ｃ）は信号ＳＷＬ（信号ＳＷＬ１）の波形を示し、（Ｄ）はビット線ＢＬにおける信号ＳＢＬ（信号ＳＢＬ１）の波形を示し、（Ｅ）はビット線ＢＬＢにおける信号ＳＢＬＢ（信号ＳＢＬＢ１）の波形を示し、（Ｆ）は信号ＳＰＬ（信号ＳＰＬ１）の波形を示し、（Ｇ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２（電圧Ｖ４１１，Ｖ４２１）の波形を示す。図１９（Ｈ）～（Ｌ）において、（Ｈ）は信号ＳＷＬ（信号ＳＷＬ２）の波形を示し、（Ｉ）はビット線ＢＬにおける信号ＳＢＬ（信号ＳＢＬ２）の波形を示し、（Ｊ）はビット線ＢＬＢにおける信号ＳＢＬＢ（信号ＳＢＬＢ２）の波形を示し、（Ｋ）は信号ＳＰＬ（信号ＳＰＬ２）の波形を示し、（Ｌ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２（電圧Ｖ４１２，Ｖ４２２）の波形を示す。この例では、２つのメモリ回路２０における信号ＳＢＬ１，ＳＢＬ２を互いに逆相にし（図１９（Ｄ），（Ｉ））、２つのメモリ回路２０における信号ＳＢＬＢを互いに逆相にし（図１９（Ｅ），（Ｊ））、２つのメモリ回路２０における信号ＳＰＬ１，ＳＰＬ２を互いに逆相にしている（図１９（Ｆ），（Ｋ））。このように、この半導体回路では、２つのメモリ回路２０が互いに逆相の交流信号を用いて動作するようにしたので、互いに同相の交流信号を用いて動作する場合に比べて、例えば電源電流のピーク値を抑制することができる。
［変形例１－４］
　上記実施の形態では、図２，３に示したように、横方向に延伸する複数の制御線ＰＬを設けたが、これに限定されるものではなく、これに代えて、縦方向に延伸する複数の制御線ＰＬを設けてもよい。以下に、本変形例に係る半導体回路について詳細に説明する。この半導体回路は、上記実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ２１Ｄと、駆動部２２Ｄと、駆動部２６Ｄとを備えている。
　図２０は、メモリセルアレイ２１Ｄにおけるメモリセル１０の一構成例を表すものである。図２１は、メモリセルアレイ２１Ｄの一構成例を表すものである。メモリセルアレイ２１Ｄにおいて、ワード線ＷＬは、図２０，２１における横方向に延伸し、ワード線ＷＬの一端は駆動部２２Ｄに接続され、このワード線ＷＬには駆動部２２Ｄにより信号ＳＷＬが印加される。制御線ＰＬは、図２０，２１における縦方向に延伸し、制御線ＰＬの一端は駆動部２６Ｄに接続され、この制御線ＰＬには駆動部２６Ｄにより信号ＳＰＬが印加される。
　駆動部２２Ｄは、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加するように構成される。
　図２２は、駆動部２２Ｄの一構成例を表すものである。駆動部２２Ｄは、駆動制御部２３Ｄと、アドレスデコーダ２４と、複数の駆動回路２５Ｄとを有している。
　駆動制御部２３Ｄは、制御部１１からの指示に基づいて、駆動部２２Ｄの動作を制御するように構成される。具体的には、駆動制御部２３Ｄは、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮを用いて複数の駆動回路２５Ｄの動作を制御するようになっている。
　駆動回路２５Ｄは、論理和回路５１と、論理積回路５２とを有している。この駆動回路２５Ｄは、上記第１の実施の形態に係る駆動回路２５（図９）からバッファ５３を省いたものである。
　駆動部２６Ｄは、制御部１１から供給された制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１にデータを書き込み、あるいはメモリセルアレイ２１からデータを読み出すように構成される。また、駆動部２６Ｄは、制御部１１から供給された制御信号に基づいて、制御線ＰＬに信号ＳＰＬを印加する動作をも行うようになっている。
　図２３は、駆動部２６Ｄのうちの制御線ＰＬに係る回路部分を表すものである。駆動部２６Ｄは、駆動制御部２７Ｄと、複数のバッファ５７Ｄとを有している。駆動制御部２７Ｄは、上記第１の実施の形態に係る駆動制御部２７（図１０）と同様に、制御信号ＷＥ，ＷＵおよびデータ信号ＤＴを用いて書込回路２８の動作を制御し、制御信号ＰＣを用いてプリチャージ回路２９の動作を制御し、センスアンプ５９の検出結果を受け取る。また、駆動制御部２７Ｄは、図２３に示したように、制御信号ＰＬＯＮを用いて複数のバッファ５７Ｄの動作を制御する。複数のバッファ５７Ｄは、制御信号ＰＬＯＮに基づいて、メモリセルアレイ２１Ｄにおける複数の制御線ＰＬを駆動する。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る半導体回路２について説明する。本実施の形態は、各メモリセルの記憶回路にトランジスタを設けたものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　半導体回路２は、上記第１の実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ７１と、駆動部７２と、駆動部２６とを備えている。
　図２４は、メモリセルアレイ７１におけるメモリセル８０の一構成例を表すものである。図２５は、メモリセルアレイ７１の一構成例を表すものである。メモリセルアレイ７１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＰＬと、複数の制御線ＳＬとを有している。制御線ＳＬは、図２４，２５における横方向に延伸し、制御線ＳＬの一端は駆動部７２に接続され、この制御線ＳＬには駆動部７２により信号ＳＳＬが印加される。
　メモリセル８０は、ＳＲＡＭ回路３０と、記憶回路９０とを有している。記憶回路９０は、トランジスタ９１，９２と、記憶素子４１，４２とを有している。トランジスタ９１，９２は、Ｎ型のＭＯＳトランジスタである。トランジスタ９１のゲートは制御線ＳＬに接続され、ドレインはノードＮ１に接続され、ソースは記憶素子４１の一端に接続される。トランジスタ９２のゲートは制御線ＳＬに接続され、ドレインはノードＮ２に接続され、ソースは記憶素子４２の一端に接続される。
　駆動部７２は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬに信号ＳＰＬを印加し、制御線ＳＬに信号ＳＳＬを印加するように構成される。
　図２６は、駆動部７２の一構成例を表すものである。駆動部７２は、駆動制御部７３と、アドレスデコーダ２４と、複数の駆動回路７５とを有している。
　駆動制御部７３は、制御部１１からの指示に基づいて、駆動部７２の動作を制御するように構成される。具体的には、駆動制御部７３は、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＰＬＯＮ，ＳＬＯＮを用いて複数の駆動回路７５の動作を制御するようになっている。
　複数の駆動回路７５は、論理和回路５１と、論理積回路５２と、バッファ５３と、バッファ５８とを有している。バッファ５８は、制御信号ＳＬＯＮに基づいて制御線ＳＬを駆動するように構成される。
　この構成により、例えば、メモリセルアレイ７１にデータを書き込み、あるいはメモリセルアレイ７１からデータを読み出す場合には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを低レベルにし、制御信号ＳＬＯＮを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部７２は、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部７２は、全ての制御線ＰＬに、低レベルである信号ＳＰＬを印加し、全ての制御線ＳＬに、低レベルである信号ＳＳＬを印加する。
　また、例えば、記憶素子４１，４２にデータを記憶させ、あるいは記憶素子４１，４２からデータを読み出す場合には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部７２は、全てのワード線ＷＬに、低レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加し、全ての制御線ＳＬに、高レベルである信号ＳＳＬを印加する。
　また、例えば、複数のメモリセル８０における記憶素子４１，４２に対して初期化動作を行う場合には、駆動制御部７３は、制御信号ＷＬＥＮを高レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＳＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部７２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加し、全ての制御線ＳＬに、高レベルである信号ＳＳＬを印加するようになっている。
　ここで、記憶回路９０は、本開示における「第１の記憶回路」の一具体例に対応する。トランジスタ９１は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ９２は、本開示における「第４のトランジスタ」の一具体例に対応する。
　図２７は、半導体回路２における、ある着目したメモリセル８０の一動作例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は電源ノードＮＶＤＤにおける電圧（電源電圧ＶＤＤ１）の波形を示し、（Ｄ）は信号ＳＳＬの波形を示し、（Ｅ）は信号ＳＰＬの波形を示し、（Ｆ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｇ）はノードＮ２における電圧（電圧ＶＮ２）の波形を示し、（Ｈ）は記憶素子４１における他端から見た一端の電圧（電圧Ｖ４１）の波形を示し、（Ｉ）は記憶素子４２における他端から見た一端の電圧（電圧Ｖ４２）の波形を示す。
（通常動作ＯＰ１）
　通常動作ＯＰ１では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図２７（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３（図１）はオン状態になり、メモリセルアレイ７１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図２７（Ｃ））、メモリセルアレイ７１に電源電圧ＶＳＳが供給される。そして、駆動部７２は、信号ＳＳＬを低レベルにする（図２７（Ｄ））。これにより、トランジスタ９１，９２（図２４）はオフ状態になり、ＳＲＡＭ回路３０は、記憶素子４１，４２と電気的に切り離される。また、駆動部７２は、信号ＳＰＬを低レベルにする（図２７（Ｅ））。
　この通常動作ＯＰ１では、半導体回路２は、メモリセル８０のＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。この動作は、上記第１の実施の形態の場合と同様である。
（ストア動作ＯＰ２）
　ストア動作ＯＰ２では、駆動部７２は、信号ＳＳＬを高レベルにする（図２７（Ｄ））。これにより、トランジスタ９１，９２（図２４）はオン状態になり、ＳＲＡＭ回路３０は、記憶素子４１，４２と電気的に接続される。
　このストア動作ＯＰ２では、メモリセル８０は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶されたデータを記憶回路９０に記憶させる。まず、駆動部７２は、第１ステップにおいて、信号ＳＰＬを高レベルにし、第２ステップにおいて、信号ＳＰＬを低レベルにする（図２７（Ｅ））。これにより、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶回路９０の記憶素子４１，４２の容量状態が設定される。この動作は、上記第１の実施の形態の場合と同様である。
（スタンバイ動作ＯＰ３）
　スタンバイ動作ＯＰ３では、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図２７（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ７１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される（図２７（Ｃ））。このとき、記憶素子４１，４２の容量状態は維持される。
（リストア動作ＯＰ４）
　リストア動作ＯＰ４では、駆動部７２は、信号ＳＳＬを高レベルにする（図２７（Ｄ））。これにより、トランジスタ９１，９２（図２４）はオン状態になり、ＳＲＡＭ回路３０は、記憶素子４１，４２と電気的に接続される。
　そして、その後に、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図２７（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオン状態になり、メモリセルアレイ７１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図２７（Ｃ））、メモリセルアレイ７１に電源電圧ＶＳＳが供給される。そして、駆動部７２は、信号ＳＰＬを低レベルにする（図２７（Ｅ））。これにより、記憶素子４１，４２の容量状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。この動作は、上記第１の実施の形態の場合と同様である。
　そして、その後に、駆動部７２は、信号ＳＳＬを低レベルにする（図２７（Ｄ））。これにより、トランジスタ９１，９２（図２４）はオフ状態になり、ＳＲＡＭ回路３０は、記憶素子４１，４２と電気的に切断される。
（初期化動作について）
　図２８は、半導体回路２における、ある着目したメモリセル８０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）は信号ＳＳＬの波形を示し、（Ｅ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｆ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｇ）は信号ＳＰＬの波形を示し、（Ｈ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の波形を示す。
　まず、タイミングｔ２１において、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図２８（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ７１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。
　次に、タイミングｔ２２において、駆動部７２は、上記第１の実施の形態の場合（図１３）と同様に、全てのワード線ＷＬにおける信号ＳＷＬを低レベルから高レベルに変化させる（図２８（Ｃ））。
　また、駆動部７２は、このタイミングｔ２２において、全ての制御線ＳＬにおける信号ＳＳＬを低レベルから高レベルに変化させる（図２８（Ｄ））。具体的には、図２６において、駆動制御部７３は、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部７２は、全ての制御線ＳＬに、高レベルである信号ＳＳＬを印加する。
　次に、タイミングｔ２３以降の期間において、駆動部２６は、上記第１の実施の形態の場合（図１３）と同様に、例えば、全てのビット線ＢＬ，ＢＬＢにおける信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。この例では、駆動部２６は、タイミングｔ２３において、信号ＳＢＬ，ＳＢＬＢを低レベルから高レベルに変化させ、タイミングｔ２４において、信号ＳＢＬ，ＳＢＬＢを高レベルから低レベルに変化させる。
　また、このタイミングｔ２３以降の期間において、駆動部７２は、上記第１の実施の形態の場合（図１３）と同様に、全ての制御線ＰＬにおける信号ＳＰＬを高レベルと低レベルとの間で遷移させる。この例では、駆動部７２は、タイミングｔ２４において、信号ＳＰＬを低レベルから高レベルに変化させ、タイミングｔ２５において信号ＳＰＬを高レベルから低レベルに変化させる。
　これにより、この初期化動作ＯＰinitでは、上記第１の実施の形態の場合（図１３，１４Ａ，１４Ｂ）と同様に、例えばタイミングｔ２３～ｔ２５の期間における２つのステップのそれぞれにおいて、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の両方が“＋Ｖ”または“－Ｖ”になる。
　初期化動作ＯＰinitでは、タイミングｔ２３～ｔ２５の期間における動作が、例えば数百回から数千回程度繰り返される。このようにして、各メモリセル８０において、記憶素子４１，４２に交流信号が印加される。その結果、記憶素子４１，４２の強誘電特性を向上させることができる。
　このように、半導体回路２では、記憶回路９０にトランジスタ９１，９２を設けるようにした。これにより、半導体回路２では、例えば、通常動作ＯＰ１において、ＳＲＡＭ回路３０を記憶素子４１，４２と電気的に切り離すことができる。これにより、半導体回路２では、例えば、通常動作ＯＰ１において、ＳＲＡＭ回路３０が記憶素子４１，４２に常に接続されている場合に比べて、消費電力を低減することができ、また、エンデュランスを向上することができる。
　以上のように本実施の形態では、記憶回路にトランジスタを設けるようにしたので、消費電力を低減することができ、また、エンデュランスを向上することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２－１］
　上記実施の形態では、図２６に示したように、駆動部７２は、全ての制御線ＰＬに対して同じ信号ＳＰＬを印加するとともに、全ての制御線ＳＬに対して同じ信号ＳＳＬを印加したが、これに限定されるものではない。これに代えて、例えば図２９に示す駆動部７２Ａのように、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて、制御線ＰＬを選択的に駆動するとともに、制御線ＳＬを選択的に駆動してもよい。駆動部７２Ａは、複数の駆動回路７５Ａを有している。駆動回路７５Ａは、論理積回路５３Ａ，５８Ａを有している。論理積回路５３Ａは、制御信号ＰＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＰＬを駆動するように構成される。論理積回路５８Ａは、制御信号ＳＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＳＬを駆動するように構成される。
　この構成により、本変形例に係る半導体回路は、例えば、行単位で、ストア動作やリストア動作を行うことができる。具体的には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを高レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部７２Ａは、複数の制御線ＰＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加するとともに、それ以外の複数の制御線ＰＬに、低レベルである信号ＳＰＬを印加する。また、駆動部７２Ａは、複数の制御線ＳＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＳＬに、高レベルである信号ＳＳＬを印加するとともに、それ以外の複数の制御線ＳＬに、低レベルである信号ＳＳＬを印加する。これにより、本変形例に係る半導体回路は、行単位で、ストア動作やリストア動作を行うことができる。
　また、本変形例に係る半導体回路は、例えば、行単位で、初期化動作を行うことができる。具体的には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させ、制御信号ＳＬＯＮを高レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部７２Ａは、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加し、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部７２Ａは、複数の制御線ＰＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加するとともに、それ以外の複数の制御線ＰＬに、低レベルである信号ＳＰＬを印加する。また、駆動部７２Ａは、複数の制御線ＳＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＳＬに、高レベルである信号ＳＳＬを印加するとともに、それ以外の複数の制御線ＳＬに、低レベルである信号ＳＳＬを印加する。これにより、本変形例に係る半導体回路は、行単位で、初期化動作を行うことができる。
［変形例２－２］
　上記実施の形態では、記憶素子４１とノードＮ１との間にトランジスタ９１を設けるとともに、記憶素子４２とノードＮ２との間にトランジスタ９２を設けたが、これに限定されるものではない。これに代えて、例えば、図３０に示すメモリセル８０Ｂのように、記憶素子４１およびトランジスタ９１を互いに入れ換えるとともに、記憶素子４２およびトランジスタ９２を互いに入れ換えてもよい。このメモリセル８０Ｂは、記憶回路９０Ｂを有している。記憶回路９０Ｂにおいて、記憶素子４１の一端はノードＮ１に接続され、他端はトランジスタ９１のドレインに接続される。トランジスタ９１のゲートは制御線ＳＬに接続され、ドレインは記憶素子４１の他端に接続され、ソースは制御線ＰＬに接続される。記憶素子４２の一端はノードＮ２に接続され、他端はトランジスタ９２のドレインに接続される。トランジスタ９２のゲートは制御線ＳＬに接続され、ドレインは記憶素子４２の他端に接続され、ソースは制御線ＰＬに接続される。
［変形例２－３］
　上記実施の形態では、図２４，２５に示したように、横方向に延伸する複数の制御線ＰＬを設けたが、これに限定されるものではなく、これに代えて、縦方向に延伸する複数の制御線ＰＬを設けてもよい。以下に、本変形例に係る半導体回路について詳細に説明する。この半導体回路は、上記実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ７１Ｄと、駆動部７２Ｄと、駆動部２６Ｄとを備えている。
　図３１は、メモリセルアレイ７１Ｄにおけるメモリセル８０の一構成例を表すものである。図３２は、メモリセルアレイ７１Ｄの一構成例を表すものである。メモリセルアレイ７１Ｄにおいて、ワード線ＷＬは、図３１，３２における横方向に延伸し、ワード線ＷＬの一端は駆動部７２Ｄに接続され、このワード線ＷＬには駆動部７２Ｄにより信号ＳＷＬが印加される。制御線ＰＬは、図３１，３２における縦方向に延伸し、制御線ＰＬの一端は駆動部２６Ｄに接続され、この制御線ＰＬには駆動部２６Ｄにより信号ＳＰＬが印加される。
　駆動部７２Ｄは、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加するとともに、制御線ＳＬに信号ＳＳＬを印加するように構成される。
　図３３は、駆動部７２Ｄの一構成例を表すものである。駆動部７２Ｄは、駆動制御部７３Ｄと、アドレスデコーダ２４と、複数の駆動回路７５Ｄとを有している。
　駆動制御部７３Ｄは、制御部１１からの指示に基づいて、駆動部７２Ｄの動作を制御するように構成される。具体的には、駆動制御部７３Ｄは、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＳＬＯＮを用いて複数の駆動回路７５Ｄの動作を制御するようになっている。
　駆動回路７５Ｄは、論理和回路５１と、論理積回路５２と、バッファ５８とを有している。この駆動回路７５Ｄは、上記第２の実施の形態に係る駆動回路７５（図２６）からバッファ５３を省いたものである。
　駆動部２６Ｄは、図２３に示した回路構成を用いることができる。
　なお、この例では、駆動部７２Ｄを設けたが、これに限定されるものではなく、例えば図３４に示す駆動部７２Ｅを設けてもよい。駆動部７２Ｅは、複数の駆動回路７５Ｅを有している。駆動回路７５Ｅは、論理積回路５８Ａを有している。論理積回路５８Ａは、制御信号ＳＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＳＬを駆動するように構成される。この駆動部７２Ｅは、変形例２－１に示した駆動部７２Ａ（図２９）と同様に、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて制御線ＳＬを選択的に駆動することができる。
［その他の変形例］
　例えば、上記実施の形態の技術に、これらの変形例のうちの２以上を組み合わせてもよい。また、例えば、上記実施の形態の技術に、上記第１の実施の形態の変形例１－２および１－３のうちの１以上を組み合わせてもよい。
＜３．第３の実施の形態＞
　次に、第３の実施の形態に係る半導体回路３について説明する。本実施の形態は、各メモリセルにおいて、２つの記憶回路を設けたものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　半導体回路３は、上記第１の実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ１２１と、駆動部１２２と、駆動部２６とを備えている。
　図３５は、メモリセルアレイ１２１におけるメモリセル１１０の一構成例を表すものである。図３６は、メモリセルアレイ１２１の一構成例を表すものである。メモリセルアレイ１２１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＰＬと、複数の制御線ＰＬＢとを有している。制御線ＰＬＢは、図３５，３６における横方向に延伸し、制御線ＰＬＢの一端は駆動部１２２に接続され、この制御線ＰＬＢには駆動部１２２により信号ＳＰＬＢが印加される。
　メモリセル１１０は、ＳＲＡＭ回路３０と、記憶回路４０と、記憶回路１４０とを有している。記憶回路１４０は、記憶素子４３，４４を有している。記憶素子４３，４４は、記憶素子４１，４２と同様に、不揮発性の記憶素子であり、この例では、強誘電キャパシタを用いて構成される。記憶素子４３の一端は制御線ＰＬＢに接続され、他端はノードＮ１に接続される。記憶素子４４の一端は制御線ＰＬＢに接続され、他端はノードＮ２に接続される。記憶素子４３は、例えば、制御線ＰＬＢに接続された端子の電圧が、ノードＮ１に接続された端子の電圧よりも所定量以上高い場合に、容量状態が小容量状態ＣＳに設定され、制御線ＰＬＢに接続された端子の電圧が、ノードＮ１に接続された端子の電圧よりも所定量以上低い場合に、容量状態が大容量状態ＣＬに設定される。同様に、記憶素子４４は、例えば、制御線ＰＬＢに接続された端子の電圧が、ノードＮ２に接続された端子の電圧よりも所定量以上高い場合に、容量状態が小容量状態ＣＳに設定され、制御線ＰＬＢに接続された端子の電圧が、ノードＮ２に接続された端子の電圧よりも所定量以上低い場合に、容量状態が大容量状態ＣＬに設定されるようになっている。
　駆動部１２２は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬに信号ＳＰＬを印加し、制御線ＰＬＢに信号ＳＰＬＢを印加するように構成される。
　図３７は、駆動部１２２の一構成例を表すものである。駆動部１２２は、駆動制御部２３と、アドレスデコーダ２４と、複数の駆動回路１２５とを有している。
　駆動制御部２３は、制御部１１からの指示に基づいて、駆動部１２２の動作を制御するように構成される。具体的には、駆動制御部２３は、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＰＬＯＮを用いて複数の駆動回路１２５の動作を制御するようになっている。
　複数の駆動回路１２５は、論理和回路５１と、論理積回路５２と、バッファ５３と、否定排他的論理和（ＥＸＮＯＲ）回路１５３とを有している。否定排他的論理和回路１５３は、制御信号ＰＬＯＮおよび制御信号ＷＬＥＮの否定排他的論理和を求め、その否定排他的論理和に基づいて制御線ＰＬＢを駆動するように構成される。
　この構成により、例えば、メモリセルアレイ１２１にデータを書き込み、あるいはメモリセルアレイ１２１からデータを読み出す場合には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部１２２は、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部１２２は、全ての制御線ＰＬに、低レベルである信号ＳＰＬを印加し、全ての制御線ＰＬＢに、高レベルである信号ＳＰＬＢを印加する。
　また、例えば、記憶素子４１～４４にデータを記憶させ、あるいは記憶素子４１～４４からデータを読み出す場合には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成する。これにより、駆動部１２２は、全てのワード線ＷＬに、低レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加し、全ての制御線ＰＬＢに、信号ＳＰＬの反転信号である信号ＳＰＬＢを印加する。
　また、例えば、複数のメモリセル１１０における記憶素子４１～４４に対して初期化動作を行う場合には、駆動制御部２３は、制御信号ＷＬＥＮを高レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部１２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加し、全ての制御線ＰＬＢに、信号ＳＰＬと同じ信号ＳＰＬＢを印加するようになっている。
　ここで、制御線ＰＬＢは、本開示における「第２の制御線」の一具体例に対応する。記憶回路１４０は、本開示における「第２の記憶回路」の一具体例に対応する。記憶素子４３は、本開示における「第３の記憶素子」の一具体例に対応する。記憶素子４４は、本開示における「第４の記憶素子」の一具体例に対応する。
　図３８は、半導体回路３における、ある着目したメモリセル１１０の一動作例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は電源ノードＮＶＤＤにおける電圧（電源電圧ＶＤＤ１）の波形を示し、（Ｄ）は信号ＳＰＬの波形を示し、（Ｅ）は信号ＳＰＬＢの波形を示し、（Ｆ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｇ）はノードＮ２における電圧（電圧ＶＮ２）の波形を示し、（Ｈ）は記憶素子４１における他端から見た一端の電圧（電圧Ｖ４１）の波形を示し、（Ｉ）は記憶素子４２における他端から見た一端の電圧（電圧Ｖ４２）の波形を示し、（Ｊ）は記憶素子４３における他端から見た一端の電圧（電圧Ｖ４３）の波形を示し、（Ｋ）は記憶素子４４における他端から見た一端の電圧（電圧Ｖ４４）の波形を示す。図３９Ａ～３９Ｅは、メモリセル１１０の動作状態を表すものであり、図３９Ａは通常動作ＯＰ１における状態を示し、図３９Ｂ，３９Ｃはストア動作ＯＰ２における状態を示し、図３９Ｄはスタンバイ動作ＯＰ３における状態を示し、図３９Ｅはリストア動作ＯＰ４における状態を示す。
（通常動作ＯＰ１）
　通常動作ＯＰ１では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図３８（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３（図１）はオン状態になり、メモリセルアレイ１２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図３８（Ｃ））、メモリセルアレイ１２１に電源電圧ＶＳＳが供給される。そして、駆動部１２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にし、信号ＳＰＬＢを高レベル（高レベル電圧ＶＨ）にする（図３８（Ｄ），（Ｅ），３９Ａ）。
　この通常動作ＯＰ１では、半導体回路３は、メモリセル１１０のＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。この動作は、上記第１の実施の形態の場合と同様である。
（ストア動作ＯＰ２）
　ストア動作ＯＰ２では、メモリセル１１０は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶されたデータを記憶回路４０，１４０に記憶させる。まず、駆動部１２２は、第１ステップにおいて、信号ＳＰＬを高レベルにするとともに信号ＳＰＬＢを低レベルにし、第２ステップにおいて、信号ＳＰＬを低レベルにするとともに信号ＳＰＬＢを高レベルにする（図３８（Ｄ），（Ｅ））。これにより、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶回路４０，１４０の記憶素子４１～４４の容量状態が設定される。
　具体的には、第１ステップにおいて、図３９Ｂに示したように、駆動部１２２は、信号ＳＰＬを高レベル（高レベル電圧ＶＨ）にするとともに、信号ＳＰＬＢを低レベル（低レベル電圧ＶＬ）にする。これにより、記憶素子４１，４２のうちのいずれか一方の両端間に電圧差が生じるとともに、記憶素子４３，４４のうちのいずれか一方の両端間に電圧差が生じる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、メモリセル１１０では、記憶素子４２の他端から見た一端の電圧Ｖ４２が“－ΔＶ”になり、記憶素子４３の他端から見た一端の電圧Ｖ４３が“－ΔＶ”になる。これにより、記憶素子４２，４３の容量状態は大容量状態ＣＬになる。一方、記憶素子４１の他端から見た一端の電圧Ｖ４１、および記憶素子４４の他端から見た一端の電圧Ｖ４４は０Ｖであるので、記憶素子４１，４４の容量状態は変化しない。
　次に、第２ステップにおいて、図３９Ｃに示したように、駆動部１２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にするとともに、信号ＳＰＬＢを高レベル（高レベル電圧ＶＨ）にする。これにより、記憶素子４１，４２のうちの他方の両端間に電圧差が生じるとともに、記憶素子４３，４４のうちの他方の両端間に電圧差が生じる。この例では、メモリセル１１０では、記憶素子４１の他端から見た一端の電圧Ｖ４１が“＋ΔＶ”になり、記憶素子４４の他端から見た一端の電圧Ｖ４４が“＋ΔＶ”になる。これにより、記憶素子４１，４４の容量状態は小容量状態ＣＳになる。一方、記憶素子４２の他端から見た一端の電圧Ｖ４２、および記憶素子４３の他端から見た一端の電圧Ｖ４３は０Ｖであるので、記憶素子４２，４３の容量状態は変化せず、大容量状態ＣＬを維持する。
　このようにして、メモリセル１１０では、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶素子４１～４４の容量状態がそれぞれ設定される。
（スタンバイ動作ＯＰ３）
　スタンバイ動作ＯＰ３では、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図３８（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ１２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される（図３８（Ｃ））。このとき、図３９Ｄに示したように、記憶素子４１～４４の容量状態は維持される。
（リストア動作ＯＰ４）
　リストア動作ＯＰ４では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図３８（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオン状態になり、メモリセルアレイ１２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図３８（Ｃ））、メモリセルアレイ１２１に電源電圧ＶＳＳが供給される。そして、駆動部１２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にするとともに、信号ＳＰＬＢを高レベル（高レベル電圧ＶＨ）（図３８（Ｄ），（Ｅ），３９Ｅ）。
　図３９Ｅに示したように、ノードＮ１は記憶素子４１を介して制御線ＰＬに接続されるとともに記憶素子４３を介して制御線ＰＬＢに接続され、ノードＮ２は記憶素子４２を介して制御線ＰＬに接続されるとともに記憶素子４４を介して制御線ＰＬＢに接続される。記憶素子４１，４２の容量状態は互いに異なるとともに記憶素子４３，４４の容量状態は互いに異なるので、記憶素子４１～４４の容量状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。この例では、記憶素子４１，４４の容量状態は小容量状態ＣＳであり、記憶素子４２，４３の容量状態は大容量状態ＣＬである。よって、インバータＩＶ２が記憶素子４１を駆動し、インバータＩＶ１が記憶素子４２を駆動する際、記憶素子４１，４３が接続されたノードＮ１の電圧は高くなりやすく、記憶素子４２，４４が接続されたノードＮ２の電圧は高くなりにくい。その結果、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル１１０では、記憶素子４１～４４に記憶されたデータに応じて、ＳＲＡＭ回路３０がデータを記憶する。
（初期化動作について）
　図４０は、半導体回路３における、ある着目したメモリセル１１０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｅ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｆ）は信号ＳＰＬの波形を示し、（Ｇ）は信号ＳＰＬＢの波形を示し、（Ｈ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の波形を示し、（Ｉ）は記憶素子４３，４４における電圧Ｖ４３，Ｖ４４の波形を示す。
　まず、タイミングｔ３１において、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図４０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ１２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。
　次に、タイミングｔ３２において、駆動部１２２は、全てのワード線ＷＬにおける信号ＳＷＬを低レベルから高レベルに変化させる（図４０（Ｃ））。具体的には、図３７において、駆動制御部２３は、制御信号ＷＬＥＮを高レベルにするとともに、制御信号ＷＬＯＮを高レベルにする。これにより、駆動部１２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全てのワード線ＷＬをアクティブにする。
　次に、タイミングｔ３３以降の期間において、駆動部２６は、例えば、全てのビット線ＢＬ，ＢＬＢにおける信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。具体的には、図１０において、駆動制御部２７は、制御信号ＷＥを低レベルにし、制御信号ＷＵを高レベルにし、データ信号ＤＴを高レベルと低レベルとの間で遷移させる。これにより、トランスファゲート６３，６７がオン状態になり、書込回路２８は、データ信号ＤＴに応じた交流信号を、ビット線ＢＬおよびビット線ＢＬＢに印加する。駆動部２６は、例えば、全てのビット線ＢＬおよびビット線ＢＬＢに、この交流信号を印加することができる。この例では、駆動部２６は、タイミングｔ３３において、信号ＳＢＬ，ＳＢＬＢを低レベルから高レベルに変化させ、タイミングｔ３４において、信号ＳＢＬ，ＳＢＬＢを高レベルから低レベルに変化させる。
　また、このタイミングｔ３３以降の期間において、駆動部１２２は、全ての制御線ＰＬにおける信号ＳＰＬ、および全ての制御線ＰＬＢにおける信号ＳＰＬＢを高レベルと低レベルとの間で遷移させる。具体的には、図３７において、駆動制御部２３は、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部１２２は、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加する。また、制御信号ＷＬＥＮは高レベルであるので、駆動部１２２は、全ての制御線ＰＬＢに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＢとして印加する。信号ＳＰＬおよび信号ＳＰＬＢは、互いに同相である。この例では、駆動部１２２は、タイミングｔ３４において、信号ＳＰＬ，ＳＰＬＢを低レベルから高レベルに変化させ、タイミングｔ３５において信号ＳＰＬ，ＳＰＬＢを高レベルから低レベルに変化させる。
　図４１Ａは、タイミングｔ３３～ｔ３４の期間におけるメモリセル１１０の動作状態を表すものであり、図４１Ｂは、タイミングｔ３４～ｔ３５の期間におけるメモリセル１１０の動作状態を表すものである。タイミングｔ３３～ｔ３４の期間では、図４１Ａに示したように、信号ＳＢＬ，ＳＢＬＢが高レベル（高レベル電圧ＶＨ）であり、信号ＳＰＬ，ＳＰＬＢが低レベル（低レベル電圧ＶＬ）である。よって、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２は“＋ΔＶ”になり、記憶素子４３，４４における電圧Ｖ４３，Ｖ４４は“－ΔＶ”になる。タイミングｔ３４～ｔ３５の期間では、図４１Ｂに示したように、信号ＳＢＬ，ＳＢＬＢが低レベルであり、信号ＳＰＬ，ＳＰＬＢが高レベルである。よって、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２は“－ΔＶ”になり、記憶素子４３，４４における電圧Ｖ４３，Ｖ４４は“＋ΔＶ”になる。このように、この初期化動作ＯＰinitでは、タイミングｔ３３～ｔ３５の期間における２つのステップのそれぞれにおいて、記憶素子４１～４４における電圧Ｖ４１～Ｖ４４の全てが“＋Ｖ”または“－Ｖ”になる。
　初期化動作ＯＰinitでは、タイミングｔ３３～ｔ３５の期間における動作が、例えば数百回から数千回程度繰り返される。このようにして、各メモリセル１１０において、記憶素子４１～４４に交流信号が印加される。その結果、記憶素子４１～４４の強誘電特性を向上させることができる。
　このように、半導体回路３では、各メモリセル１１０に、２つの記憶回路４０，１４０を設けるようにした。これにより、例えば通常動作ＯＰ１において、ノードＮ１に接続された記憶素子４１，４３における容量状態は互いに異なる状態になり、ノードＮ２に接続された記憶素子４２，４４における容量状態は互いに異なる状態になる。よって、ノードＮ１における負荷容量値は、ノードＮ１における電圧ＶＮ１によらずほぼ一定であり、同様に、ノードＮ２における負荷容量値は、ノードＮ２における電圧ＶＮ２によらずほぼ一定である。その結果、半導体回路３では、通常動作ＯＰ１において、記憶素子４１～４４がＳＲＡＭ回路３０の動作に与える影響を小さくすることができるので、安定した動作を実現することができる。
　このように、半導体回路２では、各メモリセル１１０に、２つの記憶回路４０，１４０を設けるようにしたので、安定した動作を実現することができる。
［変形例３－１］
　上記実施の形態では、図３７に示したように、駆動部１２２は、全ての制御線ＰＬに対して同じ信号ＳＰＬを印加するとともに、全ての制御線ＰＬＢに対して同じ信号ＳＰＬＢを印加したが、これに限定されるものではない。これに代えて、例えば図４２に示す駆動部１２２Ａのように、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて、制御線ＰＬを選択的に駆動するとともに、制御線ＰＬＢを選択的に駆動してもよい。駆動部１２２Ａは、複数の駆動回路１２５Ａを有している。駆動回路１２５Ａは、論理積回路５３Ａと、否定排他的論理和回路１５３Ａとを有している。論理積回路５３Ａは、制御信号ＰＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＰＬを駆動するように構成される。否定排他的論理和回路１５３Ａは、論理積回路５３Ａの出力信号および制御信号ＷＬＥＮの否定排他的論理和を求め、その否定排他的論理和に基づいて制御線ＰＬＢを駆動するように構成される。
　この構成により、本変形例に係る半導体回路は、例えば、行単位で、ストア動作やリストア動作を行うことができる。具体的には、駆動制御部２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成する。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部１２２Ａは、複数の制御線ＰＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加するとともに、それ以外の複数の制御線ＰＬに、低レベルである信号ＳＰＬを印加する。また、駆動部１２２Ａは、全ての制御線ＰＬＢに、対応する制御線ＰＬにおける信号ＳＰＬの反転信号を、信号ＳＰＬＢとして印加する。これにより、本変形例に係る半導体回路は、行単位で、ストア動作やリストア動作を行うことができる。
［変形例３－２］
　上記実施の形態では、図３５，３６に示したように、横方向に延伸する複数の制御線ＰＬ，ＰＬＢを設けたが、これに限定されるものではなく、これに代えて、縦方向に延伸する複数の制御線ＰＬ，ＰＬＢを設けてもよい。以下に、本変形例に係る半導体回路について詳細に説明する。この半導体回路は、上記実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ１２１Ｄと、駆動部１２２Ｄと、駆動部１２６Ｄとを備えている。
　図４３は、メモリセルアレイ１２１Ｄにおけるメモリセル１１０の一構成例を表すものである。図４４は、メモリセルアレイ１２１Ｄの一構成例を表すものである。メモリセルアレイ１２１Ｄにおいて、ワード線ＷＬは、図４３，４４における横方向に延伸し、ワード線ＷＬの一端は駆動部１２２Ｄに接続され、このワード線ＷＬには駆動部１２２Ｄにより信号ＳＷＬが印加される。制御線ＰＬは、図４３，４４における縦方向に延伸し、制御線ＰＬの一端は駆動部１２６Ｄに接続され、この制御線ＰＬには駆動部１２６Ｄにより信号ＳＰＬが印加される。制御線ＰＬＢは、図４３，４４における縦方向に延伸し、制御線ＰＬＢの一端は駆動部１２６Ｄに接続され、この制御線ＰＬＢには駆動部１２６Ｄにより信号ＳＰＬＢが印加される。
　駆動部１２２Ｄは、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加するように構成される。
　図４５は、駆動部１２２Ｄの一構成例を表すものである。駆動部１２２Ｄは、駆動制御部１２３Ｄと、アドレスデコーダ２４と、複数の駆動回路１２５Ｄとを有している。
　駆動制御部１２３Ｄは、制御部１１からの指示に基づいて、駆動部１２２Ｄの動作を制御するように構成される。具体的には、駆動制御部１２３Ｄは、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮを用いて複数の駆動回路１２５Ｄの動作を制御する。また、駆動制御部１２３Ｄは、この制御信号ＷＬＥＮを駆動部１２６Ｄに供給するようになっている。
　駆動回路１２５Ｄは、論理和回路５１と、論理積回路５２とを有している。この駆動回路１２５Ｄは、上記第３の実施の形態に係る駆動回路１２５（図３７）からバッファ５３および否定排他的論理和回路１５３を省いたものである。
　駆動部１２６Ｄは、制御部１１から供給された制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１にデータを書き込み、あるいはメモリセルアレイ１２１からデータを読み出すように構成される。また、駆動部１２６Ｄは、制御部１１から供給された制御信号、および駆動部１２２Ｄから供給された制御信号ＷＬＥＮに基づいて、制御線ＰＬに信号ＳＰＬを印加するとともに制御線ＰＬＢに信号ＳＰＬＢを印加する動作をも行うようになっている。
　図４６は、駆動部１２６Ｄのうちの制御線ＰＬ，ＰＬＢに係る回路部分を表すものである。駆動部１２６Ｄは、駆動制御部１２７Ｄと、否定排他的論理和回路１５３Ｄと、複数のバッファ５７Ｄと、複数のバッファ５８Ｄとを有している。駆動制御部１２７Ｄは、上記第１の実施の形態に係る駆動制御部２７（図１０）と同様に、制御信号ＷＥ，ＷＵおよびデータ信号ＤＴを用いて書込回路２８の動作を制御し、制御信号ＰＣを用いてプリチャージ回路２９の動作を制御し、センスアンプ５９の検出結果を受け取る。また、駆動制御部１２７Ｄは、図４６に示したように、制御信号ＰＬＯＮを用いて複数のバッファ５７Ｄの動作を制御する。否定排他的論理和回路１５３Ｄは、制御信号ＰＬＯＮおよび駆動制御部１２３Ｄ（図４５）から供給された制御信号ＷＬＥＮの否定排他的論理和を求めるように構成される。複数のバッファ５７Ｄは、制御信号ＰＬＯＮに基づいて、メモリセルアレイ１２１Ｄにおける複数の制御線ＰＬを駆動する。複数のバッファ５８Ｄは、否定排他的論理和回路１５３Ｄの出力信号に基づいて、メモリセルアレイ１２１Ｄにおける複数の制御線ＰＬＢを駆動する。
［その他の変形例］
　例えば、上記実施の形態の技術に、これらの変形例のうちの２以上を組み合わせてもよい。また、例えば、上記実施の形態の技術に、上記第１の実施の形態の変形例１－２および１－３のうちの１以上を組み合わせてもよい。
＜４．第４の実施の形態＞
　次に、第４の実施の形態に係る半導体回路４について説明する。本実施の形態は、各メモリセルに２つの記憶回路を設けるとともに、それらの記憶回路にトランジスタを設けたものである。なお、上記第３の実施の形態に係る半導体回路３と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　半導体回路４は、上記第１の実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ１７１と、駆動部１７２と、駆動部２６とを備えている。
　図４７は、メモリセルアレイ１７１におけるメモリセル１８０の一構成例を表すものである。図４８は、メモリセルアレイ１７１の一構成例を表すものである。メモリセルアレイ１７１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＰＬと、複数の制御線ＰＬＢと、複数の制御線ＳＬとを有している。制御線ＰＬＢは、図４７，４８における横方向に延伸し、制御線ＰＬＢの一端は駆動部１７２に接続され、この制御線ＰＬＢには駆動部１７２により信号ＳＰＬＢが印加される。制御線ＳＬは、図４７，４８における横方向に延伸し、制御線ＳＬの一端は駆動部１７２に接続され、この制御線ＳＬには駆動部１７２により信号ＳＳＬが印加される。
　メモリセル１８０は、ＳＲＡＭ回路３０と、記憶回路９０と、記憶回路１９０とを有している。記憶回路１９０は、トランジスタ９３，９４と、記憶素子４３，４４とを有している。トランジスタ９３，９４は、Ｎ型のＭＯＳトランジスタである。トランジスタ９３のゲートは制御線ＳＬに接続され、ドレインはノードＮ１に接続され、ソースは記憶素子４３に接続される。トランジスタ９４のゲートは制御線ＳＬに接続され、ドレインはノードＮ２に接続され、ソースは記憶素子４４に接続される。記憶素子４３の一端は制御線ＰＬＢに接続され、他端はトランジスタ９３のソースに接続される。記憶素子４４の一端は制御線ＰＬＢに接続され、他端はトランジスタ９４のソースに接続される。記憶素子４３は、例えば、制御線ＰＬＢに接続された端子の電圧が、トランジスタ９３のソースに接続された端子の電圧よりも高い場合に、容量状態が小容量状態ＣＳに設定され、制御線ＰＬＢに接続された端子の電圧が、トランジスタ９３のソースに接続された端子の電圧よりも低い場合に、容量状態が大容量状態ＣＬに設定される。同様に、記憶素子４４は、例えば、制御線ＰＬＢに接続された端子の電圧が、トランジスタ９４のソースに接続された端子の電圧よりも高い場合に、容量状態が小容量状態ＣＳに設定され、制御線ＰＬＢに接続された端子の電圧が、トランジスタ９４のソースに接続された端子の電圧よりも低い場合に、容量状態が大容量状態ＣＬに設定されるようになっている。
　駆動部１７２は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬに信号ＳＰＬを印加し、制御線ＰＬＢに信号ＳＰＬＢを印加し、制御線ＳＬに信号ＳＳＬを印加するように構成される。
　図４９は、駆動部１７２の一構成例を表すものである。駆動部１７２は、駆動制御部７３と、アドレスデコーダ２４と、複数の駆動回路１７５とを有している。
　駆動制御部７３は、制御部１１からの指示に基づいて、駆動部１７２の動作を制御するように構成される。具体的には、駆動制御部７３は、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＰＬＯＮ，ＳＬＯＮを用いて複数の駆動回路１７５の動作を制御するようになっている。
　複数の駆動回路１７５は、論理和回路５１と、論理積回路５２と、バッファ５３と、否定排他的論理和回路１５３と、バッファ５８とを有している。否定排他的論理和回路１５３は、制御信号ＰＬＯＮおよび制御信号ＷＬＥＮの否定排他的論理和を求め、その否定排他的論理和に基づいて制御線ＰＬＢを駆動するように構成される。バッファ５８は、制御信号ＳＬＯＮに基づいて制御線ＳＬを駆動するように構成される。
　この構成により、例えば、メモリセルアレイ１７１にデータを書き込み、あるいはメモリセルアレイ１７１からデータを読み出す場合には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを低レベルにし、制御信号ＳＬＯＮを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部１７２は、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部１７２は、全ての制御線ＰＬに、低レベルである信号ＳＰＬを印加し、全ての制御線ＰＬＢに、高レベルである信号ＳＰＬＢを印加し、全ての制御線ＳＬに、低レベルである信号ＳＳＬを印加する。
　また、例えば、記憶素子４１～４４にデータを記憶させ、あるいは記憶素子４１～４４からデータを読み出す場合には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部１７２は、全てのワード線ＷＬに、低レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加し、全ての制御線ＰＬＢに、信号ＳＰＬの反転信号である信号ＳＰＬＢを印加し、全ての制御線ＳＬに、高レベルである信号ＳＳＬを印加する。
　また、例えば、複数のメモリセル１８０における記憶素子４１～４４に対して初期化動作を行う場合には、駆動制御部７３は、制御信号ＷＬＥＮを高レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させ、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部１７２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加し、全ての制御線ＰＬＢに、信号ＳＰＬと同じ信号ＳＰＬＢを印加し、全ての制御線ＳＬに、高レベルである信号ＳＳＬを印加するようになっている。
　ここで、記憶回路１９０は、本開示における「第２の記憶回路」の一具体例に対応する。トランジスタ９３は、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ９４は、本開示における「第６のトランジスタ」の一具体例に対応する。
　図５０は、半導体回路４における、ある着目したメモリセル１８０の一動作例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は電源ノードＮＶＤＤにおける電圧（電源電圧ＶＤＤ１）の波形を示し、（Ｄ）は信号ＳＳＬの波形を示し、（Ｅ）は信号ＳＰＬの波形を示し、（Ｆ）は信号ＳＰＬＢの波形を示し、（Ｇ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｈ）はノードＮ２における電圧（電圧ＶＮ２）の波形を示し、（Ｉ）は記憶素子４１における他端から見た一端の電圧（電圧Ｖ４１）の波形を示し、（Ｊ）は記憶素子４２における他端から見た一端の電圧（電圧Ｖ４２）の波形を示し、（Ｋ）は記憶素子４３における他端から見た一端の電圧（電圧Ｖ４３）の波形を示し、（Ｌ）は記憶素子４４における他端から見た一端の電圧（電圧Ｖ４４）の波形を示す。
（通常動作ＯＰ１）
　通常動作ＯＰ１では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図５０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３（図１）はオン状態になり、メモリセルアレイ１７１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図５０（Ｃ））、メモリセルアレイ１７１に電源電圧ＶＳＳが供給される。そして、駆動部１７２は、信号ＳＳＬを低レベルにする（図５０（Ｄ））。これにより、トランジスタ９１～９４（図４７）はオフ状態になり、ＳＲＡＭ回路３０は、記憶素子４１～４４と電気的に切り離される。また、駆動部１７２は、信号ＳＰＬを低レベルにするとともに、信号ＳＰＬＢを高レベルにする（図５０（Ｅ），（Ｆ））。
　この通常動作ＯＰ１では、半導体回路４は、メモリセル１８０のＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。この動作は、上記第３の実施の形態の場合と同様である。
（ストア動作ＯＰ２）
　ストア動作ＯＰ２では、駆動部１７２は、信号ＳＳＬを高レベルにする（図５０（Ｄ））。これにより、トランジスタ９１～９４（図４７）はオン状態になり、ＳＲＡＭ回路３０は、記憶素子４１～４４と電気的に接続される。
　このストア動作ＯＰ２では、メモリセル１８０は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶されたデータを記憶回路９０，１９０に記憶させる。まず、駆動部１７２は、第１ステップにおいて、信号ＳＰＬを高レベルにするとともに信号ＳＰＬＢを低レベルにし、第２ステップにおいて、信号ＳＰＬを低レベルにするとともに信号ＳＰＬＢを高レベルにする（図５０（Ｅ），（Ｆ））。これにより、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶回路９０，１９０の記憶素子４１～４４の容量状態が設定される。この動作は、上記第３の実施の形態の場合と同様である。
（スタンバイ動作ＯＰ３）
　スタンバイ動作ＯＰ３では、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図５０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ１７１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される（図５０（Ｃ））。このとき、記憶素子４１～４４の容量状態は維持される。
（リストア動作ＯＰ４）
　リストア動作ＯＰ４では、駆動部１７２は、信号ＳＳＬを高レベルにする（図５０（Ｄ））。これにより、トランジスタ９１～９４（図４７）はオン状態になり、ＳＲＡＭ回路３０は、記憶素子４１～４４と電気的に接続される。
　そして、その後に、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図５０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオン状態になり、メモリセルアレイ１７１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図５０（Ｃ））、メモリセルアレイ１７１に電源電圧ＶＳＳが供給される。そして、駆動部１７２は、信号ＳＰＬを低レベルにするとともに信号ＳＰＬＢを高レベルにする（図５０（Ｅ））。これにより、記憶素子４１～４４の容量状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。この動作は、上記第３の実施の形態の場合と同様である。
　そして、その後に、駆動部１７２は、信号ＳＳＬを低レベルにする（図５０（Ｄ））。これにより、トランジスタ９１～９４（図４７）はオフ状態になり、ＳＲＡＭ回路３０は、記憶素子４１～４４と電気的に切断される。
（初期化動作について）
　図５１は、半導体回路４における、ある着目したメモリセル１８０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）は信号ＳＳＬの波形を示し、（Ｅ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｆ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｇ）は信号ＳＰＬの波形を示し、（Ｈ）は信号ＳＰＬＢの波形を示し、（Ｉ）は記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の波形を示し、（Ｊ）は記憶素子４３，４４における電圧Ｖ４３，Ｖ４４の波形を示す。
　まず、タイミングｔ４１において、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図５１（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ１７１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。
　次に、タイミングｔ４２において、駆動部１７２は、上記第３の実施の形態の場合（図４０）と同様に、全てのワード線ＷＬにおける信号ＳＷＬを低レベルから高レベルに変化させる（図５１（Ｃ））。
　また、駆動部１７２は、このタイミングｔ４２において、全ての制御線ＳＬにおける信号ＳＳＬを低レベルから高レベルに変化させる（図５１（Ｄ））。具体的には、図４９において、駆動制御部１７３は、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部１７２は、全ての制御線ＳＬに、高レベルである信号ＳＳＬを印加する。
　次に、タイミングｔ４３以降の期間において、駆動部２６は、上記第３の実施の形態の場合（図４０）と同様に、例えば、全てのビット線ＢＬ，ＢＬＢにおける信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。この例では、駆動部２６は、タイミングｔ４３において、信号ＳＢＬ，ＳＢＬＢを低レベルから高レベルに変化させ、タイミングｔ４４において、信号ＳＢＬ，ＳＢＬＢを高レベルから低レベルに変化させる。
　また、このタイミングｔ４３以降の期間において、駆動部１７２は、上記第３の実施の形態の場合（図４０）と同様に、全ての制御線ＰＬにおける信号ＳＰＬ、および全ての制御線ＰＬＢにおける信号ＳＰＬＢを高レベルと低レベルとの間で遷移させる。信号ＳＰＬおよび信号ＳＰＬＢは、互いに同相である。この例では、駆動部１７２は、タイミングｔ４４において、信号ＳＰＬ，ＳＰＬＢを低レベルから高レベルに変化させ、タイミングｔ４５において信号ＳＰＬ，ＳＰＬＢを高レベルから低レベルに変化させる。
　これにより、この初期化動作ＯＰinitでは、上記第３の実施の形態の場合（図４０，４１Ａ，４１Ｂ）と同様に、例えばタイミングｔ４３～ｔ４５の期間における２つのステップのそれぞれにおいて、記憶素子４１～４４における電圧Ｖ４１～Ｖ４４の全てが“＋Ｖ”または“－Ｖ”になる。
　初期化動作ＯＰinitでは、タイミングｔ４３～ｔ４５の期間における動作が、例えば数百回から数千回程度繰り返される。このようにして、各メモリセル１８０において、記憶素子４１～４４に交流信号が印加される。その結果、記憶素子４１～４４の強誘電特性を向上させることができる。
　このように、半導体回路４では、記憶回路９０にトランジスタ９１，９２を設けるとともに、記憶回路１９０にトランジスタ９３，９４を設けるようにした。これにより、半導体回路４では、例えば、通常動作ＯＰ１において、ＳＲＡＭ回路３０を記憶素子４１～４４と電気的に切り離すことができる。これにより、半導体回路４では、例えば、通常動作ＯＰ１において、ＳＲＡＭ回路３０が記憶素子４１～４４に常に接続されている場合に比べて、消費電力を低減することができ、また、エンデュランスを向上することができる。
　以上のように本実施の形態では、記憶回路にトランジスタを設けるようにしたので、消費電力を低減することができ、また、エンデュランスを向上することができる。その他の効果は、上記第３の実施の形態の場合と同様である。
［変形例４－１］
　上記実施の形態では、図４９に示したように、駆動部１７２は、全ての制御線ＰＬに対して同じ信号ＳＰＬを印加し、全ての制御線ＰＬＢに対して同じ信号ＳＰＬＢを印加し、全ての制御線ＳＬに対して同じ信号ＳＳＬを印加したが、これに限定されるものではない。これに代えて、例えば図５２に示す駆動部１７２Ａのように、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて、制御線ＰＬを選択的に駆動し、制御線ＰＬＢを選択的に駆動し、制御線ＳＬを選択的に駆動してもよい。駆動部１７２Ａは、複数の駆動回路１７５Ａを有している。駆動回路１７５Ａは、論理積回路５３Ａと、否定排他的論理和回路１５３Ａと、論理積回路５８Ａとを有している。論理積回路５３Ａは、制御信号ＰＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＰＬを駆動するように構成される。否定排他的論理和回路１５３Ａは、論理積回路５３Ａの出力信号および制御信号ＷＬＥＮの否定排他的論理和を求め、その否定排他的論理和に基づいて制御線ＰＬＢを駆動するように構成される。論理積回路５８Ａは、制御信号ＳＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＳＬを駆動するように構成される。
　この構成により、本変形例に係る半導体回路は、例えば、行単位で、ストア動作やリストア動作を行うことができる。具体的には、駆動制御部７３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを高レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部１７２Ａは、複数の制御線ＰＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加するとともに、それ以外の複数の制御線ＰＬに、低レベルである信号ＳＰＬを印加する。また、駆動部１７２Ａは、全ての制御線ＰＬＢに、対応する制御線ＰＬにおける信号ＳＰＬの反転信号を、信号ＳＰＬＢとして印加する。また、駆動部１７２Ａは、複数の制御線ＳＬのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＳＬに、高レベルである信号ＳＳＬを印加するとともに、それ以外の複数の制御線ＳＬに、低レベルである信号ＳＳＬを印加する。これにより、本変形例に係る半導体回路は、行単位で、ストア動作やリストア動作を行うことができる。
［変形例４－２］
　上記実施の形態では、図４７，４８に示したように、横方向に延伸する複数の制御線ＰＬ，ＰＬＢを設けたが、これに限定されるものではなく、これに代えて、縦方向に延伸する複数の制御線ＰＬ，ＰＬＢを設けてもよい。以下に、本変形例に係る半導体回路について詳細に説明する。この半導体回路は、上記実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ１７１Ｄと、駆動部１７２Ｄと、駆動部１２６Ｄとを備えている。
　図５３は、メモリセルアレイ１７１Ｄにおけるメモリセル１８０の一構成例を表すものである。図５４は、メモリセルアレイ１７１Ｄの一構成例を表すものである。メモリセルアレイ１７１Ｄにおいて、ワード線ＷＬは、図５３，５４における横方向に延伸し、ワード線ＷＬの一端は駆動部１７２Ｄに接続され、このワード線ＷＬには駆動部１７２Ｄにより信号ＳＷＬが印加される。制御線ＰＬは、図５３，５４における縦方向に延伸し、制御線ＰＬの一端は駆動部１２６Ｄに接続され、この制御線ＰＬには駆動部２６Ｄにより信号ＳＰＬが印加される。制御線ＰＬＢは、図５３，５４における縦方向に延伸し、制御線ＰＬＢの一端は駆動部１２６Ｄに接続され、この制御線ＰＬＢには駆動部１２６Ｄにより信号ＳＰＬＢが印加される。
　駆動部１７２Ｄは、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加するとともに、制御線ＳＬに信号ＳＳＬを印加するように構成される。
　図５５は、駆動部１７２Ｄの一構成例を表すものである。駆動部１７２Ｄは、駆動制御部１７３Ｄと、アドレスデコーダ２４と、複数の駆動回路１７５Ｄとを有している。
　駆動制御部１７３Ｄは、制御部１１からの指示に基づいて、駆動部１７２Ｄの動作を制御するように構成される。具体的には、駆動制御部１７３Ｄは、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＳＬＯＮを用いて複数の駆動回路７５Ｄの動作を制御する。また、駆動制御部１７３Ｄは、この制御信号ＷＬＥＮを駆動部１２６Ｄに供給するようになっている。
　駆動回路１７５Ｄは、論理和回路５１と、論理積回路５２と、バッファ５８とを有している。この駆動回路１７５Ｄは、上記第４の実施の形態に係る駆動回路１７５（図４９）からバッファ５３および否定排他的論理和回路１５３を省いたものである。
　駆動部１２６Ｄは、図４６に示した回路構成を用いることができる。
　なお、この例では、駆動部１７２Ｄを設けたが、これに限定されるものではなく、例えば図５６に示す駆動部１７２Ｅを設けてもよい。駆動部１７２Ｅは、複数の駆動回路１７５Ｅを有している。駆動回路１７５Ｅは、論理積回路５８Ａを有している。論理積回路５８Ａは、制御信号ＳＬＯＮおよび論理和回路５１の出力信号の論理積を求め、その論理積に基づいて制御線ＳＬを駆動するように構成される。この駆動部１７２Ｅは、変形例４－１に示した駆動部１７２Ａ（図５２）と同様に、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて制御線ＳＬを選択的に駆動することができる。
［その他の変形例］
　例えば、上記実施の形態の技術に、これらの変形例のうちの２以上を組み合わせてもよい。また、例えば、上記実施の形態の技術に、上記第１の実施の形態の変形例１－２，１－３、および上記第２の実施の形態の変形例２－２のうちの１以上を組み合わせてもよい。
＜５．第５の実施の形態＞
　次に、第５の実施の形態に係る半導体回路５について説明する。本実施の形態は、各メモリセルに３つの記憶回路を設けるとともに、それらの記憶回路にトランジスタを設け、この３つの記憶回路のうちの１つを選択的に使用するようにしたものである。なお、上記第２の実施の形態に係る半導体回路２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　半導体回路５は、上記第１の実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ２２１と、駆動部２２２と、駆動部２６とを備えている。
　図５７は、メモリセルアレイ２２１におけるメモリセル２１０の一構成例を表すものである。図５８は、メモリセルアレイ２２１の一構成例を表すものである。メモリセルアレイ２２１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＰＬＡと、複数の制御線ＰＬＢと、複数の制御線ＰＬＣと、複数の制御線ＳＬＡと、複数の制御線ＳＬＢと、複数の制御線ＳＬＣとを有している。制御線ＰＬＡは、図５７，５８における横方向に延伸し、制御線ＰＬＡの一端は駆動部２２２に接続され、この制御線ＰＬＡには駆動部２２２により信号ＳＰＬＡが印加される。制御線ＰＬＢは、図５７，５８における横方向に延伸し、制御線ＰＬＢの一端は駆動部２２２に接続され、この制御線ＰＬＡには駆動部２２２により信号ＳＰＬＢが印加される。制御線ＰＬＣは、図５７，５８における横方向に延伸し、制御線ＰＬＣの一端は駆動部２２２に接続され、この制御線ＰＬＣには駆動部２２２により信号ＳＰＬＣが印加される。制御線ＳＬＡは、図５７，５８における横方向に延伸し、制御線ＳＬＡの一端は駆動部２２２に接続され、この制御線ＳＬＡには駆動部２２２により信号ＳＳＬＡが印加される。制御線ＳＬＢは、図５７，５８における横方向に延伸し、制御線ＳＬＢの一端は駆動部２２２に接続され、この制御線ＳＬＢには駆動部２２２により信号ＳＳＬＢが印加される。制御線ＳＬＣは、図５７，５８における横方向に延伸し、制御線ＳＬＣの一端は駆動部２２２に接続され、この制御線ＳＬＣには駆動部２２２により信号ＳＳＬＣが印加される。
　メモリセル２１０は、ＳＲＡＭ回路３０と、記憶回路９０と、記憶回路２９０と、記憶回路３９０とを有している。記憶回路２９０および記憶回路３９０は、記憶回路９０と同様に、トランジスタ９１，９２と、記憶素子４１，４２とを有している。
　駆動部２２２は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬＡ，ＰＬＢ，ＰＬＣに信号ＳＰＬＡ，ＳＰＬＢ，ＳＰＬＣをそれぞれ印加し、制御線ＳＬＡ，ＳＬＢ，ＳＬＣに信号ＳＳＬＡ，ＳＳＬＢ，ＳＳＬＣをそれぞれ印加するように構成される。
　図５９は、駆動部２２２の一構成例を表すものである。駆動部２２２は、駆動制御部２２３と、アドレスデコーダ２４と、複数の駆動回路２２５とを有している。
　駆動制御部２２３は、制御部１１からの指示に基づいて、駆動部２２２の動作を制御するように構成される。具体的には、駆動制御部２２３は、アドレスデコーダ２４の動作を制御するとともに、制御信号ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣ，ＷＬＥＮ，ＷＬＯＮ，ＰＬＯＮ，ＳＬＯＮを用いて複数の駆動回路２２５の動作を制御するようになっている。
　複数の駆動回路２２５は、論理和回路５１と、論理積回路５２と、論理和回路２５１と、論理積回路２５２，２５３と、論理和回路２６１と、論理積回路２６２，２６３と、論理和回路２７１と、論理積回路２７２，２７３とを有している。論理和回路２５１は、制御信号ＷＬＥＮおよび制御信号ＳＥＬＡの論理和を求めるように構成される。論理積回路２５２は、論理和回路２５１の出力信号、および制御信号ＰＬＯＮの論理積を求め、その論理積に基づいて制御線ＰＬＡを駆動するように構成される。論理積回路２５３は、論理和回路２５１の出力信号、および制御信号ＳＬＯＮの論理積を求め、その論理積に基づいて制御線ＳＬＡを駆動するように構成される。論理和回路２６１は、制御信号ＷＬＥＮおよび制御信号ＳＥＬＢの論理和を求めるように構成される。論理積回路２６２は、論理和回路２６１の出力信号、および制御信号ＰＬＯＮの論理積を求め、その論理積に基づいて制御線ＰＬＢを駆動するように構成される。論理積回路２６３は、論理和回路２６１の出力信号、および制御信号ＳＬＯＮの論理積を求め、その論理積に基づいて制御線ＳＬＢを駆動するように構成される。論理和回路２７１は、制御信号ＷＬＥＮおよび制御信号ＳＥＬＣの論理和を求めるように構成される。論理積回路２７２は、論理和回路２７１の出力信号、および制御信号ＰＬＯＮの論理積を求め、その論理積に基づいて制御線ＰＬＣを駆動するように構成される。論理積回路２７３は、論理和回路２７１の出力信号、および制御信号ＳＬＯＮの論理積を求め、その論理積に基づいて制御線ＳＬＣを駆動するように構成される。
　この構成により、例えば、メモリセルアレイ２２１にデータを書き込み、あるいはメモリセルアレイ２２１からデータを読み出す場合には、駆動制御部２２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを低レベルにし、制御信号ＳＬＯＮを低レベルにする。また、駆動制御部２２３は、例えば、制御信号ＳＥＬＡ～ＳＥＬＣの全てを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部２２２は、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また駆動部２２２は、全ての制御線ＰＬＡに、低レベルである信号ＳＰＬＡを印加し、全ての制御線ＰＬＢに、低レベルである信号ＳＰＬＢを印加し、全ての制御線ＰＬＣに、低レベルである信号ＳＰＬＣを印加する。また、駆動部２２２は、全ての制御線ＳＬＡに、低レベルである信号ＳＳＬＡを印加し、全ての制御線ＳＬＢに、低レベルである信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに、低レベルである信号ＳＳＬＣを印加する。
　また、例えば、記憶回路９０における記憶素子４１，４２にデータを記憶させ、あるいは記憶回路９０における記憶素子４１，４２からデータを読み出す場合には、駆動制御部２２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを高レベルにする。また、駆動制御部２２３は、制御信号ＳＥＬＡを高レベルにし、制御信号ＳＥＬＢ，ＳＥＬＣを低レベルにする。これにより、駆動部２２２は、全てのワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部２２２は、全ての制御線ＰＬＡに、制御信号ＰＬＯＮに応じた信号ＳＰＬＡを印加し、全ての制御線ＰＬＢに、低レベルである信号ＳＰＬＢを印加し、全ての制御線ＰＬＣに、低レベルである信号ＳＰＬＣを印加する。また、駆動部２２２は、全ての制御線ＳＬＡに、高レベルである信号ＳＳＬＡを印加し、全ての制御線ＳＬＢに、低レベルである信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに、低レベルである信号ＳＳＬＣを印加する。
　また、例えば、複数のメモリセル２１０における記憶素子４１，４２に対して初期化動作を行う場合には、駆動制御部２２３は、制御信号ＷＬＥＮを高レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させ、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部２２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加する。また、駆動部２２２は、全ての制御線ＰＬＡに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＡとして印加し、全ての制御線ＰＬＢに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＢとして印加し、全ての制御線ＰＬＣに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＣとして印加する。また、駆動部２２２は、全ての制御線ＳＬＡに、高レベルである信号ＳＳＬＡを印加し、全ての制御線ＳＬＢに、高レベルである信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに、高レベルである信号ＳＳＬＣを印加するようになっている。
　ここで、記憶回路９０は、本開示における「第１の記憶回路」の一具体例に対応する。制御線ＰＬＡは、本開示における「第１の制御線」の一具体例に対応する。記憶回路２９０は、本開示における「第２の記憶回路」の一具体例に対応する。制御線ＰＬＢは、本開示における「第２の制御線」の一具体例に対応する。
　図６０は、半導体回路５における、ある着目したメモリセル２１０の一動作例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は電源ノードＮＶＤＤにおける電圧（電源電圧ＶＤＤ１）の波形を示し、（Ｄ）は信号ＳＳＬＡの波形を示し、（Ｅ）は信号ＳＰＬＡの波形を示し、（Ｆ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｇ）はノードＮ２における電圧（電圧ＶＮ２）の波形を示し、（Ｈ）は記憶素子４１における他端から見た一端の電圧（電圧Ｖ４１）の波形を示し、（Ｉ）は記憶素子４２における他端から見た一端の電圧（電圧Ｖ４２）の波形を示す。この例では、３つの記憶回路９０，２９０，３９０のうちの記憶回路９０に対して、ストア動作およびリストア動作を行う。
（通常動作ＯＰ１）
　通常動作ＯＰ１では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図６０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３（図１）はオン状態になり、メモリセルアレイ２２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図６０（Ｃ））、メモリセルアレイ２２１に電源電圧ＶＳＳが供給される。そして、駆動部２２２は、信号ＳＳＬＡを低レベルにする（図６０（Ｄ））。これにより、記憶回路９０におけるトランジスタ９１，９２（図５７）はオフ状態になり、ＳＲＡＭ回路３０は、記憶素子４１，４２と電気的に切り離される。また、駆動部２２２は、信号ＳＰＬＡを低レベルにする（図６０（Ｅ））。同様に、駆動部２２２は、信号ＳＳＬＢ，ＳＳＬＣを低レベルにし、信号ＳＰＬＢ，ＳＰＬＣを低レベルにする。
　この通常動作ＯＰ１では、半導体回路５は、メモリセル２１０のＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。この動作は、上記第１の実施の形態の場合と同様である。
（ストア動作ＯＰ２）
　ストア動作ＯＰ２では、駆動部２２２は、信号ＳＳＬＡを高レベルにする（図６０（Ｄ））。なお、駆動部２２２は、信号ＳＳＬＢ，ＳＳＬＣを低レベルに維持する。これにより、記憶回路９０におけるトランジスタ９１，９２（図５７）はオン状態になり、ＳＲＡＭ回路３０は、記憶回路９０における記憶素子４１，４２と電気的に接続される。
　このストア動作ＯＰ２では、メモリセル２１０は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶されたデータを記憶回路９０に記憶させる。まず、駆動部２２２は、第１ステップにおいて、信号ＳＰＬＡを高レベルにし、第２ステップにおいて、信号ＳＰＬＡを低レベルにする（図６０（Ｅ））。これにより、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶回路９０の記憶素子４１，４２の容量状態が設定される。この動作は、上記第１の実施の形態の場合と同様である。
（スタンバイ動作ＯＰ３）
　スタンバイ動作ＯＰ３では、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図６０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ２２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される（図６０（Ｃ））。このとき、記憶素子４１，４２の容量状態は維持される。
（リストア動作ＯＰ４）
　リストア動作ＯＰ４では、駆動部２２２は、信号ＳＳＬＡを高レベルにする（図６０（Ｄ））。なお、駆動部２２２は、信号ＳＳＬＢ，ＳＳＬＣを低レベルに維持する。これにより、記憶回路９０のトランジスタ９１，９２（図２４）はオン状態になり、ＳＲＡＭ回路３０は、記憶回路９０の記憶素子４１，４２と電気的に接続される。
　そして、その後に、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図６０（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオン状態になり、メモリセルアレイ２２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図６０（Ｃ））、メモリセルアレイ２２１に電源電圧ＶＳＳが供給される。そして、駆動部２２２は、信号ＳＰＬＡを低レベルにする（図６０（Ｅ））。これにより、記憶回路９０の記憶素子４１，４２の容量状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。この動作は、上記第１の実施の形態の場合と同様である。
　そして、その後に、駆動部２２２は、信号ＳＳＬＡを低レベルにする（図６０（Ｄ））。これにより、記憶回路９０のトランジスタ９１，９２（図５７）はオフ状態になり、ＳＲＡＭ回路３０は、記憶回路９０の記憶素子４１，４２と電気的に切断される。
（初期化動作について）
　図６１は、半導体回路５における、ある着目したメモリセル２１０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）は信号ＳＳＬＡ，ＳＳＬＢ，ＳＳＬＣの波形を示し、（Ｅ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｆ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｇ）は信号ＳＰＬＡ，ＳＰＬＢ，ＳＰＬＣの波形を示し、（Ｈ）は記憶回路９０，２９０，３９０における記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の波形を示す。
　まず、タイミングｔ５１において、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図５１（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ２２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。
　次に、タイミングｔ５２において、駆動部２２２は、上記第１の実施の形態の場合（図１３）と同様に、全てのワード線ＷＬにおける信号ＳＷＬを低レベルから高レベルに変化させる（図６１（Ｃ））。
　また、駆動部２２２は、このタイミングｔ５２において、全ての制御線ＳＬＡにおける信号ＳＳＬＡ、全ての制御線ＳＬＢにおける信号ＳＳＬＢ、および全ての制御線ＳＬＣにおける信号ＳＳＬＣを低レベルから高レベルに変化させる（図６１（Ｄ））。具体的には、図５９において、駆動制御部２２３は、制御信号ＷＬＥＮを高レベルにするとともに、制御信号ＳＬＯＮを高レベルにする。これにより、駆動部２２２は、全ての制御線ＳＬＡに、高レベルである信号ＳＳＬＡを印加し、全ての制御線ＳＬＢに、高レベルである信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに、高レベルである信号ＳＳＬＣを印加する。
　次に、タイミングｔ５３以降の期間において、駆動部２６は、上記第１の実施の形態の場合（図１３）と同様に、例えば、全てのビット線ＢＬ，ＢＬＢにおける信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。この例では、駆動部２６は、タイミングｔ５３において、信号ＳＢＬ，ＳＢＬＢを低レベルから高レベルに変化させ、タイミングｔ５４において、信号ＳＢＬ，ＳＢＬＢを高レベルから低レベルに変化させる。
　また、このタイミングｔ５３以降の期間において、駆動部２２２は、全ての制御線ＰＬＡにおける信号ＳＰＬＡ、全ての制御線ＰＬＢにおける信号ＳＰＬＢ、および全ての制御線ＰＬＣにおける信号ＳＰＬＣを高レベルと低レベルとの間で遷移させる。具体的には、図５９において、駆動制御部２２３は、制御信号ＷＬＥＮを高レベルにするとともに、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部２２２は、全ての制御線ＰＬＡに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＡとして印加し、全ての制御線ＰＬＢに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＢとして印加し、全ての制御線ＰＬＣに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬＣとして印加する。この例では、駆動部２２２は、タイミングｔ５４において、信号ＳＰＬを低レベルから高レベルに変化させ、タイミングｔ５５において信号ＳＰＬを高レベルから低レベルに変化させる。
　これにより、この初期化動作ＯＰinitでは、上記第１の実施の形態の場合（図１３，１４Ａ，１４Ｂ）と同様に、例えばタイミングｔ５３～ｔ５５の期間における２つのステップのそれぞれにおいて、記憶素子４１，４２における電圧Ｖ４１，Ｖ４２の両方が“＋Ｖ”または“－Ｖ”になる。
　初期化動作ＯＰinitでは、タイミングｔ５３～ｔ５５の期間における動作が、例えば数百回から数千回程度繰り返される。このようにして、各メモリセル２１０において、記憶素子４１，４２に交流信号が印加される。その結果、記憶素子４１，４２の強誘電特性を向上させることができる。
　このように、半導体回路５では、３つの記憶回路９０，２９０，３９０のうちの１つを選択し、選択された記憶回路における記憶素子４１，４２にデータを記憶させ、あるいは選択された記憶回路における記憶素子４１，４２からデータを読み出すことができる。これにより、半導体回路５では、動作の自由度を高めることができる。
　また、半導体回路５では、初期化動作ＯＰinitを行う場合には、３つの記憶回路９０，２９０，３９０における全ての記憶素子４１，４２に対して、同時に初期化動作ＯＰinitを行うことができる。これにより、初期化動作ＯＰinitの時間を短くすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例５－１］
　上記実施の形態では、図５９に示したように、駆動部２２２は、全ての制御線ＰＬＡに対して同じ信号ＳＰＬＡを印加し、全ての制御線ＰＬＢに対して同じ信号ＳＰＬＢを印加し、全ての制御線ＰＬＣに対して同じ信号ＳＰＬＣを印加し、全ての制御線ＳＬＡに対して同じ信号ＳＳＬＡを印加し、全ての制御線ＳＬＢに対して同じ信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに対して同じ信号ＳＳＬＣを印加したが、これに限定されるものではない。これに代えて、例えば図６２に示す駆動部２２２Ａのように、アドレスデコーダ２４が生成するアドレスデコード信号ＡＤＤに基づいて、制御線ＰＬＡおよび制御線ＳＬＡを選択的に駆動し、制御線ＰＬＢおよび制御線ＳＬＢを選択的に駆動し、制御線ＰＬＣおよび制御線ＳＬＣを選択的に駆動してもよい。駆動部２２２Ａは、複数の駆動回路２２５Ａを有している。駆動回路２２５Ａは、論理積回路２５２Ａ，２５３Ａと、論理積回路２６２Ａ，２６３Ａと、論理積回路２７２Ａ，２７３Ａとを有している。論理積回路２５２Ａは、論理和回路２５１の出力信号、論理和回路５１の出力信号、および制御信号ＰＬＯＮの論理積を求め、その論理積に基づいて制御線ＰＬＡを駆動するように構成される。論理積回路２５３Ａは、論理和回路２５１の出力信号、論理和回路５１の出力信号、および制御信号ＳＬＯＮの論理積を求め、その論理積に基づいて制御線ＳＬＡを駆動するように構成される。論理積回路２６２Ａは、論理和回路２６１の出力信号、論理和回路５１の出力信号、および制御信号ＰＬＯＮの論理積を求め、その論理積に基づいて制御線ＰＬＢを駆動するように構成される。論理積回路２６３Ａは、論理和回路２６１の出力信号、論理和回路５１の出力信号、および制御信号ＳＬＯＮの論理積を求め、その論理積に基づいて制御線ＳＬＢを駆動するように構成される。論理積回路２７２Ａは、論理和回路２７１の出力信号、論理和回路５１の出力信号、および制御信号ＰＬＯＮの論理積を求め、その論理積に基づいて制御線ＰＬＣを駆動するように構成される。論理積回路２７３Ａは、論理和回路２７１の出力信号、論理和回路５１の出力信号、および制御信号ＳＬＯＮの論理積を求め、その論理積に基づいて制御線ＳＬＣを駆動するように構成される。
　この構成により、本変形例に係る半導体回路は、例えば、行単位で、ストア動作やリストア動作を行うことができる。具体的には、駆動制御部２２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを高レベルにする。また、駆動制御部２２３は、例えば制御信号ＳＥＬＡを高レベルにし、制御信号ＳＥＬＢ，ＳＥＬＣを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部２２２Ａは、複数の制御線ＰＬＡのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬＡに、制御信号ＰＬＯＮに応じた信号ＳＰＬＡを印加するとともに、それ以外の複数の制御線ＰＬＡに、低レベルである信号ＳＰＬＡを印加する。また、駆動部２２２Ａは、全ての制御線ＰＬＢに、低レベルである信号ＳＰＬＢを印加し、全ての制御線ＰＬＣに、低レベルである信号ＳＰＬＣを印加する。また、駆動部２２２Ａは、複数の制御線ＳＬＡのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＳＬＡに、高レベルである信号ＳＳＬＡを印加するとともに、それ以外の複数の制御線ＳＬＡに、低レベルである信号ＳＳＬＡを印加する。また、駆動部２２２Ａは、全ての制御線ＳＬＢに、低レベルである信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに、低レベルである信号ＳＳＬＣを印加する。これにより、本変形例に係る半導体回路は、行単位で、ストア動作やリストア動作を行うことができる。
　また、本変形例に係る半導体回路は、例えば、行単位で、初期化動作を行うことができる。具体的には、駆動制御部２２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させ、制御信号ＳＬＯＮを高レベルにする。また、駆動制御部２２３は、例えば制御信号ＳＥＬＡを高レベルにし、制御信号ＳＥＬＢ，ＳＥＬＣを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部２２２Ａは、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加し、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部２２２Ａは、複数の制御線ＰＬＡのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＰＬＡに、制御信号ＰＬＯＮに応じた信号ＳＰＬＡを印加するとともに、それ以外の複数の制御線ＰＬＡに、低レベルである信号ＳＰＬＡを印加する。また、駆動部２２２Ａは、全ての制御線ＰＬＢに、低レベルである信号ＳＰＬＢを印加し、全ての制御線ＰＬＣに、低レベルである信号ＳＰＬＣを印加する。また、駆動部２２２Ａは、複数の制御線ＳＬＡのうちのアドレスデコード信号ＡＤＤに応じた１本の制御線ＳＬＡに、高レベルである信号ＳＳＬＡを印加するとともに、それ以外の複数の制御線ＳＬＡに、低レベルである信号ＳＳＬＡを印加する。また、駆動部２２２Ａは、全ての制御線ＳＬＢに、低レベルである信号ＳＳＬＢを印加し、全ての制御線ＳＬＣに、低レベルである信号ＳＳＬＣを印加する。これにより、本変形例に係る半導体回路は、行単位で、初期化動作を行うことができる。
［変形例５－２］
　上記実施の形態では、図５７に示したように、３つの記憶回路９０，２９０，３９０を設けたが、これに限定されるものではない。これに代えて、例えば２つの記憶回路を設けてもよいし、４つ以上の記憶回路を設けてもよい。
［その他の変形例］
　例えば、上記実施の形態の技術に、これらの変形例のうちの２以上を組み合わせてもよい。また、例えば、上記実施の形態の技術に、上記第１の実施の形態の変形例１－２，１－３、および上記第２の実施の形態の変形例２－２のうちの１以上を組み合わせてもよい。
＜６．第６の実施の形態＞
　次に、第６の実施の形態に係る半導体回路６について説明する。本実施の形態は、強誘電キャパシタの代わりに強誘電トランジスタを用いて記憶素子を構成したものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　半導体回路６は、上記第１の実施の形態に係る半導体回路１（図１）と同様に、メモリセルアレイ４２１と、駆動部４２２と、駆動部２６とを備えている。
　図６３は、メモリセルアレイ４２１におけるメモリセル４１０の一構成例を表すものである。図６４は、メモリセルアレイ４２１の一構成例を表すものである。メモリセルアレイ４２１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＰＬと、複数の制御線ＳＬとを有している。制御線ＳＬは、図６３，６４における横方向に延伸し、制御線ＳＬの一端は駆動部４２２に接続され、この制御線ＳＬには駆動部４２２により信号ＳＳＬが印加される。
　メモリセル４１０は、ＳＲＡＭ回路３０と、記憶回路４４０とを有している。記憶回路４４０は、トランジスタ４４１，４４２を有している。トランジスタ４４１，４４２は、Ｎ型の強誘電トランジスタであり、具体的には、強誘電ゲート電界効果トランジスタ（ＦｅＦＥＴ）である。トランジスタ４４１，４４２のそれぞれは、例えば、ゲート絶縁膜が強誘電体材料を含むように構成される。トランジスタ４４１，４４２のそれぞれは、ゲートと、ドレインおよびソースとの間の電圧差の極性に応じて、ゲート絶縁膜の容量状態が可逆的に変化することを利用して情報を記憶するように構成される。なお、この例では、ゲート絶縁膜が強誘電体材料を含むようにしたが、これに限定されるものではなく、例えば、通常のＮ型のＭＯＳトランジスタのゲートに、強誘電キャパシタを別の素子として接続してもよい。
　トランジスタ４４１のゲートは制御線ＳＬに接続され、ドレインはノードＮ１に接続され、ソースは制御線ＰＬに接続される。トランジスタ４４２のゲートは制御線ＳＬに接続され、ドレインはノードＮ２に接続され、ソースは制御線ＰＬに接続される。
　トランジスタ４４１，４４２のそれぞれは、ゲート絶縁膜の容量状態を大容量状態ＣＨまたは小容量状態ＣＬに設定することができる。具体的には、トランジスタ４４１，４４２は、例えば、ゲートの電圧がドレインおよびソースの電圧よりも所定量以上高い場合に、容量状態が小容量状態ＣＳに設定され、ゲート電圧がドレインおよびソースの電圧よりも所定量以上低い場合に、容量状態が大容量状態ＣＬに設定されるようになっている。
　駆動部４２２は、制御部１１から供給された制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＰＬに信号ＳＰＬを印加し、制御線ＳＬに信号ＳＳＬを印加するように構成される。
　図６５は、駆動部４２２の一構成例を表すものである。駆動部４２２は、駆動制御部４２３と、アドレスデコーダ２４と、複数の駆動回路７５とを有している。
　駆動制御部４２３は、制御部１１からの指示に基づいて、駆動部４２２の動作を制御するように構成される。具体的には、駆動制御部４２３は、アドレスデコーダ２４の動作を制御するとともに、制御信号ＷＬＥＮ，ＷＬＯＮ，ＰＬＯＮ，ＳＬＯＮを用いて複数の駆動回路７５の動作を制御するようになっている。
　複数の駆動回路７５は、論理和回路５１と、論理積回路５２と、バッファ５３と、バッファ５８とを有している。
　この構成により、例えば、メモリセルアレイ４２１にデータを書き込み、あるいはメモリセルアレイ４２１からデータを読み出す場合には、駆動制御部４２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを低レベルにし、制御信号ＳＬＯＮを低レベルにする。そして、アドレスデコーダ２４は、アドレスデコード信号ＡＤＤを生成する。これにより、駆動部４２２は、複数のワード線ＷＬのうちのアドレスデコード信号ＡＤＤに応じた１本のワード線ＷＬに、高レベルである信号ＳＷＬを印加するとともに、それ以外の複数のワード線ＷＬに、低レベルである信号ＳＷＬを印加する。また、駆動部４２２は、全ての制御線ＰＬに、低レベルである信号ＳＰＬを印加し、全ての制御線ＳＬに、低レベルである信号ＳＳＬを印加する。
　また、例えば、トランジスタ４４１，４４２にデータを記憶させ、あるいはトランジスタ４４１，４４２からデータを読み出す場合には、駆動制御部４２３は、制御信号ＷＬＥＮを低レベルにし、制御信号ＷＬＯＮを低レベルにし、制御信号ＰＬＯＮを生成し、制御信号ＳＬＯＮを生成する。これにより、駆動部４２２は、全てのワード線ＷＬに、低レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた信号ＳＰＬを印加し、全ての制御線ＳＬに、制御信号ＳＬＯＮに応じた信号ＳＳＬを印加する。
　また、例えば、複数のメモリセル４１０におけるトランジスタ４４１，４４２に対して初期化動作を行う場合には、駆動制御部４２３は、制御信号ＷＬＥＮを高レベルにし、制御信号ＷＬＯＮを高レベルにし、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させ、制御信号ＳＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部４２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加し、全ての制御線ＳＬに、制御信号ＳＬＯＮに応じた交流信号を、信号ＳＳＬとして印加するようになっている。
　ここで、トランジスタ４４１は、本開示における「第１の記憶素子」の一具体例に対応する。トランジスタ４４２は、本開示における「第２の記憶素子」の一具体例に対応する。制御線ＳＬは、本開示における「第１の選択制御線」の一具体例に対応する。トランジスタ９４は、本開示における「第６のトランジスタ」の一具体例に対応する。
　図６６は、半導体回路６における、ある着目したメモリセル４１０の一動作例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は電源ノードＮＶＤＤにおける電圧（電源電圧ＶＤＤ１）の波形を示し、（Ｄ）は信号ＳＳＬの波形を示し、（Ｅ）は信号ＳＰＬの波形を示し、（Ｆ）はノードＮ１における電圧（電圧ＶＮ１）の波形を示し、（Ｇ）はノードＮ２における電圧（電圧ＶＮ２）の波形を示し、（Ｈ）はトランジスタ４４１におけるドレインおよびソースから見たゲートの電圧（電圧Ｖ４４１）の波形を示し、（Ｉ）はトランジスタ４４２におけるドレインおよびソースから見たゲートの電圧（電圧Ｖ４４２）の波形を示す。図６７Ａ～６７Ｅは、メモリセル４１０の動作状態を表すものであり、図６７Ａは通常動作ＯＰ１における状態を示し、図６７Ｂ，６７Ｃはストア動作ＯＰ２における状態を示し、図６７Ｄはスタンバイ動作ＯＰ３における状態を示し、図６７Ｅはリストア動作ＯＰ４における状態を示す。
（通常動作ＯＰ１）
　通常動作ＯＰ１では、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図６６（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３（図１）はオン状態になり、メモリセルアレイ４２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図６６（Ｃ））、メモリセルアレイ４２１に電源電圧ＶＳＳが供給される。そして、駆動部４２２は、信号ＳＳＬを低レベル（低レベル電圧ＶＬ）にし、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にする（図６６（Ｄ），（Ｅ），６７Ａ）。
　この通常動作ＯＰ１では、半導体回路６は、メモリセル４１０のＳＲＡＭ回路３０に対してデータを書き込み、またはＳＲＡＭ回路３０からデータを読み出す。この動作は、上記第１の実施の形態の場合と同様である。
（ストア動作ＯＰ２）
　ストア動作ＯＰ２では、メモリセル４１０は、２つのステップを用いて、ＳＲＡＭ回路３０に記憶されたデータを記憶回路４４０に記憶させる。まず、駆動部４２２は、第１ステップにおいて、信号ＳＳＬを高レベルにするとともに信号ＳＰＬを低レベルにし、第２ステップにおいて、信号ＳＳＬを低レベルにするとともに信号ＳＰＬを高レベルにする（図６６（Ｅ））。これにより、ＳＲＡＭ回路３０に記憶されたデータに応じて、記憶回路４４０のトランジスタ４４１，４４２の容量状態が設定される。
　具体的には、第１ステップにおいて、図６７Ｂに示したように、駆動部４２２は、信号ＳＰＬを低レベル（低レベル電圧ＶＬ）にするとともに、信号ＳＳＬを高レベル（高レベル電圧ＶＨ）にする。これにより、これにより、トランジスタ４４１，４４２のうちのいずれか一方に“＋ΔＶ”の電圧差が生じる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。トランジスタ４４２のドレインおよびソースは低レベルであり、ゲートは高レベルであるので、トランジスタ４４２における電圧Ｖ４４２は“＋ΔＶ”である。これにより、トランジスタ４４２の容量状態は小容量状態ＣＳになる。一方、トランジスタＶ４４１のドレインは高レベルであり、ソースは低レベルであるので、トランジスタ４４１における電圧Ｖ４４１は“＋ΔＶ／２”程度であり、容量状態を変更可能な電圧に到達しない。よって、トランジスタ４４１の容量状態は変化しない。
　次に、第２ステップにおいて、図６７Ｃに示したように、駆動部４２２は、信号ＳＰＬを高レベル（高レベル電圧ＶＨ）にするとともに、信号ＳＳＬを低レベル（低レベル電圧ＶＬ）にする。これにより、トランジスタ４４１，４４２のうちの他方に“－ΔＶ”の電圧差が生じる。この例では、トランジスタ４４１のドレインおよびソースは高レベルであり、ゲートは高レベルであるので、トランジスタ４４１における電圧Ｖ４４１は“－ΔＶ”である。これにより、トランジスタ４４１の容量状態は大容量状態ＣＬになる。一方、トランジスタＶ４４２のドレインは低レベルであり、ソースは高レベルであるので、トランジスタ４４２における電圧Ｖ４４２は“－ΔＶ／２”程度であり、容量状態を変更可能な電圧に到達しない。よって、トランジスタ４４２の容量状態は変化しない。
（スタンバイ動作ＯＰ３）
　スタンバイ動作ＯＰ３では、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図６６（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ４２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される（図６６（Ｃ））。このとき、図６７（Ｄ）に示したように、トランジスタ４４１，４４２の容量状態は維持される。
（リストア動作ＯＰ４）
　リストア動作ＯＰ４では、駆動部４２２は、信号ＳＳＬを高レベルにする（図６６（Ｄ））。
　そして、その後に、制御部１１は、電源制御信号ＰＳＨを低レベルにするとともに、電源制御信号ＰＳＬを高レベルにする（図６６（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオン状態になり、メモリセルアレイ４２１に電源電圧ＶＤＤが電源電圧ＶＤＤ１として供給され（図６６（Ｃ））、メモリセルアレイ４２１に電源電圧ＶＳＳが供給される。そして、駆動部４２２は、信号ＳＰＬを低レベルにする（図６６（Ｅ））。これにより、トランジスタ４４１，４４２の容量状態に応じて、ＳＲＡＭ回路３０における電圧状態が定まる。この例では、トランジスタ４４１の容量状態は大容量状態ＣＬであり、トランジスタ４４２の容量状態は小容量状態ＣＳである。言い換えれば、制御線ＳＬとノードＮ１との間の容量値は大きく、制御線ＳＬとノードＮ２との間の容量値は小さい。よって、信号ＳＳＬの電圧の低レベルから高レベルへの変化に応じて、ノードＮ１における電圧ＶＮ１およびノードＮ２における電圧ＶＮ２が変化する際、電圧ＶＮ１は電圧ＶＮ２に比べて高くなりやすい。その結果、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル４１０では、トランジスタ４４１，４４２に記憶されたデータに応じて、ＳＲＡＭ回路３０がデータを記憶する。
　そして、その後に、駆動部４２２は、信号ＳＳＬを低レベルにする（図６６（Ｄ））。
（初期化動作について）
　図６８は、半導体回路６における、ある着目したメモリセル４１０の初期化動作の一例を表すものであり、（Ａ）は電源制御信号ＰＳＨの波形を示し、（Ｂ）は電源制御信号ＰＳＬの波形を示し、（Ｃ）は信号ＳＷＬの波形を示し、（Ｄ）はビット線ＢＬにおける信号ＳＢＬの波形を示し、（Ｅ）はビット線ＢＬＢにおける信号ＳＢＬＢの波形を示し、（Ｆ）は信号ＳＰＬの波形を示し、（Ｇ）は信号ＳＳＬの波形を市絵師、（Ｈ）はトランジスタ４４１，４４２における電圧Ｖ４４１，Ｖ４４２の波形を示す。
　まず、タイミングｔ６１において、制御部１１は、電源制御信号ＰＳＨを高レベルにするとともに、電源制御信号ＰＳＬを低レベルにする（図６８（Ａ），（Ｂ））。これにより、電源スイッチ部１２，１３はオフ状態になり、メモリセルアレイ４２１への電源電圧ＶＤＤ，ＶＳＳの供給が停止される。
　次に、タイミングｔ６２において、駆動部４２２は、全てのワード線ＷＬにおける信号ＳＷＬを低レベルから高レベルに変化させる（図６８（Ｃ））。具体的には、図６５において、駆動制御部４２３は、制御信号ＷＬＥＮを高レベルにするとともに、制御信号ＷＬＯＮを高レベルにする。これにより、駆動部４２２は、全てのワード線ＷＬに、高レベルである信号ＳＷＬを印加し、全てのワード線ＷＬをアクティブにする。
　次に、タイミングｔ６３以降の期間において、駆動部２６は、上記第１の実施の形態の場合（図１３）と同様に、例えば、全てのビット線ＢＬ，ＢＬＢにおける信号ＳＢＬ，ＳＢＬＢを高レベルと低レベルとの間で遷移させる。この例では、駆動部２６は、タイミングｔ６３において、信号ＳＢＬ，ＳＢＬＢを低レベルから高レベルに変化させ、タイミングｔ６４において、信号ＳＢＬ，ＳＢＬＢを高レベルから低レベルに変化させる。
　また、このタイミングｔ６３以降の期間において、駆動部４２２は、全ての制御線ＰＬにおける信号ＳＰＬを高レベルと低レベルとの間で遷移させる。具体的には、図６５において、駆動制御部４２３は、制御信号ＰＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部４２２は、全ての制御線ＰＬに、制御信号ＰＬＯＮに応じた交流信号を、信号ＳＰＬとして印加する。この例では、駆動部４２２は、タイミングｔ６３において、信号ＳＰＬを低レベルから高レベルに変化させ、タイミングｔ６４において信号ＳＰＬを高レベルから低レベルに変化させる。
　また、このタイミングｔ６３以降の期間において、駆動部４２２は、全ての制御線ＳＬにおける信号ＳＳＬを高レベルと低レベルとの間で遷移させる。具体的には、図６５において、駆動制御部４２３は、制御信号ＳＬＯＮを高レベルと低レベルとの間で遷移させる。これにより、駆動部４２２は、全ての制御線ＳＬに、制御信号ＳＬＯＮに応じた交流信号を、信号ＳＳＬとして印加する。この例では、駆動部４２２は、タイミングｔ６４において、信号ＳＳＬを低レベルから高レベルに変化させ、タイミングｔ６５において信号ＳＳＬを高レベルから低レベルに変化させる。
　図６９Ａは、タイミングｔ６３～ｔ６４の期間におけるメモリセル４１０の動作状態を表すものであり、図６９Ｂは、タイミングｔ６４～ｔ６５の期間におけるメモリセル４１０の動作状態を表すものである。タイミングｔ６３～ｔ６４の期間では、図６９Ａに示したように、信号ＳＢＬ，ＳＢＬＢおよび信号ＳＰＬが高レベル（高レベル電圧ＶＨ）であり、信号ＳＢＬが低レベル（低レベル電圧ＶＬ）である。よって、トランジスタ４４１，４４２における電圧Ｖ４４１，Ｖ４４２は“－ΔＶ”になる。タイミングｔ６４～ｔ６５の期間では、図６９Ｂに示したように、信号ＳＢＬ，ＳＢＬＢおよび信号ＳＰＬが低レベルであり、信号ＳＢＬが高レベルである。よって、トランジスタ４４１，４４２における電圧Ｖ４４１，Ｖ４４２は“＋ΔＶ”になる。このように、この初期化動作ＯＰinitでは、タイミングｔ６３～ｔ６５の期間における２つのステップのそれぞれにおいて、トランジスタ４４１，４４２における電圧Ｖ４４１，Ｖ４４２の両方が“＋Ｖ”または“－Ｖ”になる。
　初期化動作ＯＰinitでは、タイミングｔ６３～ｔ６５の期間における動作が、例えば数百回から数千回程度繰り返される。このようにして、各メモリセル４１０において、トランジスタ４４１，４４２に交流信号が印加される。その結果、トランジスタ４４１，４４２の強誘電特性を向上させることができる。
　このように、半導体回路６では、強誘電トランジスタを用いて記憶回路を構成した。この場合でも、駆動部２６は、ビット線ＢＬ，ＢＬＢに対して互いに同相の交流信号を印加することにより、２つのトランジスタ４４１，４４２に同相の交流信号を印加することができる。よって、半導体回路６では、２つのトランジスタ４４１，４４２に対して、同時に“＋Ｖ”または“－Ｖ”を印加することができるので、初期化動作ＯＰinitの時間を短くすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例６－１］
　上記実施の形態では、各メモリセル４１０に１つの記憶回路４４０を設けたが、これに限定されるものではない。これに代えて、図７０に示すメモリセル４１０Ａのように、複数の記憶回路（この例では３つの記憶回路４４０，５４０，６４０）を設けてもよい。この場合でも、上記第５の実施の形態と同様に動作することができる。制御線ＰＬＡは、本開示における「第１の制御線」の一具体例に対応する。制御線ＳＬＡは、本開示における「第１の選択制御線」の一具体例に対応する。制御線ＰＬＢは、本開示における「第２の制御線」の一具体例に対応する。制御線ＳＬＢは、本開示における「第２の選択制御線」の一具体例に対応する。
［その他の変形例］
　例えば、上記実施の形態の技術に、上記第１の実施の形態の変形例１－２，１－３のうちの１以上を組み合わせてもよい。
＜７．適用例＞
　図７１は、上記実施の形態等の半導体回路が適用されるスマートフォン９００の外観を表すものである。このスマートフォン９００は、上記実施の形態に係る半導体回路を備えている。
　上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。
　以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態では、強誘電キャパシタおよび強誘電トランジスタを記憶素子として用いたが、これに限定されるものではない。これに代えて、例えば、ＲＲＡＭ記憶素子やＰＣＭ記憶素子など、抵抗状態によりデータを記憶する記憶素子として用いてもよい。以下に、いくつか例を挙げて説明する。
　図７２は、第１の実施の形態に係るメモリセル１０（図２）に本変形例を適用したメモリセル１０Ｆの一構成例を表すものである。このメモリセル１０Ｆは、記憶回路４０Ｆを有している。記憶回路４０Ｆは、記憶素子１０１，１０２を有している。この記憶素子１０１，１０２のそれぞれは、両端間に流す電流の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶するように構成される。記憶素子１０１，１０２のそれぞれは、抵抗状態を高抵抗状態または低抵抗状態に設定することができる。高抵抗状態は、記両端間の抵抗値が高い状態であり、低抵抗状態は、両端間の抵抗値が低い状態である。具体的には、記憶素子１０１は、例えば、ノードＮ１から制御線ＰＬに向かって所定量以上の電流が流れた場合に、抵抗状態が高抵抗状態に設定され、制御線ＰＬからノードＮ１に向かって所定量以上の電流が流れた場合に、抵抗状態が低抵抗状態に設定される。同様に、記憶素子１０２は、例えば、ノードＮ２から制御線ＰＬに向かって所定量以上の電流が流れた場合に、抵抗状態が高抵抗状態に設定され、制御線ＰＬからノードＮ２に向かって所定量以上の電流が流れた場合に、抵抗状態が低抵抗状態に設定される。
　同様に、図７３は、第２の実施の形態に係るメモリセル８０（図２４）に本変形例を適用したメモリセル８０Ｆの一構成例を表すものである。このメモリセル８０Ｆは、記憶回路９０Ｆを有している。図７４は、第３の実施の形態に係るメモリセル１１０（図３５）に本変形例を適用したメモリセル１１０Ｆの一構成例を表すものである。このメモリセル１１０Ｆは、記憶回路４０Ｆ，１４０Ｆを有している。記憶回路１４０Ｆは記憶素子１０３，１０４を有している。図７５は、第４の実施の形態に係るメモリセル１８０（図４７）に本変形例を適用したメモリセル１８０Ｆの一構成例を表すものである。このメモリセル１８０Ｆは、記憶回路９０Ｆ，１９０Ｆを有している。図７６は、第５の実施の形態に係るメモリセル２１０（図５７）に本変形例を適用したメモリセル２１０Ｆの一構成例を表すものである。このメモリセル２１０Ｆは、記憶回路９０Ｆ，２９０Ｆ，３９０Ｆを有している。これらの場合でも、上記の各実施の形態の場合と同様の効果を得ることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、短時間で初期化動作を行うことができる。
（１）
　第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
　第１の制御線と、
　前記第１のノードと前記第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、前記第２のノードと前記第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、
　オン状態になることにより前記第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、
　オン状態になることにより前記第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、
　第１のビット線および第２のビット線と、
　第１のワード線と、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第１のノードを接続可能な第１のトランジスタと、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第２のノードを接続可能な第２のトランジスタと、
　前記第１の電源スイッチおよび前記第２の電源スイッチがオン状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、前記第１の電源スイッチおよび前記第２の電源スイッチがオフ状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うことが可能な駆動部と
　を備えた半導体回路。
（２）
　前記駆動部は、
　前記第１のビット線に接続され、オン状態になることにより前記第１のビット線に第１の信号を印加可能な第１のスイッチと、
　前記第２のビット線に接続され、オン状態になることにより前記第２のビット線に前記第１の信号の反転信号である第２の信号を印加可能な第２のスイッチと
　前記第１のビット線に接続され、オン状態になることにより前記第２のビット線に前記第１の信号を印加可能な第３のスイッチと
　を有し、
　前記第１の駆動動作では、前記駆動部は、前記第１のスイッチおよび前記第２のスイッチをオン状態にするとともに前記第３のスイッチをオフ状態にすることにより、前記第１のスイッチを介して前記第１の信号を前記第１のビット線に印加可能であり、前記第２のスイッチを介して前記第２の信号を前記第２のビット線に印加可能であり、
　前記第２の駆動動作では、前記駆動部は、前記第１のスイッチおよび前記第３のスイッチをオン状態にするとともに前記第２のスイッチをオフ状態にすることにより、前記第１のスイッチを介して前記第１の信号を前記第１のビット線に前記第１の交流信号として印加可能であり、前記第３のスイッチを介して前記第１の信号を前記第２のビット線に前記第２の交流信号として印加可能である
　前記（１）に記載の半導体回路。
（３）
　前記駆動部は、
　前記第１のビット線に接続され、オン状態になることにより前記第１のビット線に第１の電圧を印加可能な第４のスイッチと、
　前記第２のビット線に接続され、オン状態になることにより前記第２のビット線に前記第１の電圧を印加可能な第５のスイッチと、
　前記第１のビット線に接続され、オン状態になることにより前記第１のビット線に第２の電圧を印加可能な第６のスイッチと、
　前記第２のビット線に接続され、オン状態になることにより前記第２のビット線に前記第２の電圧を印加可能な第７のスイッチと
　を有し、
　前記第２の駆動動作では、前記駆動部は、前記第４のスイッチおよび前記第５のスイッチをオン状態にするとともに前記第６のスイッチおよび前記第７のスイッチをオフ状態にする動作と、前記第６のスイッチおよび前記第７のスイッチをオン状態にするとともに前記第４のスイッチおよび前記第５のスイッチをオフ状態にする動作とを交互に繰り返すことにより、前記第１のビット線に前記第１の交流信号を印加可能であり、前記第２のビット線に前記第２の交流信号を印加可能である
　前記（１）に記載の半導体回路。
（４）
　前記第２の駆動動作は、さらに、前記第１の制御線に前記第１の交流信号および前記第２の交流信号の逆相信号である第３の交流信号を印加することを含む
　前記（１）から（３）のいずれかに記載の半導体回路。
（５）
　前記第１の記憶素子は、前記第１のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
　前記第２の記憶素子は、前記第２のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有する
　前記（４）に記載の半導体回路。
（６）
　前記第１の記憶素子および前記第２の記憶素子のそれぞれは、第１の端子と、第２の端子とを有し、
　前記第１の記憶回路は、
　前記第１の経路に設けられ、オン状態になることにより、前記第１のノードおよび前記第１の制御線を前記第１の記憶素子を介して接続可能な第３のトランジスタと、
　前記第２の経路に設けられ、オン状態になることにより、前記第２のノードおよび前記第１の制御線を前記第２の記憶素子を介して接続可能な第４のトランジスタと
　を有し、
　前記（４）に記載の半導体回路。
（７）
　前記第１の記憶素子および前記第２の記憶素子は、前記第１の端子における電圧および前記第２の端子における電圧の電圧差の極性に応じて可逆的に容量状態が変化することを利用して情報を記憶可能である
　前記（５）または（６）に記載の半導体回路。
（８）
　前記第１の記憶素子および前記第２の記憶素子は、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶可能である
　前記（５）または（６）に記載の半導体回路。
（９）
　第２の制御線と、
　前記第１のノードと前記第２の制御線とを結ぶ第３の経路に設けられた第３の記憶素子と、前記第２のノードと前記第２の制御線とを結ぶ第４の経路に設けられた第４の記憶素子とを有する第２の記憶回路と
　をさらに備え、
　前記第２の駆動動作は、さらに、前記第２の制御線に前記第３の交流信号を印加することを含む
　前記（４）に記載の半導体回路。
（１０）
　前記第１の記憶素子は、前記第１のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
　前記第２の記憶素子は、前記第２のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
　前記第３の記憶素子は、前記第２の制御線に接続された第１の端子と、前記第１のノードに接続された第２の端子とを有し、
　前記第４の記憶素子は、前記第２の制御線に接続された第１の端子と、前記第２のノードに接続された第２の端子とを有する
　前記（９）に記載の半導体回路。
（１１）
　前記第１の記憶素子、前記第２の記憶素子、前記第３の記憶素子、および前記第４の記憶素子のそれぞれは、第１の端子と、第２の端子とを有し、
　前記第１の記憶回路は、
　前記第１の経路に設けられ、オン状態になることにより、前記第１のノードおよび前記第１の制御線を前記第１の記憶素子を介して接続可能な第３のトランジスタと、
　前記第２の経路に設けられ、オン状態になることにより、前記第２のノードおよび前記第１の制御線を前記第２の記憶素子を介して接続可能な第４のトランジスタと
　を有し、
　前記第２の記憶回路は、
　前記第３の経路に設けられ、オン状態になることにより、前記第１のノードおよび前記第２の制御線を前記第３の記憶素子を介して接続可能な第５のトランジスタと、
　前記第４の経路に設けられ、オン状態になることにより、前記第２のノードおよび前記第２の制御線を前記第４の記憶素子を介して接続可能な第６のトランジスタと
　を有する
　前記（９）に記載の半導体回路。
（１２）
　第１の選択制御線をさらに備え、
　前記第１の記憶素子は、前記第１の選択制御線に接続されたゲートと、前記第１のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
　前記第２の記憶素子は、前記第１の選択制御線に接続されたゲートと、前記第２のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
　前記第２の駆動動作は、さらに、前記第１の制御線に前記第１の交流信号および前記第２の交流信号の同相信号である第３の交流信号を印加することと、前記第１の選択制御線に前記第１の交流信号および前記第２の交流信号の逆相信号である第４の交流信号を印加することとを含む
　前記（１）から（３）のいずれかに記載の半導体回路。
（１３）
　第２の制御線と、
　第２の選択制御線と、
　前記第２の選択制御線に接続されたゲートと、前記第１のノードに接続された第１の端子と、前記第２の制御線に接続された第２の端子とを有する第３の記憶素子と、前記第２の選択制御線に接続されたゲートと、前記第２のノードに接続された第１の端子と、前記第２の制御線に接続された第２の端子とを有する第４の記憶素子とを有する第２の記憶回路と
　をさらに備え、
　前記第２の駆動動作は、さらに、前記第２の制御線に前記第３の交流信号を印加することと、前記第２の選択制御線に前記第４の交流信号を印加することとを含む
　前記（１２）に記載の半導体回路。
（１４）
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第３のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第４のノードに印加可能な第３のインバータと、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第４のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第３のノードに印加可能な第４のインバータと、
　第３の制御線と、
　前記第３のノードと前記第３の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第４のノードと前記第３の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第３の記憶回路と、
　第２のワード線と、
　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第３のノードを接続可能な第７のトランジスタと、
　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第４のノードを接続可能な第８のトランジスタと
　をさらに備え、
　前記第１の駆動動作は、前記第１のワード線および前記第２のワード線のうちの前記第１のワード線をアクティブにすることを含み、
　前記第２の駆動動作は、前記第１のワード線および前記第２のワード線の両方をアクティブにすることを含む
　前記（１）から（１３）のいずれかに記載の半導体回路。
（１５）
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第３のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第４のノードに印加可能な第３のインバータと、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第４のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第３のノードに印加可能な第４のインバータと、
　前記第３のノードと前記第１の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第４のノードと前記第１の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第３の記憶回路と、
　第２のワード線と、
　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第３のノードを接続可能な第７のトランジスタと、
　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第４のノードを接続可能な第８のトランジスタと
　をさらに備え、
　前記第１の駆動動作は、前記第１のワード線および前記第２のワード線のうちの前記第１のワード線をアクティブにすることを含み、
　前記第２の駆動動作は、前記第１のワード線および前記第２のワード線の両方をアクティブにすることを含む
　前記（１）から（１３）のいずれかに記載の半導体回路。
（１６）
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第５のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第６のノードに印加可能な第５のインバータと、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第６のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第５のノードに印加可能な第６のインバータと、
　前記第５のノードと前記第１の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第６のノードと前記第１の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第４の記憶回路と、
　第３のビット線および第４のビット線と、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第３のビット線と前記第５のノードを接続可能な第９のトランジスタと、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第４のビット線と前記第６のノードを接続可能な第１０のトランジスタと
　をさらに備え、
　前記第１の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に、互いに異なる論理レベルの信号をそれぞれ印加することを含み、
　前記第２の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に前記第１の交流信号および前記第２の交流信号をそれぞれ印加することを含む
　前記（１）から（１５）のいずれかに記載の半導体回路。
（１７）
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第５のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第６のノードに印加可能な第５の回路と、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第６のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第５のノードに印加可能な第６の回路と、
　第４の制御線と、
　前記第５のノードと前記第４の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第６のノードと前記第４の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第４の記憶回路と、
　第３のビット線および第４のビット線と、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第３のビット線と前記第５のノードを接続可能な第９のトランジスタと、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第４のビット線と前記第６のノードを接続可能な第１０のトランジスタと
　をさらに備え、
　前記第１の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に、互いに異なる論理レベルの信号をそれぞれ印加することを含み、
　前記第２の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に前記第１の交流信号および前記第２の交流信号をそれぞれ印加することを含む
　前記（１）から（１５）のいずれかに記載の半導体回路。
（１８）
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第７のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第８のノードに印加可能な第７のインバータと、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第８のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第７のノードに印加可能な第８のインバータと、
　第５の制御線と、
　前記第７のノードと前記第５の制御線とを結ぶ第７の経路に設けられた第７の記憶素子と、前記第８のノードと前記第５の制御線とを結ぶ第８の経路に設けられた第８の記憶素子とを有する第５の記憶回路と、
　第５のビット線および第６のビット線と、
　オン状態になることにより前記第５のビット線と前記第７のノードを接続可能な第１１のトランジスタと、
　オン状態になることにより前記第６のビット線と前記第８のノードを接続可能な第１２のトランジスタと
　をさらに備え、
　前記第１の駆動動作は、さらに、前記第５のビット線および前記第６のビット線に、互いに異なる論理レベルの信号をそれぞれ印加することを含み、
　前記第２の駆動動作は、さらに、前記第５のビット線および前記第６のビット線に前記第１の交流信号の逆相信号である第５の交流信号および第６の交流信号をそれぞれ印加することを含む
　前記（１）から（１７）のいずれかに記載の半導体回路。
（１９）
　第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第１のノードに印加可能な第２のインバータと、第１の制御線と、前記第１のノードと前記第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、前記第２のノードと前記第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、オン状態になることにより前記第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、オン状態になることにより前記第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、第１のビット線および第２のビット線と、第１のワード線と、前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第１のノードを接続可能な第１のトランジスタと、前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第２のノードを接続可能な第２のトランジスタとを備えた半導体回路に対して、前記第１の電源スイッチおよび前記第２の電源スイッチがオン状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、
　前記第１の電源スイッチおよび前記第２の電源スイッチがオフ状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行う
　駆動方法。
（２０）
　半導体回路を備え、
　前記半導体回路は、
　第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、
　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
　第１の制御線と、
　前記第１のノードと前記第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、前記第２のノードと前記第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、
　オン状態になることにより前記第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、
　オン状態になることにより前記第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、
　第１のビット線および第２のビット線と、
　第１のワード線と、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第１のノードを接続可能な第１のトランジスタと、
　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第２のノードを接続可能な第２のトランジスタと、
　前記第１の電源スイッチおよび前記第２の電源スイッチがオン状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、前記第１の電源スイッチおよび前記第２の電源スイッチがオフ状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うことが可能な駆動部と
　を有する
　電子機器。
　本出願は、日本国特許庁において２０２１年１１月１２日に出願された日本特許出願番号２０２１－１８５０１３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
    　第１の制御線と、
    　前記第１のノードと前記第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、前記第２のノードと前記第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、
    　オン状態になることにより前記第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、
    　オン状態になることにより前記第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、
    　第１のビット線および第２のビット線と、
    　第１のワード線と、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第１のノードを接続可能な第１のトランジスタと、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第２のノードを接続可能な第２のトランジスタと、
    　前記第１の電源スイッチおよび前記第２の電源スイッチがオン状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、前記第１の電源スイッチおよび前記第２の電源スイッチがオフ状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うことが可能な駆動部と
    　を備えた半導体回路。
  2. 　前記駆動部は、
    　前記第１のビット線に接続され、オン状態になることにより前記第１のビット線に第１の信号を印加可能な第１のスイッチと、
    　前記第２のビット線に接続され、オン状態になることにより前記第２のビット線に前記第１の信号の反転信号である第２の信号を印加可能な第２のスイッチと
    　前記第１のビット線に接続され、オン状態になることにより前記第２のビット線に前記第１の信号を印加可能な第３のスイッチと
    　を有し、
    　前記第１の駆動動作では、前記駆動部は、前記第１のスイッチおよび前記第２のスイッチをオン状態にするとともに前記第３のスイッチをオフ状態にすることにより、前記第１のスイッチを介して前記第１の信号を前記第１のビット線に印加可能であり、前記第２のスイッチを介して前記第２の信号を前記第２のビット線に印加可能であり、
    　前記第２の駆動動作では、前記駆動部は、前記第１のスイッチおよび前記第３のスイッチをオン状態にするとともに前記第２のスイッチをオフ状態にすることにより、前記第１のスイッチを介して前記第１の信号を前記第１のビット線に前記第１の交流信号として印加可能であり、前記第３のスイッチを介して前記第１の信号を前記第２のビット線に前記第２の交流信号として印加可能である
    　請求項１に記載の半導体回路。
  3. 　前記駆動部は、
    　前記第１のビット線に接続され、オン状態になることにより前記第１のビット線に第１の電圧を印加可能な第４のスイッチと、
    　前記第２のビット線に接続され、オン状態になることにより前記第２のビット線に前記第１の電圧を印加可能な第５のスイッチと、
    　前記第１のビット線に接続され、オン状態になることにより前記第１のビット線に第２の電圧を印加可能な第６のスイッチと、
    　前記第２のビット線に接続され、オン状態になることにより前記第２のビット線に前記第２の電圧を印加可能な第７のスイッチと
    　を有し、
    　前記第２の駆動動作では、前記駆動部は、前記第４のスイッチおよび前記第５のスイッチをオン状態にするとともに前記第６のスイッチおよび前記第７のスイッチをオフ状態にする動作と、前記第６のスイッチおよび前記第７のスイッチをオン状態にするとともに前記第４のスイッチおよび前記第５のスイッチをオフ状態にする動作とを交互に繰り返すことにより、前記第１のビット線に前記第１の交流信号を印加可能であり、前記第２のビット線に前記第２の交流信号を印加可能である
    　請求項１に記載の半導体回路。
  4. 　前記第２の駆動動作は、さらに、前記第１の制御線に前記第１の交流信号および前記第２の交流信号の逆相信号である第３の交流信号を印加することを含む
    　請求項１に記載の半導体回路。
  5. 　前記第１の記憶素子は、前記第１のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
    　前記第２の記憶素子は、前記第２のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有する
    　請求項４に記載の半導体回路。
  6. 　前記第１の記憶素子および前記第２の記憶素子のそれぞれは、第１の端子と、第２の端子とを有し、
    　前記第１の記憶回路は、
    　前記第１の経路に設けられ、オン状態になることにより、前記第１のノードおよび前記第１の制御線を前記第１の記憶素子を介して接続可能な第３のトランジスタと、
    　前記第２の経路に設けられ、オン状態になることにより、前記第２のノードおよび前記第１の制御線を前記第２の記憶素子を介して接続可能な第４のトランジスタと
    　を有し、
    　請求項４に記載の半導体回路。
  7. 　前記第１の記憶素子および前記第２の記憶素子は、前記第１の端子における電圧および前記第２の端子における電圧の電圧差の極性に応じて可逆的に容量状態が変化することを利用して情報を記憶可能である
    　請求項５に記載の半導体回路。
  8. 　前記第１の記憶素子および前記第２の記憶素子は、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶可能である
    　請求項５に記載の半導体回路。
  9. 　第２の制御線と、
    　前記第１のノードと前記第２の制御線とを結ぶ第３の経路に設けられた第３の記憶素子と、前記第２のノードと前記第２の制御線とを結ぶ第４の経路に設けられた第４の記憶素子とを有する第２の記憶回路と
    　をさらに備え、
    　前記第２の駆動動作は、さらに、前記第２の制御線に前記第３の交流信号を印加することを含む
    　請求項４に記載の半導体回路。
  10. 　前記第１の記憶素子は、前記第１のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
    　前記第２の記憶素子は、前記第２のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
    　前記第３の記憶素子は、前記第２の制御線に接続された第１の端子と、前記第１のノードに接続された第２の端子とを有し、
    　前記第４の記憶素子は、前記第２の制御線に接続された第１の端子と、前記第２のノードに接続された第２の端子とを有する
    　請求項９に記載の半導体回路。
  11. 　前記第１の記憶素子、前記第２の記憶素子、前記第３の記憶素子、および前記第４の記憶素子のそれぞれは、第１の端子と、第２の端子とを有し、
    　前記第１の記憶回路は、
    　前記第１の経路に設けられ、オン状態になることにより、前記第１のノードおよび前記第１の制御線を前記第１の記憶素子を介して接続可能な第３のトランジスタと、
    　前記第２の経路に設けられ、オン状態になることにより、前記第２のノードおよび前記第１の制御線を前記第２の記憶素子を介して接続可能な第４のトランジスタと
    　を有し、
    　前記第２の記憶回路は、
    　前記第３の経路に設けられ、オン状態になることにより、前記第１のノードおよび前記第２の制御線を前記第３の記憶素子を介して接続可能な第５のトランジスタと、
    　前記第４の経路に設けられ、オン状態になることにより、前記第２のノードおよび前記第２の制御線を前記第４の記憶素子を介して接続可能な第６のトランジスタと
    　を有する
    　請求項９に記載の半導体回路。
  12. 　第１の選択制御線をさらに備え、
    　前記第１の記憶素子は、前記第１の選択制御線に接続されたゲートと、前記第１のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
    　前記第２の記憶素子は、前記第１の選択制御線に接続されたゲートと、前記第２のノードに接続された第１の端子と、前記第１の制御線に接続された第２の端子とを有し、
    　前記第２の駆動動作は、さらに、前記第１の制御線に前記第１の交流信号および前記第２の交流信号の同相信号である第３の交流信号を印加することと、前記第１の選択制御線に前記第１の交流信号および前記第２の交流信号の逆相信号である第４の交流信号を印加することとを含む
    　請求項１に記載の半導体回路。
  13. 　第２の制御線と、
    　第２の選択制御線と、
    　前記第２の選択制御線に接続されたゲートと、前記第１のノードに接続された第１の端子と、前記第２の制御線に接続された第２の端子とを有する第３の記憶素子と、前記第２の選択制御線に接続されたゲートと、前記第２のノードに接続された第１の端子と、前記第２の制御線に接続された第２の端子とを有する第４の記憶素子とを有する第２の記憶回路と
    　をさらに備え、
    　前記第２の駆動動作は、さらに、前記第２の制御線に前記第３の交流信号を印加することと、前記第２の選択制御線に前記第４の交流信号を印加することとを含む
    　請求項１２に記載の半導体回路。
  14. 　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第３のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第４のノードに印加可能な第３のインバータと、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第４のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第３のノードに印加可能な第４のインバータと、
    　第３の制御線と、
    　前記第３のノードと前記第３の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第４のノードと前記第３の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第３の記憶回路と、
    　第２のワード線と、
    　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第３のノードを接続可能な第７のトランジスタと、
    　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第４のノードを接続可能な第８のトランジスタと
    　をさらに備え、
    　前記第１の駆動動作は、前記第１のワード線および前記第２のワード線のうちの前記第１のワード線をアクティブにすることを含み、
    　前記第２の駆動動作は、前記第１のワード線および前記第２のワード線の両方をアクティブにすることを含む
    　請求項１に記載の半導体回路。
  15. 　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第３のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第４のノードに印加可能な第３のインバータと、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第４のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第３のノードに印加可能な第４のインバータと、
    　前記第３のノードと前記第１の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第４のノードと前記第１の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第３の記憶回路と、
    　第２のワード線と、
    　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第３のノードを接続可能な第７のトランジスタと、
    　前記第２のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第４のノードを接続可能な第８のトランジスタと
    　をさらに備え、
    　前記第１の駆動動作は、前記第１のワード線および前記第２のワード線のうちの前記第１のワード線をアクティブにすることを含み、
    　前記第２の駆動動作は、前記第１のワード線および前記第２のワード線の両方をアクティブにすることを含む
    　請求項１に記載の半導体回路。
  16. 　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第５のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第６のノードに印加可能な第５のインバータと、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第６のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第５のノードに印加可能な第６のインバータと、
    　前記第５のノードと前記第１の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第６のノードと前記第１の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第４の記憶回路と、
    　第３のビット線および第４のビット線と、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第３のビット線と前記第５のノードを接続可能な第９のトランジスタと、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第４のビット線と前記第６のノードを接続可能な第１０のトランジスタと
    　をさらに備え、
    　前記第１の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に、互いに異なる論理レベルの信号をそれぞれ印加することを含み、
    　前記第２の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に前記第１の交流信号および前記第２の交流信号をそれぞれ印加することを含む
    　請求項１に記載の半導体回路。
  17. 　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第５のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第６のノードに印加可能な第５の回路と、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第６のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第５のノードに印加可能な第６の回路と、
    　第４の制御線と、
    　前記第５のノードと前記第４の制御線とを結ぶ第５の経路に設けられた第５の記憶素子と、前記第６のノードと前記第４の制御線とを結ぶ第６の経路に設けられた第６の記憶素子とを有する第４の記憶回路と、
    　第３のビット線および第４のビット線と、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第３のビット線と前記第５のノードを接続可能な第９のトランジスタと、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第４のビット線と前記第６のノードを接続可能な第１０のトランジスタと
    　をさらに備え、
    　前記第１の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に、互いに異なる論理レベルの信号をそれぞれ印加することを含み、
    　前記第２の駆動動作は、さらに、前記第３のビット線および前記第４のビット線に前記第１の交流信号および前記第２の交流信号をそれぞれ印加することを含む
    　請求項１に記載の半導体回路。
  18. 　前記第１の電源ノードおよび前記第２の電源ノードに接続され、第７のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第８のノードに印加可能な第７のインバータと、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第８のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第７のノードに印加可能な第８のインバータと、
    　第５の制御線と、
    　前記第７のノードと前記第５の制御線とを結ぶ第７の経路に設けられた第７の記憶素子と、前記第８のノードと前記第５の制御線とを結ぶ第８の経路に設けられた第８の記憶素子とを有する第５の記憶回路と、
    　第５のビット線および第６のビット線と、
    　オン状態になることにより前記第５のビット線と前記第７のノードを接続可能な第１１のトランジスタと、
    　オン状態になることにより前記第６のビット線と前記第８のノードを接続可能な第１２のトランジスタと
    　をさらに備え、
    　前記第１の駆動動作は、さらに、前記第５のビット線および前記第６のビット線に、互いに異なる論理レベルの信号をそれぞれ印加することを含み、
    　前記第２の駆動動作は、さらに、前記第５のビット線および前記第６のビット線に前記第１の交流信号の逆相信号である第５の交流信号および第６の交流信号をそれぞれ印加することを含む
    　請求項１に記載の半導体回路。
  19. 　第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第１のノードに印加可能な第２のインバータと、第１の制御線と、前記第１のノードと前記第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、前記第２のノードと前記第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、オン状態になることにより前記第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、オン状態になることにより前記第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、第１のビット線および第２のビット線と、第１のワード線と、前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第１のノードを接続可能な第１のトランジスタと、前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第２のノードを接続可能な第２のトランジスタとを備えた半導体回路に対して、前記第１の電源スイッチおよび前記第２の電源スイッチがオン状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、
    　前記第１の電源スイッチおよび前記第２の電源スイッチがオフ状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行う
    　駆動方法。
  20. 　半導体回路を備え、
    　前記半導体回路は、
    　第１の電源ノードおよび第２の電源ノードに接続され、第１のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を第２のノードに印加可能な第１のインバータと、
    　前記第１の電源ノードおよび前記第２の電源ノードに接続され、前記第２のノードにおける電圧の反転電圧を生成可能であり、その反転電圧を前記第１のノードに印加可能な第２のインバータと、
    　第１の制御線と、
    　前記第１のノードと前記第１の制御線とを結ぶ第１の経路に設けられた第１の記憶素子と、前記第２のノードと前記第１の制御線とを結ぶ第２の経路に設けられた第２の記憶素子とを有する第１の記憶回路と、
    　オン状態になることにより前記第１の電源ノードに第１の電源電圧を供給可能な第１の電源スイッチと、
    　オン状態になることにより前記第２の電源ノードに第２の電源電圧を供給可能な第２の電源スイッチと、
    　第１のビット線および第２のビット線と、
    　第１のワード線と、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第１のビット線と前記第１のノードを接続可能な第１のトランジスタと、
    　前記第１のワード線に接続されたゲートを有し、オン状態になることにより前記第２のビット線と前記第２のノードを接続可能な第２のトランジスタと、
    　前記第１の電源スイッチおよび前記第２の電源スイッチがオン状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに異なる論理レベルの信号をそれぞれ印加する第１の駆動動作と、前記第１の電源スイッチおよび前記第２の電源スイッチがオフ状態である期間において、前記第１のワード線をアクティブにするとともに、前記第１のビット線および前記第２のビット線に、互いに同相の信号である第１の交流信号および第２の交流信号をそれぞれ印加する第２の駆動動作を行うことが可能な駆動部と
    　を有する
    　電子機器。
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