CN108074608B - 用于静态随机存取存储器(sram)自定时器的挠曲电路 - Google Patents

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Abstract

本揭示内容涉及用于静态随机存取存储器(SRAM)自定时器的挠曲电路，有关于一种电路，其包括：第一晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；第二晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；第三晶体管，其具有连接至该反相器的输出的源极，连接至该第二晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及第四晶体管，其具有连接至该第三晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极。

Description

用于静态随机存取存储器(SRAM)自定时器的挠曲电路
技术领域
本揭示内容有关于一种用于静态随机存取存储器(SRAM)自定时器的挠曲电路，且更特别的是，有关于一种用于SRAM自定时器的挠曲电路，其改善SRAM自定时器的讯号裕度(signal margin)，特别是在电压较低时。
背景技术
存储器装置常用作运算装置或其他电子设备的内部储存区。在运算装置中用来储存数据的一种特定存储器类型是随机存取存储器(RAM)。RAM通常用作运算环境的主存储器，且大体是易失性的，它是在电源关掉时，失去存入RAM的所有数据。
静态RAM(SRAM)为RAM的一例子。SRAM的优点是在不需要刷新的情形下保持数据。典型SRAM装置包括由个别SRAM单元(SRAM cell)组成的阵列。各SRAM单元能够储存代表逻辑数据位(例如，“0”或“1”)的二元电压值。SRAM单元的一组态包括一对交叉耦合装置(cross-coupled device)，例如反相器。只要有电源供给至该存储器阵列，反相器用作闩锁将数据位储存于其中。在六晶体管(6T)单元中，一对存取晶体管或传输型栅极(pass gate)(在被字线激活时)选择性地使该反相器耦合至一对互补位线(亦即，真值及互补位线)。其他SRAM单元设计可包括数目不同的晶体管(例如，4T、8T等等)。
SRAM单元的设计涉及折衷存储器阵列的读取、写入功能以维持单元稳定性、读取效能及写入效能。特别是，构成交叉耦合闩锁的晶体管必须够弱而在写入操作期间能被过度驱动(over-driven)，同时也要够强而在读取操作期间驱动位线时能维持其数据值。使交叉耦合反相器连接至真值及互补位线的存取晶体管会影响单元的稳定性及效能两者。
在单埠SRAM单元中，对单元的读取及写入存取是使用单一对的存取晶体管。栅极被驱动到一数位值以便使晶体管在“on”、“off”状态之间切换。写入操作的存取优化会驱动装置的导通电阻(Ron)减小。另一方面，存取晶体管的读取操作优化会驱动Ron增加，以便使单元与位线电容隔离以及防止单元干扰。
随着集成电路的尺寸缩小，SRAM的读取功能、写入功能之间的此折衷变得大问题。特别是，集成电路的操作电压随着电路的按比例缩小时，SRAM单元的读取及写入裕度也会减小，读取及写入裕度测量可读取及写入SRAM单元的位有多可靠。结果，读取及写入裕度减少可能各自造成SRAM单元的读取及写入操作错误。此外，构成交叉耦合闩锁的晶体管必须够弱而在写入操作期间能被过度驱动，同时也要够强而在读取操作期间驱动位线时能维持它们的数据值。
发明内容
在本揭示内容的一态样，一种电路，其包括：第一晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；第二晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；第三晶体管，其具有连接至该反相器的输出的源极，连接至该第二晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及第四晶体管，其具有连接至该第三晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极。
在本揭示内容的另一态样，一种存储器电路的挠曲电路，其包括：第一NFET晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；第一PFET晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；以及第二PFET晶体管，其具有连接至该反相器的输出的源极，连接至该第一PFET晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及第三PFET晶体管，其具有连接至该第二PFET晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极，该反相器的该输入通过输入电路耦合至输入节点。
在本揭示内容的另一态样，一种操作方法，其包括下列步骤：在一存储器电路中提供具有高讯号值的输入讯号，提供电压电源供应至该存储器电路，使在该存储器电路中的电容器充电以回应提供具有该高讯号值的该输入讯号，导通在该存储器电路中的晶体管以回应提供具有该高讯号值的该输入讯号，以及使输出讯号在该存储器电路中从低讯号值转变为该高讯号值以回应提供具有该高讯号值的该输入讯号。
附图说明
以下说明详述本揭示内容，其中参考多个附图以不具限定性的方式举例说明本揭示内容的示范具体实施例。
图1根据本揭示内容的数个态样图示挠曲电路。
图2根据本揭示内容的数个态样图示挠曲电路的曲线图。
图3根据本揭示内容的数个态样图示SRAM自定时器中的挠曲电路。
图4根据本揭示内容的数个态样图示设定时序的字线表格以及延迟的对应改善。
具体实施方式
本揭示内容有关于用于静态随机存取存储器(SRAM)自定时器的挠曲电路，且更特别的是，有关于用于SRAM自定时器的挠曲电路，其改善SRAM自定时器的讯号裕度。在数个具体实施例中，本揭示内容有关于增加SRAM在低电压角落(low voltage corner)的自定时器延迟而不实质影响SRAM在高电压角落的自定时延迟。在数个具体实施例中，该挠曲电路使用于存储器(SRAM)自定时器中。
在数个具体实施例中，揭示于本文的挠曲电路改善SRAM在低电压角落的讯号裕度。在数个具体实施例中，该挠曲电路对于在高电压角落的自定时器延迟有极小的影响(约1.8％)，以及增加在低电压角落的自定时器延迟(约8％)。此外，本揭示内容在SRAM自定时器的低电压角落提供更好的讯号裕度而对于在高电压角落的讯号裕度没有不利影响。例如，在600至700mV之间(例如，低电压角落)，自定时器延迟增加约8％。此外，在800至1000mV之间(例如，高电压角落)，自定时器延迟增加约1.8％。相比之下，现有系统在低电压角落及高电压角落引进类似逻辑延迟(亦即，在电压频谱上引进相同的延迟)。因此，在此类系统中，在对于高电压角落没有不利影响下，无法微调在低电压角落的延迟(亦即，在高电压角落有效能损失)。
图1根据本揭示内容的数个态样图示挠曲电路。在数个具体实施例中，挠曲电路10包括输入节点A、Yn节点、CNT节点、晶体管T1-T7、电容器C1、电压供应VCS、以及输出节点OUT。此外，如图1所示，晶体管T2、T3、T4及T5为PFET晶体管，同时晶体管T1、T6及T7为NFET晶体管。此外，在图1中，晶体管T5、T6及T7串联，而晶体管T3及T2串联。
在数个具体实施例中，存储器电路的挠曲电路10包括晶体管T1，其具有连接至电容器C1的漏极，以及连接至反相器INV的输入的栅极。晶体管T2的漏极连接至电容器C1以及栅极连接至反相器INV的输入。晶体管T3的源极连接至反相器INV的输出，以及漏极连接至晶体管T2的源极以及栅极连接至反相器INV的输入。晶体管T4的源极连接至晶体管T3的源极，漏极连接至接地，以及栅极连接至电容器C1。此外，晶体管T1为NFET晶体管，以及晶体管T2、晶体管T3及晶体管T4为PFET晶体管。
在数个具体实施例中，反相器INV的输入通过输入电路耦合至输入节点A。该输入电路包含晶体管T5，其具有连接至电压电源供应VCS的源极以及连接至输入节点A的栅极。该输入电路更包含：晶体管T6，其具有连接至晶体管T5的漏极的漏极以及连接至电压电源供应VCS的栅极；以及晶体管T7，其具有连接至晶体管T6的源极的漏极以及连接至输入节点A的栅极。
在数个具体实施例中，电容器C1包含另一晶体管，其中栅极连接至晶体管T2的漏极，而该另一晶体管的源极连接至该另一晶体管的漏极。该另一晶体管为NFET晶体管。
在数个具体实施例中，反相器包含至少两个晶体管T13及T14。该晶体管为PFET晶体管(例如，晶体管T13)与NFET晶体管(例如，晶体管T14)。操作时，当反相器INV的输入变为低电平时，通过晶体管T2及T3充电电容器C1，晶体管T4会导通，以及输出节点OUT从低电平转变为高电平。电压电源供应VCS输入至挠曲电路，以及在电压电源供应VCS输入的低电压值，存储器电路的自定时器延迟增加。此外，在电压电源供应VCS输入的高电压值，存储器电路的自定时器延迟在稳定值。
在更特定的操作实施例中，当输入节点A有“0”的电压值时，经由晶体管T1完全放电电容器C1到接地。此外，晶体管T4会用从漏极到源极(亦即，Vds)的“0”电压值关闭。在另一操作实施例中，当输入节点A有“1”的电压值时，VCS为高电平，Yn节点变为低电平(亦即，“0”)，电容器C1充电，晶体管T2、T3及T4会形成电阻器-电容器(RC)电路，以及输出节点OUT从低电平转变为高电平。
在数个具体实施例中，当输出节点OUT从低电平转变为高电平时，晶体管T4会抵抗(fight)反相器INV的晶体管T13(亦即，图3的T13)。在数个具体实施例中，是晶体管T13栅极至源极(亦即，Vgs)的电压值抵抗晶体管T4栅极至源极(亦即，Vgs)的电压值。特别是，随着电压供应VCS增加，晶体管T13的Vgs也增加而且电压值变得较强。在数个具体实施例中，晶体管T4的Vgs在抵抗区域(fighting region)与电压供应VCS无关(亦即，晶体管T4的Vgs不取决于电压供应VCS)。因此，在高VCS时，晶体管T13的Vgs比晶体管T4的Vgs强很多(亦即，有较大电压值)。因此，晶体管T13的Vgs有比晶体管T4的Vgs小的电阻(结果，较少延迟)。相比之下，在低VCS时，晶体管T13的Vgs与晶体管T4的Vgs不一样强(亦即，有较低电压值)。因此，在此情形下，晶体管的Vgs有大于晶体管T13的Vgs的电阻(结果，更多延迟)。
在数个具体实施例中，在输出节点OUT转变为高电平(亦即，约VCS的85-90％)时，CNT节点充电至高电平以关闭晶体管T4。因此，抵抗被去能而允许输出节点OUT完全转变到高电平(亦即，允许电压值到达通道(rail))。
图2根据本揭示内容的数个态样图示挠曲电路的曲线图。在数个具体实施例中，挠曲电路的曲线图20描绘时间(单元：皮秒)与电压(V)的关系。在挠曲电路的曲线图20中，挠曲电路在曲线30致能，以及挠曲电路在曲线40去能。此外，如挠曲电路的曲线图20所示，VCS的电压(V)约在1V(亦即，约1000mV)。因此，在曲线30致能的挠曲电路与在曲线40去能的挠曲电路之间的差量延迟(delta delay)约为1皮秒。因此，在VCS高电压值(亦即，约1000mV)的差量延迟只有1皮秒。如挠曲电路的曲线图20所示，自定时器延迟增加1皮秒，这对应至自定时器延迟在高电压角落的1.8％改善。
在数个具体实施例中，在挠曲电路的曲线图50，描绘时间(单元：皮秒)与电压(V)的关系。在挠曲电路的曲线图50中，挠曲电路在曲线60致能，以及挠曲电路在曲线70去能。此外，如挠曲电路的曲线图50所示，VCS的电压(V)约在0.6V(亦即，约600mV)。因此，在曲线60致能的挠曲电路与在曲线70去能的挠曲电路之间的差量延迟约为13皮秒。因此，在VCS的低电压值(亦即，约600mV)的差量延迟为13皮秒。如挠曲电路的曲线图50所示，自定时器延迟增加约13皮秒，这对应至自定时器延迟在低电压角落的8％改善。
图3根据本揭示内容的数个态样图示在SRAM自定时器中的挠曲电路具体实施例。在图3中，存储器电路80包括输入电路90，挠曲针脚讯号EMAPH<0>，挠曲针脚负值讯号EMAPHN<0>，晶体管T1-T4(对应至图1的晶体管T1-T4)，晶体管T8-T15，电容器C1(对应至图1的电容器C1)，以及电压供应VCS。此外，反相器INV(对应至图1的反相器INV)包括晶体管T13及T14。此外，如图3所示，T2、T3、T4、T8、T9、T10及T13为PFET晶体管，而T1、T11、T12、T14及T15为NFET晶体管。
在图3中，在一操作实施例中，当EMAPH<0>为“1”时，挠曲去能。在此情节下，电容器C1经由晶体管T1完全放电至接地。此外，晶体管T4会用从漏极至源极(亦即，Vds)的“0”电压值关闭。在另一操作实施例中，当EMAPH<0>为“0”时，挠曲致能。在此情节下，VCS为高电平，Yn节点变为低电平(亦即，“0”)，电容器C1充电，以及T2、T3及T4会形成电阻器-电容器(RC)电路。
在数个具体实施例中，当图3的模拟字线从低电平转变为高电平时，晶体管T4会抵抗反相器INV的晶体管T13。在数个具体实施例中，晶体管T13栅极至源极(亦即，Vgs)的电压值抵抗晶体管T4栅极至源极(亦即，Vgs)的电压值。特别是，随着电压供应VCS增加，晶体管T13的Vgs也增加而且电压值变得较强。在数个具体实施例中，晶体管T4的Vgs在抵抗区域中与电压供应VCS无关(亦即，晶体管T4的Vgs不取决于电压供应VCS)。因此，在高VCS时，晶体管T13的Vgs比晶体管T4的Vgs强很多(亦即，有较大的电压值)。因此，晶体管T13的Vgs有小于晶体管T4的Vgs的电阻(结果，较少延迟)。相比之下，在低VCS时，晶体管T13的Vgs不如晶体管T4的Vgs强(亦即，有较低电压值)。因此，在此情形下，晶体管的Vgs有大于晶体管T13的Vgs的电阻(结果，更多延迟)。
在例如暂存档(register file)的高效能存储器(例如，2GHz)中，没有那么多的逻辑深度。在高效能存储器的较小逻辑深度的情况下，要得到在低电压角落的适当挠曲是项挑战。相比之下，在本揭示内容的数个具体实施例中(亦即，图1及图3)，存储器的自定时器在低电压时延迟但在高电压时的延迟冲击不大。因此，在本揭示内容的数个具体实施例中，在低电压角落可推出低电压的时序(亦即，在挠曲致能时)并且在高电压角落不会引起过多的额外延迟。
图4根据本揭示内容的数个态样图示设定的字线表格以及延迟的对应改善。在数个具体实施例中，以皮秒指定设定字线(亦即，WL-SET)的表格100。此外，表格100图示图3的存储器电路80的差量延迟。特别是，在600mV，当EMAPH<0>为“0”(亦即，挠曲致能)时，字线设定为175皮秒。此外，在600mV，当EMPAH<0>为“1”(亦即，挠曲去能)时，字线设定为162皮秒。因此，在600mV的VCS(亦即，低电压角落)，存储器电路80的自定时器延迟增加13皮秒，这对应至约8％的增加。相比之下，在1000mV，当EMAPH<0>为“0”(亦即，挠曲致能)时，字线设定为57皮秒。此外，在1000mV，当EMAPH<0>为“1”(亦即，挠曲去能)时，字线设定为56皮秒。因此，在1000mV的VCS(亦即，高电压角落)，存储器电路80的自定时延迟增加1皮秒，这对应至约1.8％的增加。因此，如上述，存储器电路80的自定时器延迟使自定时器延迟约8％以改善低电压的讯号裕度，同时使得在高电压没有过多的额外延迟(亦即，只有1.8％的额外延迟)。
在数个具体实施例中，本揭示内容的挠曲电路改善良率。例如，相较于本揭示内容的具体实施例，现有系统引进逻辑延迟会增加低电压及高电压的自定时器延迟，这对效能有不良影响。
在数个具体实施例中，本揭示内容可在存储器电路中提供具有高讯号值的输入讯号。此外，可提供电压电源供应至该存储器电路。在该存储器电路中的电容器被充电以回应提供具有该高讯号值的该输入讯号。导通在该存储器电路中的晶体管以回应提供具有该高讯号值的该输入讯号。最后，在该存储器电路中使输出讯号从低讯号值转变为高讯号值以回应提供具有该高讯号值的该输入讯号。
可用使用许多不同工具的许多方法制造本揭示内容的用于静态随机存取存储器(SRAM)的挠曲电路。一般而言，该方法及工具用来形成有微米及纳米级尺寸的结构。用来制造本揭示内容用于静态随机存取存储器(SRAM)的挠曲电路的该方法，亦即，技术，是选自集成电路(IC)技术。例如，该结构是建立于晶片上并且实现于在晶片上用光刻工艺(photolithographic process)图案化的材料膜中。特别是，用于可编程存储器阵列的字线电压产生器的制造是使用以下3个基本建造区块来进行：(i)沉积材料薄膜于衬底上，(ii)用光刻成像法铺设图案化掩模于薄膜的顶部上，以及(iii)对于该掩模选择性地蚀刻薄膜。
上述该(等)方法使用于集成电路芯片的制造。所得集成电路芯片可由制造者以原始晶片形式(raw wafer form)(也就是具有多个未封装芯片的单一晶片)、作为裸晶粒(bare die)或已封装的形式来销售。在后一情形下，芯片装在单芯片封装体中(例如，塑胶载体(plastic carrier)，具有固定至主机板或其他更高层载体的引脚(lead))，或多芯片封装体中(例如，具有表面互连件(surface interconnection)或内嵌互连件(buriedinterconnection)任一或两者兼具的陶瓷载体)。然后，在任一情形下，芯片与其他芯片、离散电路元件及/或其他信号处理装置整合成为(a)中间产品(例如，主机板)，或(b)最终产品中的任一者的一部分。该最终产品可为包括集成电路芯片的任何产品，从玩具及其他低端应用到有显示器、键盘或其他输入装置及中央处理器的先进计算机产品不等。
为了图解说明已呈现本揭示内容的各种具体实施例的描述，但是并非旨在穷尽或限定于所揭示的具体实施例。本领域技术人员明白仍有许多修改及变体而不脱离所述具体实施例的范畴及精神。使用于本文的术语经选定成可最好地解释具体实施例的原理、实际应用或优于在市上可找到的技术的技术改善，或使得本领域技术人员能够了解揭示于本文的具体实施例。

Claims (17)

1.一种存储器电路，包含：
第一晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；
第二晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；
第三晶体管，其具有连接至该反相器的输出的源极，连接至该第二晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及
第四晶体管，其具有连接至该第三晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极。
2.如权利要求1所述的存储器电路，其中，该反相器的该输入通过输入电路耦合至输入节点。
3.如权利要求2所述的存储器电路，其中，该输入电路更包含：
第五晶体管，其具有连接至电压电源供应的源极，以及连接至该输入节点的栅极；
第六晶体管，其具有连接至该第五晶体管的一漏极的漏极，以及连接至该电压电源供应的栅极；以及
第七晶体管，其具有连接至该第六晶体管的源极的漏极，连接至该输入节点的栅极，以及连接至接地的源极。
4.如权利要求3所述的存储器电路，其中，该第五晶体管为PFET晶体管，以及该第六晶体管及该第七晶体管为NFET晶体管。
5.如权利要求1所述的存储器电路，其中，该电容器包含第五晶体管，其中，该第五晶体管的栅极连接至该第二晶体管的该漏极，以及该第五晶体管的源极连接至该第五晶体管的漏极。
6.如权利要求5所述的存储器电路，其中，该第五晶体管为NFET晶体管。
7.如权利要求1所述的存储器电路，其中，该反相器包含至少两个晶体管。
8.如权利要求7所述的存储器电路，其中，该至少两个晶体管包含一PFET晶体管与一NFET晶体管。
9.如权利要求1所述的存储器电路，其中，该第一晶体管为NFET晶体管。
10.如权利要求1所述的存储器电路，其中，该第二晶体管、该第三晶体管及该第四晶体管为PFET晶体管。
11.如权利要求1所述的存储器电路，其中，该电路包含静态随机存取存储器(SRAM)电路。
12.如权利要求1所述的存储器电路，其中，在该反相器的该输入变为低电平时，该电容器充电，该第四晶体管会导通，以及输出节点从低电平转变为高电平。
13.如权利要求1所述的存储器电路，更包含至该电路的电压电源供应输入，在该电压电源供应输入的低电压值时，该电路的自定时器延迟增加。
14.如权利要求13所述的存储器电路，其中，在该电压电源供应输入的高电压值时，该电路的自定时器延迟是在一稳定值。
15.一种存储器电路的挠曲电路，包含：
第一NFET晶体管，其具有连接至电容器的漏极，连接至反相器的输入的栅极，以及连接至接地的源极；
第一PFET晶体管，其具有连接至该电容器的漏极，以及连接至该反相器的该输入的栅极；
第二PFET晶体管，其具有连接至该反相器的输出的源极，连接至该第一PFET晶体管的源极的漏极，以及连接至该反相器的该输入的栅极；以及
第三PFET晶体管，其具有连接至该第二PFET晶体管的该源极的源极，连接至接地的漏极，以及连接至该电容器的栅极，
其中，该反相器的该输入通过输入电路耦合至输入节点。
16.如权利要求15所述的挠曲电路，其中，在该反相器的该输入变为低电平时，该电容器充电，该第三PFET晶体管会导通，以及输出节点从低电平转变为高电平。
17.如权利要求15所述的挠曲电路，更包含至该输入电路的电压电源供应输入，在该电压电源供应输入的低电压值时，该存储器电路的自定时器延迟增加。
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