TWI592936B

TWI592936B - 內部電源電壓輔助電路、半導體記憶裝置及半導體裝置

Info

Publication number: TWI592936B
Application number: TW104118317A
Authority: TW
Inventors: 小川曉; 伊藤伸彥
Original assignee: 力晶科技股份有限公司
Priority date: 2014-11-28
Filing date: 2015-06-05
Publication date: 2017-07-21
Also published as: CN106205717B; TW201619976A; JP2016103307A; CN106205717A; US20160155512A1; JP6050804B2; US9589657B2

Description

內部電源電壓輔助電路、半導體記憶裝置及半導體裝置

本發明例如是有關於一種對內部電源電壓產生電路供給或消耗輔助電源電壓的電荷的內部電源電壓輔助電路、具備該內部電源電壓輔助電路的半導體記憶裝置以及半導體裝置，所述內部電源電壓產生電路用於半導體記憶裝置或半導體裝置且產生內部電源電壓VDD。另外，在本發明中，內部電源電壓輔助電路是指包含內部電源電壓輔助供給電路及內部電源電壓輔助消耗電路，所述內部電源電壓輔助供給電路供給輔助電源電壓的電荷，所述內部電源電壓輔助消耗電路消耗輔助電源電壓的電荷，該內部電源電壓輔助電路亦可為內部電源電壓輔助供給電路與內部電源電壓輔助消耗電路中的任一者。

利用富爾諾罕(Fowler-Nordheim，FN)隧道效應的例如快閃記憶體(flash memory)等非揮發性記憶裝置為了進行資料的寫入(程式化(program))或擦除而需要規定的高電壓(High Voltage，HV)。此時，由於電荷泵(charge pump)電路的效率性的問題，使外部電源電壓VCC降壓非常困難。因而，由外部電源電壓VCC產生內部電源電壓VDD，並用於記憶裝置的周邊電路中，但此時必須將該內部電源電壓VDD調整至周邊的金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)電晶體(transistor)的適當的動作電壓範圍內。例如反及(Not AND，NAND)型快閃記憶體中，通常產生2V~2.3V的內部電源電壓VDD(例如參照專利文獻1)。

現有技術文獻專利文獻

專利文獻1：日本專利特開2014-010877號公報

專利文獻2：日本專利特開2006-268656號公報

專利文獻3：日本專利特開2009-157728號公報

專利文獻4：美國專利申請案公開第2004/199803號說明書

通常的NAND型快閃記憶體的讀出模式(mode)是使用單一資料速率(Single Data Rate，SDR)，但最近導入有使用雙倍資料速率(Double Data Rate，DDR)來進行讀出的快閃記憶體製品，預料將來會形成大的市場。即，以往的使用SDR的NAND 型快閃記憶體中，即使利用藉由以往的內部電源電壓產生電路所產生的內部電源電壓VDD來動作，讀出特性的性能亦已足夠，但在使用DDR的NAND型快閃記憶體的情況下，考慮無法以下述方式進行資料的讀出。

例如現有技術的內部電源電壓產生電路相對於SDR型快閃記憶體而充分動作，但相對於DDR型快閃記憶體則不夠充分。例如SDR型快閃記憶體的讀出週期為25ns，但DDR型快閃記憶體的讀出週期為10ns以下。

即，對於進行DDR動作時的負載電流iVDD的波動 (swing)而言，由於為高速的資料速率，因此與進行SDR動作時相比變得非常大。換言之，在負載電源電流iVDD流動時，內部電源電壓VDD會大幅掉落(drop)而位準(level)恢復變慢。此處，例如當負載電流iVDD在短時間內發生變化時，預料內部電源電壓產生電路將無法以保持內部電源電壓VDD的方式來動作。

例如，在專利文獻2中揭示了：檢測延遲鎖相環 (delay-locked loop，DLL)電路的時脈頻率，當時脈頻率高至規定以上時，施加附加的內部電壓。而且，在專利文獻3中揭示了：具備附加的內部電源電路，在對外部電源電壓進行降壓而供給至對象電路時，為了在對象電路的動作開始時與動作結束時的任一情況下均獲得良好的電源特性，該附加的內部電源電路能夠在主動傳輸的待命(standby)時進行超速驅動(over drive)。進而，專利文獻3中揭示了：基於時脈頻率及動作模式來使內部電源電壓發生變化。

在用於改善動作速度的簡單方法中，若增大對產生內部電源電壓VDD的驅動電晶體進行控制的差動放大器的能力，則響應速度增大。然而，該方法中，消耗電力會大幅增大，存在振盪的風險(risk)。

本發明的目的在於解決以上的問題，提供一種內部電源電壓輔助電路，例如即使是以DDR進行資料讀出的半導體記憶裝置，亦能以比現有技術高的速度進行資料的讀出而消耗電力不會大幅增大。

而且，本發明的另一目的在於提供一種具備所述內部電源電壓輔助電路的半導體記憶裝置及半導體裝置。

第1發明的內部電源電壓輔助電路用於內部電源電壓產生電路，所述內部電源電壓產生電路包括差動放大器及驅動電晶體，所述差動放大器將供給至負載電路的內部電源電壓與規定的第1基準電壓進行比較，並從輸出端子輸出表示比較結果的控制信號，所述驅動電晶體根據所述控制信號來驅動外部電源電壓，並將內部電源電壓經由內部電源線而輸出至負載電路，且所述內部電源電壓產生電路將所述內部電源電壓調整成為所述第1基準電壓，所述內部電源電壓輔助電路的特徵在於包括：時序檢測電路，檢測資料信號的變化，產生並輸出檢測信號；以及內部電源電壓輔助供給電路，基於所述檢測信號，輔助性地供給針對所述負載電路的電流。

所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓輔助供給電路包括：輔助電壓產生電路，包含串聯連接於外部電源電壓與所述內部電源線之間的第1 MOS電晶體及第2 MOS電晶體；以及控制電壓產生電路，產生用於對所述內部電源線供給規定電流的控制電壓，所述第1 MOS電晶體是根據所述檢測信號受到控制，所述第2 MOS電晶體是基於所述控制電壓受到控制，以使規定電流流動。

而且，所述內部電源電壓輔助電路的特徵在於，所述輔助電壓產生電路更包括：充電電容器，被插入至第1 MOS電晶體及第2 MOS電晶體之間，對所述電流的電荷進行充電。

進而，所述內部電源電壓輔助電路的特徵在於，所述控制電壓產生電路根據如下所述的電流來產生控制電壓，所述電流為基於所述外部電源電壓來使與基於所述內部電源電壓而流動的規定電流對應的電流流動時的所述電流。

所述內部電源電壓輔助電路的特徵在於，所述控制電壓產生電路包括：調節器型控制電壓產生電路，使電流流至彼此串聯連接於所述外部電源電壓與接地電壓之間的第3 MOS電晶體及電阻，從而產生如下所述的控制電壓並作為控制電壓而輸出，所述控制電壓施加至所述第3 MOS電晶體的閘極，以使所述第3 MOS電晶體與所述電阻的連接點的電壓成為規定的第2基準電壓。

此處，所述內部電源電壓輔助電路的特徵在於，所述第2基準電壓與所述第1基準電壓相同。

而且，所述內部電源電壓輔助電路的特徵在於，所述第2基準電壓低於或高於所述第1基準電壓。

所述內部電源電壓輔助電路的特徵在於，所述控制電壓產生電路產生並輸出如下所述的控制電壓，所述控制電壓施加至所述第2 MOS電晶體的閘極，以使所述內部電源線的內部電源電壓成為規定的第2基準電壓。

所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓輔助供給電路包括：輔助電壓產生電路，包含串聯連接於外部電源電壓與所述內部電源線之間的電阻及MOS電晶體，所述MOS電晶體是根據所述檢測信號受到控制。

而且，所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓輔助供給電路包括：輔助電壓產生電路，包含連接於外部電源電壓與所述內部電源線之間的MOS電晶體，所述MOS電晶體是根據所述檢測信號受到控制。

所述內部電源電壓輔助電路的特徵在於，所述時序檢測電路分別檢測多位元的資料信號的變化，產生並輸出對應的多位元的檢測信號，所述內部電源電壓輔助供給電路並聯地具備所述多位元的檢測信號的數量的輔助電壓產生電路。

而且，所述內部電源電壓輔助電路的特徵在於，所述時序檢測電路分別檢測多位元的資料信號的變化，產生並輸出對應的多位元的檢測信號，所述內部電源電壓輔助電路更包括：資料遷移計數電路，基於所述多位元的檢測信號，產生遷移檢測信號並將所述遷移檢測信號輸出至所述內部電源電壓輔助供給電路，所述遷移檢測信號具有與所述多位元的檢測信號的具有規定位準的位元數對應的脈寬。

進而，所述內部電源電壓輔助電路的特徵在於：所述時序檢測電路分別檢測多位元的資料信號的變化，產生並輸出對應的多位元的檢測信號，所述內部電源電壓輔助供給電路並聯地具備所述多位元的檢測信號的數量的輔助電壓產生電路

所述內部電源電壓輔助電路更包括：比較電路，將所述內部電源電壓與規定的第3基準電壓進行比較並產生比較結果信號，基於所述比較結果信號與所述多位元的檢測信號，產生不同的多個檢測信號並輸出至多個輔助電壓產生電路。

此處，所述內部電源電壓輔助電路的特徵在於，所述第3基準電壓與所述第1基準電壓相同。

而且，所述內部電源電壓輔助電路的特徵在於，所述第3基準電壓低於或高於所述第1基準電壓。

所述內部電源電壓輔助電路的特徵在於：所述時序檢測電路分別檢測多位元的資料信號的變化，產生並輸出對應的多位元的檢測信號，所述內部電源電壓輔助供給電路並聯地具備所述多位元的檢測信號的數量的輔助電壓產生電路，所述內部電源電壓輔助電路更包括：比較電路，將所述內部電源電壓與規定的第3基準電壓進行比較並產生第1比較結果信號，將所述內部電源電壓與不同於所述第3基準電壓的第4基準電壓進行比較並產生第2比較結果信號，基於所述第1比較結果信號及第2比較結果信號與所述多位元的檢測信號，產生不同的多個檢測信號並輸出至多個輔助電壓產生電路。

而且，所述內部電源電壓輔助電路的特徵在於，所述比較電路基於所述第1比較結果信號及第2比較結果信號、所述多位元的檢測信號與規定的情形選擇信號，產生不同的多個檢測信號並輸出至多個輔助電壓產生電路，所述比較電路根據所述情形選擇信號來選擇性地進行切換，以所述內部電源電壓的下降或上升來與所述第3基準電壓進行比較，或者與所述第4基準電壓進行比較。

此處，所述內部電源電壓輔助電路的特徵在於，所述第3基準電壓或所述第4基準電壓與所述第1基準電壓相同。

所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓輔助電路包括：解碼器，將規定的第1多位元的檢測信號解碼為具有比所述多位元的檢測信號的位元數小的位元數的解碼檢測信號；多個輔助電壓產生電路，分別包含串聯連接於外部電源電壓與所述內部電源線之間的第1 MOS電晶體及第2 MOS電晶體；以及多個控制電壓產生電路，使電流流至彼此串聯連接於所述外部電源電壓與接地電壓之間的第3 MOS電晶體與電阻，從而產生向所述第3 MOS電晶體的閘極施加的控制電壓，並產生向對應的所述各輔助電壓產生電路的第1 MOS電晶體的閘極施加的控制電壓，並分別予以輸出，所述向所述第3 MOS電晶體的閘極施加的控制電壓使所述第3 MOS電晶體與所述電阻的連接點的電壓成為規定的第2基準電壓，所述各輔助電壓產生電路的第2 MOS電晶體根據所述解碼檢測信號的對應的位元而受到控制，所述各輔助電壓產生電路的第1 MOS電晶體基於來自所述各控制電壓產生電路的控制電壓受到控制，以使規定電流流動。

而且，所述內部電源電壓輔助電路的特徵在於，所述輔助電壓產生電路更包括：充電電容器，插入至第1 MOS電晶體及第2 MOS電晶體之間，對所述電流的電荷進行充電。

進而，所述內部電源電壓輔助電路的特徵在於，在所述多個控制電壓產生電路中，各自的所述第2基準電壓彼此相等或互不相同。

進而，所述內部電源電壓輔助電路的特徵在於，在所述多個控制電壓產生電路中，各自的所述電阻的電阻值彼此相等或互不相同。

所述內部電源電壓輔助電路的特徵在於，所述MOS電晶體為PMOS電晶體或NMOS電晶體。

所述內部電源電壓輔助電路的特徵在於：所述時序檢測電路分別檢測多位元的資料信號的變化，產生並輸出對應的多位元的檢測信號，內部電源電壓輔助供給電路包括輔助電壓產生電路，所述輔助電壓產生電路包含串聯連接於外部電源電壓與所述內部電源線之間的規定通道的MOS電晶體及第1 N通道MOS電晶體，且內部電源電壓輔助供給電路包括控制電壓產生電路，所述控制電壓產生電路基於所述外部電源電壓，使電流流至彼此串聯連接的第2 N通道MOS電晶體及電阻，並將所述第2 N通道MOS電晶體的輸出電壓作為控制電壓而輸出，在所述內部電源電壓輔助供給電路中，所述規定通道MOS電晶體根據所述多位元的檢測信號受到控制，所述第1 N通道MOS電晶體基於所述控制電壓受到控制，以使規定電流流動。

而且，所述內部電源電壓輔助電路的特徵在於，所述規定通道的MOS電晶體為PMOS電晶體或NMOS電晶體。

此處，所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓與所述外部電源電壓相同。

而且，所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓低於或高於所述外部電源電壓。

第2發明的內部電源電壓輔助電路用於內部電源電壓產生電路，所述內部電源電壓產生電路包括差動放大器及驅動電晶體，所述差動放大器將供給至負載電路的內部電源電壓與規定的第1基準電壓進行比較，並從輸出端子輸出表示比較結果的控制信號，所述驅動電晶體根據所述控制信號來驅動外部電源電壓，並將內部電源電壓經由內部電源線而輸出至負載電路，且所述內部電源電壓產生電路將所述內部電源電壓調整成為所述第1基準電壓，所述內部電源電壓輔助電路的特徵在於包括：時序檢測電路，根據資料信號來檢測針對所述負載電路的電流減少的情況，並輸出檢測信號；以及內部電源電壓輔助消耗電路，基於所述檢測信號，輔助性地消耗所述負載電路的電流消耗所減少的量。

所述內部電源電壓輔助電路的特徵在於，所述內部電源電壓輔助消耗電路包括：輔助電壓消耗電路，包含串聯連接於所述內部電源線與接地之間的第1 N通道MOS電晶體及第2 N通道MOS電晶體；以及控制電壓產生電路，產生用於自所述內部電源線消耗規定電流的控制電壓，所述第1 N通道MOS電晶體根據所述檢測信號受到控制，所述第2 N通道MOS電晶體基於所述控制電壓受到控制，以使規定電流流動。

而且，所述內部電源電壓輔助電路的特徵在於，所述時序檢測電路分別檢測多位元的資料信號的變化，產生並輸出對應的多位元的檢測信號，所述內部電源電壓輔助消耗電路並聯地具備所述檢測信號的數量的輔助電壓消耗電路。

進而，所述內部電源電壓輔助電路的特徵在於，所述時序檢測電路包括：解碼器，將所述檢測信號解碼為具有比所述檢測信號的位元數小的規定的位元數的解碼檢測信號，所述內部電源電壓輔助消耗電路並聯地具備所述解碼檢測信號的數量的輔助電壓消耗電路。

第3發明的半導體記憶裝置的特徵在於包括所述內部電源電壓輔助電路。

所述半導體記憶裝置的特徵在於，所述半導體記憶裝置基於資料的寫入信號或資料的讀出信號，以比時脈的速度快的速度來分別進行資料的寫入或資料的讀出，所述時序檢測電路基於所述資料的寫入信號及所述資料的讀出信號來使所述內部電源電壓輔助電路進行動作。

而且，所述半導體記憶裝置的特徵在於，所述比時脈的速度快的速度為時脈的倍速即雙倍資料速率(Double Data Rate，DDR)。

第4發明的半導體裝置的特徵在於包括所述內部電源電壓輔助電路。

根據本發明的內部電源電壓輔助電路，藉由輔助性地供給針對內部電源線的電流，或者藉由自內部電源線輔助性地消耗電流以使該電流平均化，從而可使內部電源電壓VDD穩定化。因而，例如即使是以DDR進行資料讀出的半導體記憶裝置，亦能以比現有技術高的速度進行資料的讀出而消耗電力不會大幅增大。

10‧‧‧基準電壓產生電路

11‧‧‧內部電源電壓產生電路

12‧‧‧高電壓及中間電壓產生及控制電路

13、13A‧‧‧時序檢測電路

14、14A~14H、14a、14Aa、14Ba‧‧‧內部電源電壓輔助供給電路

14I‧‧‧內部電源電壓輔助消耗電路

15、15A~15F、15-1~15-3、15Aa‧‧‧輔助電壓產生電路

15G‧‧‧輔助電壓消耗電路

16、16A~16C、16Aa、16Ab、16A-1~16A-3、16a‧‧‧控制電壓產生電路

17‧‧‧位準偏移器

18‧‧‧差動放大器

19‧‧‧相位補償電路

20‧‧‧記憶胞元陣列

21‧‧‧頁面緩衝器

22‧‧‧列解碼器

23‧‧‧狀態暫存器

31‧‧‧輸入/輸出緩衝器

32‧‧‧指令解碼器

33‧‧‧位址緩衝器

35‧‧‧控制邏輯

36‧‧‧電源接通重設電路

40‧‧‧內部電源電壓調整電路

41‧‧‧輸入/輸出端子

42‧‧‧R/B信號端子

43‧‧‧控制信號端子

44‧‧‧外部電源電壓端子

51‧‧‧差動放大器

52‧‧‧相位補償電路

53‧‧‧各電路(負載電路)

54‧‧‧連接點

55‧‧‧資料輸出管線電路

55A‧‧‧輸出處理電路

56‧‧‧位準偏移器

57‧‧‧緩衝放大器

60‧‧‧資料遷移計數電路

61、89~90、96‧‧‧及閘

62、84~85‧‧‧反或閘

63、86~87、95、97‧‧‧反相器

64‧‧‧傳輸閘

65‧‧‧電容器

66‧‧‧電容器電路

70~72‧‧‧比較器

73‧‧‧邏輯電路

74‧‧‧或閘

81~83、94‧‧‧反及閘

88‧‧‧互斥或閘

91‧‧‧偏移暫存器

92‧‧‧邏輯閘

93‧‧‧互斥或閘

98‧‧‧解碼器

110‧‧‧時序信號產生電路

120‧‧‧內部電源線

ACT‧‧‧動作指示信號

C21‧‧‧電容量

CASE_SEL‧‧‧情形選擇信號

Cc‧‧‧充電電容器

CLK‧‧‧時脈

COMP、COMP1、COMP2‧‧‧比較結果信號

Cp、Cp1‧‧‧電容器

D、D1、D2‧‧‧資料信號

DATAS‧‧‧資料信號

DDR_DOUT、ENABLE‧‧‧控制信號

DDR_DIN‧‧‧資料寫入信號

DRVP、VC‧‧‧控制電壓

EN、ENB、ENI、ENP、ENBP‧‧‧賦能信號

ENB_PRE、ENBP_PRE‧‧‧賦能預備信號

FF1~FF18‧‧‧延遲型正反器

I0‧‧‧電流

iVDD‧‧‧負載電源電流

N1~N4、N11~N13、N21~N24、N31~N32‧‧‧N通道MOS電晶體

P1、P11~P14、P21、P31~P32‧‧‧P通道MOS電晶體

R0、Rg、Rga、Rc、Rp、Rp1、R21、Rd‧‧‧電阻

t0~t8、t11~t13、t21~t23、t31~t33、t41~t43‧‧‧時刻

VCC、VCCQ‧‧‧外部電源電壓

VDD‧‧‧內部電源電壓

VDDREF‧‧‧內部電源電壓用基準電壓

VREF、VDDREFA、VDDREF1~VDDREF3、VDDREFA1~VDDREFA3‧‧‧基準電壓

圖1是表示本發明的實施形態1的非揮發性記憶裝置的結構的方塊圖。

圖2是表示圖1的內部電源電壓產生電路11的結構的電路圖。

圖3是圖1的非揮發性記憶裝置中的特徵部分的方塊圖，是表示輸入/輸出緩衝器31的與資料輸出相關的電路部的結構的方塊圖。

圖4是表示圖3的電路動作的各信號的時序圖。

圖5是表示圖3的內部電源電壓輔助供給電路14、位準偏移器17、資料輸出管線電路55、輸出處理電路55A及時序檢測電路13的結構的電路圖。

圖6是表示圖5的電路動作的各信號的時序圖。

圖7A是表示本發明的實施形態2的內部電源電壓輔助供給電路14A的結構的電路圖。

圖7B是表示本發明的實施形態2的變形例的內部電源電壓輔助供給電路14Aa的結構的電路圖。

圖8A是表示本發明的實施形態3的內部電源電壓輔助供給電路14B的結構的電路圖。

圖8B是表示本發明的實施形態3的變形例的內部電源電壓輔助供給電路14Ba的結構的電路圖。

圖9是表示本發明的實施形態4的內部電源電壓輔助供給電路14C的結構的電路圖。

圖10是表示本發明的實施形態5的內部電源電壓輔助供給電路14D的結構的電路圖。

圖11是表示本發明的實施形態6的內部電源電壓輔助供給電路14E的結構的電路圖。

圖12是表示本發明的實施形態7的內部電源電壓輔助供給電路14F的結構的電路圖。

圖13是表示本發明的實施形態8的內部電源電壓輔助供給電路14G的結構的電路圖。

圖14是表示本發明的實施形態9的內部電源電壓輔助供給電路14H及解碼器98的結構的電路圖。

圖15是表示本發明的實施形態10的內部電源電壓輔助供給電路14a與其周邊電路的結構的電路圖。

圖16是表示圖15的電路動作的賦能信號ENBP的時序圖。

圖17是表示本發明的實施形態11的內部電源電壓輔助供給電路14與其周邊電路的結構的電路圖。

圖18A是在圖17的電路中表示情形1的動作的時序圖。

圖18B是在圖17的電路中表示情形2的動作的時序圖。

圖19是表示本發明的實施形態12的內部電源電壓輔助供給電路14與其周邊電路的結構的電路圖。

圖20是表示圖19的邏輯電路73的結構的電路圖。

圖21A是在圖19的電路中表示情形11的整體動作的時序圖。

圖21B是在圖19的電路中表示情形12的整體動作的時序圖。

圖22A是在圖19的電路中表示情形11的詳細動作的時序圖。

圖22B是在圖19的電路中表示情形12的詳細動作的時序圖。

圖23是表示本發明的實施形態13的內部電源電壓輔助消耗電路14I、資料輸出管線電路55、輸出處理電路55A及時序檢測電路13A的結構的電路圖。

圖24是表示圖23的電路動作的各信號的時序圖。

圖25是為了用於本發明的實施形態13的DDR型快閃記憶體，而在內部電源電壓輔助供給電路14~14H、14a、14Aa、14Ba或內部電源電壓輔助消耗電路14I中適用的控制動作的時序圖。

以下，參照圖式來說明本發明的實施形態。另外，在以下的各實施形態中，對於同樣的構成要素標註相同的符號。

實施形態1.

圖1是表示本發明的實施形態1的非揮發性記憶裝置的結構的方塊圖。實施形態1的非揮發性記憶裝置例如為快閃記憶體，其特徵在於，為了產生即使進行例如DDR動作亦可高速地動作的內部電源電壓VDD，除了內部電源電壓產生電路11以外，更具備時序檢測電路13及內部電源電壓輔助供給電路14。

在圖1中，非揮發性記憶裝置包括：(1)例如作為快閃記憶體陣列的記憶胞元陣列(memory cell array)20，記憶資料；(2)頁面緩衝器(page buffer)21，用於以頁面為單位對記憶胞元陣列20寫入來自輸入/輸出緩衝器31的資料時，或者用於以頁面為單位讀出來自記憶胞元陣列的資料並輸出至輸入/輸出緩衝器31時；(3)列解碼器(row decoder)22，用於響應指定位址(address)來指定記憶胞元陣列20的區塊(block)及字線(word line)；(4)狀態暫存器(status register)23，基於來自控制邏輯35的信號來暫時記憶該非揮發性記憶裝置的狀態並輸出至輸入/輸出緩衝器31，產生就緒/佔線(ready/busy)信號(R/B信號)並輸出至R/B信號端子42；(5)輸入/輸出緩衝器31，暫時記憶經由輸入/輸出端子41而輸入/輸出的資料；(6)指令解碼器(command decoder)32，對來自輸入/輸出緩衝器31的指令進行解碼，並將經解碼的指令資料輸出至控制邏輯35；(7)位址緩衝器33，暫時記憶來自輸入/輸出緩衝器31的指定位址；(8)電源接通重設(power on reset)電路36，在基於外部電源電壓VCC而電源接通時，輸出用於重設該半導體晶片(chip) 的動作的重設信號；(9)基準電壓產生電路10，基於經由外部電源電壓端子44而施加的外部電源電壓VCC，產生規定的內部電源電壓用基準電壓VDDREF與規定的基準電壓VREF；(10)內部電源電壓產生電路11，基於所述基準電壓VDDREF產生內部電源電壓VDD，並供給至各電路；(11)高電壓及中間電壓產生及控制電路12，基於所述基準電壓VREF產生並輸出資料的寫入(程式化)及擦除所需的高電壓(HV)及中間電壓(MV)；(12)控制邏輯35，基於來自指令解碼器32的指令資料、經由控制信號端子43而輸入的控制信號、或來自電源接通重設電路36的重設信號，對該非揮發性記憶裝置內的各電路(包括基準電壓產生電路10、內部電源電壓產生電路11、以及高電壓及中間電壓產生及控制電路12、時序檢測電路13、內部電源電壓輔助供給電路14、頁面緩衝器21、狀態暫存器23)進行規定的控制；(13)時序檢測電路13，基於輸入/輸出緩衝器31內的資料信號來檢測規定的時序，基於該規定的時序產生並輸出動作指示信號ACT；以及(14)內部電源電壓輔助供給電路14，基於動作指示信號ACT產生規定的輔助電源電壓並供給至內部電源電壓VDD的線。

圖2是表示圖1的內部電源電壓產生電路11的結構的電路圖。圖2的內部電源電壓產生電路11的特徵在於包括：內部電源電壓調整電路40，包含差動放大器51、作為驅動電晶體的P通道MOS電晶體P1及相位補償電路52。

在圖2的內部電源電壓調整電路40中，基準電壓 VDDREF被輸入至差動放大器51的反轉輸入端子，自連接於外部電源電壓VCC的P通道MOS電晶體P1輸出的內部電源電壓VDD被輸入至差動放大器51的非反轉輸入端子，來自差動放大器51的輸出端子的控制電壓(比較結果電壓)經由連接點54而施加至P通道MOS電晶體P1的閘極。另外，在連接點54上，連接有具備電阻Rp及電容器Cp的串聯電路的相位補償電路52，將其電壓設為DRVP。以所述方式構成的內部電源電壓調整電路40基於基準電壓VDDREF，由外部電源電壓VCC產生規定的內部電源電壓VDD並予以保持，並利用電源電流iVDD經由內部電源電壓VDD的內部電源線120而供給至非揮發性記憶裝置內的各電路(負載電路)53。

圖3是圖1的非揮發性記憶裝置中的特徵部分的方塊圖，是表示輸入/輸出緩衝器31的與資料輸出相關的電路部的結構的方塊圖。圖3中，輸入/輸出緩衝器31是具備資料輸出管線(pipeline)電路55、位準偏移器(Level Shifter，LS)56、及以規定的外部電源電壓VCCQ而動作的緩衝放大器(buffer amplifier)57而構成。對於資料輸出管線電路55，輸入欲處理的資料信號、時脈及各種控制信號，資料信號經位準偏移器56轉換為規定的外部信號位準後，經由緩衝放大器57而輸出至輸入/輸出端子41。

時序檢測電路13基於輸入/輸出緩衝器31內的資料信號來檢測規定的時序，並基於該規定的時序來產生並輸出動作指示信號ACT。內部電源電壓輔助供給電路14基於所述動作指示信號ACT(對應於圖5的賦能預備(enable pre)信號ENB_PRE<7：0>)來產生規定的輔助電源電壓以增大供給電流，並供給至內部電源電壓產生電路11的內部電源電壓VDD的內部電源線120。此處，內部電源電壓VDD被供給至該非揮發性記憶裝置的各電路(負載電路)53。

圖4是表示圖3的電路動作的各信號的時序圖。若在輸入/輸出緩衝器31中輸出的資料信號產生大的變化，則用於對輸入/輸出緩衝器31的最終段即具有通常大的尺寸的緩衝放大器57進行驅動的位準偏移器56及邏輯閘92(參照圖5)需要相對較大的電源電流iVDD。因此，本實施形態中，在資料信號到達邏輯閘92之前檢測資料信號的變化，並將該檢測信號作為動作指示信號ACT而輸出至內部電源電壓輔助供給電路14。即，如圖4所示，與資料信號的上升或下降同步地產生動作指示信號ACT，使內部電源電壓輔助供給電路14的動作啟動而使內部電源電壓VDD的電流iVDD流動時，將輔助電壓的電荷供給至內部電源線120以補充電源電流iVDD。

圖5中，圖1的輸入/輸出緩衝器31是包含資料輸出管線電路55及輸出處理電路55A而構成。資料輸出管線電路55包括：偏移暫存器91，將為了分別處理8位元的資料而並聯設置的2組8個延遲型正反器(flip-flop)FF1~FF8及延遲型正反器FF9~FF16對應於各位元而級聯連接而成；以及邏輯閘92，包含多段閘且具有規定的邏輯。輸出處理電路55A是具備位準偏移器56及緩衝放大器57而構成。資料信號D<7：0>在與時脈CLK同步地由延遲型正反器FF1~FF8暫時保存後，作為資料信號D1<7：0>而輸入至延遲型正反器FF9~FF16、邏輯閘92及互斥或閘93的第1輸入端子，進而，來自邏輯閘92的資料信號經由輸出處理電路55A而輸出至輸入/輸出端子42。輸入至延遲型正反器FF9~FF16的資料信號D1<7：0>被暫時保存後，作為資料信號D2<7：0>而輸入至互斥或閘93的第2輸入端子。另外，資料信號D2<7：0>可相對於資料信號D<7：0>而與時脈CLK同步地藉由偏移暫存器91依序偏移。

時序檢測電路13是具備互斥或閘93、反及(NAND) 閘94、時序信號產生電路110而構成。互斥或閘93將作為運算結果的DATAS<7：0>輸出至反及閘94的第1輸入端子。另一方面，時序信號產生電路110是與時脈CLK同步地產生賦能信號EN並輸出至反及閘94的第2輸入端子。反及閘94產生作為運算結果的賦能預備信號ENB_PRE<7：0>並經由位準偏移器17而作為賦能信號ENB<7：0>輸出至輔助電壓產生電路15。另外，以下的電路對應於賦能預備信號ENB_PRE<7：0>及賦能信號ENB<7：0>的每個位元而分別具有合計8個相同的電路。

(1)資料輸出管線電路55、輸出處理電路55A及時序檢測電路13、(2)位準偏移器17、及(3)輔助電壓產生電路15。

另外，在除了後述的實施形態9及實施形態10的各實施形態中，輔助電壓產生電路15、15Aa、15A~15F及輔助電壓消耗電路15G對應於賦能信號ENB<7：0>的每個位元亦分別具有合計8個相同的電路。這當然是因為輸入/輸出端子41展示了為8位元寬的示例，當然，本發明可適用16位元寬或64位元寬。

內部電源電壓輔助供給電路14是具備輔助電壓產生電路15及控制電壓產生電路16而構成。輔助電壓產生電路15是將P通道MOS電晶體P11與P通道MOS電晶體P12串聯連接而構成。外部電源電壓VCC連接於P通道MOS電晶體P11的源極(source)，P通道MOS電晶體P12的汲極(drain)成為輔助電壓輸出端子。來自位準偏移器17的賦能信號ENB<7：0>被施加至P通道MOS電晶體P11的各閘極。

控制電壓產生電路16是具備P通道MOS電晶體P13、3個N通道MOS電晶體N1~N3以及電阻R0而構成。對於N通道MOS電晶體N1的閘極施加內部電源電壓VDD，該N通道MOS 電晶體N1保持始終導通。內部電源電壓VDD連接於電阻R0而使規定電流I0流經電阻R0，該電流I0流至N通道MOS電晶體N2，並且，由於N通道MOS電晶體N2、N通道MOS電晶體N3彼此構成電流鏡(current mirror)電路，因此，對應的電流I0亦流至連接於外部電源電壓VCC的P通道MOS電晶體P13及N通道MOS電晶體N3。此時的N通道MOS電晶體N3的汲極電壓作為控制電壓VC而施加至P通道MOS電晶體P12的各閘極，所述P通道MOS電晶體P12與P通道MOS電晶體P13構成電流鏡電路。

另外，對於內部電源電壓輔助供給電路14的賦能信號 ENB<7：0>而言，至少3個邏輯閘的延遲進入資料信號D1<7：0>，與此相對，資料信號D1<7：0>會立即進入邏輯閘電路92，因此趕不上邏輯閘電路92的最初數段的動作，但由於主要有助於大電流的動作為後段側，因此該延遲無問題。

以所述方式構成的內部電源電壓輔助供給電路14中，根據賦能信號ENB<7：0>，P通道MOS電晶體P11導通，電流流至根據控制電壓VC受到控制的P通道MOS電晶體P12及與該P通道MOS電晶體P12串聯連接的P通道MOS電晶體P11，自輔助電壓產生電路15將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，P通道MOS電晶體P12的汲極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF 相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

圖6是表示圖5的電路動作的各信號的時序圖。如圖6 所示，與資料信號的上升或下降同步地產生ENB_PRE<7：0>，使內部電源電壓輔助供給電路14的動作啟動而使內部電源電壓VDD的電流iVDD流動時，自輔助電壓產生電路15對內部電源線120供給電荷，從而可補充由電源電流iVDD所消耗的電荷。

因而，根據本實施形態，例如即使是以DDR進行資料讀出的半導體記憶裝置，亦能以比現有技術高的速度進行資料的讀出而消耗電力不會大幅增大。

實施形態2.

圖7A是表示本發明的實施形態2的內部電源電壓輔助供給電路14A的結構的電路圖。實施形態2的內部電源電壓輔助供給電路14A與實施形態1的內部電源電壓輔助供給電路14相比較，以下方面不同。

(1)取代輔助電壓產生電路15而具備輔助電壓產生電路15A。

(2)輔助電壓產生電路15A是在外部電源電壓VCC與內部電源線120之間具備P通道MOS電晶體P12、充電電容器Cc及P通道MOS電晶體P11而構成。

圖7A中，在輔助電壓產生電路15A中，根據賦能信號ENB<7：0>，P通道MOS電晶體P11導通，電流流至根據控制電壓VC受到控制的P通道MOS電晶體P12及與該P通道MOS電晶體P12串聯連接的P通道MOS電晶體P11，自輔助電壓產生電路15A將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。該動作與實施形態1相同，但本實施形態中，在P通道MOS電晶體為斷開狀態時，電荷被充電至充電電容器Cc中，因此當根據賦能信號ENB<7：0>而P通道MOS電晶體P11導通時，可較實施形態1更快速地對內部電源線120供給電荷。此處，P通道MOS電晶體P11的汲極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態2的內部電源電壓輔助供給電路14A除了充電電容器Cc的充電以外，具有與實施形態1的內部電源電壓輔助供給電路14同樣的作用效果。

實施形態2的變形例

圖7B是表示本發明的實施形態2的變形例的內部電源電壓輔助供給電路14Aa的結構的電路圖。實施形態2的變形例的內部電源電壓輔助供給電路14Aa與實施形態2的內部電源電壓輔助供給電路14A相比較，以下方面不同。

(1)取代輔助電壓產生電路15A而具備輔助電壓產生電路15Aa。即，其特徵在於，取代PMOS電晶體P11、PMOS電晶體 P12而包含NMOS電晶體N11、NMOS電晶體N12，輔助電壓產生電路15Aa是在外部電源電壓VCC與內部電源線120之間具備N通道MOS電晶體N12、充電電容器Cc及N通道MOS電晶體N11而構成。

(2)取代控制電壓產生電路16而具備控制電壓產生電路16a。此處，其特徵尤其在於，PMOS電晶體P13包含NMOS電晶體N31、NMOS電晶體N32，控制電壓產生電路16a是具備2個P通道MOS電晶體P31、P通道MOS電晶體P32、2個N通道MOS電晶體N31、N通道MOS電晶體N32及電阻Rga、電阻Rg而構成。

(3)取代來自位準偏移器17的賦能信號ENB<7：0>而使用其反轉信號即賦能信號ENP<7：0>。

圖7B中，在輔助電壓產生電路15Aa中，根據賦能信號 ENP<7：0>，使N通道MOS電晶體N11導通，電流流至根據控制電壓VC受到控制的N通道MOS電晶體N12及與該N通道MOS電晶體N12串聯連接的N通道MOS電晶體N11。

因而，實施形態2的變形例的內部電源電壓輔助供給電路14Aa除了電路結構以外，具有與實施形態2的內部電源電壓輔助供給電路14A同樣的作用效果。即，以下的各實施形態中，亦可取代PMOS電晶體而使用NMOS電晶體來構成。

實施形態3.

圖8A是表示本發明的實施形態3的內部電源電壓輔助供給電路14B的結構的電路圖。實施形態3的內部電源電壓輔助供給電路14B與實施形態2的內部電源電壓輔助供給電路14A相比較，以下方面不同。

(1)取代控制電壓產生電路16而具備控制電壓產生電路16A。

(2)控制電壓產生電路16A使用差動放大器18、P通道MOS電晶體P14、具備電阻Rp1及電容器Cp1的相位補償電路19、及電阻Rg，除了電阻Rg的連接以外，與圖2的內部電源電壓產生電路11同樣地構成為調節器型的電路。

圖8A中，控制電壓產生電路16A以電阻Rg的兩端電壓對應於基準電壓VDDREF的方式產生控制電壓DRVP並施加至P通道MOS電晶體P12的各閘極，藉此來控制流至P通道MOS電晶體P12的電流。此處，P通道MOS電晶體P12、P通道MOS電晶體P14構成電流鏡電路，使彼此對應的電流流動。另外，在控制電壓產生電路16A中，自外部電源電壓VCC經P通道MOS電晶體P14與電阻Rg分壓的電壓受到回饋控制，以與規定的基準電壓VDDREF一致。此處，一般而言，施加至差動放大器18的基準電壓VDDREF被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

在以所述方式構成的內部電源電壓輔助供給電路14B 中，在輔助電壓產生電路15A中，根據賦能信號ENB<7：0>，使P通道MOS電晶體P11導通，電流流至根據控制電壓DRVP受到的控制的P通道MOS電晶體P12及與該P通道MOS電晶體P12串聯連接的P通道MOS電晶體P11，並且，自輔助電壓產生電路15A將電荷與充電至充電電容器Cc中的電荷一同供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，P通道MOS電晶體P11的汲極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態3的內部電源電壓輔助供給電路14B除了控制電壓DRVP的產生以外，具有與實施形態2的內部電源電壓輔助供給電路14A同樣的作用效果。

實施形態3的變形例

圖8B是表示本發明的實施形態3的變形例的內部電源電壓輔助供給電路14Ba的結構的電路圖。實施形態3的變形例的內部電源電壓輔助供給電路14Ba與實施形態3的內部電源電壓輔助供給電路14B相比較，以下的方面不同。

(1)取代輔助電壓產生電路15A而具備圖7B的輔助電壓產生電路15Aa。

(2)取代控制電壓產生電路16A而具備控制電壓產生電路16Ab。此處，控制電壓產生電路16Ab與控制電壓產生電路16A 相比較，其特徵在於：

(i)取代PMOS電晶體P14而具備NMOS電晶體N13；以及

(ii)將針對差動放大器18的2個輸入信號在非反轉輸入端子與反轉輸入端子中予以調換。

在圖8B中，控制電壓產生電路16Ab以電阻Rg的兩端電壓對應於基準電壓VDDREF的方式產生控制電壓DRVP並施加至N通道MOS電晶體N13、N通道MOS電晶體N12的各閘極，藉此來控制流至N通道MOS電晶體N12的電流。另外，在控制電壓產生電路16Ab中，自外部電源電壓VCC經N通道MOS電晶體N13與電阻Rg分壓的電壓受到回饋控制，以與規定的基準電壓VDDREF一致。此處，一般而言，施加至差動放大器18的基準電壓VDDREF例如被設定為與實施形態1的基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與實施形態1的基準電壓VDDREF不同，例如亦可設定為高於或低於實施形態1的基準電壓VDDREF。

在以所述方式構成的內部電源電壓輔助供給電路14Ba 中，在輔助電壓產生電路15Aa中，根據賦能信號ENP<7：0>，使N通道MOS電晶體N11導通，電流流至根據控制電壓DRVP受到控制的N通道MOS電晶體N12及與該N通道MOS電晶體N12串聯連接的N通道MOS電晶體N11，並且，將充電至充電電容器Cc的電荷自輔助電壓產生電路15Aa供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，N通道MOS電晶體N11的源極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態3的變形例的內部電源電壓輔助供給電路14Ba除了電路結構以外，具有與實施形態3的內部電源電壓輔助供給電路14B同樣的作用效果。即，在以下的各實施形態中，亦可取代PMOS電晶體而使用NMOS電晶體來構成。

實施形態4.

圖9是表示本發明的實施形態4的內部電源電壓輔助供給電路14C的結構的電路圖。實施形態4的內部電源電壓輔助供給電路14C與實施形態1的內部電源電壓輔助供給電路14相比較，以下方面不同。

(1)取代輔助電壓產生電路15而具備輔助電壓產生電路15B。

(2)取代控制電壓產生電路16而具備控制電壓產生電路16B。

在圖9中，輔助電壓產生電路15B是在外部電源電壓 VCC與內部電源線120之間具備P通道MOS電晶體P11及N通道MOS電晶體N11而構成。控制電壓產生電路16B是在外部電源電壓VCC與內部電源電壓VDD之間具備N通道MOS電晶體N4及電阻Rg而構成為源極隨耦器(source follower)電路。N通道MOS電晶體N4與N通道MOS電晶體N11構成電流鏡電路，N通道MOS電晶體N4的汲極電壓成為控制電壓VC，在控制電壓產生電路16B中，基於外部電源電壓VCC，與流至電阻Rc及N通道MOS電晶體N4的電流對應的電流流至N通道MOS電晶體N11。

在輔助電壓產生電路15B中，根據賦能信號ENB<7：0 >，使P通道MOS電晶體P11導通，電流流至根據控制電壓VC受到控制的N通道MOS電晶體N11及與該N通道MOS電晶體N11串聯連接的P通道MOS電晶體P11，藉由該電流，自輔助電壓產生電路15B將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，N通道MOS電晶體N11的源極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態4的內部電源電壓輔助供給電路14C具有與實施形態1的內部電源電壓輔助供給電路14同樣的作用效果。

實施形態5.

圖10是表示本發明的實施形態5的內部電源電壓輔助供給電路14D的結構的電路圖。實施形態5的內部電源電壓輔助供給電路14D與實施形態1的內部電源電壓輔助供給電路14相比較，以下方面不同。

(1)取代輔助電壓產生電路15而具備輔助電壓產生電路15C。

(2)未設置控制電壓產生電路16。

在圖10中，輔助電壓產生電路15C是在外部電源電壓 VCC與內部電源線120之間具備電阻Rc及P通道MOS電晶體P11而構成。在輔助電壓產生電路15C中，根據賦能信號ENB<7：0>，使P通道MOS電晶體P11導通時，基於外部電源電壓VCC，電流流至電阻Rc及P通道MOS電晶體P11，藉由該電流，自輔助電壓產生電路15C將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，P通道MOS電晶體P11的汲極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態5的內部電源電壓輔助供給電路14D具有與實施形態1的內部電源電壓輔助供給電路14同樣的作用效果。

另外，在輔助電壓產生電路15C中，將賦能信號ENB <7：0>的反轉信號作為賦能信號，將P通道MOS電晶體P11變更為N通道MOS電晶體而成的電路亦同樣地進行動作，為實施形態5的變形例。

實施形態6.

圖11是表示本發明的實施形態6的內部電源電壓輔助供給電路14E的結構的電路圖。實施形態6的內部電源電壓輔助供給電路14E與實施形態5的內部電源電壓輔助供給電路14D相比較，以下方面不同。

(1)取代輔助電壓產生電路15C而具備輔助電壓產生電路15D。

在圖11中，輔助電壓產生電路15D是在外部電源電壓 VCC與內部電源線120之間僅具備P通道MOS電晶體P11而構成。在輔助電壓產生電路15D中，根據賦能信號ENB<7：0>，使P通道MOS電晶體P11導通時，基於外部電源電壓VCC，電流流至P通道MOS電晶體P11，藉由該電流，自輔助電壓產生電路15D將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，P通道MOS電晶體P11的汲極電壓被調整成規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態6的內部電源電壓輔助供給電路14E具有與實施形態5的內部電源電壓輔助供給電路14D同樣的作用效果。

另外，在輔助電壓產生電路15D中，將賦能信號ENB <7：0>的反轉信號作為賦能信號，將P通道MOS電晶體P11變更為N通道MOS電晶體而成的電路亦同樣地進行動作，為實施形態6的變形例。

實施形態7.

圖12是表示本發明的實施形態7的內部電源電壓輔助供給電路14F的結構的電路圖。實施形態7的內部電源電壓輔助供給電路14F與實施形態5的內部電源電壓輔助供給電路14D相比較，以下方面不同。

(1)取代輔助電壓產生電路15C而具備輔助電壓產生電路15E，該輔助電壓產生電路15E是將電阻Rc與P通道MOS電晶體P11的插入位置予以調換而構成。

在圖12的輔助電壓產生電路15E中，根據賦能信號ENB <7：0>，使P通道MOS電晶體P11導通時，基於外部電源電壓VCC，電流流至P通道MOS電晶體P11及電阻Rc，藉由該電流，自輔助電壓產生電路15E將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，自P通道MOS電晶體P11的汲極電壓下降了電阻Rc的兩端電壓後的電壓被調整成為規定的基準電壓VDDREFA並被施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態7的內部電源電壓輔助供給電路14F具有與實施形態5的內部電源電壓輔助供給電路14D同樣的作用效果。

另外，在輔助電壓產生電路15E中，將賦能信號ENB <7：0>的反轉信號作為賦能信號，將P通道MOS電晶體P11變更為N通道MOS電晶體而成的電路亦同樣地進行動作，為實施形態7的變形例。

實施形態8.

圖13是表示本發明的實施形態8的內部電源電壓輔助供給電路14G的結構的電路圖。實施形態8的內部電源電壓輔助供給電路14G與實施形態3的內部電源電壓輔助供給電路14B相比較，以下方面不同。

(1)取代輔助電壓產生電路15A而具備不包含充電電容器Cc的輔助電壓產生電路15F。

(2)取代控制電壓產生電路16A而具備不包含P通道MOS電晶體P14及電阻Rg的控制電壓產生電路16Aa。

圖13中，控制電壓DRVP被施加至P通道MOS電晶體 P12的各閘極，內部電源線120連接於控制電壓產生電路16Aa內的差動放大器18的非反轉輸入端子。

在以所述方式構成的內部電源電壓輔助供給電路14G 中，根據賦能信號ENB<7：0>，使P通道MOS電晶體P11導通，電流流至根據控制電壓DRVP受到控制的P通道MOS電晶體P12及與該P通道MOS電晶體P12串聯連接的P通道MOS電晶體P11，藉由該電流，自輔助電壓產生電路15F將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，P通道MOS電晶體P11的汲極電壓被回饋至差動放大器18，P通道MOS電晶體P11的汲極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

另外，一般而言，輸入至比較器70的基準電壓VDDREF例如被設定為與實施形態1的基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與實施形態1的基準電壓VDDREF不同，例如亦可設定為高於或低於實施形態1的基準電壓VDDREF。

因而，實施形態8的內部電源電壓輔助供給電路14G除了內部電源線120的電壓控制以外，具有與實施形態3的內部電源電壓輔助供給電路14B同樣的作用效果。

另外，輔助電壓產生電路15F當然亦可設為具備充電電容器Cc的電路。

實施形態9.

圖14是表示本發明的實施形態9的內部電源電壓輔助供給電路14H及解碼器98的結構的電路圖。實施形態9的內部電源電壓輔助供給電路14與實施形態3的內部電源電壓輔助供給電路14B相比較，以下方面不同。

(1)取代輔助電壓產生電路15A而具備不包含充電電容器Cc的3個輔助電壓產生電路15-1~15-3。各輔助電壓產生電路15-1~15-3是在外部電源電壓VCC與內部電源線120之間插入P通道MOS電晶體P11、P通道MOS電晶體P12而構成。

(2)取代控制電壓產生電路16A，而具備分別具有與控制電壓產生電路16A同樣的結構的3個控制電壓產生電路16A-1~16A-3而構成。另外，在控制電壓產生電路16A-1~16A-3中，自外部電源電壓VCC經P通道MOS電晶體P14與電阻Rg分壓的電壓受到回饋控制，以與規定的基準電壓VDDREF1~VDDREF3一致。此處，一般而言，施加至差動放大器18的基準電壓VDDREF1~VDDREF3被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

(3)更包括：解碼器98，將來自位準偏移器17的8位元的賦能信號ENB<7：0>解碼為3位元的賦能解碼信號，並施加至輔助電壓產生電路15-1~15-3的P通道MOS電晶體P11的各閘極。

圖14中，來自控制電壓產生電路16A-1的控制電壓 DRVP被施加至輔助電壓產生電路15-1的P通道MOS電晶體P12 的閘極，控制電壓產生電路16A-1與輔助電壓產生電路15-1構成與來自解碼器98的3位元的賦能解碼信號的第1位元對應地進行動作的1組電路。而且，來自控制電壓產生電路16A-2的控制電壓DRVP被施加至輔助電壓產生電路15-2的P通道MOS電晶體P12的閘極，控制電壓產生電路16A-2與輔助電壓產生電路15-2構成與來自解碼器98的3位元的賦能解碼信號的第2位元對應地進行動作的1組電路。進而，來自控制電壓產生電路16A-3的控制電壓DRVP被施加至輔助電壓產生電路15-3的P通道MOS電晶體P12的閘極，控制電壓產生電路16A-3與輔助電壓產生電路15-3構成與來自解碼器98的3位元的賦能解碼信號的第3位元對應地進行動作的1組電路。

在輔助電壓產生電路15-1中，P通道MOS電晶體P12 的汲極電壓被調整成為規定的基準電壓VDDREFA1並施加至內部電源線120。一般而言，基準電壓VDDREFA1被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

在輔助電壓產生電路15-2中，P通道MOS電晶體P12 的汲極電壓被調整成為規定的基準電壓VDDREFA2並施加至內部電源線120。一般而言，基準電壓VDDREFA2被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

在輔助電壓產生電路15-3中，P通道MOS電晶體P12 的汲極電壓被調整成為規定的基準電壓VDDREFA3並施加至內部電源線120。一般而言，基準電壓VDDREFA3被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

並且，輔助電壓產生電路15-1~15-3的各P通道MOS 電晶體P12的汲極電壓合併後的電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

因而，實施形態9的內部電源電壓輔助供給電路14H除了藉由解碼器98的解碼進行的電壓控制以外，具有與實施形態8的內部電源電壓輔助供給電路14G同樣的作用效果。本實施形態中，與實施形態8相比較，可將內部電源電壓輔助供給電路的電路規模縮小至約3/8。

實施形態10.

圖15是表示本發明的實施形態10的內部電源電壓輔助供給電路14a與其周邊電路的結構的電路圖。而且，圖16是表示圖15的電路動作的賦能信號ENBP的時序圖。實施形態10的內部電源電壓輔助供給電路14a與實施形態1的內部電源電壓輔助供給電路14相比較，以下方面不同。

(1)內部電源電壓輔助供給電路14a是包含1位元的輔助電壓產生電路15而構成。另外，與1位元的輔助電壓產生電路15的PMOS電晶體P11的閘極連接的位準偏移器17僅具備1位元的該電路。

(2)更包括：資料遷移計數電路60，針對來自時序檢測電路13的8位元的賦能預備信號ENB_PRE<7：0>，產生具有與8位元值對應的脈寬的1位元的賦能預備信號ENBP_PRE(參照圖16，賦能預備信號ENBP_PRE與賦能信號ENBP僅位準不同)。

圖15的資料遷移計數電路60是具備及閘(AND gate) 61、反或(NOR)閘(NOR gate)62、反相器63、P通道MOS電晶體P21、N通道MOS電晶體N21、電阻R21及與8位元對應地構成的8個電容器電路66而構成，所述8個電容器電路66分別具備傳輸閘64及具有彼此相同的電容量C21的電容器65。來自時序檢測電路13的8位元的賦能預備信號ENB_PRE<7：0>被輸入至及閘61，並且被輸入至電容器電路66的各傳輸閘64。此處，8位元的賦能預備信號ENB_PRE<7：0>為低現用(low active)信號，且輸入至及閘61的8位元的賦能預備信號ENB_PRE<7：0>中只要有1位元為低位準，則N通道MOS電晶體N21的輸出位準亦成為高位準。另一方面，對於8位元的電容器電路66而言，將8位元的賦能預備信號ENB_PRE<7：0>中的低位準的位元數N_low乘以電容量C21所得的值成為整體電容量，電阻R21與電容器電路66的RC時間常數為R21×N_low×C21。

以所述方式構成的資料遷移計數電路60中，8位元的賦能預備信號ENB_PRE<7：0>中只要有1位元為低位準，則來自及閘62的輸出信號亦成為低位準，經包含MOS電晶體P21、MOS電晶體N21的反相器反轉後，N通道MOS電晶體N21的輸出端子在經過由所述時間常數決定的時間後成為高位準。因而，首先，賦能預備信號ENBP_PRE下降至低位準(時刻t0)，然後，處理後的賦能預備信號ENBP_PRE根據所述時間常數而延遲與8位元的賦能預備信號ENB_PRE<7：0>的低位準的位元數對應的時間後上升至高位準(時刻t1~時刻t8中的1個時刻)。賦能預備信號ENBP_PRE藉由位準偏移器17而使其位準偏移後，施加至內部電源電壓輔助供給電路14a內的輔助電壓產生電路15的P通道MOS電晶體P11的閘極。

在以所述方式構成的內部電源電壓輔助供給電路14a 中，根據具有與賦能預備信號ENB_PRE<7：0>的低位準位元數相應的脈寬的賦能信號ENBP，使P通道MOS電晶體P11導通，電流流至根據控制電壓VC受到控制的P通道MOS電晶體P12及與該P通道MOS電晶體P12串聯連接的P通道MOS電晶體P11，藉由該電流，自輔助電壓產生電路15將電荷供給至內部電源線120，以補充由電源電流iVDD所消耗的電荷。此處，P通道MOS電晶體P12的汲極電壓被調整成為規定的基準電壓VDDREFA並施加至內部電源線120。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓 VDDREF。

因而，實施形態10的內部電源電壓輔助供給電路14a 除了資料遷移計數電路60的動作以外，具有與實施形態1的內部電源電壓輔助供給電路14同樣的作用效果。

另外，對於內部電源電壓輔助供給電路14a，並不限定於圖15，亦可為本說明書記載的各實施形態的內部電源電壓輔助供給電路14、內部電源電壓輔助供給電路14A~14H。

實施形態11.

圖17是表示本發明的實施形態11的內部電源電壓輔助供給電路14與其周邊電路的結構的電路圖。實施形態11的內部電源電壓輔助供給電路14展示了與實施形態1的內部電源電壓輔助供給電路14相同的電路的事例，但其周邊電路與實施形態1的內部電源電壓輔助供給電路14的周邊電路相比較，以下方面不同。

(1)在時序檢測電路13與位準偏移器17之間更包括或閘(OR gate)74。

(2)更包括比較器70。

圖17中，比較器70將內部電源電壓VDD與基準電壓 VDDREF進行比較而產生比較結果信號COMP，並輸出至或閘74的第1輸入端子。另一方面，來自時序檢測電路13的賦能預備信號ENB_PRE<7：0>分別輸入至對應位元的或閘74的第2輸入端子，各或閘74輸出賦能信號ENBP<7：0>。另外，或閘74以下述方式進行動作。實施形態1的電路中，若賦能預備信號 ENB_PRE<n>為低位準，則內部電源電壓輔助供給電路14進行動作，但若比較結果信號COMP並非亦為低位準，則或閘74的輸出不會成為低位準。因而，本實施形態11中，賦能預備信號ENB_PRE<n>成為低位準，並且，實際上，負載電流iVDD增大而內部電源電壓VDD開始下降，內部電源電壓輔助供給電路14才開始進行動作。

來自或閘74的8位元的賦能信號ENBP<7：0>藉由位準偏移器17而使其位準偏移後，施加至內部電源電壓輔助供給電路14內的各輔助電壓產生電路15的P通道MOS電晶體P11的閘極。

圖18A是在圖17的電路中表示情形(case)1的動作的時序圖。

圖18A中，當內部電源電壓VDD成為基準電壓VDDREF 以下時是賦能預備信號ENB_PRE的下降之前時(情形1)，與成為基準電壓VDDREF以下時(時刻t11)同步地，比較結果信號COMP下降，隨後，賦能預備信號ENB_PRE及賦能信號ENB下降(時刻t12)。然後，當內部電源電壓VDD達到基準電壓VDDREF以上時(時刻t13)，比較結果信號COMP及賦能信號ENB上升。

圖18B是在圖17的電路中表示情形2的動作的時序圖。

圖18B中，內部電源電壓VDD成為基準電壓VDDREF以下時是賦能預備信號ENB_PRE的下降之後時(情形2)，與成為基準電壓VDDREF以下時(時刻t21)同步地，比較結果信號 COMP及賦能信號ENB下降。然後，賦能信號ENB及賦能預備信號ENB_PRE上升(時刻t22)，隨後，當內部電源電壓VDD達到基準電壓VDDREF以上時，比較結果信號COMP上升(時刻t23)。

因而，根據本實施形態，除了實施形態1的作用效果以外，根據內部電源電壓VDD與基準電壓VDDREF的比較結果產生賦能信號ENB，因此與實施形態1相比較，可使輔助電壓產生電路15更確實地進行動作。

另外，一般而言，輸入至比較器70的基準電壓VDDREF 例如被設定為與實施形態1的基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與實施形態1的基準電壓VDDREF不同，例如亦可設定為高於或低於實施形態1的基準電壓VDDREF。

實施形態12.

圖19是表示本發明的實施形態12的內部電源電壓輔助供給電路14與其周邊電路的結構的電路圖。實施形態12的內部電源電壓輔助供給電路14展示了與實施形態1的內部電源電壓輔助供給電路14相同的電路的事例，但其周邊電路與實施形態1的內部電源電壓輔助供給電路14的周邊電路相比較，以下方面不同。

(1)在時序檢測電路13與位準偏移器17之間更包括或閘74。

(2)更包括比較器71、比較器72及邏輯電路73。

圖19中，比較器71將內部電源電壓VDD與第1基準電壓VDDREF1進行比較而產生比較結果信號COMP1，並輸出至邏輯電路73。而且，比較器72將內部電源電壓VDD與第2基準電壓VDDREF2(<VDDREF1)進行比較而產生比較結果信號COMP2，並輸出至邏輯電路73。邏輯電路73基於規定的情形選擇信號CASE_SEL及2個比較結果信號COMP1、比較結果信號COMP2而執行詳細後述的規定的邏輯處理後，將比較結果信號COMP輸出至或閘74的第1輸入端子。另一方面，來自時序檢測電路13的賦能預備信號ENB_PRE<7：0>被分別輸入至或閘74的第2輸入端子。另外，比較器71、比較器72是與實施形態11同樣地進行動作。

來自或閘74的8位元的賦能預備信號ENBP_PRE<7： 0>在藉由位準偏移器17而使其位準偏移後，施加至內部電源電壓輔助供給電路14內的各輔助電壓產生電路15的P通道MOS電晶體P11的閘極。

圖20是表示圖19的邏輯電路73的結構的電路圖。圖 20中，邏輯電路73是具備反及閘81~83、反或閘84~85、反相器86~87、互斥或閘88、及閘89~90而構成。邏輯電路73基於情形選擇信號CASE_SEL及2個比較結果信號COMP1、比較結果信號COMP2而執行規定的邏輯處理後，將比較結果信號COMP輸出至或閘74的第1輸入端子。此處，情形選擇信號CASE_SEL如下所述般切換情形(詳細情況參照圖22A及圖22B)。

<情形11>基於第1基準電壓VDDREF1進行比較結果信號COMP的下降，且基於第2基準電壓VDDREF2進行比較結果信號COMP的上升。

<情形12>基於第2基準電壓VDDREF2進行比較結果信號COMP的下降，且基於第1基準電壓VDDREF1進行比較結果信號COMP的上升。

圖21A是在圖19的電路中表示情形11的整體動作的時序圖。圖21A中，當內部電源電壓VDD成為第1基準電壓VDDREF1以下時(時刻t31)，在比較結果信號COMP及賦能信號ENB下降後，賦能預備信號ENB_PRE及賦能信號ENB上升(時刻t32)，當內部電源電壓VDD達到第2基準電壓VDDREF2以上時(時刻t33)，比較結果信號COMP上升。

圖22B是在圖19的電路中表示情形12的整體動作的時序圖。圖21B中，當內部電源電壓VDD成為第2基準電壓VDDREF2以下時(時刻t41)，在比較結果信號COMP及賦能信號ENB下降後，賦能預備信號ENB_PRE及賦能信號ENB上升(時刻t42)，當內部電源電壓VDD達到第1基準電壓VDDREF1以上時(時刻t43)，比較結果信號COMP上升。

圖22A是在圖19的電路中表示情形11的詳細動作的時序圖。由圖22A明確的是，基於第1基準電壓VDDREF1進行比較結果信號COMP的下降，基於第2基準電壓VDDREF2進行比較結果信號COMP的上升。

圖22B是在圖19的電路中表示情形12的詳細動作的時序圖。由圖22B明確的是，基於第2基準電壓VDDREF2進行比較結果信號COMP的下降，且基於第1基準電壓VDDREF1進行比較結果信號COMP的上升。

因而，根據本實施形態，除了實施形態1的作用效果以外，由於根據內部電源電壓VDD與位準互不相同的2個基準電壓VDDREF的比較結果來產生賦能信號ENB，因此與實施形態1相比較，能夠使輔助電壓產生電路15更確實地進行動作。

以上的實施形態12中，使用情形選擇信號CASE_SEL，分2個情形來選擇性地切換該裝置的動作，但本發明並不限於此，亦可將情形選擇信號CASE_SEL固定為任一個位準。即，亦可不設置情形選擇信號CASE_SEL。

另外，一般而言，輸入至比較器71的基準電壓VDDREF1 例如被設定為與實施形態1的基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與實施形態1的基準電壓VDDREF不同，例如亦可設定為高於或低於實施形態1的基準電壓VDDREF。

實施形態13.

圖23是表示本發明的實施形態13的內部電源電壓輔助消耗電路14I、資料輸出管線電路55、輸出處理電路55A及時序檢測電路13A的結構的電路圖。實施形態13的內部電源電壓輔助消耗電路14I與實施形態1的內部電源電壓輔助供給電路14相比較，其特徵在於，當大的負載電流流至各電路(負載電路)53時，消耗負載電流的電荷，以使負載電流可保持規定的平均電流。此處，與實施形態1相比較，以下方面不同。

(1)取代內部電源電壓輔助供給電路14，而具備包含控制電壓產生電路16C及輔助電壓消耗電路15G的內部電源電壓輔助消耗電路14I。

(2)取代時序檢測電路13而具備時序檢測電路13A。

圖23中，輔助電壓消耗電路15G是在內部電源線120與接地之間，插入彼此串聯連接的2個N通道MOS電晶體N21、N通道MOS電晶體N22。控制電壓產生電路16C是在內部電源電壓VDD與接地之間，插入電阻Rd以及彼此串聯連接的2個N通道MOS電晶體N23、N通道MOS電晶體N24。另外，N通道MOS電晶體N23的源極及N通道MOS電晶體N24的汲極間相連接。基於內部電源電壓VDD，使電流經由電阻Rd而流至N通道MOS電晶體N23、N通道MOS電晶體N24，藉此，使N通道MOS電晶體N23的汲極產生控制電壓VC。此處，N通道MOS電晶體N23、N通道MOS電晶體N21構成電流鏡電路，當後述的賦能信號ENI<7：0>為高位準時，N通道MOS電晶體N22導通，此時，以與流至N通道MOS電晶體N23、N通道MOS電晶體N24的電流對應的電流流至N通道MOS電晶體N21、N通道MOS電晶體N22的方式進行控制。

圖23中，資料輸出管線電路55是與圖5同樣地構成。

時序檢測電路13A是具備互斥或閘93、反相器95、及閘96、反相器97及時序信號產生電路110而構成。圖23的時序檢測電路13A中，輸入至偏移暫存器91的資料信號D<7：0>一邊與時脈CLK同步地依序偏移一邊暫時被保存，來自延遲型正反器FF1~FF8的資料信號D1<7：0>被輸入至互斥或閘93的第1輸入端子。而且，來自偏移暫存器91的資料信號D2<7：0>被輸入至互斥或閘93的第2輸入端子。互斥或閘93將作為運算結果的DATAS<7：0>經由反相器95而輸入至及閘96的第1輸入端子。另一方面，時序信號產生電路110與時脈CLK同步地產生賦能信號EN並輸出至及閘96的第2輸入端子。及閘96針對作為運算結果的信號經由反相器97而產生賦能信號ENI<7：0>，並輸出至輔助電壓產生電路15。

根據以所述方式構成的本實施形態的內部電源電壓輔助消耗電路14I，當賦能信號ENI<7：0>為高位準時，N通道MOS電晶體N22導通，此時，以與流至N通道MOS電晶體N23、N通道MOS電晶體N24的電流對應的電流流至N通道MOS電晶體N21、N通道MOS電晶體N22的方式進行控制。此處，N通道MOS電晶體N21的汲極電壓被調整成為規定的基準電壓VDDREFA。一般而言，基準電壓VDDREFA被設定為與基準電壓VDDREF相等，但本發明並不限於此，亦可設定為與基準電壓VDDREF不同，例如亦可設定為高於或低於基準電壓VDDREF。

另外，明確的是，在控制電壓產生電路16C中，亦可為實施形態1~實施形態12的16、16a、16A、16Ab、16B所示的電路等，進而，可適用實施形態9、實施形態10、實施形態11、實施形態12般的時序檢測電路或內部電源電壓輔助消耗電路的結構。

因而，在相對較大的過大負載電流iVDD流至各電路53 (負載電路)的情況下，當大負載電流開始流動時與停止流動時，內部電源電壓產生電路來不及響應，而內部電源電壓VDD容易引起下沖(undershoot)或過沖(overshoot)。因此，當無大負載電流流動時，藉由內部電源電壓輔助消耗電路14I來輔助性地消耗該電流的一部分，從而將負載電流iVDD平均化為規定的平均電流，藉此可使內部電源電壓VDD穩定化。

圖24是表示圖23的電路動作的各信號的時序圖。如圖 24所示，在資料信號DATAS中，在低位準的情況下(與高位準的情況相比較，負載電流變少)同步地產生賦能信號ENI而使內部電源電壓輔助消耗電路14I的動作啟動，以使內部電源電壓VDD的電流iVDD流動，從而消耗被供給至內部電源線120的內部電源電壓VDD的電荷，以將負載電流iVDD平均化為規定的平均值。藉此，可獲得穩定的內部電源電壓VDD的電壓值。

實施形態14.

圖25是為了用於本發明的實施形態14的DDR型快閃記憶體，而在內部電源電壓輔助供給電路14~14H、14a、14Aa、14Ba或內部電源電壓輔助消耗電路14I中適用的控制動作的時序圖。

圖25的控制信號ENABLE例如是由圖1的時序檢測電路13等所產生的例如用於NAND型快閃記憶體的DDR動作的控制信號，且是與使用DDR的資料寫入信號DDR_DIN及資料讀出信號DDR_OUT同步地產生。並且，該動作時序如例如圖25所示，基於控制信號ENABLE或控制信號DDR_DOUT，使內部電源電壓輔助供給電路14~14H、14a、14Aa、14Ba或內部電源電壓輔助消耗電路14I的動作啟動。因而，可將各實施形態1~實施形態13的電路適用於DDR型快閃記憶體。

另外，在使用DDR進行的資料寫入或讀出中，藉由使用時脈的上升及下降這兩者，從而以利用時脈的上升或下降來傳輸資料的通常的記憶體的資料傳輸速度(Single Data Rate，SDR)的倍速(Double Data Rate)來傳輸資料。本發明並不限於此，亦可適用於以比所述時脈的速度快的速度來傳輸資料的半導體記憶裝置。

變形例.

在以上的實施形態中，對用於快閃記憶體等半導體非揮發性記憶裝置的內部電源電壓產生電路進行了說明，但本發明並不限於此，亦可適用於動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory，SDRAM)等半導體揮發性記憶裝置等各種半導體記憶裝置、及具備處理器(processor)等的半導體積體電路等半導體裝置。而且，快閃記憶體並不限於NAND型，亦可適用於反或(Not OR，NOR)型快閃記憶體。

在以上的實施形態中，基本上，內部電源電壓VDD<外部電源電壓VCC，但本發明並不限於此，亦可為內部電源電壓 VDD=外部電源電壓VCC或者內部電源電壓VDD>外部電源電壓VCC。

而且，基準電壓VDDREF既可為內部電源電壓VDD的規定的額定電壓，亦可為比該額定電壓高的電壓或者比該額定電壓低的電壓。

而且，施加至所述各比較器70~比較器72的基準電壓、所述內部電源電壓輔助供給電路的基準電壓、所述內部電源電壓產生電路的基準電壓既可全部為相同的規定的基準電壓，亦可為互不相同的規定的基準電壓。

進而，對於實施形態10~實施形態12的產生賦能信號的電路，可適用於實施形態1~實施形態9。

而且，以上的實施形態中，將輔助電壓產生電路的電晶體幾乎全部設為P通道MOS電晶體，但如在實施形態2、實施形態3及實施形態5~實施形態7中提到的，藉由使用賦能信號ENB的邏輯反轉信號，亦可採用N通道MOS電晶體。

[產業上之可利用性]

如以上所詳述般，根據本發明的內部電源電壓輔助電路，藉由輔助性地供給針對內部電源線的電流，或者，藉由自內部電源線消耗電流以使該電流平均化，從而可使內部電源電壓VDD穩定化。因而，例如即使是以DDR進行資料讀出的半導體記憶裝置，亦能以比以往技術高的速度進行資料的讀出而消耗電力不會大幅增大。