TWI470395B - Dynamic voltage modulation system with pre - set time margin and localized voltage increase - Google Patents

Dynamic voltage modulation system with pre - set time margin and localized voltage increase Download PDF

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Description

具有預借時間餘裕與局部提高電壓之動態電壓調變系統
本發明係有關於一種動態電壓調變系統，特別是一種兼具有預借時間餘裕與局部提高電壓機制的動態電壓調變系統。
隨著製程的進步，微處理器的效能跟電路密集度也越來越高，因此造成微處理器功率消耗也越來越龐大。由於可攜式系統的電池的容量較小而無法長期間提供龐大功率消耗之電流，因此為了降低功率，動態調變電壓(Dynamic Voltage Scaling，DVS)的技術係被廣泛地應用在數位電路上面來減少整體的功率。一般而言，在DVS的技術中，系統的工作電壓可以隨著系統的需求作適當的調整，而功率也因此可以隨著電壓的下降而有平方下降的趨勢，顯見DVS可以減少相當可觀的能量消耗。
第1A圖與第1B圖所示的管線電路係為利用傳統DVS技術所設計之電路系統，第2圖所示係為其訊號之時序圖。其中，暫存器1係連接在二相鄰的邏輯電路6之間，並通過模擬關鍵電路之時間延遲的複製電路(Critical path monitor，CPM)2、相位偵測器(Phase Detector，PD)3、電壓控制器4與電壓步階器5後輸出電壓準位VDD。當電路在運作的時候，時脈訊號clk會先通過複製電路2，如果經過複製電路2的訊號CP之時間延遲沒有超過系統的時脈週期，則該系統是處於安全的狀態下，系統可經由電壓控制器4進一步降低電壓步階器5所產生出之電壓準位VDD，因此可以進一步的節省功率消耗；而如果經過複製電路2的訊號CP之時間延遲超過系統的時脈週期，則系統處於過於低電壓的狀態，電路有可能會因此操作錯誤，此時系統則可以經由電壓控制器4去提高電壓步階器5所產生的電壓，並藉由這個方法來使得電路操作在較低且系統穩定運作之電壓，以達到功率最佳化的階段。
為了系統的穩定性，在設計階段之時候，設計者必須要保證管線中的邏輯電路6一定要是正常運作的，所以複製電路2在設計的時候必須在邏輯電路6運算錯誤之前，就必須要能先反應出來現在電路操作在較危險的電壓，因此在設計複製電路2時必須要預留一些時間邊界(Design margin)7來確保邏輯電路的正常運作。不過，在考慮到製程變異(Process variation)的情況下，而複製電路2又必須在邏輯電路的錯誤之前就先反應出來，因此複製電路2在設計階段的時候就必須要考慮最差的製程變異情況，也就是說，要在複製電路2設計的時候必須留下更多可以容忍製程變異之空間，使得複製電路2得要預留非常多的時間邊界，造成電路沒有辦法達到有效的電壓調變，更無法更有效率地節省功率。
因此，為了更有效的節省更多的功率，David T.Blaauw提出了第一代剃刀式動態電壓調變系統(Razor-I-based Dynamic Voltage Scaling System，Razor-I DVS)，其係提出一種可以容忍時間延遲之錯誤(delay fault)的暫存器，並有效的修正系統上的時間延遲錯誤，同時監控此錯誤率(Error rate)去調變電壓步階器的電壓。不過，當Razor-I藉由觀察錯誤率來降低電壓的概念被提出之後，研究發現如果電路操作在此操作電壓的時候，其可以節省的功率只有比錯誤率是零的時候不到10%，因此第二代的剃刀式動態調變電壓系統(Razor-II-based Dynamic Voltage Scaling System，Razor-II DVS)續被提出，以將電路操作在錯誤率接近零的位置，Razor-II不僅在電路上可以大幅降低複雜性來減少功率消耗，同時在系統上避免局部回復資料(Recovery data)以大幅降低系統設計的複雜度，藉此來達到跟Razor-I一樣降低系統電壓的效果。
然而，值得注意的是，不論是Razor-I或是Razor-II，當系統發生錯誤的時候，都必須要進行資料回復或者是操作指令的回復(instruction reply)才有辦法讓系統重新恢復正常運作。而這些解決錯誤的方式皆需要額外的一個週期甚至是幾十個週期才能夠解決錯 誤，如果在系統工作量(work load)比較大的時候發生，則將會大幅地降低系統的資料處理量(throughput)，進而嚴重地影響到系統的效能。
爰是，本發明之主要目的係在提供一種具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其係利用栓鎖器預借下一級管線邏輯電路之時間餘裕，並同時局部電壓提升下一級管線之工作電壓，以藉此解決管線中發生的時間延遲錯誤。
本發明之另一目的係在提供一種具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其係可以在不降低資料吞吐量與處理量的情況下，有效地解決習見DVS系統中的時間延遲錯誤。
本發明之再一目的係在提供一種具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其不僅可提高電路效能、降低功率消耗、減少製程變異影響，並可以更有效地達到動態電壓調變之目的。
為達到上述之目的，本發明係有關於一種具有預借時間餘裕與局部提高電壓之動態電壓調變系統，包括有：一預借時間餘裕電路，連接於一主級邏輯電路與一次級邏輯電路之間；以及一局部提高電壓電路，電性連接該預借時間餘裕電路與該次級邏輯電路。其中，預借時間餘裕電路係接收一全域時脈訊號，並根據主級邏輯電路之輸入資料，產生一輸出資料予次級邏輯電路。當預借時間餘裕電路之輸入資料係晚於其全域時脈訊號之正緣時，預借時間餘裕電路係延後暫存器抓取資料的時間，使主級管線可向次級管線借用時間餘裕。局部提高電壓電路係常態連接一低工作電壓線，當輸入資料係晚於全域時脈訊號之正緣時，上述之預借時間餘裕電路係轉態並產生一警告訊號，使得局部提高電壓電路根據警告訊號切斷與低工作電壓線之連接，並電性連接至一高工作電壓線，藉此減少次級管線的工作時間。。
根據本發明之一實施例，其中當預借時間餘裕電路產生該警告訊號時，預借時間餘裕電路係利用一栓鎖器預借下一級管線之時間餘裕 (timing borrowing)，並同時透過局部提高電壓電路連接至高工作電壓線，以提升其工作電壓、吸收其延遲錯誤並降低系統功率消耗。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明係有關於一種動態電壓調變系統，與習知技術不同的是，本發明在發生延遲錯誤的時候，並不會讓系統停下來解決延遲錯誤，而是藉由栓鎖器借取下一級管線的運算時間，並同時提高下一級管線的操作電壓來吸收掉延遲錯誤，以藉此大幅提高系統的資料吞吐量與處理量。
請參考第3圖，其係為根據本發明實施例具有預借時間餘裕與局部提高電壓之動態電壓調變系統之示意圖，此種動態電壓調變系統包含有：一預借時間餘裕電路100與一局部提高電壓電路200。其中，預借時間餘裕電路100係連接於一主級邏輯電路10與一次級邏輯電路10’之間，並在接收到一全域時脈訊號clk之觸發後，根據主級邏輯電路10之輸入資料D1 ，產生一輸出資料Q1 予其次級邏輯電路10’。
根據本發明之實施例，如第3圖所示，此預借時間餘裕電路100係包含有：一電壓準位轉換栓鎖器(Level-Converter Latch，LCL)102，其係連接於主級邏輯電路10與次級邏輯電路10’之間；一轉態偵測器(Transition Detector，TD)104，其係連接電壓準位轉換栓鎖器102，並產生警告訊號W1 ；一時脈緩衝器(Clock buffer)106，其係接收全域時脈訊號clk且輸出一時脈訊號ck，以增強時脈訊號的強度；以及一局部脈波產生器(Local-pulse generator)108，其係連接於時脈緩衝器106與轉態偵測器104之間。
局部提高電壓電路200則電性連接於預借時間餘裕電路100與次級邏輯電路10’，並常態地連接至一低工作電壓線VDDDVS (VDDL )。如第3圖所示，局部提高電壓電路200包含有一第一主 動開關Q1、一第二主動開關Q2、一控制器21與一邏輯閘23。其中，控制器21係連接第一主動開關Q1與第二主動開關Q2，並用以產生一電壓維持訊號Free予第一主動開關Q1之基極、以及一電壓提升訊號Boost予第二主動開關Q2之基極。邏輯閘23則連接於預借時間餘裕電路100與該控制器21之間。控制器21之輸入端更電性連接至一階段脈波產生器(Stage-pulse generator)22，其係用以產生控制器21所需要之控制訊號。
在本發明之實施例中，常態下的第一主動開關Q1在管線邏輯正常運作的狀況下會形成導通，而第二主動開關Q2則會關閉。在本實施例中，由於第一主動開關Q1與第二主動開關Q2係為P型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，且其各自之源極係各別連接於低工作電壓線VDDDVS 與高工作電壓線VDDBOOST ，以選擇性切換將局部提高電壓電路200連接至低工作電壓線VDDDVS 或高工作電壓線VDDBOOST 。因此，在常態下，管線會因為第一主動開關Q1導通且第二主動開關Q2關閉，而操作在比較低的工作電壓VDDDVS 。
請參閱第4圖所示，其係為根據本發明實施例之電路系統中各節點所產生訊號之時序波形圖，根據第4圖所示，可以看見當管線因動態電壓調變造成邏輯運算過久，而使得輸入資料D1 晚於全域時脈訊號clk之正緣時，此遲到的訊號會因為預借時間餘裕電路100中的電壓準位轉換栓鎖器102而跟下一級的管線預借一次級管線餘裕(timing borrowing)40，並直接將此遲到訊號送到下一級管線(即VDDn+1 )運算。在此情況下，遲到的輸入資料D1 會使得預借時間餘裕電路100中的轉態偵測器104產生轉態，並輸出警告訊號W1 通知局部提高電壓電路200產生控制訊號，以改變第一主動開關Q1及第二主動開關Q2的導通狀態。這個時候，第一主動開關Q1會被切換至關閉，而第二主動開關Q2會開始導通，使得系統切斷與低工作電壓線VDDDVS 之連接，並將被切換至比較高的工作電壓 VDDBOOST 。此時，次級邏輯電路10’將會因為工作電壓的上升而提高運算速度，去吸收掉剛剛的延遲錯誤(delay fault)。
換言之，本發明即是利用此種預借次級管線餘裕的特性，並同時局部電壓提升(Local Boost)下一級管線的電壓，因此可以將延遲錯誤吸收掉，而不必像習知的剃刀式DVS額外多花一個或數個週期來作資料回復。更進一步而言，本發明所揭示之電路系統係利用警告訊號來觀察目前系統是否危險，進一步地調變系統的工作電壓，以降低系統的整體功率消耗。
為了詳細說明本發明之構造及特點所在，茲舉以下之較佳實施例並配合圖式說明如後，其中，第5A圖係為根據本發明實施例之時脈緩衝器的內部電路示意圖，第5B圖係為根據本發明實施例之局部脈波產生器的內部電路示意圖，第5C圖係為根據本發明實施例之電壓準位轉換栓鎖器的內部電路示意圖，第5D圖係為根據本發明實施例之轉態偵測器的內部電路示意圖，第6圖係為第5A至第5D圖中各節點所產生訊號之時序波形示意圖。
詳細而言，時脈緩衝器106係用以將外部的全域時脈訊號clk經過緩衝器加強後送給內部訊號使用，而局部脈波產生器108的目的是為了產生脈衝訊號。由於電壓準位轉換栓鎖器102抓取輸入資料D1 後需要一段時間延遲才能把輸入資料D1 的值送到輸出資料Q1 ，這段時間即定義為時間延遲TDQ 。因此，輸出資料Q1 會在全域時脈訊號clk的正緣後再經過時間延遲TDQ 的時間，才能把輸入資料D1 的值送到輸出資料Q1 ，如果在時間延遲TDQ 內，輸出資料Q1 轉態是正常的，這時候轉態偵測器104即會忽略時間延遲TDQ 內的轉態，所以需要局部脈波產生器108產生一寬度與時間延遲TDQ 相當的脈衝訊號(pulse signal)，以藉此來控制轉態偵測器104之偵測。
而局部脈波產生器108的運作，當時脈訊號ck如果從邏輯『0』轉態成邏輯『1』，時脈訊號ck會經過反相器505及由場效電晶體506、507形成的傳輸閘而產生一段額外的時間延遲(TD)，會造成 節點x經過一個額外的時間延遲方從邏輯『1』變成邏輯『0』，所以在局部脈波產生器108中，當時脈訊號ck是邏輯『0』且節點x是邏輯『1』輸入到由場效電晶體508、509、510、511形成的非交集閘(Nand gate)後，輸出的節點pulb則會是邏輯『1』。當時脈訊號ck從邏輯『0』變成邏輯『1』，而節點x會經過一段時間後才會從從邏輯『1』變成邏輯『0』，換言之，會有一小段時間時脈訊號ck和節點x均為邏輯『1』，這個時候就會發現其輸出節點pulb在這段時間中將會轉換變成邏輯『0』，也就是說，局部脈波產生器108產生了一個寬度為時間延遲的脈衝訊號，其中此脈衝訊號可藉由電壓VDDtune 來控制其大小，電壓VDDtune 之電壓值越高則脈衝訊號越小，反之則越大。
而當時脈訊號ck是邏輯『0』的時候，場效電晶體509會打開，並將節點pulb充電至邏輯『1』。其中，當時脈訊號是邏輯『1』時，輸出電壓pul係用來直接控制訊號db(參第5D圖)是否送入轉態偵測器104作運算，因此當輸出電壓pul是邏輯『1』時，場效電晶體525、526會打開，db會透過場效電晶體525、526送入節點db1 ，並藉由電晶體528保存此值；當輸出電壓pul是邏輯『0』時，場效電晶體525、526會關閉，轉態偵測器104則會開始藉由比較db1 及D1 是否相同來偵測轉態。而當全域時脈訊號clk從邏輯『1』變成邏輯『0』的時候，場效電晶體509會打開，使得節點pulb充電到邏輯『1』因此關閉轉態偵測器104，在此全域時脈訊號clk是邏輯『0』的時候不工作。
根據本發明之實施例，如第5C圖所示，電壓準位轉換栓鎖器102係包括有四個反相器與九個電晶體。其中，第一反相器512之PMOS之源極係連接一主級電源供應線VDDn ，第二反相器518之PMOS之源極、第三反相器519之PMOS之源極、第四反相器520之PMOS之源極、第二電晶體517之源極、第四電晶體521之源極係連接一次級電源供應線VDDn+1 ，且第一反相器512之NMOS之源極、第二反 相器518之NMOS之源極、第三反相器519之NMOS之源極、第四反相器520之NMOS之源極與第八電晶體522之源極係電性連接至一地線。
輸入資料D1 係輸入於第一反相器512之輸入端，第一反相器512之輸出端係電性連接至第六電晶體513之源極及第二電晶體517之源極。第六電晶體513之汲極及第二電晶體517之汲極係電性連接至第二反相器518之輸入端、第三反相器519之輸入端、第三電晶體523之汲極與第七電晶體524之汲極。
第二反相器518之輸出端係用以輸出該輸出資料Q1 ，第三反相器519係電性連接至第三電晶體523之閘極及第七電晶體524之閘極。一反相時脈訊號線ckb係電性連接至第九電晶體515之汲極與第五電晶體516之源極，時脈訊號線ck則電性連接至第一電晶體514之閘極。電壓提升訊號Boost係輸入於第四電晶體521之閘極及第九電晶體515之閘極，電壓維持訊號Free係輸入於第五電晶體516之閘極，且第四電晶體521之汲極係電性連接第九電晶體515之汲極、第五電晶體516之汲極、第一電晶體514之閘極及第四反相器520之輸入端。根據本發明之實施例，上述第一~第五電晶體係為P型金屬氧化物半導體場效電晶體，而第六~第九電晶體係為N型金屬氧化物半導體場效電晶體。
詳細而言，電壓準位轉換栓鎖器102的動作係可分為兩個情況，一個情況是輸入資料D1 在全域時脈訊號clk正半周時沒有轉態，另一個則是輸入資料D1 在全域時脈訊號clk正半周時有轉態，電路在沒有產生警告訊號W1 時，系統電壓VDDn 、VDDn-1 準位皆為低工作電壓VDDDVS ，電壓維持訊號Free初始值是邏輯『0』，而電壓提升訊號Boost初始值是邏輯『1』。
(一)假設輸入資料D1 是邏輯『1』且在全域時脈訊號clk正半周沒有轉態，同時假設全域時脈訊號clk此時是邏輯『1』，且節點pulb是邏輯『1』，這時候場效電晶體513、514、515、516會打 開，而場效電晶體517、522則形成關閉，使得節點sb變成邏輯『0』，節點y變成邏輯『1』。接著，節點sb透過反相器518、519分別使輸出資料Q1 和d1(i) 充電到邏輯『1』使得場效電晶體524打開，而節點y經過反相器519使節點z變成邏輯『1』造成場效電晶體521關閉。
而轉態偵測器104的動作在輸出電壓pul在邏輯『0』的時候會先透過場效電晶體529預先充電，使節點wr充電到邏輯『1』。由於節點wr在輸出電壓pul是邏輯『1』的時候是浮接的，為了怕此點電壓準位跑掉造成後方電路的錯誤，故加上反相器530及場效電晶體531來維持此點的電壓。此時，因為節點pulb是邏輯『1』，場效電晶體525及526是打開的，所以節點db1變成邏輯『0』(因為節點db1在輸出電壓pul是邏輯『0』的時候是浮接的，為了怕此點電壓準位跑掉造成後方電路的錯誤，故加上反相器527及場效電晶體528來維持此點的電壓)，而訊號db因為輸入資料D1 在此正半周並沒有轉態，因此也不會有任何的轉態發生，故使得控制場效電晶體532、535、536之節點d1、d4、pul是邏輯『1』，而節點d2、d3是邏輯『0』，進而使得場效電晶體533、534關閉，節點wr沒有任何放電路徑，故維持在邏輯『1』，而警告訊號W1 則維持在邏輯『0』，通知系統此時並沒有發生延遲錯誤。
(二)假設輸入資料D1 在全域時脈訊號clk正半周時由邏輯『1』轉態成邏輯『0』，同時假設全域時脈訊號clk此時是邏輯『1』，且節點pulb亦是邏輯『1』，當輸入資料D1 是邏輯『1』的時候，電路的操作如同前述。但如果當輸入資料D1 轉態成邏輯『0』，這時候場效電晶體513、514、515、516仍是打開的，而且場效電晶體517仍是關閉，使得節點sb從邏輯『0』變成邏輯『1』。接著，節點sb透過反相器518、5-19分別使輸出資料Q1 和d1(i) 放電到邏輯『0』。
而轉態偵測器104的動作，在輸出資料Q1 為『1』的時候，節點 d1、d4、pul是邏輯『1』而節點d2、d3是邏輯『0』，此時因為輸出資料Q1 從邏輯『1』變成邏輯『0』，這時候節點d1會變成邏輯『0』且節點d2會變成邏輯『1』，而節點d3和d4則會在經過一段時間後才會分別變成邏輯『0』和邏輯『1』(在設計場效電晶體525、526時，可以讓d1(i) 比db1早一段時間產生轉態)，因此在節點d2、d4還沒轉態前，節點d2、d4會是邏輯『1』且pul也是邏輯『1』，因此形成一條放電路徑，使得節點wr從邏輯『1』變成邏輯『0』，這時，警告訊號W1 會轉態為邏輯『1』，並通知系統這裡有延遲錯誤發生。
在此情況之下，系統會使得電壓提升訊號Boost轉態成邏輯『0』且電壓維持訊號Free轉態成邏輯『1』，此時次級電源供應線VDDn+1 會被充電至高工作電壓VDDBoost ，且場效電晶體515、516形成關閉，場效電晶體517打開，讓節點y被充電到準位為VDDn+1 的邏輯『1』，並使得節點z維持在邏輯『0』而讓場效電晶體521打開。而由於節點y被充電至高工作電壓VDDBoost 會使得場效電晶體514關閉，因此節點sb也會藉由被場效電晶體521及523而充電至高工作電壓VDDBoost 的邏輯『1』而並非低工作電壓VDDDVS 的邏輯『1』，而輸出資料Q1 則可安全的維持邏輯『0』，並在預借時間餘裕電路100中不會有額外的直流電流產生。在其他實施例中，如果輸入資料Q1 從邏輯『0』變成邏輯『1』，則輸出資料Q1 將會直接由反向器518被充電至高工作電壓VDDBoost 的邏輯『1』，而同樣達到電壓準位轉換的效果。
第7A圖係為根據本發明實施例之階段脈波產生器的內部電路示意圖，第7B圖係為根據本發明實施例之局部提高電壓電路的內部電路示意圖，其中階段脈波產生器係用以產生控制器所需要之控制訊號，而局部提高電壓電路則是用以根據警告訊號W1 來決定管線是否需要作局部電壓提升(Local Boost)。
詳細而言，如第7A圖所示，階段脈波產生器是由局部脈衝產生器611(其結構係與第5B圖相同)與場效電晶體612、613、614、 615、616、617所組成。當輸入電壓sbc_en或ext_en為邏輯『1』的時候，場效電晶體615或617打開，使節點PULL放電至邏輯『0』。當節點PULL為邏輯『0』的時候，則局部提高電壓電路將一直維持在預充電的狀態。當輸入電壓sbc_en及ext_en皆為邏輯『0』的時候，場效電晶體615、617關閉，而場效電晶體614、616打開，此時如果節點pul為邏輯『0』的時候，則場效電晶體612打開且場效電晶體613關閉，使得節點PULL放電至邏輯『1』；反之，如果節點pul為邏輯『1』的時候，則場效電晶體612關閉且場效電晶體613打開，使得節點PULL放電至邏輯『0』。此時，當節點PULL充電為邏輯『1』時，局部提高電壓電路即可根據警告訊號來決定是否要進行電壓局部提升。
局部提高電壓電路部份的操作，當節點sbc_en為邏輯『1』時，此時電路是不做電壓調變(DVS)的狀態，場效電晶體605打開，使得電壓提升訊號Boost放電至邏輯『0』，電壓提升訊號Boost經過反相器607使得電壓維持訊號Free充電至邏輯『1』，此時場效電晶體608關閉而場效電晶體609打開，使得次級電源供應線VDDn+1 充電至高工作電壓線VDDBOOST 的準位，此時電路沒有作電壓調變，並維持在系統最高電壓。
至於當節點sbc_en為邏輯『0』時，電路正處於電壓調變(DVS)的狀態，次級電源供應線VDDn+1 則由局部提高電壓電路控制，當節點PULL為邏輯『0』時，局部提高電壓電路處於預充電的狀態，場效電晶體601、602、604、611打開，而場效電晶體605、623關閉，使得電壓提升訊號Boost和int1預充電到邏輯『1』，int2預放電至邏輯『0』，因此場效電晶體608打開而場效電晶體609關閉，次級電源供應線VDDn+1 充電至低工作電壓VDDDVS 。當PULL為邏輯『1』的時候，系統開始運算是否要作局部電壓提升，此時場效電晶體602、604、621關閉，如果警告訊號W1 為邏輯『0』時(也就是轉態偵測器沒有感測到任何輸入資料的延遲轉態時)，int1維持為邏 輯『1』，因此場效電晶體624關閉，而int2維持邏輯『0』，電壓提升訊號Boost維持在邏輯『1』，而電壓維持訊號Free維持在邏輯『0』，次級電源供應線VDDn+1 由低工作電壓VDDDVS 提供。而當警告訊號W1 只要有任何一個轉態偵測器感測到資料延遲轉態而變成邏輯『1』的時候，場效電晶體622即會打開，使得int1放電至邏輯『0』，因此，場效電晶體624打開，使得int2充電至邏輯『1』，接著，場效電晶體603打開，並使得電壓提升訊號Boost放電至邏輯『0』，而電壓維持訊號Free也因此充電至邏輯『1』，因此，場效電晶體608關閉，而場效電晶體609打開，次級電源供應線VDDn+1 充電至高工作電壓VDDBOOST ，此時管線處於電壓局部提升的狀態，以藉此提高次級管線邏輯電路的運算速度。
因此，相較於習知的剃刀式動態電壓調變系統，因為其發生延遲錯誤時將會使用許多個週期來將系統的資料作回復，因此造成系統效能的降低，本發明提出了一種新穎的解決延遲錯誤的電路系統，首先預借時間餘裕電路使得遲到之系統資料可以跟下一級的管線預借時間運算，讓管線不會因為延遲錯誤而暫停下來，另一方面利用局部提高電壓電路將下一級管線的操作電壓暫時局部提升，使得下一級的管線速度大幅提升，因此可以吸收掉上一級管線所預借的運算時間。
是以，本發明所揭示的具有預借時間餘裕與局部提高電壓之動態電壓調變系統係為次臨界電壓電路中一種新穎、進步且非顯而易見的電路技術，不僅使得系統資料吞吐量上升，同時也讓系統可以透過動態電壓調變系統，讓系統電壓根據警告率(warning rate)而操作在最適當的電壓，因此大幅減少系統的功率消耗，同時可以吸收因為製程變異所造成的延遲錯誤，進一步大幅降低製程變異的影響。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能 以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1‧‧‧暫存器
2‧‧‧複製電路
3‧‧‧相位偵測器
4‧‧‧電壓控制器
5‧‧‧電壓步階器
6‧‧‧邏輯電路
7‧‧‧時間餘裕
10‧‧‧主級邏輯電路
10’‧‧‧次級邏輯電路
21‧‧‧控制器
22‧‧‧階段脈波產生器
23‧‧‧邏輯閘
40‧‧‧次級管線餘裕
100‧‧‧預借時間餘裕電路
102‧‧‧電壓準位轉換栓鎖器
104‧‧‧轉態偵測器
106‧‧‧時脈緩衝器
108‧‧‧局部脈波產生器
200‧‧‧局部提高電壓電路
505‧‧‧反相器
506,507,508,509,510,511‧‧‧場效電晶體
512‧‧‧第一反相器
513‧‧‧第六電晶體
514‧‧‧第一電晶體
515‧‧‧第九電晶體
516‧‧‧第五電晶體
517‧‧‧第二電晶體
518‧‧‧第二反相器
519‧‧‧第三反相器
520‧‧‧第四反相器
521‧‧‧第四電晶體
522‧‧‧第八電晶體
523‧‧‧第三電晶體
524‧‧‧第七電晶體
525,526,528,529‧‧‧場效電晶體
527,530,607‧‧‧反相器
531,532,533,534,535,536‧‧‧場效電晶體
601,602,603,604,605,608,609‧‧‧場效電晶體
611‧‧‧局部脈衝產生器
612,613,614,615,616,617,621,622,623,624‧‧‧場效電晶體
第1A圖與第1B圖係為習知利用動態電壓調變技術所設計之電路系統。
第2圖所示係為習知利用動態電壓調變技術所設計之電路系統的訊號時序波形圖。
第3圖係為根據本發明實施例具有預借時間餘裕與局部提高電壓之動態電壓調變系統之示意圖。
第4圖係為根據本發明實施例之電路系統中各節點所產生訊號之時序波形圖。
第5A圖係為根據本發明實施例之時脈緩衝器的內部電路示意圖。
第5B圖係為根據本發明實施例之局部脈波產生器的內部電路示意圖。
第5C圖係為根據本發明實施例之電壓準位轉換栓鎖器的內部電路示意圖。
第5D圖係為根據本發明實施例之轉態偵測器的內部電路示意圖。
第6圖係為第5A至第5D圖中各節點所產生訊號之時序波形示意圖。
第7A圖係為根據本發明實施例之階段脈波產生器的內部電路示意圖。
第7B圖係為根據本發明實施例之局部提高電壓電路的內部電路示意圖。
10‧‧‧主級邏輯電路
10’‧‧‧次級邏輯電路
21‧‧‧控制器
22‧‧‧階段脈波產生器
23‧‧‧邏輯閘
100‧‧‧預借時間餘裕電路
102‧‧‧電壓準位轉換栓鎖器
104‧‧‧轉態偵測器
106‧‧‧時脈緩衝器
108‧‧‧局部脈波產生器
200‧‧‧局部提高電壓電路

Claims (10)

  1. 一種具有預借時間餘裕與局部提高電壓之動態電壓調變系統，包括：一預借時間餘裕電路，連接於一主級邏輯電路與一次級邏輯電路之間，該預借時間餘裕電路係接收一全域時脈訊號，以根據該主級邏輯電路之輸入資料，產生一輸出資料予該次級邏輯電路；以及一局部提高電壓電路，電性連接該預借時間餘裕電路與該次級邏輯電路，並常態連接至一低工作電壓線，其中當該輸入資料係晚於該全域時脈訊號之正緣時，該預借時間餘裕電路係轉態並產生一警告訊號，使得該局部提高電壓電路根據該警告訊號切斷與該低工作電壓線之連接，並電性連接至一高工作電壓線。
  2. 如請求項1所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該局部提高電壓電路包括一第一主動開關與一第二主動開關，該第一主動開關之源極係連接該低工作電壓線，該第二主動開關之源極係連接該高工作電壓線，以選擇性切換該局部提高電壓電路與該低工作電壓線或該高工作電壓線之電性連接。
  3. 如請求項2所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該第一主動開關與該第二主動開關係為P型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。
  4. 如請求項2所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該局部提高電壓電路更包括：一控制器，其係連接該第一主動開關與該第二主動開關，並產生一電壓維持訊號予該第一主動開關之基極、以及一電壓提升訊號予該第二主動開關之基極；以及一邏輯閘，其係連接於該預借時間餘裕電路與該控制器之間。
  5. 如請求項4所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該控制器之輸入端更電性連接至一階段脈波產生器(Stage-pulse generator)。
  6. 如請求項1所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該預借時間餘裕電路係包括：一電壓準位轉換栓鎖器，其係連接於該主級邏輯電路與該次級邏輯電路之間；一轉態偵測器，其係連接該電壓準位轉換栓鎖器，並產生該警告訊號；一時脈緩衝器，其係接收該全域時脈訊號；以及一局部脈波產生器，其係連接於該時脈緩衝器與該轉態偵測器之間。
  7. 如請求項6所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該電壓準位轉換栓鎖器係包括一第一反相器、一第二反相器、一第三反相器、一第四反相器、一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體以及一第九電晶體，其中，該第一反相器之PMOS之源極係連接一主級電源供應線，該第二反相器之PMOS之源極、該第三反相器之PMOS之源極、該第四反相器之PMOS之源極、該第二電晶體之源極、該第四電晶體之源極係連接一次級電源供應線，且該第一反相器之NMOS之源極、該第二反相器之NMOS之源極、該第三反相器之NMOS之源極、該第四反相器之NMOS之源極與該第八電晶體之源極係電性連接至一地線，該輸入資料輸入於該第一反相器之輸入端，該第一反相器之輸出端係電性連接至該第六電晶體之源極及該第二電晶體之源極，該第六電晶體之汲極及該第二電晶體之汲極係電性連接至該第二反相器之輸入端、該第三反相器之輸入端、該第三電晶體之汲極與該第七電晶體之汲極，該第二反相器之輸出端係輸出該輸出資料，該第三反相器係電性連接至該第三電晶體之閘極及該第七電晶體之閘極，一反相時脈訊號線係電性連接至該第九電晶體之汲極與該第五電晶體之源極，一時脈訊號線係電性連接至該第一電晶體之閘極，該電壓提升訊號係輸入於該第四電晶體之閘極及該第九電晶體之 閘極，該電壓維持訊號係輸入於該第五電晶體之閘極，且該第四電晶體之汲極係電性連接該第九電晶體之汲極、該第五電晶體之汲極、該第一電晶體之閘極及第四反相器之輸入端。
  8. 如請求項7所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體與該第五電晶體係為P型金屬氧化物半導體場效電晶體。
  9. 如請求項7所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中該第六電晶體、該第七電晶體、該第八電晶體與該第九電晶體係為N型金屬氧化物半導體場效電晶體。
  10. 如請求項6所述之具有預借時間餘裕與局部提高電壓之動態電壓調變系統，其中當該預借時間餘裕電路產生該警告訊號時，該預借時間餘裕電路係利用該電壓準位轉換栓鎖器預借一次級管線餘裕(timing borrowing)，並透過該局部提高電壓電路連接至該高工作電壓線，以吸收其延遲錯誤並降低系統功率消耗。
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