CN106205717A

CN106205717A - 内部电源电压辅助电路、半导体存储装置及半导体装置

Info

Publication number: CN106205717A
Application number: CN201510360047.3A
Authority: CN
Inventors: 小川晓; 伊藤伸彦
Original assignee: Powerflash Technology Corp
Current assignee: Lijing Jicheng Electronic Manufacturing Co., Ltd.
Priority date: 2014-11-28
Filing date: 2015-06-26
Publication date: 2016-12-07
Anticipated expiration: 2035-06-26
Also published as: TW201619976A; US20160155512A1; JP6050804B2; CN106205717B; US9589657B2; TWI592936B; JP2016103307A

Abstract

本发明提供一种内部电源电压辅助电路，用于内部电源电压产生电路，内部电源电压产生电路包括：差动放大器，将供给至负载电路的内部电源电压与规定的基准电压进行比较，并从输出端子输出控制电压；及驱动晶体管，根据控制电压来驱动外部电源电压。内部电源电压辅助电路包括：时序检测电路，检测数据信号的变化，产生并输出检测信号；及内部电源电压辅助供给电路，基于检测信号，辅助性地供给针对负载电路的电流。因此，可稳定地输出内部电源电压，而消耗电力不会大幅增大。本发明亦提供一种半导体存储装置及半导体装置。

Description

内部电源电压辅助电路、半导体存储装置及半导体装置

技术领域

本发明例如是有关于一种对内部电源电压产生电路供给或消耗辅助电源电压的电荷的内部电源电压辅助电路、具备该内部电源电压辅助电路的半导体存储装置以及半导体装置，所述内部电源电压产生电路用于半导体存储装置或半导体装置且产生内部电源电压VDD。另外，在本发明中，内部电源电压辅助电路是指包含内部电源电压辅助供给电路及内部电源电压辅助消耗电路，所述内部电源电压辅助供给电路供给辅助电源电压的电荷，所述内部电源电压辅助消耗电路消耗辅助电源电压的电荷，该内部电源电压辅助电路亦可为内部电源电压辅助供给电路与内部电源电压辅助消耗电路中的任一者。

背景技术

利用富尔诺罕(Fowler-Nordheim，FN)隧道效应的例如快闪存储器(flashmemory)等非易失性存储装置为了进行数据的写入(编程(program))或擦除而需要规定的高电压(High Voltage，HV)。此时，由于电荷泵(charge pump)电路的效率性的问题，使外部电源电压VCC降压非常困难。因而，由外部电源电压VCC产生内部电源电压VDD，并用于存储装置的周边电路中，但此时必须将该内部电源电压VDD调整至周边的金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管(transistor)的适当的动作电压范围内。例如与非(Not AND，NAND)型快闪存储器中，通常产生2V～2.3V的内部电源电压VDD(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本专利特开2014-010877号公报

专利文献2：日本专利特开2006-268656号公报

专利文献3：日本专利特开2009-157728号公报

专利文献4：美国专利申请案公开第2004/199803号说明书

发明内容

[发明所欲解决的问题]

通常的NAND型快闪存储器的读出模式(mode)是使用单一数据速率(Single Data Rate，SDR)，但最近导入有使用双倍数据速率(Double DataRate，DDR)来进行读出的快闪存储器制品，预料将来会形成大的市场。即，以往的使用SDR的NAND型快闪存储器中，即使利用借由以往的内部电源电压产生电路所产生的内部电源电压VDD来动作，读出特性的性能亦已足够，但在使用DDR的NAND型快闪存储器的情况下，考虑无法以下述方式进行数据的读出。

例如现有技术的内部电源电压产生电路相对于SDR型快闪存储器而充分动作，但相对于DDR型快闪存储器则不够充分。例如SDR型快闪存储器的读出周期为25ns，但DDR型快闪存储器的读出周期为10ns以下。

即，对于进行DDR动作时的负载电流iVDD的波动(swing)而言，由于为高速的数据速率，因此与进行SDR动作时相比变得非常大。换言之，在负载电源电流iVDD流动时，内部电源电压VDD会大幅掉落(drop)而电平(level)恢复变慢。此处，例如当负载电流iVDD在短时间内发生变化时，预料内部电源电压产生电路将无法以保持内部电源电压VDD的方式来动作。

例如，在专利文献2中公开了：检测延迟锁相环(delay-locked loop，DLL)电路的时脉频率，当时脉频率高至规定以上时，施加附加的内部电压。而且，在专利文献3中公开了：具备附加的内部电源电路，在对外部电源电压进行降压而供给至对象电路时，为了在对象电路的动作开始时与动作结束时的任一情况下均获得良好的电源特性，该附加的内部电源电路能够在主动传输的待命(standby)时进行超速驱动(over drive)。进而，专利文献3中公开了：基于时脉频率及动作模式来使内部电源电压发生变化。

在用于改善动作速度的简单方法中，若增大对产生内部电源电压VDD的驱动晶体管进行控制的差动放大器的能力，则响应速度增大。然而，该方法中，消耗电力会大幅增大，存在振荡的风险(risk)。

本发明的目的在于解决以上的问题，提供一种内部电源电压辅助电路，例如即使是以DDR进行数据读出的半导体存储装置，亦能以比现有技术高的速度进行数据的读出而消耗电力不会大幅增大。

而且，本发明的另一目的在于提供一种具备所述内部电源电压辅助电路的半导体存储装置及半导体装置。

[解决问题的技术手段]

第一发明的内部电源电压辅助电路用于内部电源电压产生电路，所述内部电源电压产生电路包括差动放大器及驱动晶体管，所述差动放大器将供给至负载电路的内部电源电压与规定的第一基准电压进行比较，并从输出端子输出表示比较结果的控制信号，所述驱动晶体管根据所述控制信号来驱动外部电源电压，并将内部电源电压经由内部电源线而输出至负载电路，且所述内部电源电压产生电路将所述内部电源电压调整成为所述第一基准电压，所述内部电源电压辅助电路的特征在于包括：时序检测电路，检测数据信号的变化，产生并输出检测信号；以及内部电源电压辅助供给电路，基于所述检测信号，辅助性地供给针对所述负载电路的电流。

所述内部电源电压辅助电路的特征在于，所述内部电源电压辅助供给电路包括：辅助电压产生电路，包含串联连接于外部电源电压与所述内部电源线之间的第一MOS晶体管及第二MOS晶体管；以及控制电压产生电路，产生用于对所述内部电源线供给规定电流的控制电压，所述第一MOS晶体管是根据所述检测信号受到控制，所述第二MOS晶体管是基于所述控制电压受到控制，以使规定电流流动。

而且，所述内部电源电压辅助电路的特征在于，所述辅助电压产生电路还包括：充电电容器，被插入至第一MOS晶体管及第二MOS晶体管之间，对所述电流的电荷进行充电。

进而，所述内部电源电压辅助电路的特征在于，所述控制电压产生电路根据如下所述的电流来产生控制电压，所述电流为基于所述外部电源电压来使与基于所述内部电源电压而流动的规定电流对应的电流流动时的所述电流。

所述内部电源电压辅助电路的特征在于，所述控制电压产生电路包括：调节器型控制电压产生电路，使电流流至彼此串联连接于所述外部电源电压与接地电压之间的第三MOS晶体管及电阻，从而产生如下所述的控制电压并作为控制电压而输出，所述控制电压施加至所述第三MOS晶体管的栅极，以使所述第三MOS晶体管与所述电阻的连接点的电压成为规定的第二基准电压。

此处，所述内部电源电压辅助电路的特征在于，所述第二基准电压与所述第一基准电压相同。

而且，所述内部电源电压辅助电路的特征在于，所述第二基准电压低于或高于所述第一基准电压。

所述内部电源电压辅助电路的特征在于，所述控制电压产生电路产生并输出如下所述的控制电压，所述控制电压施加至所述第二MOS晶体管的栅极，以使所述内部电源线的内部电源电压成为规定的第二基准电压。

所述内部电源电压辅助电路的特征在于，所述内部电源电压辅助供给电路包括：辅助电压产生电路，包含串联连接于外部电源电压与所述内部电源线之间的电阻及MOS晶体管，所述MOS晶体管是根据所述检测信号受到控制。

而且，所述内部电源电压辅助电路的特征在于，所述内部电源电压辅助供给电路包括：辅助电压产生电路，包含连接于外部电源电压与所述内部电源线之间的MOS晶体管，所述MOS晶体管是根据所述检测信号受到控制。

所述内部电源电压辅助电路的特征在于，所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，所述内部电源电压辅助供给电路并联地具备所述多比特的检测信号的数量的辅助电压产生电路。

而且，所述内部电源电压辅助电路的特征在于，所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，所述内部电源电压辅助电路还包括：数据迁移计数电路，基于所述多比特的检测信号，产生迁移检测信号并将所述迁移检测信号输出至所述内部电源电压辅助供给电路，所述迁移检测信号具有与所述多比特的检测信号的具有规定电平的比特数对应的脉宽。

进而，所述内部电源电压辅助电路的特征在于：所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，所述内部电源电压辅助供给电路并联地具备所述多比特的检测信号的数量的辅助电压产生电路，所述内部电源电压辅助电路还包括：比较电路，将所述内部电源电压与规定的第三基准电压进行比较并产生比较结果信号，基于所述比较结果信号与所述多比特的检测信号，产生不同的多个检测信号并输出至多个辅助电压产生电路。

此处，所述内部电源电压辅助电路的特征在于，所述第三基准电压与所述第一基准电压相同。

而且，所述内部电源电压辅助电路的特征在于，所述第三基准电压低于或高于所述第一基准电压。

所述内部电源电压辅助电路的特征在于：所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，所述内部电源电压辅助供给电路并联地具备所述多比特的检测信号的数量的辅助电压产生电路，所述内部电源电压辅助电路还包括：比较电路，将所述内部电源电压与规定的第三基准电压进行比较并产生第一比较结果信号，将所述内部电源电压与不同于所述第三基准电压的第四基准电压进行比较并产生第二比较结果信号，基于所述第一比较结果信号及第二比较结果信号与所述多比特的检测信号，产生不同的多个检测信号并输出至多个辅助电压产生电路。

而且，所述内部电源电压辅助电路的特征在于，所述比较电路基于所述第一比较结果信号及第二比较结果信号、所述多比特的检测信号与规定的情形选择信号，产生不同的多个检测信号并输出至多个辅助电压产生电路，所述比较电路根据所述情形选择信号来选择性地进行切换，以所述内部电源电压的下降或上升来与所述第三基准电压进行比较，或者与所述第四基准电压进行比较。

此处，所述内部电源电压辅助电路的特征在于，所述第三基准电压或所述第四基准电压与所述第一基准电压相同。

所述内部电源电压辅助电路的特征在于，所述内部电源电压辅助电路包括：解码器，将规定的第一多比特的检测信号解码为具有比所述多比特的检测信号的比特数小的比特数的解码检测信号；多个辅助电压产生电路，分别包含串联连接于外部电源电压与所述内部电源线之间的第一MOS晶体管及第二MOS晶体管；以及多个控制电压产生电路，使电流流至彼此串联连接于所述外部电源电压与接地电压之间的第三MOS晶体管与电阻，从而产生向所述第三MOS晶体管的栅极施加的控制电压，并产生向对应的所述各辅助电压产生电路的第一MOS晶体管的栅极施加的控制电压，并分别予以输出，所述向所述第三MOS晶体管的栅极施加的控制电压使所述第三MOS晶体管与所述电阻的连接点的电压成为规定的第二基准电压，所述各辅助电压产生电路的第二MOS晶体管根据所述解码检测信号的对应的比特而受到控制，

所述各辅助电压产生电路的第一MOS晶体管基于来自所述各控制电压产生电路的控制电压受到控制，以使规定电流流动。

而且，所述内部电源电压辅助电路的特征在于，所述辅助电压产生电路还包括：充电电容器，插入至第一MOS晶体管及第二MOS晶体管之间，对所述电流的电荷进行充电。

进而，所述内部电源电压辅助电路的特征在于，在所述多个控制电压产生电路中，各自的所述第二基准电压彼此相等或互不相同。

进而，所述内部电源电压辅助电路的特征在于，在所述多个控制电压产生电路中，各自的所述电阻的电阻值彼此相等或互不相同。

所述内部电源电压辅助电路的特征在于，所述MOS晶体管为PMOS晶体管或NMOS晶体管。

所述内部电源电压辅助电路的特征在于：所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，内部电源电压辅助供给电路包括辅助电压产生电路，所述辅助电压产生电路包含串联连接于外部电源电压与所述内部电源线之间的规定通道的MOS晶体管及第一N通道MOS晶体管，且内部电源电压辅助供给电路包括控制电压产生电路，所述控制电压产生电路基于所述外部电源电压，使电流流至彼此串联连接的第二N通道MOS晶体管及电阻，并将所述第二N通道MOS晶体管的输出电压作为控制电压而输出，在所述内部电源电压辅助供给电路中，所述规定通道MOS晶体管根据所述多比特的检测信号受到控制，所述第一N通道MOS晶体管基于所述控制电压受到控制，以使规定电流流动。

而且，所述内部电源电压辅助电路的特征在于，所述规定通道的MOS晶体管为PMOS晶体管或NMOS晶体管。

此处，所述内部电源电压辅助电路的特征在于，所述内部电源电压与所述外部电源电压相同。

而且，所述内部电源电压辅助电路的特征在于，所述内部电源电压低于或高于所述外部电源电压。

第二发明的内部电源电压辅助电路用于内部电源电压产生电路，所述内部电源电压产生电路包括差动放大器及驱动晶体管，所述差动放大器将供给至负载电路的内部电源电压与规定的第一基准电压进行比较，并从输出端子输出表示比较结果的控制信号，所述驱动晶体管根据所述控制信号来驱动外部电源电压，并将内部电源电压经由内部电源线而输出至负载电路，且所述内部电源电压产生电路将所述内部电源电压调整成为所述第一基准电压，所述内部电源电压辅助电路的特征在于包括：时序检测电路，根据数据信号来检测针对所述负载电路的电流减少的情况，并输出检测信号；以及内部电源电压辅助消耗电路，基于所述检测信号，辅助性地消耗所述负载电路的电流消耗所减少的量。

所述内部电源电压辅助电路的特征在于，所述内部电源电压辅助消耗电路包括：辅助电压消耗电路，包含串联连接于所述内部电源线与接地之间的第一N通道MOS晶体管及第二N通道MOS晶体管；以及控制电压产生电路，产生用于自所述内部电源线消耗规定电流的控制电压，所述第一N通道MOS晶体管根据所述检测信号受到控制，所述第二N通道MOS晶体管基于所述控制电压受到控制，以使规定电流流动。

而且，所述内部电源电压辅助电路的特征在于，所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，所述内部电源电压辅助消耗电路并联地具备所述检测信号的数量的辅助电压消耗电路。

进而，所述内部电源电压辅助电路的特征在于，所述时序检测电路包括：解码器，将所述检测信号解码为具有比所述检测信号的比特数小的规定的比特数的解码检测信号，所述内部电源电压辅助消耗电路并联地具备所述解码检测信号的数量的辅助电压消耗电路。

第三发明的半导体存储装置的特征在于包括所述内部电源电压辅助电路。

所述半导体存储装置的特征在于，所述半导体存储装置基于数据的写入信号或数据的读出信号，以比时脉的速度快的速度来分别进行数据的写入或数据的读出，

所述时序检测电路基于所述数据的写入信号及所述数据的读出信号来使所述内部电源电压辅助电路进行动作。

而且，所述半导体存储装置的特征在于，所述比时脉的速度快的速度为时脉的倍速即双倍数据速率(Double Data Rate，DDR)。

第四发明的半导体装置的特征在于包括所述内部电源电压辅助电路。

(发明的效果)

根据本发明的内部电源电压辅助电路，借由辅助性地供给针对内部电源线的电流，或者借由自内部电源线辅助性地消耗电流以使该电流平均化，从而可使内部电源电压VDD稳定化。因而，例如即使是以DDR进行数据读出的半导体存储装置，亦能以比现有技术高的速度进行数据的读出而消耗电力不会大幅增大。

附图说明

图1是表示本发明的实施形态1的非易失性存储装置的结构的方块图。

图2是表示图1的内部电源电压产生电路11的结构的电路图。

图3是图1的非易失性存储装置中的特征部分的方块图，是表示输入/输出缓冲器31的与数据输出相关的电路部的结构的方块图。

图4是表示图3的电路动作的各信号的时序图。

图5是表示图3的内部电源电压辅助供给电路14、电平偏移器17、数据输出流水线电路55、输出处理电路55A及时序检测电路13的结构的电路图。

图6是表示图5的电路动作的各信号的时序图。

图7A是表示本发明的实施形态2的内部电源电压辅助供给电路14A的结构的电路图。

图7B是表示本发明的实施形态2的变形例的内部电源电压辅助供给电路14Aa的结构的电路图。

图8A是表示本发明的实施形态3的内部电源电压辅助供给电路14B的结构的电路图。

图8B是表示本发明的实施形态3的变形例的内部电源电压辅助供给电路14Ba的结构的电路图。

图9是表示本发明的实施形态4的内部电源电压辅助供给电路14C的结构的电路图。

图10是表示本发明的实施形态5的内部电源电压辅助供给电路14D的结构的电路图。

图11是表示本发明的实施形态6的内部电源电压辅助供给电路14E的结构的电路图。

图12是表示本发明的实施形态7的内部电源电压辅助供给电路14F的结构的电路图。

图13是表示本发明的实施形态8的内部电源电压辅助供给电路14G的结构的电路图。

图14是表示本发明的实施形态9的内部电源电压辅助供给电路14H及解码器98的结构的电路图。

图15是表示本发明的实施形态10的内部电源电压辅助供给电路14a与其周边电路的结构的电路图。

图16是表示图15的电路动作的使能信号ENBP的时序图。

图17是表示本发明的实施形态11的内部电源电压辅助供给电路14与其周边电路的结构的电路图。

图18A是在图17的电路中表示情形1的动作的时序图。

图18B是在图17的电路中表示情形2的动作的时序图。

图19是表示本发明的实施形态12的内部电源电压辅助供给电路14与其周边电路的结构的电路图。

图20是表示图19的逻辑电路73的结构的电路图。

图21A是在图19的电路中表示情形11的整体动作的时序图。

图21B是在图19的电路中表示情形12的整体动作的时序图。

图22A是在图19的电路中表示情形11的详细动作的时序图。

图22B是在图19的电路中表示情形12的详细动作的时序图。

图23是表示本发明的实施形态13的内部电源电压辅助消耗电路14I、数据输出流水线电路55、输出处理电路55A及时序检测电路13A的结构的电路图。

图24是表示图23的电路动作的各信号的时序图。

图25是为了用于本发明的实施形态13的DDR型快闪存储器，而在内部电源电压辅助供给电路14～14H、14a、14Aa、14Ba或内部电源电压辅助消耗电路14I中适用的控制动作的时序图。

符号说明

10：基准电压产生电路

11：内部电源电压产生电路

12：高电压及中间电压产生及控制电路

13、13A：时序检测电路

14、14A～14H、14a、14Aa、14Ba：内部电源电压辅助供给电路

14I：内部电源电压辅助消耗电路

15、15A～15F、15-1～15-3、15Aa：辅助电压产生电路

15G：辅助电压消耗电路

16、16A～16C、16Aa、16Ab、16A-1～16A-3、16a：控制电压产生电路

17：电平偏移器

18：差动放大器

19：相位补偿电路

20：存储单元阵列

21：页面缓冲器

22：列解码器

23：状态暂存器

31：输入/输出缓冲器

32：指令解码器

33：地址缓冲器

35：控制逻辑

36：电源接通复位电路

40：内部电源电压调整电路

41：输入/输出端子

42：R/B信号端子

43：控制信号端子

44：外部电源电压端子

51：差动放大器

52：相位补偿电路

53：各电路(负载电路)

54：连接点

55：数据输出流水线电路

55A：输出处理电路

56：电平偏移器

57：缓冲放大器

60：数据迁移计数电路

61、89～90、96：与门

62、84～85：或非门

63、86～87、95、97：反相器

64：传输门

65：电容器

66：电容器电路

70～72：比较器

73：逻辑电路

74：或门

81～83、94：与非门

88：异或门

91：偏移暂存器

92：逻辑门

93：异或门

98：解码器

110：时序信号产生电路

120：内部电源线

ACT：动作指示信号

C21：电容量

CASE_SEL：情形选择信号

Cc：充电电容器

CLK：时脉

COMP、COMP1、COMP2：比较结果信号

Cp、Cp1：电容器

D、D1、D2：数据信号

DATAS：数据信号

DDR_DOUT、ENABLE：控制信号

DDR_DIN：数据写入信号

DRVP、VC：控制电压

EN、ENB、ENI、ENP、ENBP：使能信号

ENB_PRE、ENBP_PRE：使能预备信号

FF1～FF18：延迟型触发器

I0：电流

iVDD：负载电源电流

N1～N4、N11～N13、N21～N24、N31～N32：N通道MOS晶体管

P1、P11～P14、P21、P31～P32：P通道MOS晶体管

R0、Rg、Rga、Rc、Rp、Rp1、R21、Rd：电阻

t0～t8、t11～t13、t21～t23、t31～t33、t41～t43：时刻

VCC、VCCQ：外部电源电压

VDD：内部电源电压

VDDREF：内部电源电压用基准电压

VREF、VDDREFA、VDDREF1～VDDREF3、VDDREFA1～VDDREFA3：基准电压

具体实施方式

以下，参照图式来说明本发明的实施形态。另外，在以下的各实施形态中，对于同样的构成要素标注相同的符号。

实施形态1

图1是表示本发明的实施形态1的非易失性存储装置的结构的方块图。实施形态1的非易失性存储装置例如为快闪存储器，其特征在于，为了产生即使进行例如DDR动作亦可高速地动作的内部电源电压VDD，除了内部电源电压产生电路11以外，更具备时序检测电路13及内部电源电压辅助供给电路14。

在图1中，非易失性存储装置包括：

(1)例如作为快闪存储器阵列的存储单元阵列(memory cell array)20，存储数据；

(2)页面缓冲器(page buffer)21，用于以页面为单位对存储单元阵列20写入来自输入/输出缓冲器31的数据时，或者用于以页面为单位读出来自存储单元阵列的数据并输出至输入/输出缓冲器31时；

(3)列解码器(row decoder)22，用于响应指定地址(address)来指定存储单元阵列20的区块(block)及字线(word line)；

(4)状态暂存器(status register)23，基于来自控制逻辑35的信号来暂时存储该非易失性存储装置的状态并输出至输入/输出缓冲器31，产生就绪/占线(ready/busy)信号(R/B信号)并输出至R/B信号端子42；

(5)输入/输出缓冲器31，暂时存储经由输入/输出端子41而输入/输出的数据；

(6)指令解码器(command decoder)32，对来自输入/输出缓冲器31的指令进行解码，并将经解码的指令数据输出至控制逻辑35；

(7)地址缓冲器33，暂时存储来自输入/输出缓冲器31的指定地址；

(8)电源接通复位(power on reset)电路36，在基于外部电源电压VCC而电源接通时，输出用于复位该半导体晶片(chip)的动作的复位信号；

(9)基准电压产生电路10，基于经由外部电源电压端子44而施加的外部电源电压VCC，产生规定的内部电源电压用基准电压VDDREF与规定的基准电压VREF；

(10)内部电源电压产生电路11，基于所述基准电压VDDREF产生内部电源电压VDD，并供给至各电路；

(11)高电压及中间电压产生及控制电路12，基于所述基准电压VREF产生并输出数据的写入(编程)及擦除所需的高电压(HV)及中间电压(MV)；

(12)控制逻辑35，基于来自指令解码器32的指令数据、经由控制信号端子43而输入的控制信号或来自电源接通复位电路36的复位信号，对该非易失性存储装置内的各电路(包括基准电压产生电路10、内部电源电压产生电路11以及高电压及中间电压产生及控制电路12、时序检测电路13、内部电源电压辅助供给电路14、页面缓冲器21、状态暂存器23)进行规定的控制；

(13)时序检测电路13，基于输入/输出缓冲器31内的数据信号来检测规定的时序，基于该规定的时序产生并输出动作指示信号ACT；以及

(14)内部电源电压辅助供给电路14，基于动作指示信号ACT产生规定的辅助电源电压并供给至内部电源电压VDD的线。

图2是表示图1的内部电源电压产生电路11的结构的电路图。图2的内部电源电压产生电路11的特征在于包括：内部电源电压调整电路40，包含差动放大器51、作为驱动晶体管的P通道MOS晶体管P1及相位补偿电路52。

在图2的内部电源电压调整电路40中，基准电压VDDREF被输入至差动放大器51的反转输入端子，自连接于外部电源电压VCC的P通道MOS晶体管P1输出的内部电源电压VDD被输入至差动放大器51的非反转输入端子，来自差动放大器51的输出端子的控制电压(比较结果电压)经由连接点54而施加至P通道MOS晶体管P1的栅极。另外，在连接点54上，连接有具备电阻Rp及电容器Cp的串联电路的相位补偿电路52，将其电压设为DRVP。以所述方式构成的内部电源电压调整电路40基于基准电压VDDREF，由外部电源电压VCC产生规定的内部电源电压VDD并予以保持，并利用电源电流iVDD经由内部电源电压VDD的内部电源线120而供给至非易失性存储装置内的各电路(负载电路)53。

图3是图1的非易失性存储装置中的特征部分的方块图，是表示输入/输出缓冲器31的与数据输出相关的电路部的结构的方块图。图3中，输入/输出缓冲器31是具备数据输出流水线(pipeline)电路55、电平偏移器(LevelShifter，LS)56、及以规定的外部电源电压VCCQ而动作的缓冲放大器(bufferamplifier)57而构成。对于数据输出流水线电路55，输入欲处理的数据信号、时脉及各种控制信号，数据信号经电平偏移器56转换为规定的外部信号电平后，经由缓冲放大器57而输出至输入/输出端子41。

时序检测电路13基于输入/输出缓冲器31内的数据信号来检测规定的时序，并基于该规定的时序来产生并输出动作指示信号ACT。内部电源电压辅助供给电路14基于所述动作指示信号ACT(对应于图5的使能预备(enablepre)信号ENB_PRE＜7︰0＞)来产生规定的辅助电源电压以增大供给电流，并供给至内部电源电压产生电路11的内部电源电压VDD的内部电源线120。此处，内部电源电压VDD被供给至该非易失性存储装置的各电路(负载电路)53。

图4是表示图3的电路动作的各信号的时序图。若在输入/输出缓冲器31中输出的数据信号产生大的变化，则用于对输入/输出缓冲器31的最终段即具有通常大的尺寸的缓冲放大器57进行驱动的电平偏移器56及逻辑门92(参照图5)需要相对较大的电源电流iVDD。因此，本实施形态中，在数据信号到达逻辑门92之前检测数据信号的变化，并将该检测信号作为动作指示信号ACT而输出至内部电源电压辅助供给电路14。即，如图4所示，与数据信号的上升或下降同步地产生动作指示信号ACT，使内部电源电压辅助供给电路14的动作启动而使内部电源电压VDD的电流iVDD流动时，将辅助电压的电荷供给至内部电源线120以补充电源电流iVDD。

图5中，图1的输入/输出缓冲器31是包含数据输出流水线电路55及输出处理电路55A而构成。数据输出流水线电路55包括：偏移暂存器91，将为了分别处理8比特的数据而并联设置的2组8个延迟型触发器(flip-flop)FF1～FF8及延迟型触发器FF9～FF16对应于各比特而级联连接而成；以及逻辑门92，包含多个门且具有规定的逻辑。输出处理电路55A是具备电平偏移器56及缓冲放大器57而构成。数据信号D＜7︰0＞在与时脉CLK同步地由延迟型触发器FF1～FF8暂时保存后，作为数据信号D1＜7︰0＞而输入至延迟型触发器FF9～FF16、逻辑门92及异或门93的第一输入端子，进而，来自逻辑门92的数据信号经由输出处理电路55A而输出至输入/输出端子42。输入至延迟型触发器FF9～FF16的数据信号D1＜7︰0＞被暂时保存后，作为数据信号D2＜7︰0＞而输入至异或门93的第二输入端子。另外，数据信号D2＜7︰0＞可相对于数据信号D＜7︰0＞而与时脉CLK同步地借由偏移暂存器91依序偏移。

时序检测电路13是具备异或门93、与非(NAND)门94、时序信号产生电路110而构成。异或门93将作为运算结果的DATAS＜7︰0＞输出至与非门94的第一输入端子。另一方面，时序信号产生电路110是与时脉CLK同步地产生使能信号EN并输出至与非门94的第二输入端子。与非门94产生作为运算结果的使能预备信号ENB_PRE＜7︰0＞并经由电平偏移器17而作为使能信号ENB＜7︰0＞输出至辅助电压产生电路15。另外，以下的电路对应于使能预备信号ENB_PRE＜7︰0＞及使能信号ENB＜7︰0＞的每个比特而分别具有合计8个相同的电路。

(1)数据输出流水线电路55、输出处理电路55A及时序检测电路13，

(2)电平偏移器17，及

(3)辅助电压产生电路15。

另外，在除了后述的实施形态9及实施形态10的各实施形态中，辅助电压产生电路15、15Aa、15A～15F及辅助电压消耗电路15G对应于使能信号ENB＜7︰0＞的每个比特亦分别具有合计8个相同的电路。这当然是因为输入/输出端子41展示了为8比特宽的示例，当然，本发明可适用16比特宽或64比特宽。

内部电源电压辅助供给电路14是具备辅助电压产生电路15及控制电压产生电路16而构成。辅助电压产生电路15是将P通道MOS晶体管P11与P通道MOS晶体管P12串联连接而构成。外部电源电压VCC连接于P通道MOS晶体管P11的源极(source)，P通道MOS晶体管P12的漏极(drain)成为辅助电压输出端子。来自电平偏移器17的使能信号ENB＜7︰0＞被施加至P通道MOS晶体管P11的各栅极。

控制电压产生电路16是具备P通道MOS晶体管P13、3个N通道MOS晶体管N1～N3以及电阻R0而构成。对于N通道MOS晶体管N1的栅极施加内部电源电压VDD，该N通道MOS晶体管N1保持始终导通。内部电源电压VDD连接于电阻R0而使规定电流I0流经电阻R0，该电流I0流至N通道MOS晶体管N2，并且，由于N通道MOS晶体管N2、N通道MOS晶体管N3彼此构成电流镜(current mirror)电路，因此，对应的电流I0亦流至连接于外部电源电压VCC的P通道MOS晶体管P13及N通道MOS晶体管N3。此时的N通道MOS晶体管N3的漏极电压作为控制电压VC而施加至P通道MOS晶体管P12的各栅极，所述P通道MOS晶体管P12与P通道MOS晶体管P13构成电流镜电路。

另外，对于内部电源电压辅助供给电路14的使能信号ENB＜7︰0＞而言，至少3个逻辑门的延迟进入数据信号D1＜7︰0＞，与此相对，数据信号D1＜7︰0＞会立即进入逻辑门电路92，因此赶不上逻辑门电路92的最初数段的动作，但由于主要有助于大电流的动作为后段侧，因此该延迟无问题。

以所述方式构成的内部电源电压辅助供给电路14中，根据使能信号ENB＜7︰0＞，P通道MOS晶体管P11导通，电流流至根据控制电压VC受到控制的P通道MOS晶体管P12及与该P通道MOS晶体管P12串联连接的P通道MOS晶体管P11，自辅助电压产生电路15将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，P通道MOS晶体管P12的漏极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

图6是表示图5的电路动作的各信号的时序图。如图6所示，与数据信号的上升或下降同步地产生ENB_PRE＜7︰0＞，使内部电源电压辅助供给电路14的动作启动而使内部电源电压VDD的电流iVDD流动时，自辅助电压产生电路15对内部电源线120供给电荷，从而可补充由电源电流iVDD所消耗的电荷。

因而，根据本实施形态，例如即使是以DDR进行数据读出的半导体存储装置，亦能以比现有技术高的速度进行数据的读出而消耗电力不会大幅增大。

实施形态2

图7A是表示本发明的实施形态2的内部电源电压辅助供给电路14A的结构的电路图。实施形态2的内部电源电压辅助供给电路14A与实施形态1的内部电源电压辅助供给电路14相比较，以下方面不同。

(1)取代辅助电压产生电路15而具备辅助电压产生电路15A。

(2)辅助电压产生电路15A是在外部电源电压VCC与内部电源线120之间具备P通道MOS晶体管P12、充电电容器Cc及P通道MOS晶体管P11而构成。

图7A中，在辅助电压产生电路15A中，根据使能信号ENB＜7︰0＞，P通道MOS晶体管P11导通，电流流至根据控制电压VC受到控制的P通道MOS晶体管P12及与该P通道MOS晶体管P12串联连接的P通道MOS晶体管P11，自辅助电压产生电路15A将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。该动作与实施形态1相同，但本实施形态中，在P通道MOS晶体管为断开状态时，电荷被充电至充电电容器Cc中，因此当根据使能信号ENB＜7︰0＞而P通道MOS晶体管P11导通时，可较实施形态1更快速地对内部电源线120供给电荷。此处，P通道MOS晶体管P11的漏极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态2的内部电源电压辅助供给电路14A除了充电电容器Cc的充电以外，具有与实施形态1的内部电源电压辅助供给电路14同样的作用效果。

实施形态2的变形例

图7B是表示本发明的实施形态2的变形例的内部电源电压辅助供给电路14Aa的结构的电路图。实施形态2的变形例的内部电源电压辅助供给电路14Aa与实施形态2的内部电源电压辅助供给电路14A相比较，以下方面不同。

(1)取代辅助电压产生电路15A而具备辅助电压产生电路15Aa。即，其特征在于，取代PMOS晶体管P11、PMOS晶体管P12而包含NMOS晶体管N11、NMOS晶体管N12，辅助电压产生电路15Aa是在外部电源电压VCC与内部电源线120之间具备N通道MOS晶体管N12、充电电容器Cc及N通道MOS晶体管N11而构成。

(2)取代控制电压产生电路16而具备控制电压产生电路16a。此处，其特征尤其在于，PMOS晶体管P13包含NMOS晶体管N31、NMOS晶体管N32，控制电压产生电路16a是具备2个P通道MOS晶体管P31、P通道MOS晶体管P32、2个N通道MOS晶体管N31、N通道MOS晶体管N32及电阻Rga、电阻Rg而构成。

(3)取代来自电平偏移器17的使能信号ENB＜7︰0＞而使用其反转信号即使能信号ENP＜7︰0＞。

图7B中，在辅助电压产生电路15Aa中，根据使能信号ENP＜7︰0＞，使N通道MOS晶体管N11导通，电流流至根据控制电压VC受到控制的N通道MOS晶体管N12及与该N通道MOS晶体管N12串联连接的N通道MOS晶体管N11。

因而，实施形态2的变形例的内部电源电压辅助供给电路14Aa除了电路结构以外，具有与实施形态2的内部电源电压辅助供给电路14A同样的作用效果。即，以下的各实施形态中，亦可取代PMOS晶体管而使用NMOS晶体管来构成。

实施形态3

图8A是表示本发明的实施形态3的内部电源电压辅助供给电路14B的结构的电路图。实施形态3的内部电源电压辅助供给电路14B与实施形态2的内部电源电压辅助供给电路14A相比较，以下方面不同。

(1)取代控制电压产生电路16而具备控制电压产生电路16A。

(2)控制电压产生电路16A使用差动放大器18、P通道MOS晶体管P14、具备电阻Rp1及电容器Cp1的相位补偿电路19及电阻Rg，除了电阻Rg的连接以外，与图2的内部电源电压产生电路11同样地构成为调节器型的电路。

图8A中，控制电压产生电路16A以电阻Rg的两端电压对应于基准电压VDDREF的方式产生控制电压DRVP并施加至P通道MOS晶体管P12的各栅极，借此来控制流至P通道MOS晶体管P12的电流。此处，P通道MOS晶体管P12、P通道MOS晶体管P14构成电流镜电路，使彼此对应的电流流动。另外，在控制电压产生电路16A中，自外部电源电压VCC经P通道MOS晶体管P14与电阻Rg分压的电压受到回馈控制，以与规定的基准电压VDDREF一致。此处，一般而言，施加至差动放大器18的基准电压VDDREF被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

在以所述方式构成的内部电源电压辅助供给电路14B中，在辅助电压产生电路15A中，根据使能信号ENB＜7︰0＞，使P通道MOS晶体管P11导通，电流流至根据控制电压DRVP受到的控制的P通道MOS晶体管P12及与该P通道MOS晶体管P12串联连接的P通道MOS晶体管P11，并且，自辅助电压产生电路15A将电荷与充电至充电电容器Cc中的电荷一同供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，P通道MOS晶体管P11的漏极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态3的内部电源电压辅助供给电路14B除了控制电压DRVP的产生以外，具有与实施形态2的内部电源电压辅助供给电路14A同样的作用效果。

实施形态3的变形例

图8B是表示本发明的实施形态3的变形例的内部电源电压辅助供给电路14Ba的结构的电路图。实施形态3的变形例的内部电源电压辅助供给电路14Ba与实施形态3的内部电源电压辅助供给电路14B相比较，以下的方面不同。

(1)取代辅助电压产生电路15A而具备图7B的辅助电压产生电路15Aa。

(2)取代控制电压产生电路16A而具备控制电压产生电路16Ab。此处，控制电压产生电路16Ab与控制电压产生电路16A相比较，其特征在于：

(i)取代PMOS晶体管P14而具备NMOS晶体管N13；以及

(ii)将针对差动放大器18的2个输入信号在非反转输入端子与反转输入端子中予以调换。

在图8B中，控制电压产生电路16Ab以电阻Rg的两端电压对应于基准电压VDDREF的方式产生控制电压DRVP并施加至N通道MOS晶体管N13、N通道MOS晶体管N12的各栅极，借此来控制流至N通道MOS晶体管N12的电流。另外，在控制电压产生电路16Ab中，自外部电源电压VCC经N通道MOS晶体管N13与电阻Rg分压的电压受到回馈控制，以与规定的基准电压VDDREF一致。此处，一般而言，施加至差动放大器18的基准电压VDDREF例如被设定为与实施形态1的基准电压VDDREF相等，但本发明并不限于此，亦可设定为与实施形态1的基准电压VDDREF不同，例如亦可设定为高于或低于实施形态1的基准电压VDDREF。

在以所述方式构成的内部电源电压辅助供给电路14Ba中，在辅助电压产生电路15Aa中，根据使能信号ENP＜7︰0＞，使N通道MOS晶体管N11导通，电流流至根据控制电压DRVP受到控制的N通道MOS晶体管N12及与该N通道MOS晶体管N12串联连接的N通道MOS晶体管N11，并且，将充电至充电电容器Cc的电荷自辅助电压产生电路15Aa供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，N通道MOS晶体管N11的源极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态3的变形例的内部电源电压辅助供给电路14Ba除了电路结构以外，具有与实施形态3的内部电源电压辅助供给电路14B同样的作用效果。即，在以下的各实施形态中，亦可取代PMOS晶体管而使用NMOS晶体管来构成。

实施形态4

图9是表示本发明的实施形态4的内部电源电压辅助供给电路14C的结构的电路图。实施形态4的内部电源电压辅助供给电路14C与实施形态1的内部电源电压辅助供给电路14相比较，以下方面不同。

(1)取代辅助电压产生电路15而具备辅助电压产生电路15B。

(2)取代控制电压产生电路16而具备控制电压产生电路16B。

在图9中，辅助电压产生电路15B是在外部电源电压VCC与内部电源线120之间具备P通道MOS晶体管P11及N通道MOS晶体管N11而构成。控制电压产生电路16B是在外部电源电压VCC与内部电源电压VDD之间具备N通道MOS晶体管N4及电阻Rg而构成为源极随耦器(source follower)电路。N通道MOS晶体管N4与N通道MOS晶体管N11构成电流镜电路，N通道MOS晶体管N4的漏极电压成为控制电压VC，在控制电压产生电路16B中，基于外部电源电压VCC，与流至电阻Rc及N通道MOS晶体管N4的电流对应的电流流至N通道MOS晶体管N11。

在辅助电压产生电路15B中，根据使能信号ENB＜7︰0＞，使P通道MOS晶体管P11导通，电流流至根据控制电压VC受到控制的N通道MOS晶体管N11及与该N通道MOS晶体管N11串联连接的P通道MOS晶体管P11，借由该电流，自辅助电压产生电路15B将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，N通道MOS晶体管N11的源极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态4的内部电源电压辅助供给电路14C具有与实施形态1的内部电源电压辅助供给电路14同样的作用效果。

实施形态5

图10是表示本发明的实施形态5的内部电源电压辅助供给电路14D的结构的电路图。实施形态5的内部电源电压辅助供给电路14D与实施形态1的内部电源电压辅助供给电路14相比较，以下方面不同。

(1)取代辅助电压产生电路15而具备辅助电压产生电路15C。

(2)未设置控制电压产生电路16。

在图10中，辅助电压产生电路15C是在外部电源电压VCC与内部电源线120之间具备电阻Rc及P通道MOS晶体管P11而构成。在辅助电压产生电路15C中，根据使能信号ENB＜7︰0＞，使P通道MOS晶体管P11导通时，基于外部电源电压VCC，电流流至电阻Rc及P通道MOS晶体管P11，借由该电流，自辅助电压产生电路15C将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，P通道MOS晶体管P11的漏极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态5的内部电源电压辅助供给电路14D具有与实施形态1的内部电源电压辅助供给电路14同样的作用效果。

另外，在辅助电压产生电路15C中，将使能信号ENB＜7︰0＞的反转信号作为使能信号，将P通道MOS晶体管P11变更为N通道MOS晶体管而成的电路亦同样地进行动作，为实施形态5的变形例。

实施形态6

图11是表示本发明的实施形态6的内部电源电压辅助供给电路14E的结构的电路图。实施形态6的内部电源电压辅助供给电路14E与实施形态5的内部电源电压辅助供给电路14D相比较，以下方面不同。

(1)取代辅助电压产生电路15C而具备辅助电压产生电路15D。

在图11中，辅助电压产生电路15D是在外部电源电压VCC与内部电源线120之间仅具备P通道MOS晶体管P11而构成。在辅助电压产生电路15D中，根据使能信号ENB＜7︰0＞，使P通道MOS晶体管P11导通时，基于外部电源电压VCC，电流流至P通道MOS晶体管P11，借由该电流，自辅助电压产生电路15D将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，P通道MOS晶体管P11的漏极电压被调整成规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态6的内部电源电压辅助供给电路14E具有与实施形态5的内部电源电压辅助供给电路14D同样的作用效果。

另外，在辅助电压产生电路15D中，将使能信号ENB＜7︰0＞的反转信号作为使能信号，将P通道MOS晶体管P11变更为N通道MOS晶体管而成的电路亦同样地进行动作，为实施形态6的变形例。

实施形态7

图12是表示本发明的实施形态7的内部电源电压辅助供给电路14F的结构的电路图。实施形态7的内部电源电压辅助供给电路14F与实施形态5的内部电源电压辅助供给电路14D相比较，以下方面不同。

(1)取代辅助电压产生电路15C而具备辅助电压产生电路15E，该辅助电压产生电路15E是将电阻Rc与P通道MOS晶体管P11的插入位置予以调换而构成。

在图12的辅助电压产生电路15E中，根据使能信号ENB＜7︰0＞，使P通道MOS晶体管P11导通时，基于外部电源电压VCC，电流流至P通道MOS晶体管P11及电阻Rc，借由该电流，自辅助电压产生电路15E将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，自P通道MOS晶体管P11的漏极电压下降了电阻Rc的两端电压后的电压被调整成为规定的基准电压VDDREFA并被施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态7的内部电源电压辅助供给电路14F具有与实施形态5的内部电源电压辅助供给电路14D同样的作用效果。

另外，在辅助电压产生电路15E中，将使能信号ENB＜7︰0＞的反转信号作为使能信号，将P通道MOS晶体管P11变更为N通道MOS晶体管而成的电路亦同样地进行动作，为实施形态7的变形例。

实施形态8

图13是表示本发明的实施形态8的内部电源电压辅助供给电路14G的结构的电路图。实施形态8的内部电源电压辅助供给电路14G与实施形态3的内部电源电压辅助供给电路14B相比较，以下方面不同。

(1)取代辅助电压产生电路15A而具备不包含充电电容器Cc的辅助电压产生电路15F。

(2)取代控制电压产生电路16A而具备不包含P通道MOS晶体管P14及电阻Rg的控制电压产生电路16Aa。

图13中，控制电压DRVP被施加至P通道MOS晶体管P12的各栅极，内部电源线120连接于控制电压产生电路16Aa内的差动放大器18的非反转输入端子。

在以所述方式构成的内部电源电压辅助供给电路14G中，根据使能信号ENB＜7︰0＞，使P通道MOS晶体管P11导通，电流流至根据控制电压DRVP受到控制的P通道MOS晶体管P12及与该P通道MOS晶体管P12串联连接的P通道MOS晶体管P11，借由该电流，自辅助电压产生电路15F将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，P通道MOS晶体管P11的漏极电压被回馈至差动放大器18，P通道MOS晶体管P11的漏极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

另外，一般而言，输入至比较器70的基准电压VDDREF例如被设定为与实施形态1的基准电压VDDREF相等，但本发明并不限于此，亦可设定为与实施形态1的基准电压VDDREF不同，例如亦可设定为高于或低于实施形态1的基准电压VDDREF。

因而，实施形态8的内部电源电压辅助供给电路14G除了内部电源线120的电压控制以外，具有与实施形态3的内部电源电压辅助供给电路14B同样的作用效果。

另外，辅助电压产生电路15F当然亦可设为具备充电电容器Cc的电路。

实施形态9

图14是表示本发明的实施形态9的内部电源电压辅助供给电路14H及解码器98的结构的电路图。实施形态9的内部电源电压辅助供给电路14与实施形态3的内部电源电压辅助供给电路14B相比较，以下方面不同。

(1)取代辅助电压产生电路15A而具备不包含充电电容器Cc的3个辅助电压产生电路15-1～15-3。各辅助电压产生电路15-1～15-3是在外部电源电压VCC与内部电源线120之间插入P通道MOS晶体管P11、P通道MOS晶体管P12而构成。

(2)取代控制电压产生电路16A，而具备分别具有与控制电压产生电路16A同样的结构的3个控制电压产生电路16A-1～16A-3而构成。另外，在控制电压产生电路16A-1～16A-3中，自外部电源电压VCC经P通道MOS晶体管P14与电阻Rg分压的电压受到回馈控制，以与规定的基准电压VDDREF1～VDDREF3一致。此处，一般而言，施加至差动放大器18的基准电压VDDREF1～VDDREF3被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

(3)还包括：解码器98，将来自电平偏移器17的8比特的使能信号ENB＜7︰0＞解码为3比特的使能解码信号，并施加至辅助电压产生电路15-1～15-3的P通道MOS晶体管P11的各栅极。

图14中，来自控制电压产生电路16A-1的控制电压DRVP被施加至辅助电压产生电路15-1的P通道MOS晶体管P12的栅极，控制电压产生电路16A-1与辅助电压产生电路15-1构成与来自解码器98的3比特的使能解码信号的第一比特对应地进行动作的1组电路。而且，来自控制电压产生电路16A-2的控制电压DRVP被施加至辅助电压产生电路15-2的P通道MOS晶体管P12的栅极，控制电压产生电路16A-2与辅助电压产生电路15-2构成与来自解码器98的3比特的使能解码信号的第二比特对应地进行动作的1组电路。进而，来自控制电压产生电路16A-3的控制电压DRVP被施加至辅助电压产生电路15-3的P通道MOS晶体管P12的栅极，控制电压产生电路16A-3与辅助电压产生电路15-3构成与来自解码器98的3比特的使能解码信号的第三比特对应地进行动作的1组电路。

在辅助电压产生电路15-1中，P通道MOS晶体管P12的漏极电压被调整成为规定的基准电压VDDREFA1并施加至内部电源线120。一般而言，基准电压VDDREFA1被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

在辅助电压产生电路15-2中，P通道MOS晶体管P12的漏极电压被调整成为规定的基准电压VDDREFA2并施加至内部电源线120。一般而言，基准电压VDDREFA2被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

在辅助电压产生电路15-3中，P通道MOS晶体管P12的漏极电压被调整成为规定的基准电压VDDREFA3并施加至内部电源线120。一般而言，基准电压VDDREFA3被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

并且，辅助电压产生电路15-1～15-3的各P通道MOS晶体管P12的漏极电压合并后的电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态9的内部电源电压辅助供给电路14H除了借由解码器98的解码进行的电压控制以外，具有与实施形态8的内部电源电压辅助供给电路14G同样的作用效果。本实施形态中，与实施形态8相比较，可将内部电源电压辅助供给电路的电路规模缩小至约3/8。

实施形态10

图15是表示本发明的实施形态10的内部电源电压辅助供给电路14a与其周边电路的结构的电路图。而且，图16是表示图15的电路动作的使能信号ENBP的时序图。实施形态10的内部电源电压辅助供给电路14a与实施形态1的内部电源电压辅助供给电路14相比较，以下方面不同。

(1)内部电源电压辅助供给电路14a是包含1比特的辅助电压产生电路15而构成。另外，与1比特的辅助电压产生电路15的PMOS晶体管P11的栅极连接的电平偏移器17仅具备1比特的该电路。

(2)还包括：数据迁移计数电路60，针对来自时序检测电路13的8比特的使能预备信号ENB_PRE＜7︰0＞，产生具有与8比特值对应的脉宽的1比特的使能预备信号ENBP_PRE(参照图16，使能预备信号ENBP_PRE与使能信号ENBP仅电平不同)。

图15的数据迁移计数电路60是具备与门(AND gate)61、反或(NOR)门(NOR gate)62、反相器63、P通道MOS晶体管P21、N通道MOS晶体管N21、电阻R21及与8比特对应地构成的8个电容器电路66而构成，所述8个电容器电路66分别具备传输闸64及具有彼此相同的电容量C21的电容器65。来自时序检测电路13的8比特的使能预备信号ENB_PRE＜7︰0＞被输入至与门61，并且被输入至电容器电路66的各传输门64。此处，8比特的使能预备信号ENB_PRE＜7︰0＞为低电平有效(low active)信号，且输入至与门61的8比特的使能预备信号ENB_PRE＜7︰0＞中只要有1比特为低电平，则N通道MOS晶体管N21的输出电平亦成为高电平。另一方面，对于8比特的电容器电路66而言，将8比特的使能预备信号ENB_PRE＜7︰0＞中的低电平的比特数N_low乘以电容量C21所得的值成为整体电容量，电阻R21与电容器电路66的RC时间常数为R21×N_low×C21。

以所述方式构成的数据迁移计数电路60中，8比特的使能预备信号ENB_PRE＜7︰0＞中只要有1比特为低电平，则来自与门62的输出信号亦成为低电平，经包含MOS晶体管P21、MOS晶体管N21的反相器反转后，N通道MOS晶体管N21的输出端子在经过由所述时间常数决定的时间后成为高电平。因而，首先，使能预备信号ENBP_PRE下降至低电平(时刻t0)，然后，处理后的使能预备信号ENBP_PRE根据所述时间常数而延迟与8比特的使能预备信号ENB_PRE＜7︰0＞的低电平的比特数对应的时间后上升至高电平(时刻t1～时刻t8中的1个时刻)。使能预备信号ENBP_PRE借由电平偏移器17而使其电平偏移后，施加至内部电源电压辅助供给电路14a内的辅助电压产生电路15的P通道MOS晶体管P11的栅极。

在以所述方式构成的内部电源电压辅助供给电路14a中，根据具有与使能预备信号ENB_PRE＜7︰0＞的低电平比特数相应的脉宽的使能信号ENBP，使P通道MOS晶体管P11导通，电流流至根据控制电压VC受到控制的P通道MOS晶体管P12及与该P通道MOS晶体管P12串联连接的P通道MOS晶体管P11，借由该电流，自辅助电压产生电路15将电荷供给至内部电源线120，以补充由电源电流iVDD所消耗的电荷。此处，P通道MOS晶体管P12的漏极电压被调整成为规定的基准电压VDDREFA并施加至内部电源线120。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

因而，实施形态10的内部电源电压辅助供给电路14a除了数据迁移计数电路60的动作以外，具有与实施形态1的内部电源电压辅助供给电路14同样的作用效果。

另外，对于内部电源电压辅助供给电路14a，并不限定于图15，亦可为本说明书记载的各实施形态的内部电源电压辅助供给电路14、内部电源电压辅助供给电路14A～14H。

实施形态11

图17是表示本发明的实施形态11的内部电源电压辅助供给电路14与其周边电路的结构的电路图。实施形态11的内部电源电压辅助供给电路14展示了与实施形态1的内部电源电压辅助供给电路14相同的电路的示例，但其周边电路与实施形态1的内部电源电压辅助供给电路14的周边电路相比较，以下方面不同。

(1)在时序检测电路13与电平偏移器17之间还包括或门(OR gate)74。

(2)还包括比较器70。

图17中，比较器70将内部电源电压VDD与基准电压VDDREF进行比较而产生比较结果信号COMP，并输出至或门74的第一输入端子。另一方面，来自时序检测电路13的使能预备信号ENB_PRE＜7︰0＞分别输入至对应比特的或门74的第二输入端子，各或门74输出使能信号ENBP＜7︰0＞。另外，或门74以下述方式进行动作。实施形态1的电路中，若使能预备信号ENB_PRE＜n＞为低电平，则内部电源电压辅助供给电路14进行动作，但若比较结果信号COMP并非亦为低电平，则或门74的输出不会成为低电平。因而，本实施形态11中，使能预备信号ENB_PRE＜n＞成为低电平，并且，实际上，负载电流iVDD增大而内部电源电压VDD开始下降，内部电源电压辅助供给电路14才开始进行动作。

来自或门74的8比特的使能信号ENBP＜7︰0＞借由电平偏移器17而使其电平偏移后，施加至内部电源电压辅助供给电路14内的各辅助电压产生电路15的P通道MOS晶体管P11的栅极。

图18A是在图17的电路中表示情形(case)1的动作的时序图。

图18A中，当内部电源电压VDD成为基准电压VDDREF以下时是使能预备信号ENB_PRE的下降之前时(情形1)，与成为基准电压VDDREF以下时(时刻t11)同步地，比较结果信号COMP下降，随后，使能预备信号ENB_PRE及使能信号ENB下降(时刻t12)。然后，当内部电源电压VDD达到基准电压VDDREF以上时(时刻t13)，比较结果信号COMP及使能信号ENB上升。

图18B是在图17的电路中表示情形2的动作的时序图。

图18B中，内部电源电压VDD成为基准电压VDDREF以下时是使能预备信号ENB_PRE的下降之后时(情形2)，与成为基准电压VDDREF以下时(时刻t21)同步地，比较结果信号COMP及使能信号ENB下降。然后，使能信号ENB及使能预备信号ENB_PRE上升(时刻t22)，随后，当内部电源电压VDD达到基准电压VDDREF以上时，比较结果信号COMP上升(时刻t23)。

因而，根据本实施形态，除了实施形态1的作用效果以外，根据内部电源电压VDD与基准电压VDDREF的比较结果产生使能信号ENB，因此与实施形态1相比较，可使辅助电压产生电路15更确实地进行动作。

实施形态12

图19是表示本发明的实施形态12的内部电源电压辅助供给电路14与其周边电路的结构的电路图。实施形态12的内部电源电压辅助供给电路14展示了与实施形态1的内部电源电压辅助供给电路14相同的电路的示例，但其周边电路与实施形态1的内部电源电压辅助供给电路14的周边电路相比较，以下方面不同。

(1)在时序检测电路13与电平偏移器17之间还包括或门74。

(2)还包括比较器71、比较器72及逻辑电路73。

图19中，比较器71将内部电源电压VDD与第一基准电压VDDREF1进行比较而产生比较结果信号COMP1，并输出至逻辑电路73。而且，比较器72将内部电源电压VDD与第二基准电压VDDREF2(＜VDDREF1)进行比较而产生比较结果信号COMP2，并输出至逻辑电路73。逻辑电路73基于规定的情形选择信号CASE_SEL及2个比较结果信号COMP1、比较结果信号COMP2而执行详细后述的规定的逻辑处理后，将比较结果信号COMP输出至或门74的第一输入端子。另一方面，来自时序检测电路13的使能预备信号ENB_PRE＜7︰0＞被分别输入至或门74的第二输入端子。另外，比较器71、比较器72是与实施形态11同样地进行动作。

来自或门74的8比特的使能预备信号ENBP_PRE＜7︰0＞在借由电平偏移器17而使其电平偏移后，施加至内部电源电压辅助供给电路14内的各辅助电压产生电路15的P通道MOS晶体管P11的栅极。

图20是表示图19的逻辑电路73的结构的电路图。图20中，逻辑电路73是具备与非门81～83、或非门84～85、反相器86～87、异或门88、与门89～90而构成。逻辑电路73基于情形选择信号CASE_SEL及2个比较结果信号COMP1、比较结果信号COMP2而执行规定的逻辑处理后，将比较结果信号COMP输出至或门74的第一输入端子。此处，情形选择信号CASE_SEL如下所述般切换情形(详细情况参照图22A及图22B)。

＜情形11＞基于第一基准电压VDDREF1进行比较结果信号COMP的下降，且基于第二基准电压VDDREF2进行比较结果信号COMP的上升。

＜情形12＞基于第二基准电压VDDREF2进行比较结果信号COMP的下降，且基于第一基准电压VDDREF1进行比较结果信号COMP的上升。

图21A是在图19的电路中表示情形11的整体动作的时序图。图21A中，当内部电源电压VDD成为第一基准电压VDDREF1以下时(时刻t31)，在比较结果信号COMP及使能信号ENB下降后，使能预备信号ENB_PRE及使能信号ENB上升(时刻t32)，当内部电源电压VDD达到第二基准电压VDDREF2以上时(时刻t33)，比较结果信号COMP上升。

图22B是在图19的电路中表示情形12的整体动作的时序图。图21B中，当内部电源电压VDD成为第二基准电压VDDREF2以下时(时刻t41)，在比较结果信号COMP及使能信号ENB下降后，使能预备信号ENB_PRE及使能信号ENB上升(时刻t42)，当内部电源电压VDD达到第一基准电压VDDREF1以上时(时刻t43)，比较结果信号COMP上升。

图22A是在图19的电路中表示情形11的详细动作的时序图。由图22A明确的是，基于第一基准电压VDDREF1进行比较结果信号COMP的下降，基于第二基准电压VDDREF2进行比较结果信号COMP的上升。

图22B是在图19的电路中表示情形12的详细动作的时序图。由图22B明确的是，基于第二基准电压VDDREF2进行比较结果信号COMP的下降，且基于第一基准电压VDDREF1进行比较结果信号COMP的上升。

因而，根据本实施形态，除了实施形态1的作用效果以外，由于根据内部电源电压VDD与电平互不相同的2个基准电压VDDREF的比较结果来产生使能信号ENB，因此与实施形态1相比较，能够使辅助电压产生电路15更确实地进行动作。

以上的实施形态12中，使用情形选择信号CASE_SEL，分2个情形来选择性地切换该装置的动作，但本发明并不限于此，亦可将情形选择信号CASE_SEL固定为任一个电平。即，亦可不设置情形选择信号CASE_SEL。

另外，一般而言，输入至比较器71的基准电压VDDREF1例如被设定为与实施形态1的基准电压VDDREF相等，但本发明并不限于此，亦可设定为与实施形态1的基准电压VDDREF不同，例如亦可设定为高于或低于实施形态1的基准电压VDDREF。

实施形态13

图23是表示本发明的实施形态13的内部电源电压辅助消耗电路14I、数据输出流水线电路55、输出处理电路55A及时序检测电路13A的结构的电路图。实施形态13的内部电源电压辅助消耗电路14I与实施形态1的内部电源电压辅助供给电路14相比较，其特征在于，当大的负载电流流至各电路(负载电路)53时，消耗负载电流的电荷，以使负载电流可保持规定的平均电流。此处，与实施形态1相比较，以下方面不同。

(1)取代内部电源电压辅助供给电路14，而具备包含控制电压产生电路16C及辅助电压消耗电路15G的内部电源电压辅助消耗电路14I。

(2)取代时序检测电路13而具备时序检测电路13A。

图23中，辅助电压消耗电路15G是在内部电源线120与接地之间，插入彼此串联连接的2个N通道MOS晶体管N21、N通道MOS晶体管N22。控制电压产生电路16C是在内部电源电压VDD与接地之间，插入电阻Rd以及彼此串联连接的2个N通道MOS晶体管N23、N通道MOS晶体管N24。另外，N通道MOS晶体管N23的源极及N通道MOS晶体管N24的漏极间相连接。基于内部电源电压VDD，使电流经由电阻Rd而流至N通道MOS晶体管N23、N通道MOS晶体管N24，借此，使N通道MOS晶体管N23的漏极产生控制电压VC。此处，N通道MOS晶体管N23、N通道MOS晶体管N21构成电流镜电路，当后述的使能信号ENI＜7︰0＞为高电平时，N通道MOS晶体管N22导通，此时，以与流至N通道MOS晶体管N23、N通道MOS晶体管N24的电流对应的电流流至N通道MOS晶体管N21、N通道MOS晶体管N22的方式进行控制。

图23中，数据输出流水线电路55是与图5同样地构成。

时序检测电路13A是具备异或门93、反相器95、与门96、反相器97及时序信号产生电路110而构成。图23的时序检测电路13A中，输入至偏移暂存器91的数据信号D＜7︰0＞一边与时脉CLK同步地依序偏移一边暂时被保存，来自延迟型触发器FF1～FF8的数据信号D1＜7︰0＞被输入至异或门93的第一输入端子。而且，来自偏移暂存器91的数据信号D2＜7︰0＞被输入至异或门93的第二输入端子。异或门93将作为运算结果的DATAS＜7︰0＞经由反相器95而输入至与门96的第一输入端子。另一方面，时序信号产生电路110与时脉CLK同步地产生使能信号EN并输出至与门96的第二输入端子。与门96针对作为运算结果的信号经由反相器97而产生使能信号ENI＜7︰0＞，并输出至辅助电压产生电路15。

根据以所述方式构成的本实施形态的内部电源电压辅助消耗电路14I，当使能信号ENI＜7︰0＞为高电平时，N通道MOS晶体管N22导通，此时，以与流至N通道MOS晶体管N23、N通道MOS晶体管N24的电流对应的电流流至N通道MOS晶体管N21、N通道MOS晶体管N22的方式进行控制。此处，N通道MOS晶体管N21的漏极电压被调整成为规定的基准电压VDDREFA。一般而言，基准电压VDDREFA被设定为与基准电压VDDREF相等，但本发明并不限于此，亦可设定为与基准电压VDDREF不同，例如亦可设定为高于或低于基准电压VDDREF。

另外，明确的是，在控制电压产生电路16C中，亦可为实施形态1～实施形态12的16、16a、16A、16Ab、16B所示的电路等，进而，可适用实施形态9、实施形态10、实施形态11、实施形态12般的时序检测电路或内部电源电压辅助消耗电路的结构。

因而，在相对较大的过大负载电流iVDD流至各电路53(负载电路)的情况下，当大负载电流开始流动时与停止流动时，内部电源电压产生电路来不及响应，而内部电源电压VDD容易引起下冲(undershoot)或过冲(overshoot)。因此，当无大负载电流流动时，借由内部电源电压辅助消耗电路14I来辅助性地消耗该电流的一部分，从而将负载电流iVDD平均化为规定的平均电流，借此可使内部电源电压VDD稳定化。

图24是表示图23的电路动作的各信号的时序图。如图24所示，在数据信号DATAS中，在低电平的情况下(与高电平的情况相比较，负载电流变少)同步地产生使能信号ENI而使内部电源电压辅助消耗电路14I的动作启动，以使内部电源电压VDD的电流iVDD流动，从而消耗被供给至内部电源线120的内部电源电压VDD的电荷，以将负载电流iVDD平均化为规定的平均值。借此，可获得稳定的内部电源电压VDD的电压值。

实施形态14

图25是为了用于本发明的实施形态14的DDR型快闪存储器，而在内部电源电压辅助供给电路14～14H、14a、14Aa、14Ba或内部电源电压辅助消耗电路14I中适用的控制动作的时序图。

图25的控制信号ENABLE例如是由图1的时序检测电路13等所产生的例如用于NAND型快闪存储器的DDR动作的控制信号，且是与使用DDR的数据写入信号DDR_DIN及数据读出信号DDR_OUT同步地产生。并且，该动作时序如例如图25所示，基于控制信号ENABLE或控制信号DDR_DOUT，使内部电源电压辅助供给电路14～14H、14a、14Aa、14Ba或内部电源电压辅助消耗电路14I的动作启动。因而，可将各实施形态1～实施形态13的电路适用于DDR型快闪存储器。

另外，在使用DDR进行的数据写入或读出中，借由使用时脉的上升及下降这两者，从而以利用时脉的上升或下降来传输数据的通常的存储器的数据传输速度(Single Data Rate，SDR)的倍速(Double Data Rate)来传输数据。本发明并不限于此，亦可适用于以比所述时脉的速度快的速度来传输数据的半导体存储装置。

变形例

在以上的实施形态中，对用于快闪存储器等半导体非易失性存储装置的内部电源电压产生电路进行了说明，但本发明并不限于此，亦可适用于动态随机存取存储器(Dynamic Random Access Memory，DRAM)、同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)等半导体易失性存储装置等各种半导体存储装置及具备处理器(processor)等的半导体集成电路等半导体装置。而且，快闪存储器并不限于NAND型，亦可适用于或非(Not OR，NOR)型快闪存储器。

在以上的实施形态中，基本上，内部电源电压VDD＜外部电源电压VCC，但本发明并不限于此，亦可为内部电源电压VDD＝外部电源电压VCC或者内部电源电压VDD＞外部电源电压VCC。

而且，基准电压VDDREF既可为内部电源电压VDD的规定的额定电压，亦可为比该额定电压高的电压或者比该额定电压低的电压。

而且，施加至所述各比较器70～比较器72的基准电压、所述内部电源电压辅助供给电路的基准电压、所述内部电源电压产生电路的基准电压既可全部为相同的规定的基准电压，亦可为互不相同的规定的基准电压。

进而，对于实施形态10～实施形态12的产生使能信号的电路，可适用于实施形态1～实施形态9。

而且，以上的实施形态中，将辅助电压产生电路的晶体管几乎全部设为P通道MOS晶体管，但如在实施形态2、实施形态3及实施形态5～实施形态7中提到的，借由使用使能信号ENB的逻辑反转信号，亦可采用N通道MOS晶体管。

[工业上的实用性]

如以上所详述般，根据本发明的内部电源电压辅助电路，借由辅助性地供给针对内部电源线的电流，或者，借由自内部电源线消耗电流以使该电流平均化，从而可使内部电源电压VDD稳定化。因而，例如即使是以DDR进行数据读出的半导体存储装置，亦能以比以往技术高的速度进行数据的读出而消耗电力不会大幅增大。

Claims

1.一种内部电源电压辅助电路，用于内部电源电压产生电路，所述内部电源电压产生电路包括差动放大器及驱动晶体管，所述差动放大器将供给至负载电路的内部电源电压与规定的第一基准电压进行比较，并从输出端子输出表示比较结果的控制信号，所述驱动晶体管根据所述控制信号来驱动外部电源电压，并将内部电源电压经由内部电源线而输出至负载电路，且所述内部电源电压产生电路将所述内部电源电压调整成为所述第一基准电压，所述内部电源电压辅助电路包括：

时序检测电路，检测数据信号的变化，产生并输出检测信号；以及

内部电源电压辅助供给电路，基于所述检测信号，辅助性地供给针对所述负载电路的电流。

2.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助供给电路包括：

辅助电压产生电路，包含串联连接于外部电源电压与所述内部电源线之间的第一金属氧化物半导体晶体管及第二金属氧化物半导体晶体管；以及

控制电压产生电路，产生用于对所述内部电源线供给规定电流的控制电压，

所述第一金属氧化物半导体晶体管是根据所述检测信号受到控制，

所述第二金属氧化物半导体晶体管是基于所述控制电压受到控制，以使规定电流流动。

3.如权利要求2所述的内部电源电压辅助电路，其中

所述辅助电压产生电路还包括：充电电容器，被插入至第一金属氧化物半导体晶体管及第二金属氧化物半导体晶体管之间，对所述电流的电荷进行充电。

4.如权利要求2或3所述的内部电源电压辅助电路，其中

所述控制电压产生电路根据如下所述的电流来产生控制电压，所述电流为基于所述外部电源电压来使与基于所述内部电源电压而流动的规定电流对应的电流流动时的所述电流。

5.如权利要求2或3所述的内部电源电压辅助电路，其中

所述控制电压产生电路包括：

调节器型控制电压产生电路，使电流流至彼此串联连接于所述外部电源电压与接地电压之间的第三金属氧化物半导体晶体管及电阻，从而产生如下所述的控制电压并作为控制电压而输出，所述控制电压施加至所述第三金属氧化物半导体晶体管的栅极，以使所述第三金属氧化物半导体晶体管与所述电阻的连接点的电压成为规定的第二基准电压。

6.如权利要求5所述的内部电源电压辅助电路，其中

所述第二基准电压与所述第一基准电压相同。

7.如权利要求5所述的内部电源电压辅助电路，其中

所述第二基准电压低于或高于所述第一基准电压。

8.如权利要求2或3所述的内部电源电压辅助电路，其中

所述控制电压产生电路产生并输出如下所述的控制电压，所述控制电压施加至所述第二金属氧化物半导体晶体管的栅极，以使所述内部电源线的内部电源电压成为规定的第二基准电压。

9.如权利要求8所述的内部电源电压辅助电路，其中

所述第二基准电压与所述第一基准电压相同。

10.如权利要求8所述的内部电源电压辅助电路，其中

所述第二基准电压低于或高于所述第一基准电压。

11.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助供给电路包括：

辅助电压产生电路，包含串联连接于外部电源电压与所述内部电源线之间的电阻及金属氧化物半导体晶体管，

所述金属氧化物半导体晶体管是根据所述检测信号受到控制。

12.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助供给电路包括：

辅助电压产生电路，包含连接于外部电源电压与所述内部电源线之间的金属氧化物半导体晶体管，

13.如权利要求1所述的内部电源电压辅助电路，其中

所述时序检测电路分别检测多比特的数据信号的变化，产生并输出对应的多比特的检测信号，

所述内部电源电压辅助供给电路并联地具备所述多比特的检测信号的数量的辅助电压产生电路。

14.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助电路还包括：

数据迁移计数电路，基于所述多比特的检测信号产生迁移检测信号，并将所述迁移检测信号输出至所述内部电源电压辅助供给电路，所述迁移检测信号具有与所述多比特的检测信号的具有规定电平的比特数对应的脉宽。

15.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助供给电路并联地具备所述多比特的检测信号的数量的辅助电压产生电路，

所述内部电源电压辅助电路还包括：

比较电路，将所述内部电源电压与规定的第三基准电压进行比较并产生比较结果信号，基于所述比较结果信号与所述多比特的检测信号，产生不同的多个检测信号并输出至多个辅助电压产生电路。

16.如权利要求15所述的内部电源电压辅助电路，其中

所述第三基准电压与所述第一基准电压相同。

17.如权利要求15所述的内部电源电压辅助电路，其中

所述第三基准电压低于或高于所述第一基准电压。

18.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助电路还包括：

比较电路，将所述内部电源电压与规定的第三基准电压进行比较并产生第一比较结果信号，将所述内部电源电压与不同于所述第三基准电压的第四基准电压进行比较并产生第二比较结果信号，基于所述第一比较结果信号及第二比较结果信号与所述多比特的检测信号，产生不同的多个检测信号并输出至多个辅助电压产生电路。

19.如权利要求18所述的内部电源电压辅助电路，其中

所述比较电路基于所述第一比较结果信号及第二比较结果信号、所述多比特的检测信号与规定的情形选择信号，产生不同的多个检测信号并输出至多个辅助电压产生电路，

所述比较电路根据所述情形选择信号来选择性地进行切换，以所述内部电源电压的下降或上升来与所述第三基准电压进行比较，或者与所述第四基准电压进行比较。

20.如权利要求18或19所述的内部电源电压辅助电路，其中

所述第三基准电压或所述第四基准电压与所述第一基准电压相同。

21.如权利要求18或19所述的内部电源电压辅助电路，其中

所述第三基准电压低于或高于所述第一基准电压。

22.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压辅助电路包括：

解码器，将规定的第一多比特的检测信号解码为具有比所述多比特的检测信号的比特数小的比特数的解码检测信号；

多个辅助电压产生电路，分别包含串联连接于外部电源电压与所述内部电源线之间的第一金属氧化物半导体晶体管及第二金属氧化物半导体晶体管；以及

多个控制电压产生电路，使电流流至彼此串联连接于所述外部电源电压与接地电压之间的第三金属氧化物半导体晶体管与电阻，从而产生向所述第三金属氧化物半导体晶体管的栅极施加的控制电压，并产生向对应的所述各辅助电压产生电路的第一金属氧化物半导体晶体管的栅极施加的控制电压，并分别予以输出，以使所述第三金属氧化物半导体晶体管与所述电阻的连接点的电压成为规定的第二基准电压，

所述各辅助电压产生电路的第二金属氧化物半导体晶体管根据所述解码检测信号的对应的比特而受到控制，

所述各辅助电压产生电路的第一金属氧化物半导体晶体管基于来自所述各控制电压产生电路的控制电压受到控制，以使规定电流流动。

23.如权利要求22所述的内部电源电压辅助电路，其中

所述辅助电压产生电路还包括：充电电容器，插入至第一金属氧化物半导体晶体管及第二金属氧化物半导体晶体管之间，对所述电流的电荷进行充电。

24.如权利要求22或23所述的内部电源电压辅助电路，其中

所述第二基准电压与所述第一基准电压相同。

25.如权利要求22项或23所述的内部电源电压辅助电路，其中

所述第二基准电压低于或高于所述第一基准电压。

26.如权利要求22项或23所述的内部电源电压辅助电路，其中

在所述多个控制电压产生电路中，各自的所述第二基准电压彼此相等或互不相同。

27.如权利要求22项或23所述的内部电源电压辅助电路，其中

在所述多个控制电压产生电路中，各自的所述电阻的电阻值彼此相等或互不相同。

28.如权利要求11项或12所述的内部电源电压辅助电路，其中

所述金属氧化物半导体晶体管为P金属氧化物半导体晶体管或N金属氧化物半导体晶体管。

29.如权利要求1所述的内部电源电压辅助电路，其中

内部电源电压辅助供给电路包括辅助电压产生电路，所述辅助电压产生电路包含串联连接于外部电源电压与所述内部电源线之间的规定通道的金属氧化物半导体晶体管及第一N通道金属氧化物半导体晶体管，

且所述内部电源电压辅助供给电路包括控制电压产生电路，所述控制电压产生电路基于所述外部电源电压，使电流流至彼此串联连接的第二N通道金属氧化物半导体晶体管及电阻，并将所述第二N通道金属氧化物半导体晶体管的输出电压作为控制电压而输出，在所述内部电源电压辅助供给电路中，

所述规定通道金属氧化物半导体晶体管根据所述多比特的检测信号受到控制，

所述第一N通道金属氧化物半导体晶体管基于所述控制电压受到控制，以使规定电流流动。

30.如权利要求29所述的内部电源电压辅助电路，其中

所述规定通道的金属氧化物半导体晶体管为P金属氧化物半导体晶体管或N金属氧化物半导体晶体管。

31.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压与所述外部电源电压相同。

32.如权利要求1所述的内部电源电压辅助电路，其中

所述内部电源电压低于或高于所述外部电源电压。

33.一种内部电源电压辅助电路，用于内部电源电压产生电路，所述内部电源电压产生电路包括差动放大器及驱动晶体管，所述差动放大器将供给至负载电路的内部电源电压与规定的第一基准电压进行比较，并从输出端子输出表示比较结果的控制信号，所述驱动晶体管根据所述控制信号来驱动外部电源电压，并将内部电源电压经由内部电源线而输出至负载电路，且所述内部电源电压产生电路将所述内部电源电压调整成为所述第一基准电压，所述内部电源电压辅助电路包括：

时序检测电路，根据数据信号来检测针对所述负载电路的电流减少的情况，并输出检测信号；以及

内部电源电压辅助消耗电路，基于所述检测信号，辅助性地消耗所述负载电路的电流消耗所减少的量。

34.如权利要求33所述的内部电源电压辅助电路，其中

所述内部电源电压辅助消耗电路包括：

辅助电压消耗电路，包含串联连接于所述内部电源线与接地之间的第一N通道金属氧化物半导体晶体管及第二N通道金属氧化物半导体晶体管；以及

控制电压产生电路，产生用于自所述内部电源线消耗规定电流的控制电压，

所述第一N通道金属氧化物半导体晶体管根据所述检测信号受到控制，

所述第二N通道金属氧化物半导体晶体管基于所述控制电压受到控制，以使所述规定电流流动。

35.如权利要求33或34所述的内部电源电压辅助电路，其中

所述内部电源电压辅助消耗电路并联地具备所述检测信号的数量的辅助电压消耗电路。

36.如权利要求33或34所述的内部电源电压辅助电路，其中

所述时序检测电路包括：解码器，将所述检测信号解码为具有比所述检测信号的比特数小的规定的比特数的解码检测信号，

所述内部电源电压辅助消耗电路并联地具备所述解码检测信号的数量的辅助电压消耗电路。

37.一种半导体存储装置，其特征在于包括如权利要求1至36中任一项所述的内部电源电压辅助电路。

38.如权利要求37所述的半导体存储装置，其中

所述半导体存储装置基于数据的写入信号或数据的读出信号，以比时脉的速度快的速度来分别进行数据的写入或数据的读出，

39.如权利要求38所述的半导体存储装置，其中

所述比时脉的速度快的速度为时脉的倍速即双倍数据速率(DDR)。

40.一种半导体装置，其特征在于包括如权利要求1至36中任一项所述的内部电源电压辅助电路。

41.如权利要求2所述的内部电源电压辅助电路，其中，

所述第一金属氧化物半导体晶体管及所述第二金属氧化物半导体晶体管为P金属氧化物半导体晶体管或N金属氧化物半导体晶体管。