CN103219044B - 非易失性存储装置的读出电路 - Google Patents
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Abstract
本发明提供非易失性存储装置的读出电路，用于判别数据0和1的读出裕度大，且电路面积小。向与流过存储元件的电流进行比较的基准电流源的NMOS晶体管的各个栅极施加从一个偏置电路输出的电压，用同一电压进行控制，由此，使用温度范围、使用电源电压范围内的特性波动小，用于判别数据0和1的读出裕度大，能够简化电路结构。
Description
技术领域
本发明涉及可电擦写的非易失性存储装置的读出电路。
背景技术
图5示出了以往的FLOTOX型的非易失性存储装置。在以往的FLOTOX型的非易失性存储装置中，将分别与由NMOS晶体管54、55构成的电流负载电路和由NMOS晶体管64、65构成的电流负载电路连接的一个存储元件51、和一个虚设存储元件61所产生的电流分别转换为电压。在由NMOS晶体管56、66、70和PMOS晶体管57、67构成的电压比较电路中对该转换后的电压进行比较，判别数据的0和1。
存储元件51取耗尽状态和增强状态这二值。根据其状态的不同，电压比较电路的存储元件侧的输入节点的电压发生变化。因此，通过将该电压与电压比较电路的虚设存储元件61侧的输入节点的基准电压进行比较，判别数据的0和1。
一般而言，在FLOTOX型的非易失性存储装置中重复数据的擦写时，隧道氧化膜的膜质劣化，耗尽状态与增强状态的阈值之差变小。在整个使用温度范围、使用电源电压范围内都要求读出数据的读出电路中，如果阈值之差如上所述那样变小，则数据0和1的判别困难，无法在使用温度范围、使用电源电压范围内进行数据0和1的判别。即，用于判别数据0和1的读出裕度变小。
发明内容
为了解决上述课题，本发明的非易失性存储装置的读出电路采用了如下结构。
非易失性存储装置的读出电路具有：存储元件，其源极与接地电压连接，栅极与第一存储元件选择开关的一端连接；选通晶体管，其源极与存储元件的漏极连接，栅极由选通选择控制信号控制；第二存储元件选择开关，其连接在选通晶体管与读出电路的输出端子之间；第一NMOS晶体管，其是与流过存储元件的电流进行比较的基准电流源；作为电流镜源头的第一PMOS晶体管，其漏极与第一NMOS晶体管的漏极连接；作为第一PMOS晶体管的电流镜目标的第二PMOS晶体管，其漏极与读出电路的输出端子连接；以及第一偏置电流，其向第一NMOS晶体管的栅极和存储元件的栅极提供偏置电压。
根据本发明的非易失性存储装置的读出电路，用同一电压来控制存储元件和与流过存储元件的电流进行比较的基准电流源的NMOS晶体管各自的栅极，并且追加了虚设晶体管和虚设开关，由此，使用温度范围和使用电源电压范围内的特性波动变小。即，得到这样的效果：用于判别数据0和1的读出裕度大。
此外，与以往的电路结构相比，能够实现因电路元件数的减少所带来的小面积化，具有降低成本的效果。
附图说明
图1是示出第一实施方式的非易失性存储装置的读出电路的电路图。
图2是示出第二实施方式的非易失性存储装置的读出电路的电路图。
图3是示出第三实施方式的非易失性存储装置的读出电路的电路图。
图4是示出第四实施方式的非易失性存储装置的读出电路的电路图。
图5是示出以往的非易失性存储装置的读出电路的电路图。
标号说明
10：电源电压
20：接地电压
30、40：偏置电路
11、51：存储元件
具体实施方式
<第一实施方式>
图1是示出第一实施方式的非易失性存储装置的读出电路的电路图。
第一实施方式的非易失性存储装置的读出电路具有存储元件11、选通晶体管（select gate transistor）12、存储元件选择开关14和15、NMOS晶体管21、PMOS晶体管13和23以及偏置电路30。
存储元件11的源极与接地电压20连接，栅极与存储元件选择开关15连接。选通晶体管12的源极与存储元件11的漏极连接，栅极被输入选通选择控制信号17。存储元件选择开关14的一端与选通晶体管12的漏极连接，另一端与读出电路的输出端子SAOUT连接。NMOS晶体管21的源极与接地电压20连接，漏极与PMOS晶体管23的漏极连接。以电流镜方式相连的PMOS晶体管13和PMOS晶体管23的输入与NMOS晶体管21的漏极连接，输出与输出端子SAOUT连接。偏置电路30的输出端子与NMOS晶体管21的栅极连接，并且经由存储元件选择开关15与存储元件11的栅极连接。
通过选通选择控制信号17来控制选通晶体管12的导通/截止。通过存储元件选择控制信号18来控制存储元件选择开关14的接通/断开。通过存储元件选择控制信号19来控制存储元件选择开关15的接通/断开。NMOS晶体管21是用于判别存储元件11的数据的基准电流源。偏置电路30经由NMOS晶体管21的栅极和存储元件选择开关15向存储元件11的栅极提供偏置电压VSACG。以电流镜方式连接的PMOS晶体管13和PMOS晶体管23向输出端子SAOUT流入与NMOS晶体管21产生的基准电流相等的电流。
接着，说明第一实施方式的读出电路的动作。
通过选通选择控制信号17将选通晶体管12控制为导通。通过存储元件选择控制信号18将存储元件选择开关14控制为接通。通过存储元件选择控制信号19将存储元件选择开关15控制为接通。这里，在向存储元件11的栅极施加了偏置电压VSACG时，在存储元件11的源极/漏极之间流过电流I1。存储元件11取耗尽状态和增强状态这二值。在耗尽状态下电流I1较大，在增强状态下电流I1较小。另一方面，由NMOS晶体管21产生的基准电流I2经由以电流镜方式连接的PMOS晶体管23和PMOS晶体管13流向存储元件11。
并且，输出端子SAOUT根据电流I1和电流I2的大小关系，输出预定的电压。例如，在存储元件11为耗尽状态时，成为电流I1＞I2的关系。因此，关于输出端子SAOUT的电压，输出与接地电压20接近的电压，因此将存储元件11的数据判定为0。而在存储元件11为增强状态时，成为电流I1＜I2的关系。因此，关于输出端子SAOUT的电压，输出与电源电压10接近的电压，因此将存储元件11的数据判定为1。由此，存储元件11的数据可判别0和1。
此外，在与可否实现读出这一重要特性相关的设定值的确定中，可以考虑以下所示的两点。
（1）耗尽状态的阈值与增强状态的阈值的中间值的偏置电压即VSACG电压的最佳设定
（2）NMOS晶体管21的尺寸的最佳设定，这是为了具有能够对数据0和1进行充分比较的电流差
在以往的读出电路中，通过各个偏置电压CGBIAS和偏置电压FGBIAS进行控制，但在本实施例中，则是通过同一电压进行控制，由此，使用温度范围、使用电源电压范围内的特性波动变小。即，用于判别数据0和1的读出裕度较大。
此外，采用了这样的结构：对来自作为基准电流源的NMOS晶体管21的构成电流镜电路的PMOS晶体管13的电流值I2和存储元件11的电流值I1进行比较。因此，未使用电压比较电路，从而电路元件数减少。并且，因为是用一个偏置电路构成，因此电路元件数减少。由此，电路面积变小，能够降低成本。
并且，在与可否实现读出这一重要特性相关的设定值的确定中，只要考虑上述两点即可，因此还能够缩短电路设计所耗费的时间。
<第二实施方式>
图2是示出第二实施方式的非易失性存储装置的读出电路的电路图。在第一实施方式的非易失性存储装置的读出电路的基础上，还具有NMOS晶体管16、NMOS晶体管26和偏置电路40。
NMOS晶体管16的源极与存储元件选择开关14的一端连接，漏极与读出电路的输出端子SAOUT连接。NMOS晶体管26的源极与NMOS晶体管21的漏极连接，NMOS晶体管26的漏极与PMOS晶体管23的漏极连接。偏置电路40的输出端子与NMOS晶体管16以及26的栅极连接。
NMOS晶体管16对电压进行了钳位，从而在读出时不会向作为选通晶体管12的漏极节点的位线施加必要程度以上的高电压，蓄积在存储元件11中的电荷不会泄漏。此外，抑制电源电压上升引起的存储元件11的漏极电压上升，抑制电源电压引起的电流变化量的波动。NMOS晶体管26与NMOS晶体管16所应对的情况同样，抑制电源电压上升引起的NMOS晶体管21的漏极电压上升，抑制电源电压引起的电流变化量的波动。偏置电路40输出用于确定钳位电压的偏置电压VCAS。在设NMOS晶体管16和26的阈值电压为VTN时，各自的源极电压被钳位为VCAS－VTN电压，不会上升到高于VCAS－VTN电压。此外，优选的是，NMOS晶体管16、26为相同特性，晶体管尺寸相同。
第二实施方式的非易失性存储装置的读出电路的动作与第一实施方式的非易失性存储装置的读出电路相同。通过对存储元件11中产生的电流I1与NMOS晶体管21中产生的基准电流I2进行电流比较，来判别存储元件11的数据的0和1。
第二实施方式的非易失性存储装置的读出电路与第一实施方式的非易失性存储装置的读出电路相比，由于用NMOS晶体管16、26进行了电压钳位，因此能够抑制电源电压引起的电流变化量的波动。
此外，在与可否实现读出这一重要特性相关的设定值的确定中，除了第一实施方式的非易失性存储装置的读出电路所给出的设定方法以外，只需将VCAS－VTN电压设定为不会让蓄积在存储元件11中的电荷泄漏的电压即可，因此能够容易地进行设定。
如以上说明的那样，在第二实施方式的非易失性存储装置的读出电路中，能够带来如下效果：防止了蓄积在存储元件11中的电荷的泄漏；抑制了电源电压上升引起的存储元件11和NMOS晶体管21的漏极电压上升；并且抑制了电源电压引起的电流变化量的波动。即，用于判别存储元件11的数据0和1的读出裕度更大。
<第三实施方式>
图3是示出第三实施方式的非易失性存储装置的读出电路的电路图。
在第二实施方式的非易失性存储装置的读出电路的基础上，还具有NMOS晶体管22。
NMOS晶体管22的源极与NMOS晶体管21的漏极连接，NMOS晶体管22的漏极与NMOS晶体管26的源极连接。栅极被输入虚设栅极控制信号27。
通过虚设栅控制信号27来控制NMOS晶体管22的导通/截止。
NMOS晶体管22是虚拟的晶体管：其晶体管尺寸和元件结构被设定为与选通晶体管12的特性相匹配。
电路动作与第二实施方式的非易失性存储装置的读出电路同样，通过对存储元件11中产生的电流I1与NMOS晶体管21中产生的基准电流I2进行电流比较，来判别存储元件11的数据的0和1。在电源电压变低时，选通晶体管12难以导通，存储元件11的漏极电压降低，从而存储元件11的电流值降低。但是，通过追加虚设的选通晶体管22作为虚拟选通晶体管，使得NMOS晶体管21的电流值也降低了与存储元件11降低的电流值相应的量。因此，能够维持比较电流的不等号的方向。
此外，在与可否实现读出这一重要特性相关的设定值的确定中，除了第二实施方式的非易失性存储装置的读出电路中给出的设定方法以外，只需以与选通晶体管12的特性相匹配的方式虚拟地设定晶体管尺寸和元件结构即可，因此能够容易地进行设定。
由此，在第三实施方式的非易失性存储装置的读出电路中，基于上述原因，用于判别低电源电压下的数据0和1的读出裕度更大。
<第四实施方式>
图4是示出第四实施方式的非易失性存储装置的读出电路的电路图。
在第三实施方式的非易失性存储装置的读出电路的基础上，还具有虚设开关24、25。
虚设开关24的一端与NMOS晶体管26的源极连接，另一端与NMOS晶体管22的漏极连接。虚设开关25的一端与偏置电路30的输出VSACG连接，另一端与NMOS晶体管21的栅极连接。
通过虚设开关控制信号28来控制虚设开关24的接通/断开。通过虚设开关控制信号29来控制虚设开关25的接通/断开。
存储元件选择开关14和虚设开关24由具有相同特性的开关构成。存储元件选择开关15和虚设开关25由具有相同特性的开关构成。
接着说明第四实施方式的非易失性存储装置的读出电路的动作。
通过虚设开关控制信号28将虚设开关24控制为接通。通过虚设开关控制信号29将虚设开关25控制为接通。以下的动作与第三实施方式的非易失性存储装置的读出电路同样，通过对存储元件11中产生的电流I1与NMOS晶体管21中产生的基准电流I2进行电流比较，来判别数据的0和1。
通过追加虚设开关24、25，能够消除在用于选择存储元件的存储元件选择开关14、15接通时产生的微小导通电阻值所引起的电流I1和I2的特性偏差。
此外，在与可否实现读出这一重要特性相关的设定值的确定中，除了第三实施方式所给出的设定方法以外，只需要分别用相同的开关来设定存储元件选择开关14和虚设开关24、存储元件选择开关15和虚设开关25即可，因此能够容易地进行设定。
由此，在第四实施方式的非易失性存储装置的读出电路中，基于上述原因，特性波动进一步得到缓解，用于判别数据0和1的读出裕度更大。
此外，NMOS晶体管22、虚设开关24、25在读出时始终处于接通状态，因此，可以是以始终接通的状态针对虚设栅极控制信号27和虚设开关控制信号28、29进行选通控制的结构。例如，可以构成为将NMOS晶体管22的栅极直接连接到电源电压10。
此外，可以组合如下结构：共享偏置电路30和偏置电路40，向存储元件11、NMOS晶体管21、NMOS晶体管16和NMOS晶体管26的各个栅极提供具有相同特性的电压，这样，由于读出电路由一个偏置电路构成，因此能够实现电路面积的缩小和成本降低。
Claims (6)
1.一种可电擦写的非易失性存储装置的读出电路，其特征在于，该读出电路具有：
存储元件，其源极与接地电压连接，栅极与第一存储元件选择开关的一端连接，所述第一存储元件选择开关由第一存储元件选择控制信号控制；
选通晶体管，其源极与所述存储元件的漏极连接，栅极由选通选择控制信号控制；
由第二存储元件选择控制信号控制的第二存储元件选择开关，其一端与所述选通晶体管的漏极连接，另一端与所述读出电路的输出连接；
第一NMOS晶体管，其是与流过所述存储元件的电流进行比较的基准电流源；
电流镜电路，其具备第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管的栅极和漏极与所述第一NMOS晶体管的漏极连接，所述第二PMOS晶体管的栅极与所述第一PMOS晶体管的栅极连接，所述第二PMOS晶体管的漏极与所述读出电路的输出连接；以及
第一偏置电路，其输出端子与所述第一NMOS晶体管的栅极以及所述第一存储元件选择开关的另一端连接。
2.根据权利要求1所述的非易失性存储装置的读出电路，其特征在于，该读出电路还具有：
第二NMOS晶体管，其设置于所述第一NMOS晶体管与所述第一PMOS晶体管之间；
第三NMOS晶体管，其设置于所述第二存储元件选择开关与所述读出电路的输出之间；以及
第二偏置电路，其向所述第二NMOS晶体管和第三NMOS晶体管的栅极提供偏置电压。
3.根据权利要求2所述的非易失性存储装置的读出电路，其特征在于，
该读出电路还具有设置于所述第一NMOS晶体管与所述第二NMOS晶体管之间的第四NMOS晶体管，该第四NMOS晶体管的栅极由虚设栅极控制信号控制。
4.根据权利要求3所述的非易失性存储装置的读出电路，其特征在于，
所述第四NMOS晶体管是特性与所述选通晶体管相同的晶体管。
5.根据权利要求3或4所述的非易失性存储装置的读出电路，其特征在于，该读出电路具有：
由第一虚设开关控制信号控制的第一虚设开关，其一端与所述第一偏置电路的输出连接，另一端与所述第一NMOS晶体管的栅极连接；以及
由第二虚设开关控制信号控制的第二虚设开关，其一端与所述第二NMOS晶体管的源极连接，另一端与所述第四NMOS晶体管的漏极连接。
6.根据权利要求5所述的非易失性存储装置的读出电路，其特征在于，
所述第一存储元件选择开关和所述第一虚设开关由具有相同特性的开关构成，
所述第二存储元件选择开关和所述第二虚设开关由具有相同特性的开关构成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012-012318 | 2012-01-24 | ||
| JP2012012318A JP5922935B2 (ja) | 2012-01-24 | 2012-01-24 | 不揮発性メモリ装置の読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103219044A CN103219044A (zh) | 2013-07-24 |
| CN103219044B true CN103219044B (zh) | 2017-03-01 |
Family
ID=48797069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310021003.9A Active CN103219044B (zh) | 2012-01-24 | 2013-01-21 | 非易失性存储装置的读出电路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8817544B2 (zh) |
| JP (1) | JP5922935B2 (zh) |
| KR (1) | KR101952968B1 (zh) |
| CN (1) | CN103219044B (zh) |
| TW (1) | TWI574267B (zh) |
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- 2012-12-07 TW TW101146208A patent/TWI574267B/zh active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160330 Address after: Chiba County, Japan Applicant after: DynaFine Semiconductor Co.,Ltd. Address before: Chiba County, Japan Applicant before: Seiko Instruments Inc. |
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| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Chiba County, Japan Patentee after: ABLIC Inc. Address before: Chiba County, Japan Patentee before: DynaFine Semiconductor Co.,Ltd. |
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| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: Nagano Patentee after: ABLIC Inc. Address before: Chiba County, Japan Patentee before: ABLIC Inc. |