JP5333302B2 - 不揮発性記憶装置、集積回路装置及び電子機器 - Google Patents

Description

本発明は、不揮発性記憶装置、集積回路装置及び電子機器等に関する。

電気的にデータの書き込み及び消去が可能な不揮発性記憶装置として、ＭＯＮＯＳ型、フローティングゲート型、強誘電体型などの記憶装置が知られている。このような不揮発性記憶装置では、１つのメモリーセルに1ビットのデータを記憶する１セル１ビット方式が一般的である。

一方、１セル１ビット方式とは違う方式として、２つのメモリーセルに1ビットのデータを記憶する方式も知られている。２セル１ビット方式の不揮発性記憶装置の従来技術としては例えば特許文献１に開示される技術がある。

この２セル１ビット方式では、互いに相補的な関係にある相補データを２つのメモリーセルに記憶する。例えば第１のメモリーセルに「１」が記憶される場合には、第２のメモリーセルには、「１」と相補関係にある「０」を記憶する。また第１のメモリーセルに「０」が記憶される場合には、第２のメモリーセルには、「０」と相補関係にある「１」を記憶する。そしてデータ読み出しの際には、第１、第２のメモリーセルから差動でデータを読み出す。

しかしながら、これまでは、このような１セル１ビット方式の不揮発性メモリーと２セル１ビット方式の不揮発性メモリーを集積化して混在させることができなかった。このため、１セル１ビット方式の不揮発性メモリーと２セル１ビット方式の不揮発性メモリーを、主要とする用途に応じて、いずれかの方式を選択して製品に組み込んだり、それぞれに必要な規模の不揮発性メモリーを用意してシステムに組み込んでいた。従って、製品への組み込み後に方式を変更することができないため、システムを使用する段階において、いずれかの方式の不揮発性メモリーの過不足が生じても、これに対応することができなかった。このため、広範囲の用途に汎用的に使用できる不揮発性記憶装置の提供が困難であった。

特開２００８−６５９６６号公報

本発明の幾つかの態様によれば、第１、第２のメモリーセルに対して別個のデータを記憶する第１のモードと相補データを記憶する第２のモードとを任意に切り替えることが可能な不揮発性記憶装置、集積回路装置及び電子機器等を提供できる。

本発明の一態様は、電気的にデータの書き込み及び消去が可能な複数の不揮発性のメモリーセルが配置されるメモリーセルアレイと、前記メモリーセルアレイからデータを読み出すためのセンスアンプを有する読み出し回路とを含み、前記メモリーセルアレイに設けられる第１のメモリーセルと第２のメモリーセルは、第１のモードでは別個のデータを記憶し、第２のモードでは互いに相補的な相補データを記憶し、前記センスアンプは、差動信号増幅部と、前記差動信号増幅部の第１のノードと第１の電源ノードとの間に設けられる第１のリファレンス電流源と、前記差動信号増幅部の第２のノードと前記第１の電源ノードとの間に設けられる第２のリファレンス電流源とを含み、前記読み出し回路は、前記第１のモードでは、前記差動信号増幅部から前記第１のノードを介して前記第１のメモリーセルに流れる検出電流と、前記差動信号増幅部から前記第２のノードを介して前記第２のリファレンス電流源に流れるリファレンス電流とを比較することで、前記第１のメモリーセルに記憶されるデータを読み出し、前記差動信号増幅部から前記第２のノードを介して前記第２のメモリーセルに流れる検出電流と、前記差動信号増幅部から前記第１のノードを介して前記第１のリファレンス電流源に流れるリファレンス電流とを比較することで、前記第２のメモリーセルに記憶されるデータを読み出し、前記読み出し回路は、前記第２のモードでは、前記差動信号増幅部から前記第１のノードを介して前記第１のメモリーセルに流れる検出電流と、前記差動信号増幅部から前記第２のノードを介して前記第２のメモリーセルに流れる検出電流とを比較することで、前記第１のメモリーセル及び前記第２のメモリーセルに記憶される相補データを読み出す不揮発性記憶装置に関係する。

本発明の一態様では、第１、第２のメモリーセルは、第１のモードでは別個のデータを記憶し、第２のモードでは互いに相補的な関係にある相補データを記憶する。そして第１のモードで第１のメモリーセルのデータを読み出す際には、センスアンプの差動信号増幅部から第１のメモリーセルに流れる検出電流と、第２のリファレンス電流源に流れるリファレンス電流とが比較される。また第１のモードで第２のメモリーセルのデータを読み出す際には、センスアンプの差動信号増幅部から第２のメモリーセルに流れる検出電流と、第１のリファレンス電流源に流れるリファレンス電流とが比較される。一方、第２のモードで第１、第２のメモリーセルから相補データを読み出す際には、差動信号増幅部から第１のメモリーセルに流れる検出電流と第２のメモリーセルに流れる検出電流とが比較される。

このようにすれば、第１、第２のメモリーセルに対して別個のデータを記憶する第１のモードと、相補データを記憶する第２のモードとを任意に切り替えることが可能になり、用途に応じて汎用的に使用できる不揮発性記憶装置等の提供が可能になる。また、第１のモードと第２のモードとで、センスアンプ等の共用が可能になるため、第１、第２のモードを切り替え可能にすることによる回路面積の増加等を最小限に抑えることが可能になる。

また本発明の一態様では、前記第１のモードで前記第１のメモリーセルからデータを読み出す場合には、前記第１のリファレンス電流源がディスエーブル状態に設定され、前記第２のリファレンス電流源がイネーブル状態に設定され、前記第１のモードで前記第２のメモリーセルからデータを読み出す場合には、前記第１のリファレンス電流源がイネーブル状態に設定され、前記第２のリファレンス電流源がディスエーブル状態に設定され、前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出す場合には、前記第１のリファレンス電流源及び前記第２のリファレンス電流源がディスエーブル状態に設定されてもよい。

このようにすれば、第１のメモリーセルからデータを読み出す際には、第１のノードから第１のリファレンス電流源に電流が流れてしまうのを防止し、第２のメモリーセルからデータを読み出す際には、第２のノードから第２のリファレンス電流源に電流が流れてしまうのを防止できる。また第２のモードで相補データを読み出す際には、第１、第２のノードから第１、第２のリファレンス電流源に電流が流れてしまうのを防止できる。従って、第１、第２のモードでのセンスアンプの適正な動作を実現することが可能になる。

また本発明の一態様では、前記読み出し回路は、前記センスアンプの後段に設けられ、前記第１のノードからの信号と前記第２のノードからの信号が入力される第２のセンスアンプを含んでもよい。

このようにすれば、センスアンプの第１、第２のノードからの信号を第２のセンスアンプで増幅して、データを検出することが可能になる。

また本発明の一態様では、前記読み出し回路は、前記第２のセンスアンプの後段に設けられる出力回路を含み、前記出力回路は、前記第１のモードで前記第１のメモリーセルからデータを読み出す場合には、前記第２のセンスアンプの第１の出力ノードを選択し、前記第１のモードで前記第２のメモリーセルからデータを読み出す場合には、前記第２のセンスアンプの第２の出力ノードを選択し、前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出す場合には、前記第２のセンスアンプの前記第１の出力ノードを選択してもよい。

このようにすれば、第１のモードと第２のモードの両方を使用可能にした場合にも、出力回路を共用できるようになり、回路の小規模化等を図れる。

また本発明の一態様では、前記読み出し回路は、カラム選択回路を含み、前記カラム選択回路は、第１の選択回路を含み、前記第１の選択回路は、前記第１のモードで前記第１のメモリーセルからデータを読み出す場合には、前記第１のメモリーセルに対応する第１のビット線を選択し、前記第１のモードで前記第２のメモリーセルからデータを読み出す場合には、前記第２のメモリーセルに対応する第２のビット線を選択し、前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出す場合には、前記第１のビット線及び前記第２のビット線の両方を選択してもよい。

このような第１の選択回路を有するカラム選択回路を設ければ、第１、第２のモードの両方を使用可能にした場合にも、第１、第２のメモリーセルの適正なビット線選択を実現できる。

また本発明の一態様では、前記メモリーセルアレイは、前記第１のメモリーセルが配置される第１のメモリーセル群と、前記第２のメモリーセルが配置される第２のメモリーセル群を含み、前記カラム選択回路は、第２の選択回路を含み、前記第２の選択回路は、前記第１のメモリーセル群の第１のビット線群の中から、カラムアドレスに対応するビット線を選択し、前記第２のメモリーセル群の第２のビット線群の中から、前記カラムアドレスに対応するビット線を選択してもよい。

このようにすれば、第１の選択回路により、第１、第２のメモリーセルに応じたビット線選択を実現すると共に、第２の選択回路により、カラムアドレスに対応したビット線選択を実現できるようになる。

また本発明の一態様では、前記第１のメモリーセルの選択を指示する第１の選択指示信号と、前記第２のメモリーセルの選択を指示する第２の選択指示信号と、前記第１のモードと前記第２のモードのモード選択信号を受け、制御信号を出力する制御回路を含み、前記制御回路は、前記第１の選択指示信号、前記第２の選択指示信号、前記モード選択信号に基づいて、前記第１のリファレンス電流源、前記第２のリファレンス電流源の前記ディスエーブル状態、前記イネーブル状態を制御するための制御信号を出力してもよい。

このようにすれば、第１、第２の選択指示信号とモード選択信号の設定により、第１、第２のリファレンス電流源のディスエーブル状態、イネーブル状態の設定を制御して、第１のモードでの第１、第２のメモリーセルからのデータ読み出しと、第２のモードでの第１、第２のメモリーセルからの相補データの読み出しとを実現できるようになる。

また本発明の一態様では、前記第１のメモリーセルの選択を指示する第１の選択指示信号と、前記第２のメモリーセルの選択を指示する第２の選択指示信号と、前記第１のモードと前記第２のモードのモード選択信号を受け、制御信号を出力する制御回路を含み、前記制御回路は、前記第１の選択指示信号、前記第２の選択指示信号、前記モード選択信号に基づいて、前記出力回路による前記第１の出力ノードと前記第２の出力ノードの出力選択を制御するための制御信号を出力してもよい。

このようにすれば、第１、第２の選択指示信号とモード選択信号の設定により、出力回路の出力選択を制御して、第１、第２のモードに応じた適正なデータ信号を出力回路から出力することが可能になる。

また本発明の一態様では、前記第１のメモリーセルの選択を指示する第１の選択指示信号と、前記第２のメモリーセルの選択を指示する第２の選択指示信号と、前記第１のモードと前記第２のモードのモード選択信号を受け、制御信号を出力する制御回路を含み、前記制御回路は、前記第１の選択指示信号、前記第２の選択指示信号、前記モード選択信号に基づいて、前記カラム選択回路の前記第１の選択回路によるビット線選択を制御するための制御信号を出力してもよい。

このようにすれば、第１、第２の選択指示信号とモード選択信号の設定により、第１の選択回路によるビット線選択を制御して、第１、第２のモードに応じた適正なビット線選択を実現できるようになる。

また本発明の一態様では、前記読み出し回路は、通常動作でのデータ読み出し時には、前記第１のメモリーセル及び前記第２のメモリーセルが相補データを記憶している場合に、前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出し、ベリファイ動作時には、前記第１のメモリーセル及び前記第２のメモリーセルが相補データを記憶している場合であっても、前記第１のモードで前記第１のメモリーセル、前記第２のメモリーセルからデータを読み出してもよい。

このようにすれば、第１、第２のメモリーセルが相補データを記憶する場合に、安定した動作・特性等を得ることが可能になる。また、書き換えのストレスを低減して、エンデュランス特性等を向上を図れる。

また本発明の他の態様は、上記のいずれかに記載の不揮発性記憶装置を含む集積回路装置に関係する。

また本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。

本実施形態の不揮発性記憶装置の基本的な構成例。 図２（Ａ）、図２（Ｂ）は本実施形態の不揮発性記憶装置のシングルモードでの動作説明図。 本実施形態の不揮発性記憶装置のデュアルモードでの動作説明図。 本実施形態の不揮発性記憶装置の詳細な構成例。 本実施形態の不揮発性記憶装置の更に詳細な構成例。 本実施形態の不揮発性記憶装置のシングルモードでの動作を説明するための信号波形例。 本実施形態の不揮発性記憶装置のシングルモードでの動作を説明するための信号波形例。 本実施形態の不揮発性記憶装置のデュアルモードでの動作を説明するための信号波形例。 本実施形態の不揮発性記憶装置のデュアルモードでの動作を説明するための信号波形例。 図１０（Ａ）、図１０（Ｂ）は相補データを記憶する第１、第２のメモリーセルのベリファイ手法の説明図。 本実施形態の不揮発性記憶装置の全体構成例。 メモリーブロックの構成例。 消去動作、書き込み動作、読み出し動作の説明図。 ＭＯＮＯＳ構造の一例。 図１５（Ａ）、図１５（Ｂ）は本実施形態の集積回路装置及び電子機器の構成例。 図１６（Ａ）〜図１６（Ｄ）は差動信号増幅部の回路例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
図１に本実施形態の不揮発性記憶装置の基本的な構成例を示す。図１に示すように本実施形態の不揮発性記憶装置は、メモリーセルアレイＭＡと読み出し回路ＲＣを含む。なお、本実施形態の不揮発性記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素（例えば後述するカラム選択回路、第２のセンスアンプ、出力回路、制御回路等）を追加するなどの種々の変形実施が可能である。また図１では、説明の簡素化のために、メモリーセルアレイＭＡに含まれる不揮発性のメモリーセルの個数が４個であり、ワード線やビット線の本数が２本である場合について示しているが、メモリーセルの個数やワード線やビット線の本数は任意である。

メモリーセルアレイＭＡには、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルＭＣ１、ＭＣ２、ＭＤ１、ＭＤ２が配置される。不揮発性メモリーセルとしては、ＭＯＮＯＳ型、フローティングゲート型、強誘電体型、相変化型、磁気抵抗型などの種々のタイプのメモリーセルを想定できる。

また、メモリーセルアレイＭＡには、複数のワード線ＷＬ１、ＷＬ２と複数のビット線ＢＬＣ、ＢＬＤが設けられ、各ワード線と各ビット線の交差位置に対応する場所にＭＣ１、ＭＣ２、ＭＤ１、ＭＤ２の各不揮発性メモリーセルが配置される。そして各不揮発性メモリーセルを構成するトランジスターのゲートに各ワード線が接続され、ドレインに各ビット線が接続される。なお、後述するように各ワード線に対応して各ソース線を設けてもよい。この場合には各不揮発性メモリーセルを構成するトランジスターのソースに各ソース線が接続される。

読み出し回路ＲＣは、データの読み出し動作を行う。この読み出し回路ＲＣは、メモリーセルアレイＭＡからデータを読み出すためのセンスアンプＳＡ１（第１のセンスアンプ）を有する。このセンスアンプＳＡ１は、不揮発性メモリーセルからのデータの読み出し時に、信号増幅を行う回路である。

図１に示すようにセンスアンプＳＡ１は、カレントミラー回路ＣＭ１（広義には差動信号増幅部）と、第１のリファレンス電流源ＩＳ１と、第２のリファレンス電流源ＩＳ２を含む。そしてリファレンス電流源ＩＳ１は、カレントミラー回路ＣＭ１の第１のノードＮ１とＶＳＳノード（広義には第１の電源ノード、低電位側電源ノード）との間に設けられる。リファレンス電流源ＩＳ２は、カレントミラー回路ＣＭ１の第２のノードＮ２とＶＳＳノードとの間に設けられる。これらのリファレンス電流源ＩＳ１、ＩＳ２は、後述するように、例えばリファレンス電圧がそのゲートに入力されるトランジスターなどにより実現される。

なお、以下では、本実施形態の差動信号増幅部がカレントミラー回路である場合を例にとり説明するが、後述する図１５（Ａ）〜図１６（Ｄ）に示すように、差動信号増幅部は、カレントミラー回路以外の回路であってもよい。

カレントミラー回路ＣＭ１（差動信号増幅部）は、カレントミラーのペアーとなるトランジスターＴＡ１、ＴＡ２を含む。Ｐ型のトランジスターＴＡ１は、ＶＤＤノード（広義には第２の電源ノード、高電位側電源ノード）とノードＮ１との間に設けられ、Ｐ型のトランジスターＴＡ２は、ＶＤＤノードとノードＮ２との間に設けられる。そしてトランジスターＴＡ１、ＴＡ２のゲートは、例えばノードＮ１に共通接続される。

そして図１では、メモリーセルアレイＭＡに設けられる第１のメモリーセルＭＣ１と第２のメモリーセルＭＤ１は、シングルモード（広義には第１のモード）では別個のデータを記憶し、デュアルモード（広義には第２のモード）では互いに相補的な相補データを記憶する。同様に、第１のメモリーセルＭＣ２と第２のメモリーセルＭＤ２は、シングルモードでは別個のデータを記憶し、デュアルモードでは相補データを記憶する。ここで、シングルモードは、例えば１セル１ビット方式でデータを記憶するモードであり、デュアルモードは、例えば２セル１ビット方式でデータを記憶するモードである。

例えばシングルモード（１セル１ビットモード）では、メモリーセルＭＣ１は第１のデータ（「１」又は「０」）を記憶し、メモリーセルＭＤ１は第１のデータとは異なる第２のデータ（「１」又は「０」）を記憶する。一方、デュアルモード（２セル１ビットモード）では、メモリーセルＭＣ１、ＭＤ１は、互いに相補関係にある相補データを記憶する。例えば、２つのメモリーセルＭＣ１、ＭＤ１により記憶すべきデータが「１」である場合には、メモリーセルＭＣ１は「１」を記憶し、メモリーセルＭＤ１は、「１」と相補関係にある「０」を記憶する。一方、２つのメモリーセルＭＣ１、ＭＤ１により記憶すべきデータが「０」である場合には、メモリーセルＭＣ１は「０」を記憶し、メモリーセルＭＤ１は、「０」と相補関係にある「１」を記憶する。メモリーセルＭＣ２とＭＤ２においても同様である。なおシングルモードで記憶される別個のデータは、相補的な関係には無いデータであり、同じ種類のデータ（例えば他の回路ブロックの調整データ、画像表示用のウェーブデータ等）であってもよいし、違う種類のデータであってもよい。

そして本実施形態では、読み出し回路ＲＣはシングルモード（第１のモード）では、センスアンプＳＡ１のカレントミラー回路ＣＭ１から第１のノードＮ１を介して第１のメモリーセルＭＣ１に流れる検出電流と、カレントミラー回路ＣＭ１から第２のノードＮ２を介して第２のリファレンス電流源ＩＳ２に流れるリファレンス電流とを比較する。これにより、シングルモードで第１のメモリーセルＭＣ１に記憶されるデータが読み出される。

また読み出し回路ＲＣはシングルモードでは、カレントミラー回路ＣＭ１から第２のノードＮ２を介して第２のメモリーセルＭＤ１に流れる検出電流と、カレントミラー回路ＣＭ１から第１のノードＮ１を介して第１のリファレンス電流源ＩＳ１に流れるリファレンス電流とを比較する。これにより、シングルモードで第２のメモリーセルＭＤ１に記憶されるデータが読み出される。なおリファレンス電流源ＩＳ１、ＩＳ２に流れるリファレンス電流の電流値は、「１」のデータを記憶するメモリーセルに流れる電流の電流値と、「０」のデータを記憶するメモリーセルに流れる電流の電流値との間（中間）の電流値になる。

一方、読み出し回路ＲＣは、デュアルモード（第２のモード）では、カレントミラー回路ＣＭ１から第１のノードＮ１を介して第１のメモリーセルＭＣ１に流れる検出電流と、カレントミラー回路ＣＭ１から第２のノードＮ２を介して第２のメモリーセルＭＤ１に流れる検出電流とを比較する。これにより、第１のメモリーセルＭＣ１及び第２のメモリーセルＭＤ１に記憶される相補データが読み出される。

以上の本実施形態の不揮発性記憶装置の動作を図２（Ａ）、図２（Ｂ）、図３を用いて更に詳細に説明する。

図２（Ａ）、図２（Ｂ）は、シングルモードでのデータの読み出し動作を説明するための図である。図２（Ａ）に示すように、シングルモードで第１のメモリーセルＭＣ１からデータを読み出す場合には、リファレンス電流源ＩＳ１がディスエーブル状態（電流がオフになる状態）に設定され、リファレンス電流源ＩＳ２がイネーブル状態（電流がオンになる状態）に設定される。メモリーセルＭＣ２からデータを読み出す場合も同様である。

このようにリファレンス電流源ＩＳ１がディスエーブル状態に設定されると、ＶＤＤノードからカレントミラー回路ＣＭ１のトランジスターＴＡ１に流れる電流は、リファレンス電流源ＩＳ１には流れずに、ノードＮ１を介して、検出電流ＩＤ１としてメモリーセルＭＣ１に流れるようになる。一方、リファレンス電流源ＩＳ２がイネーブル状態に設定されると、ＶＤＤノードからカレントミラー回路ＣＭ１のトランジスターＴＡ２に流れる電流は、リファレンス電流ＩＲ２としてリファレンス電流源ＩＳ２を介してＶＳＳノードに流れるようになる。

従って、検出電流ＩＤ１の大きさとリファレンス電流ＩＲ２の大きさを比較することで、メモリーセルＭＣ１に「１」、「０」のいずれが記憶されているのかを判断できる。

例えば本実施形態では、メモリーセルＭＣ１に「１」（広義には第２の論理レベル）が記憶されている場合には、「０」（広義には第１の論理レベル）が記憶されている場合に比べて、ＭＣ１に流れる電流が大きくなる。従って図２（Ａ）において、メモリーセルＭＣ１が「１」を記憶している場合には、ＶＤＤノードからカレントミラー回路ＣＭ１を介してメモリーセルＭＣ１に流れる検出電流ＩＤ１は、リファレンス電流ＩＲ２に比べて大きくなる。この結果、ノードＮ１がＬ（ロー）レベル側に変化し、ノードＮ２がＨ（ハイ）レベル側に変化するため、ノードＮ１とＮ２の電圧の大小関係を判定することで、メモリーセルＭＣ１に「１」が記憶されていることを検出できる。

一方、メモリーセルＭＣ１に「０」が記憶されている場合には、ＶＤＤノードからカレントミラー回路ＣＭ１を介してメモリーセルＭＣ１に流れる検出電流ＩＤ１は、リファレンス電流ＩＲ２に比べて小さくなる。この結果、ノードＮ１がＨレベル側に変化し、ノードＮ２がＬレベル側に変化するため、ノードＮ１とＮ２の電圧の大小関係を判定することで、メモリーセルＭＣ１に「０」が記憶されていることを検出できる。

また図２（Ｂ）に示すように、シングルモードで第２のメモリーセルＭＤ１からデータを読み出す場合には、リファレンス電流源ＩＳ１がイネーブル状態に設定され、リファレンス電流源ＩＳ２がディスエーブル状態に設定される。メモリーセルＭＤ２からデータを読み出す場合も同様である。

このようにリファレンス電流源ＩＳ２がディスエーブル状態に設定されると、ＶＤＤノードからカレントミラー回路ＣＭ１のトランジスターＴＡ２に流れる電流は、リファレンス電流源ＩＳ２には流れずに、ノードＮ２を介して、検出電流ＩＤ２としてメモリーセルＭＤ１に流れるようになる。一方、リファレンス電流源ＩＳ１がイネーブル状態に設定されると、ＶＤＤノードからカレントミラー回路ＣＭ１のトランジスターＴＡ１に流れる電流は、リファレンス電流ＩＲ１としてリファレンス電流源ＩＳ１を介してＶＳＳノードに流れるようになる。

例えばメモリーセルＭＤ１に「１」が記憶されている場合には、検出電流ＩＤ２がリファレンス電流ＩＲ１に比べて大きくなるため、ノードＮ２がＬレベル側に変化し、ノードＮ１がＨレベル側に変化する。一方、メモリーセルＭＤ１に「０」が記憶されている場合には、検出電流ＩＤ２はリファレンス電流ＩＲ１に比べて小さくなるため、ノードＮ２がＨレベル側に変化し、ノードＮ１がＬレベル側に変化する。従って、ノードＮ１とＮ２の電圧の大小関係を判定することで、メモリーセルＭＤ１に「１」、「０」のいずれが記憶されているのかを検出できる。

図３は、デュアルモードでの相補データの読み出し動作を説明するための図である。デュアルモードでは、リファレンス電流源ＩＳ１及びＩＳ２が共にディスエーブル状態に設定される。

このようにリファレンス電流源ＩＳ１、ＩＳ２がディスエーブル状態に設定されると、ＶＤＤノードからカレントミラー回路ＣＭ１のトランジスターＴＡ１、ＴＡ２に流れる電流は、リファレンス電流源ＩＳ１、ＩＳ２には流れずに、ノードＮ１、Ｎ２を介して、検出電流ＩＤ１、ＩＤ２としてメモリーセルＭＣ１、ＭＤ１に流れるようになる。

従って、検出電流ＩＤ１とＩＤ２の大きさを比較することで、メモリーセルＭＣ１、ＭＤ１に記憶されている相補データを検出できる。

具体的には、メモリーセルＭＣ１に「１」が記憶され、メモリーセルＭＤ１に、「１」と相補関係にある「０」が記憶されている場合には、検出電流ＩＤ１はＩＤ２に比べて大きくなるため、ノードＮ１がＬレベル側に変化し、ノードＮ２がＨレベル側に変化する。従って、ノードＮ１とＮ２の電圧の大小関係を判定することで、メモリーセルＭＣ１、ＭＤ１に相補データとしての「１」、「０」が記憶されていることを検出できる。

一方、メモリーセルＭＣ１に「０」が記憶され、メモリーセルＭＤ１に、「０」と相補関係にある「１」が記憶されている場合には、検出電流ＩＤ１はＩＤ２に比べて小さくなるため、ノードＮ１がＨレベル側に変化し、ノードＮ２がＬレベル側に変化する。従って、ノードＮ１とＮ２の電圧の大小関係を判定することで、メモリーセルＭＣ１、ＭＤ１に相補データとしての「０」、「１」が記憶されていることを検出できる。

以上のように本実施形態によれば、１セル１ビットモードであるシングルモードに設定することで、第１、第２のメモリーセルＭＣ１、ＭＤ１に互いに別個のデータを記憶できる。従って、高集積で大容量の不揮発性記憶装置を実現できる。即ち、シングルモードではデュアルモードに比べて、メモリーセル数に対する記憶容量を例えば２倍にできる。従って、より少ない回路面積で記憶容量の大きな不揮発性記憶装置を提供できる。

一方、２セル１ビットモードであるデュアルモードでは、不揮発性メモリーへの書き込みを浅くしても正確にデータを読み出せるので、エンデュランス特性等を向上できる。

即ち、シングルモードでは、検出電流とリファレンス電流を比較することで、メモリーセルに記憶されているデータを検出している。しかしながら、検出電流やリファレンス電流には、メモリーセルのトランジスターやリファレンス電流生成用のトランジスターのしきい値電圧の製造バラツキ等に起因する電流のバラツキが存在する。従って、正確なデータ検出を実現するためには、検出電流とリファレンス電流の大小関係が明確になるようにマージンを持たせる必要があり、不揮発性メモリーに対して深い書き込みを行う必要が生じる。この結果、エンデュランス特性等が劣化するおそれがある。

この点、デュアルモードでは、メモリーセルＭＣ１による検出電流ＩＤ１とメモリーセルＭＤ１による検出電流ＩＤ２を差動で比較することで、メモリーセルＭＣ１、ＭＤ１に記憶される相補データを検出している。従って、メモリーセルＭＣ１とＭＤ１の検出電流（しきい値電圧）の間に若干の差が存在すれば、相補データを検出できる。従って、不揮発性メモリーに対して浅い書き込みを行っても、正確なデータ検出を実現できるため、シングルモードの場合に比べてエンデュランスを向上できる。

そして本実施形態の不揮発性記憶装置によれば、図２（Ａ）〜図３に示すように、シングルモードとデュアルモードを任意に切り替えることが可能になる。即ち、１つの不揮発性メモリーを、使用目的に応じて動作モードを切り替えて使用できるようになるため、ユーザの利便性を向上できる。

例えば、メモリーの高集積・大容量を必要とする一方で、書き換え回数が少ない使用目的の場合には、動作モードをシングルモードに設定する。例えば不揮発性メモリーにプロセッサーを動作させるためのプログラムを記憶する使用用途である場合は、高集積・大容量を必要とし、プログラムであるため書き換え回数も最小限で済む。従って、このような使用目的では、動作モードをシングルモードに設定して、１セル１ビット方式で不揮発性メモリーを使用する。

一方、書き換え回数が多かったり、データの読み出し等についての高速性を必要とする使用目的の場合には、動作モードをデュアルモードに設定する。例えば不揮発性メモリーに対して、各種のデータ（例えば書き換えが頻繁に行われるデータ）を記憶する使用用途である場合には、書き換え回数が多く、高速性も必要とする。従って、このような使用目的では、動作モードをデュアルモードに設定し、エンデュランス特性が良好で、差動方式で高速にデータを読み出すことが可能な２セル１ビット方式で不揮発性メモリーを使用する。

このように本実施形態によれば、１つの不揮発性メモリーを１セル１ビット方式、２セル１ビット方式に使い分けることができるので、システムの使用用途に応じた汎用的な使い方が可能な不揮発性記憶装置を提供できる。

また本実施形態によれば、図１に示すように、シングルモードとデュアルモードで、センスアンプＳＡ１などの読み出し回路ＲＣを共用できる。また、後述するワード・ソース線ドライバーやローデコーダーやカラムデコーダーなどの周辺回路も、シングルモードとデュアルモードで共用できる。従って、回路面積の増加を最小限に抑えながら、シングルモードとデュアルモードを両立することが可能な不揮発性記憶装置を提供できる。

２．詳細な構成例
図４に本実施形態の不揮発性記憶装置の詳細な構成例を示す。図４では、第１のセンスアンプＳＡ１に加えて、第２のセンスアンプＳＡ２、出力回路ＱＣ、カラム選択回路ＣＳＬが設けられている。また、読み出し回路ＲＣを制御する制御回路ＣＣが設けられている。

図４では読み出し回路ＲＣは、センスアンプＳＡ１の後段に設けられる第２のセンスアンプＳＡ２を含む。このセンスアンプＳＡ２は、センスアンプＳＡ１のノードＮ１からの信号（電圧、電流等）とノードＮ２からの信号が入力されるアンプである。具体的にはセンスアンプＳＡ２は、ノードＮ１とＮ２の電圧を差動増幅してデータを検出する。

センスアンプＳＡ２は、信号増幅用のトランジスターＴＢ１、ＴＢ２と、カレントミラー回路ＣＭ２を含む。増幅用のＰ型（広義には第２導電型）のトランジスターＴＢ１は、ＶＤＤノードとセンスアンプＳＡ２の第１の出力ノードＮＱ１との間に設けられ、そのゲートにセンスアンプＳＡ１のノードＮ１が接続される。増幅用のＰ型のトランジスターＴＢ２は、ＶＤＤノードとセンスアンプＳＡ２の第２の出力ノードＮＱ２との間に設けられ、そのゲートにセンスアンプＳＡ１のノードＮ２が接続される。

センスアンプＳＡ２のカレントミラー回路ＣＭ２は、カレントミラーのペアーとなるトランジスターＴＢ３、ＴＢ４を含む。Ｎ型（広義には第１導電型）のトランジスターＴＢ３は、センスアンプＳＡ２の出力ノードＮＱ１とＶＳＳノードとの間に設けられ、Ｎ型のトランジスターＴＢ４は、出力ノードＮＱ２とＶＳＳノードとの間に設けられる。そしてトランジスターＴＢ３、ＴＢ４のゲートは、例えば出力ノードＮＱ２に共通接続される。

また図４では読み出し回路ＲＣは、センスアンプＳＡ２の後段に設けられる出力回路ＱＣを含む。この出力回路ＱＣは、センスアンプＳＡ２で検出されたデータを、データ信号ＤＱとして出力するための回路である。

この出力回路ＱＣは、シングルモード（第１のモード）で第１のメモリーセル（ＭＣ１１〜ＭＣ１４、ＭＣ２１〜ＭＣ２４）からデータを読み出す場合には、センスアンプＳＡ２の第１の出力ノードＮＱ１を選択する。即ち、出力ノードＮＱ１からの出力信号に対応するデータ信号ＤＱを出力する。

また出力回路ＱＣは、シングルモードで第２のメモリーセル（ＭＤ１１〜ＭＤ１４、ＭＤ２１〜ＭＤ２４）からデータを読み出す場合には、センスアンプＳＡ２の第２の出力ノードＮＱ２を選択する。即ち、出力ノードＮＱ２からの出力信号に対応するデータ信号ＤＱを出力する。

一方、出力回路ＱＣは、デュアルモード（第２のモード）で第１のメモリーセル及び第２のメモリーセルから相補データを読み出す場合には、センスアンプＳＡ２の第１の出力ノードＮＱ１を選択する。即ち、センスアンプＳＡ２の２つの出力ノードの一方の出力ノードからの出力信号に対応するデータ信号ＤＱを出力する。

このようにすれば、シングルモードとデュアルモードの両方を使用可能にした場合にも、出力回路ＱＣを共用できるようになる。即ち、比較例の手法として、シングルモード用の出力回路と、デュアルモード用の出力回路を別個に設ける手法も考えられるが、この比較例の手法に比べて、出力回路の個数を減らすことが可能になり、回路の小規模化を図れる。

また図４では読み出し回路ＱＣは、カラム選択回路ＣＳＬを含む。このカラム選択回路ＣＳＬは、カラムアドレスに基づくカラム選択（ビット線選択）を行うための回路であり、例えばメモリーセルアレイＭＡとセンスアンプＳＡ１との間に設けられる。

カラム選択回路ＣＳＬは第１の選択回路ＳＬ１を含む。この第１の選択回路ＳＬ１は、シングルモードで第１のメモリーセルからデータを読み出す場合には、第１のメモリーセルに対応する第１のビット線（ＢＬＣ、ＢＬＣ１〜ＢＬＣ４）を選択する。例えば第１のメモリーセルに対応する第１のビット線を選択して、センスアンプＳＡ１のノードＮ１に電気的に接続する。

また第１の選択回路ＳＬ１は、シングルモードで第２のメモリーセルからデータを読み出す場合には、第２のメモリーセルに対応する第２のビット線（ＢＬＤ、ＢＬＤ１〜ＢＬＤ４）を選択する。例えば第２のメモリーセルに対応する第２のビット線を選択して、センスアンプＳＡ１のノードＮ２に電気的に接続する。

また図４では、メモリーセルアレイＭＡは、第１のメモリーセルＭＣ１１〜ＭＣ１４、ＭＣ２１〜ＭＣ２４が配置される第１のメモリーセル群ＭＧ１（第１のメモリーセルアレイ）と、第２のメモリーセルＭＤ１１〜ＭＤ１４、ＭＤ２１〜ＭＤ２４が配置される第２のメモリーセル群ＭＧ２（第２のメモリーセルアレイ）を有する。

第１のメモリーセル群ＭＧ１には、第１のメモリーセルＭＣ１１〜ＭＣ１４、ＭＣ２１〜ＭＣ２４が接続される第１のビット線群ＢＬＣ１〜ＢＬＣ４が設けられる。第２のメモリーセル群ＭＧ２には、第２のメモリーセルＭＤ１１〜ＭＤ１４、ＭＤ２１〜ＭＤ２４が接続される第２のビット線群ＢＬＤ１〜ＢＬＤ４が設けられる。また第１のメモリーセルＭＣ１１〜ＭＣ１４と第２のメモリーセルＭＤ１１〜ＭＤ１４には、第１のワード線ＷＬ１が接続され、第１のメモリーセルＭＣ２１〜ＭＣ２４と第２のメモリーセルＭＤ２１〜ＭＤ２４には、第２のワード線ＷＬ２が接続される。

カラム選択回路ＣＳＬは、第２の選択回路ＳＬ２を含む。この第２の選択回路ＳＬ２は、第１のメモリーセル群ＭＧ１の第１のビット線群ＢＬＣ１〜ＢＬＣ４の中から、カラムアドレスに対応するビット線を選択する。例えば後述する図１１のカラムデコーダーＣＤＥＣのデコード結果に基づいてビット線を選択する。

また第２の選択回路ＳＬ２は、第２のメモリーセル群ＭＧ２の第２のビット線群ＢＬＤ１〜ＢＬＤ４の中から、カラムアドレスに対応するビット線を選択する。なお、第１、第２の選択回路ＳＬ１、ＳＬ２については、後述する図５で詳細に説明する。

制御回路ＣＣ（制御信号出力回路）は、読み出し回路ＲＣを制御するための回路であり、例えばセンスアンプＳＡ１、出力回路ＱＣ、カラム選択回路ＣＳＬを制御するための制御信号ＳＳ１、ＳＳ２、ＳＳ３を生成して出力する。

例えば制御回路ＣＣは、第１のメモリーセル（ＭＧ１）の選択を指示する第１の選択指示信号（後述する図５のＹＡ０）と、第２のメモリーセル（ＭＧ２）の選択を指示する第２の選択指示信号（図５のＹＡ１）と、シングルモードとデュアルモードのモード選択信号（図５のＤＵＡＬ）を受ける。

そして制御回路ＣＣは、これらの第１、第２の選択指示信号（ＹＡ０、ＹＡ１）、モード選択信号（ＤＵＡＬ）に基づいて、センスアンプＳＡ１のリファレンス電流源ＩＳ１、ＩＳ２のディスエーブル状態、イネーブル状態を制御するための制御信号ＳＳ１を出力する。

この制御信号ＳＳ１を用いることで、図２（Ａ）に示すようにシングルモードで第１のメモリーセルを読み出す場合には、リファレンス電流源ＩＳ１がディスエーブル状態に設定され、リファレンス電流源ＩＳ２がイネーブル状態に設定される。また図２（Ｂ）に示すように、シングルモードで第２のメモリーセルを読み出す場合には、リファレンス電流源ＩＳ１がイネーブル状態に設定され、リファレンス電流源ＩＳ２がディスエーブル状態に設定される。また図３に示すように、デュアルモードで第１、第２のメモリーセルの相補データを読み出す場合には、リファレンス電流源ＩＳ１、ＩＳ２が共にディスエーブル状態に設定される。

また制御回路ＣＣは、第１、第２の選択指示信号、モード選択信号に基づいて、出力回路ＱＣによる出力ノードＮＱ１、ＮＱ２の出力選択を制御するための制御信号ＳＳ２を出力する。

出力回路ＱＣは、この制御信号ＳＳ２を用いることで、シングルモードで第１のメモリーセル（ＭＧ１）からデータを読み出す場合には、センスアンプＳＡ２の出力ノードＮＱ１を選択し、シングルモードで第２のメモリーセル（ＭＧ２）からデータを読み出す場合には、センスアンプＳＡ２の出力ノードＮＱ２を選択する。また出力回路ＱＣは、デュアルモードで、第１、第２のメモリーセルから相補データを読み出す場合には、センスアンプＳＡ２の例えば出力ノードＮＱ１を選択する。

また制御回路ＣＣは、第１、第２の選択指示信号、モード選択信号に基づいて、カラム選択回路ＣＳＬの第１の選択回路ＳＬ１によるビット線選択を制御するための制御信号ＳＳ３を出力する。

第１の選択回路ＳＬ１は、この制御信号ＳＳ３を用いることで、シングルモードで第１のメモリーセルからデータを読み出す場合には、第１のメモリーセル側のビット線ＢＬＣを選択状態に設定し、シングルモードで第２のメモリーセルからデータを読み出す場合には、第２のメモリーセル側のビット線ＢＬＤを選択状態にする。また第１の選択回路ＳＬ１は、デュアルモードで第１、第２のメモリーセルから相補データを読み出す場合には、ビット線ＢＬＣ、ＢＬＤの両方を選択状態にする。

３．センスアンプ、出力回路、カラム選択回路、制御回路の構成例
図５に本実施形態の不揮発性記憶装置の更に詳細な構成例を示す。図５では、センスアンプＳＡ１、ＳＡ２、出力回路ＱＣ、カラム選択回路ＣＳＬの第１、第２の選択回路ＳＬ１、ＳＬ２、制御回路ＣＣの詳細な構成例が示されている。なお、本実施形態の不揮発性記憶装置は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

３．１ センスアンプ
図５では、センスアンプＳＡ１のカレントミラー回路ＣＭ１は、Ｐ型のトランジスターＴＡ１１、ＴＡ１２、ＴＡ１３、ＴＡ１４、ＴＡ２１、ＴＡ２２、ＴＡ２３、ＴＡ２４を含む。

そしてトランジスターＴＡ１１、ＴＡ１２のゲートはノードＮ２に接続され、トランジスターＴＡ２１、ＴＡ２２のゲートはノードＮ１に接続される。これによりクロスカップリングのカレントミラー回路ＣＭ１が実現される。

このようにカレントミラー回路ＣＭ１をクロスカップリングの構成にすれば、例えばノードＮ１がＬレベル又はＨレベルの一方の電圧レベルに変化し、ノードＮ２が他方の電圧レベルに変化した場合に、この電圧変化を加速させて、安定した状態に素速く移行させることができる。これによりセンスアンプＳＡ１のセンシングの感度や応答性を向上できる。

またトランジスターＴＡ１３、ＴＡ１４、ＴＡ２３、ＴＡ２４のゲートには、センスアンプＳＡ１のイネーブル信号ＸＥＮＳＡ１が入力される。ここで「Ｘ」は負論理を意味する。そしてイネーブル信号ＸＥＮＳＡ１がＬレベル（アクティブ）になると、Ｐ型のトランジスターＴＡ１３、ＴＡ１４、ＴＡ２３、ＴＡ２４がオンになり、センスアンプＳＡ１の動作がイネーブル状態に設定される。一方、イネーブル信号ＸＥＮＳＡ１がＨレベル（非アクティブ）になると、トランジスターＴＡ１３、ＴＡ１４、ＴＡ２３、ＴＡ２４がオフになり、センスアンプＳＡ１の動作がディスエーブル状態に設定される。

また図５では、リファレンス電流源ＩＳ１は、Ｎ型のトランジスターＴＡ３、ＴＡ５により構成され、リファレンス電流源ＩＳ２は、Ｎ型のトランジスターＴＡ４、ＴＡ６のより構成される。そしてトランジスターＴＡ３、ＴＡ４のゲートには、定電圧であるリファレンス電圧ＶＲＥＦが入力され、これにより定電流源が実現される。

またトランジスターＴＡ５のゲートには、第１のイネーブル信号ＥＮＢ１が入力され、トランジスターＴＡ６のゲートには、第２のイネーブル信号ＥＮＢ２が入力される。

例えば図２（Ａ）のシングルモードでの第１のメモリーセルの読み出し時には、イネーブル信号ＥＮＢ１がＬレベルになりＮ型のトランジスターＴＡ５がオフになることで、リファレンス電流源ＩＳ１がディスエーブル状態に設定される。またイネーブル信号ＥＮＢ２がＨレベルになりＮ型のトランジスターＴＡ６がオンになることで、リファレンス電流源ＩＳ２がイネーブル状態に設定される。

また図２（Ｂ）のシングルモードでの第２のメモリーセルの読み出し時には、イネーブル信号ＥＮＢ１がＨレベルになりトランジスターＴＡ５がオンになることで、リファレンス電流源ＩＳ１がイネーブル状態に設定される。またイネーブル信号ＥＮＢ２がＬレベルになりトランジスターＴＡ６がオフになることで、リファレンス電流源ＩＳ２がディスエーブル状態に設定される。

また図３のデュアルモードでの読み出し時には、イネーブル信号ＥＮＢ１、ＥＮＢ２が共にＬレベルになり、トランジスターＴＡ５、ＴＡ６がオフになることで、リファレンス電流源ＩＳ１、ＩＳ２が共にディスエーブル状態に設定される。

また図５では、センスアンプＳＡ２のカレントミラー回路ＣＭ２は、Ｎ型のトランジスターＴＢ３１、ＴＢ３２、ＴＢ３３、ＴＢ３４、ＴＢ４１、ＴＢ４２、ＴＢ４３、ＴＢ４４を含む。

そしてトランジスターＴＢ３１、ＴＢ３２のゲートは出力ノードＮＱ２に接続され、トランジスターＴＢ４１、ＴＢ４２のゲートは出力ノードＮＱ１に接続される。これによりクロスカップリングのカレントミラー回路ＣＭ２が実現される。

またトランジスターＴＢ３３、ＴＢ３４、ＴＢ４３、ＴＢ４４のゲートには、センスアンプＳＡ２のイネーブル信号ＥＮＳＡ２が入力される。このイネーブル信号ＥＮＳＡ２を用いることで、センスアンプＳＡ２の動作のイネーブル状態、ディスエーブル状態を設定できる。

３．２ 出力回路
図５では、出力回路ＱＣは、バッファー回路ＢＦ１、ＢＦ２、ＢＦ３を含む。バッファー回路ＢＦ１には、センスアンプＳＡ２の出力ノードＮＱ１からの信号が入力される。バッファー回路ＢＦ２には、センスアンプＳＡ２の出力ノードＮＱ２からの信号が入力される。バッファー回路ＢＦ３には、バッファー回路ＢＦ１、ＢＦ２からの出力信号が入力される。そしてバッファー回路ＢＦ１はイネーブル信号ＥＮＱ１がＨレベルになると、その動作がイネーブル状態に設定され、バッファー回路ＢＦ２はイネーブル信号ＥＮＱ２がＨレベルになると、その動作がイネーブル状態に設定される。

例えば図２（Ａ）のシングルモードでの第１のメモリーセルの読み出し時には、イネーブル信号ＥＮＱ１がＨレベルになりバッファー回路ＢＦ１がイネーブル状態に設定され、イネーブル信号ＥＮＱ２がＬレベルになりバッファー回路ＢＦ２がディスエーブル状態に設定される。これにより、センスアンプＳＡ２の出力ノードＮＱ１からの信号が、バッファー回路ＢＦ１、ＢＦ３によりバッファリングされて、データ信号ＤＱとして出力されるようになる。

また図２（Ａ）のシングルモードでの第２のメモリーセルの読み出し時には、イネーブル信号ＥＮＱ１がＬレベルになりバッファー回路ＢＦ１がディスエーブル状態に設定され、イネーブル信号ＥＮＱ２がＨレベルになりバッファー回路ＢＦ２がイネーブル状態に設定される。これにより、センスアンプＳＡ２の出力ノードＮＱ２からの信号が、バッファー回路ＢＦ２、ＢＦ３によりバッファリングされて、データ信号ＤＱとして出力されるようになる。

また図３のデュアルモードでの読み出し時には、イネーブル信号ＥＮＱ１がＨレベルになりバッファー回路ＢＦ１がイネーブル状態に設定され、イネーブル信号ＥＮＱ２がＬレベルになりバッファー回路ＢＦ２がディスエーブル状態に設定される。これにより、センスアンプＳＡ２の出力ノードＮＱ１からの信号が、バッファー回路ＢＦ１、ＢＦ３によりバッファリングされて、データ信号ＤＱとして出力されるようになる。

３．３ カラム選択回路
図５に示すように、カラム選択回路ＣＳＬの第１の選択回路ＳＬ１は、Ｎ型のトランジスターＴＣ１、ＴＣ２により構成される。また第２の選択回路ＳＬ２は、Ｎ型のトランジスターＴＣ１１、ＴＣ１２、ＴＣ１３、ＴＣ１４、ＴＣ２１、ＴＣ２２、ＴＣ２３、ＴＣ２４により構成される。

第１の選択回路ＳＬ１のトランジスターＴＣ１は、第２の選択回路ＳＬ２の出力ノードＮＣ１と、センスアンプＳＡ１のノードＮ１との間に設けられ、そのゲートにビット線の選択信号ＹＡＣ１が入力される。トランジスターＴＣ２は、第２の選択回路ＳＬ２の出力ノードＮＣ２と、センスアンプＳＡ１のノードＮ２との間に設けられ、そのゲートにビット線の選択信号ＹＡＣ２が入力される。

例えば図２（Ａ）のシングルモードでの第１のメモリーセルの読み出し時には、選択信号ＹＡＣ１がＨレベルになってトランジスターＴＣ１がオンになると共に、ＹＡＣ２がＬレベルになってＴＣ２はオフになる。これにより、ノードＮＣ１とＮ１が電気的に接続される。

また図２（Ｂ）のシングルモードでの第２のメモリーセルの読み出し時には、選択信号ＹＡＣ２がＨレベルになってトランジスターＴＣ２がオンになると共に、ＹＡＣ１がＬレベルになってＴＣ１はオフになる。これにより、ノードＮＣ２とＮ２が電気的に接続される。

また図３のデュアルモードでの読み出し時には、選択信号ＹＡＣ１、ＹＡＣ２が共にＨレベルになって、トランジスターＴＣ１、ＴＣ２が共にオンになる。これにより、ノードＮＣ１とＮ１が電気的に接続されると共にノードＮＣ２とＮ２が電気的に接続される。

第２の選択回路ＳＬ２のトランジスターＴＣ１１、ＴＣ１２、ＴＣ１３、ＴＣ１４の各々は、第１のメモリーセル群ＭＧ１のビット線群ＢＬＣ１、ＢＬＣ２、ＢＬＣ３、ＢＬＣ４の各々とノードＮＣ１との間に設けられる。

また第２の選択回路ＳＬ２のトランジスターＴＣ２１、ＴＣ２２、ＴＣ２３、ＴＣ２４の各々は、第２のメモリーセル群ＭＧ２のビット線群ＢＬＤ１、ＢＬＤ２、ＢＬＤ３、ＢＬＤ４の各々とノードＮＣ２との間に設けられる。

そして、トランジスターＴＣ１１、ＴＣ２１のゲートにはカラム選択信号ＹＢ０が入力され、ＴＣ１２、ＴＣ２２のゲートにはＹＢ１が入力され、ＴＣ１３、ＴＣ２３のゲートにはＹＢ２が入力され、ＴＣ１４、ＴＣ２４のゲートにはＹＢ３が入力される。

これらのカラム選択信号ＹＢ０、ＹＢ１、ＹＢ２、ＹＢ３は、カラムアドレスに応じてＨレベル（アクティブ）又はＬレベル（非アクティブ）に設定される。例えばビット線ＢＬＣ１、ＢＬＤ１の選択時には選択信号ＹＢ０がＨレベルになり、ＢＬＣ２、ＢＬＤ２の選択時にはＹＢ１がＨレベルになり、ＢＬＣ３、ＢＬＤ３の選択時にはＹＢ２がＨレベルになり、ＢＬＣ４、ＢＬＤ４の選択時にはＹＢ３がＨレベルになる。

３．４ 制御回路
図５に示すように、制御回路ＣＣは、ＡＮＤ回路ＡＮ１、ＡＮ２、ＡＮ３、ＯＲ回路ＯＲ１、ＯＲ２、ＯＲ３、インバーターＩＶ３により構成される。

ＡＮＤ回路ＡＮ１は、第１のメモリーセルの選択を指示するための負論理の選択指示信号ＸＹＡ０と、負論理のモード選択信号ＸＤＵＡＬが入力され、イネーブル信号ＥＮＢ１をセンスアンプＳＡ１のトランジスターＴＡ５に出力する。ＡＮＤ回路ＡＮ２は、第２のメモリーセルの選択を指示するための負論理の選択指示信号ＸＹＡ１と、負論理のモード選択信号ＸＤＵＡＬが入力され、イネーブル信号ＥＮＢ２をセンスアンプＳＡ１のトランジスターＴＡ６に出力する。

ＯＲ回路ＯＲ１は、第１のメモリーセルの選択指示信号ＹＡ０と、モード選択信号ＤＵＡＬが入力され、イネーブル信号ＥＮＱ１を出力回路ＱＣのバッファー回路ＢＦ１に出力する。ＡＮＤ回路ＡＮ３は、第２のメモリーセルの選択指示信号ＹＡ１と、モード選択信号ＤＵＡＬの反転信号が入力され、イネーブル信号ＥＮＱ２を出力回路ＱＣのバッファー回路ＢＦ２に出力する。

ＯＲ回路ＯＲ２は、選択指示信号ＹＡ０とモード選択信号ＤＵＡＬが入力され、選択信号ＹＡＣ１を第１の選択回路ＳＬ１のトランジスターＴＣ１に出力する。ＯＲ回路ＯＲ３は、選択指示信号ＹＡ１とモード選択信号ＤＵＡＬが入力され、選択信号ＹＡＣ２を第１の選択回路ＳＬ１のトランジスターＴＣ２に出力する。

３．５ 動作
次に、図６〜図９の信号波形例を用いて、図５の不揮発性記憶装置の動作の詳細について説明する。

図６は、ワード線ＷＬ１に接続される図５の第１のメモリーセルＭＣ１１のデータを、シングルモードで読み出す場合の信号波形例である。この場合には、第１のメモリーセルの選択指示信号ＹＡ０がＨレベル、第２のメモリーセルの選択指示信号ＹＡ１がＬレベル、モード選択信号ＤＵＡＬがＬレベルに設定される。また図６では、第１のメモリーセルＭＣ１１が「１」のデータを記憶しているものとする。

図６のＢ１に示すようにメモリー選択信号ＳＥＬＭＥＭがＨレベル（アクティブ）になり、ワード線ＷＬ１がＨレベルになると、ワード線ＷＬ１に接続される第１のメモリーセルＭＣ１１〜ＭＣ１４、第２のメモリーセルＭＤ１１〜ＭＤ１４が選択状態になる。

そして、カラムアドレスによりビット線ＢＬＣ１、ＢＬＤ１が選択されているため、図６のＢ３に示すようにカラム選択信号ＹＢ０がＨレベルになり、図５の第２の選択回路ＳＬ２のトランジスターＴＣ１１、ＴＣ２１がオンになる。これにより第１のメモリーセルＭＣ１１に対応するビット線ＢＬＣ１とノードＮＣ１との間が電気的に接続されると共に、第２のメモリーセルＭＤ１１に対応するビット線ＢＬＤ１とノードＮＣ２との間が電気的に接続される。

この時、第１のメモリーセルの選択指示信号ＹＡ０がＨレベル、第２のメモリーセルの選択指示信号ＹＡ１がＬレベル、モード選択信号ＤＵＡＬがＬレベルに設定されているため、図６のＢ４に示すように選択信号ＹＡＣ１がＨレベルになり、選択信号ＹＡＣ２がＬレベルになる。従って、トランジスターＴＣ１がオンになり、トランジスターＴＣ２がオフになる。この結果、第１のメモリーセルＭＣ１１のビット線ＢＬＣ１とセンスアンプＳＡ１のノードＮ１との間が電気的に接続される一方で、第２のメモリーセルＭＤ１１のビット線ＢＬＤ１とセンスアンプＳＡ１のノードＮ２との間が電気的に非接続になる。これにより、図２（Ａ）に示すようなシングルモードでの第１のメモリーセルＭＣ１１のデータ読み出しのためのビット線選択が実現される。

そして図６のＢ５に示すプリチャージ期間ＴＰＲでは、Ｂ６に示すようにイネーブル信号ＥＮＢ１、ＥＮＢ２が共にＨレベルになる。これにより、センスアンプＳＡ１のリファレンス電流源ＩＳ１、ＩＳ２のトランジスターＴＡ５、ＴＡ６が共にオンになり、ノードＮ１、Ｎ２のプリチャージ動作が実現される。

一方、Ｂ７に示すセンシング期間ＴＳＥでは、Ｂ８に示すようにイネーブル信号ＥＮＢ１がＬレベルになり、イネーブル信号ＥＮＢ２がＨレベルになる。これにより、図５のトランジスターＴＡ５がオフになってリファレンス電流源ＩＳ１がディスエーブル状態に設定され、トランジスターＴＡ６がオンになってリファレンス電流源ＩＳ２がイネーブル状態に設定される。この結果、図２（Ａ）に示すようなシングルモードでの第１のメモリーセルＭＣ１１からのデータ読み出しが実現される。

そして、上述のように第１のメモリーセルＭＣ１１は「１」を記憶しているため、図２（Ａ）の検出電流ＩＤ１の方がリファレンス電流ＩＲ２よりも大きくなる。従って、図６のＢ９に示すようにセンスアンプＳＡ１のノードＮ１がＬレベル側に変化し、ノードＮ２がＨレベル側に変化する。すると、後段の第２のセンスアンプＳＡ２がノードＮ１、Ｎ２の電圧差の変化を差動増幅し、Ｂ１０に示すように第２のセンスアンプＳＡ２の出力ノードＮＱ１がＨレベルに変化し、出力ノードＮＱ２がＬレベルに変化する。

この時、Ｂ１１に示すように出力回路ＱＣのイネーブル信号ＥＮＱ１はＨレベルに設定され、イネーブル信号ＥＮＱ２はＬレベルに設定されているため、出力回路ＱＣは、出力ノードＮＱ１の方を選択する。この結果、Ｂ１２に示すように、第１のメモリーセルＭＣ１１の記憶データ「１」に対応するＨレベルのデータ信号ＤＱが出力されるようになる。

図７は、ワード線ＷＬ１に接続される図５の第２のメモリーセルＭＤ１２のデータを、シングルモードで読み出す場合の信号波形例である。この場合には、第１のメモリーセルの選択指示信号ＹＡ０がＬレベル、第２のメモリーセルの選択指示信号ＹＡ１がＨレベル、モード選択信号ＤＵＡＬがＬレベルに設定される。また図７では、第２のメモリーセルＭＤ１２が「０」のデータを記憶しているものとする。

図７では、カラムアドレスによりビット線ＢＬＣ２、ＢＬＤ２が選択されているため、Ｃ１に示すようにカラム選択信号ＹＢ１がＨレベルになり、図５のトランジスターＴＣ１２、ＴＣ２２がオンになる。また第２のメモリーセルの選択指示信号ＹＡ１がＨレベルに設定されているため、Ｃ２に示すように選択信号ＹＡＣ２がＨレベルになる。これにより、トランジスターＴＣ１がオフになる一方で、トランジスターＴＣ２がオンになる。この結果、第１のメモリーセルＭＣ１２のビット線ＢＬＣ２とセンスアンプＳＡ１のノードＮ１との間が電気的に非接続になる一方で、第２のメモリーセルＭＤ１２のビット線ＢＬＤ２とセンスアンプＳＡ１のノードＮ２との間が電気的に接続される。これにより、図２（Ｂ）に示すようなシングルモードでの第２のメモリーセルＭＤ１２のデータ読み出しのためのビット線選択が実現される。

そして図７のＣ３に示すプリチャージ期間ＴＰＲの後のＣ４に示すセンシング期間ＴＳＥでは、Ｃ５に示すようにイネーブル信号ＥＮＢ１がＨレベルになり、イネーブル信号ＥＮＢ２がＬレベルになる。これにより、図５のトランジスターＴＡ５がオンになってリファレンス電流源ＩＳ１がイネーブル状態に設定され、トランジスターＴＡ６がオフになってリファレンス電流源ＩＳ２がディスエーブル状態に設定される。この結果、図２（Ｂ）に示すようなシングルモードでの第２のメモリーセルＭＤ１２からのデータ読み出しが実現される。

そして、上述のように第２のメモリーセルＭＤ１２は「０」を記憶しているため、図２（Ｂ）の検出電流ＩＤ２の方がリファレンス電流ＩＲ１よりも小さくなる。従って、図７のＣ６に示すようにノードＮ１がＬレベル側に変化し、ノードＮ２がＨレベル側に変化する。これにより、Ｃ７に示すように第２のセンスアンプＳＡ２の出力ノードＮＱ１がＨレベルに変化し、出力ノードＮＱ２がＬレベルに変化する。

この時、Ｃ８に示すように出力回路ＱＣのイネーブル信号ＥＮＱ２がＨレベルに設定されているため、出力回路ＱＣは、出力ノードＮＱ２の方を選択する。この結果、Ｃ９に示すように、第２のメモリーセルＭＤ１２の記憶データ「０」に対応するＬレベルのデータ信号ＤＱが出力されるようになる。

図８は、ワード線ＷＬ２に接続される図５の第１、第２のメモリーセルＭＣ２１、ＭＤ２１に記憶される相補データを、デュアルモードで読み出す場合の信号波形例である。この場合には、モード選択信号ＤＵＡＬがＨレベルに設定される。また図８では、第１、第２のメモリーセルＭＣ２１、ＭＤ２１が、各々、相補関係にある「１」、「０」のデータを記憶しているものとする。

図８では、Ｄ１に示すようにワード線ＷＬ２がＨレベルになっている。またカラムアドレスによりビット線ＢＬＣ１、ＢＬＤ１が選択されているため、Ｄ２に示すようにカラム選択信号ＹＢ０がＨレベルになり、図５のトランジスターＴＣ１１、ＴＣ２１がオンになる。またモード選択信号ＤＵＡＬがＨレベルに設定されているため、Ｄ３に示すように選択信号ＹＡＣ１、ＹＡＣ２が共にＨレベルになり、トランジスターＴＣ１、ＴＣ２が共にオンになる。この結果、第１のメモリーセルＭＣ２１のビット線ＢＬＣ１とセンスアンプＳＡ１のノードＮ１との間が電気的に接続されると共に、第２のメモリーセルＭＤ２１のビット線ＢＬＤ１とセンスアンプＳＡ１のノードＮ２との間も電気的に接続される。これにより、図３に示すようなデュアルモードでの第１、第２のメモリーセルＭＣ２１、ＭＤ２１の相補データ読み出しのためのビット線選択が実現される。

そして図８のＤ４に示すプリチャージ期間ＴＰＲの後のＤ５に示すセンシング期間ＴＳＥでは、Ｄ６に示すようにイネーブル信号ＥＮＢ１、ＥＮＢ２が共にＬレベルになる。これにより、図５のトランジスターＴＡ５、ＴＡ６が共にオフになってリファレンス電流源ＩＳ１、ＩＳ２が共にディスエーブル状態に設定される。この結果、図３に示すようなデュアルモードでの第１、第２のメモリーセルＭＣ２１、ＭＤ２１からの相補データの読み出しが実現される。

そして、上述のように第１、第２のメモリーセルＭＣ２１、ＭＤ２１は、各々、「１」、「０」のデータを記憶しているため、図３の検出電流ＩＤ１の方が検出電流ＩＤ２よりも大きくなる。従って、図８のＤ７に示すようにノードＮ１がＬレベル側に変化し、ノードＮ２がＨレベル側に変化する。これにより、Ｄ８に示すように第２のセンスアンプＳＡ２の出力ノードＮＱ１がＨレベルに変化し、出力ノードＮＱ２がＬレベルに変化する。

この時、Ｄ９に示すように出力回路ＱＣのイネーブル信号ＥＮＱ１がＨレベルに設定されているため、出力回路ＱＣは、出力ノードＮＱ１の方を選択する。この結果、Ｄ１０に示すように、第１、第２のメモリーセルＭＣ２１、ＭＤ２１が記憶する「１」、「０」の相補データに対応するＨレベルのデータ信号ＤＱが出力されるようになる。

図９は、ワード線ＷＬ２に接続される図５の第１、第２のメモリーセルＭＣ２２、ＭＤ２２に記憶される相補データを、デュアルモードで読み出す場合の信号波形例である。この場合には、モード選択信号ＤＵＡＬがＨレベルに設定される。また図９では、第１、第２のメモリーセルＭＣ２２、ＭＤ２２が、各々、相補関係にある「０」、「１」のデータを記憶しているものとする。

図９では、Ｅ１に示すようにワード線ＷＬ２がＨレベルになっている。またカラムアドレスによりビット線ＢＬＣ２、ＢＬＤ２が選択されているため、Ｅ２に示すようにカラム選択信号ＹＢ１がＨレベルになり、図５のトランジスターＴＣ１２、ＴＣ２２がオンになる。またモード選択信号ＤＵＡＬがＨレベルに設定されているため、Ｅ３に示すように選択信号ＹＡＣ１、ＹＡＣ２が共にＨレベルになり、トランジスターＴＣ１、ＴＣ２が共にオンになる。この結果、第１のメモリーセルＭＣ２２のビット線ＢＬＣ２とセンスアンプＳＡ１のノードＮ１との間が電気的に接続されると共に、第２のメモリーセルＭＤ２２のビット線ＢＬＤ２とセンスアンプＳＡ１のノードＮ２との間も電気的に接続される。これにより、図３に示すようなデュアルモードでの第１、第２のメモリーセルＭＣ２２、ＭＤ２２の相補データ読み出しのためのビット線選択が実現される。

そして図９のＥ４に示すプリチャージ期間ＴＰＲの後のＥ５に示すセンシング期間ＴＳＥでは、Ｅ６に示すようにイネーブル信号ＥＮＢ１、ＥＮＢ２が共にＬレベルになる。これにより、図５のトランジスターＴＡ５、ＴＡ６がオフになってリファレンス電流源ＩＳ１、ＩＳ２が共にディスエーブル状態に設定される。この結果、図３に示すようなデュアルモードでの第１、第２のメモリーセルＭＣ２２、ＭＤ２２からの相補データの読み出しが実現される。

そして、上述のように第１、第２のメモリーセルＭＣ２２、ＭＤ２２は、各々、「０」、「１」のデータを記憶しているため、図３の検出電流ＩＤ１の方が検出電流ＩＤ２よりも小さくなる。従って、図９のＥ７に示すようにノードＮ１がＨレベル側に変化し、ノードＮ２がＬレベル側に変化する。これにより、Ｅ８に示すように第２のセンスアンプＳＡ２の出力ノードＮＱ１がＬレベルに変化し、出力ノードＮＱ２がＨレベルに変化する。

この時、Ｅ９に示すように出力回路ＱＣのイネーブル信号ＥＮＱ１がＨレベルに設定されているため、出力回路ＱＣは、出力ノードＮＱ１の方を選択する。この結果、Ｅ１０に示すように、第１、第２のメモリーセルＭＣ２２、ＭＤ２２が記憶する「０」、「１」の相補データに対応するＬレベルのデータ信号ＤＱが出力されるようになる。

４．ベリファイ動作
次に本実施形態の不揮発性記憶装置のベリファイ動作について説明する。本実施形態では、読み出し回路ＲＣは、通常動作でのデータ読み出し時には、第１のメモリーセル及び第２のメモリーセルが相補データを記憶している場合に、デュアルモード（第２のモード）で第１のメモリーセル及び第２のメモリーセルから相補データを読み出す。

一方、ベリファイ動作時には、第１のメモリーセル及び第２のメモリーセルが相補データを記憶している場合であっても、シングルモード（第１のモード）で第１のメモリーセル、第２のメモリーセルからデータを読み出す。

例えば図３に示すように、第１、第２のメモリーセルＭＣ１、ＭＣ２が相補データを記憶している場合には、不揮発性記憶装置の通常動作においてデータを読み出す際に、デュアルモード（２セル１ビット方式）で相補データを読み出す。即ち、センスアンプＳＡ１のカレントミラー回路ＣＭ１から第１のメモリーセルＭＣ１に流れる検出電流ＩＤ１と、カレントミラー回路ＣＭ１から第２のメモリーセルＭＤ１に流れる検出電流ＩＤ２を比較することで、相補データの読み出しを実行する。

これに対して、データのプログラム（書き込み）や消去などのデータ書き換えについてのデータベリファイ時には、シングルモード（１セル１ビット方式）で、第１、第２のメモリーセルＭＣ１、ＭＤ１のデータを個別に読み出す。

即ち、図１０（Ａ）に示すように、第１のメモリーセルＭＣ１のデータのベリファイ（確認）時には、シングルモードに設定して第１のメモリーセルＭＣ１のデータを読み出す。具体的には、センスアンプＳＡ１のカレントミラー回路ＣＭ１からメモリーセルＭＣ１に流れる検出電流ＩＤ１と、カレントミラー回路ＣＭ２からリファレンス電流源ＩＳ２に流れるリファレンス電流ＩＲ２を比較することで、第１のメモリーセルＭＣ１に記憶されるデータ（相補データのうちの一方のデータ）を読み出す。

一方、図１０（Ｂ）に示すように、第２のメモリーセルＭＤ１のデータのベリファイ（確認）時には、シングルモードに設定して第２のメモリーセルＭＤ１のデータを読み出す。具体的には、カレントミラー回路ＣＭ１からメモリーセルＭＤ１に流れる検出電流ＩＤ２と、カレントミラー回路ＣＭ２からリファレンス電流源ＩＳ１に流れるリファレンス電流ＩＲ１を比較することで、第２のメモリーセルＭＤ１に記憶されるデータ（相補データのうちの他方のデータ）を読み出す。そして、例えば図１０（Ａ）、図１０（Ｂ）で読み出されたデータの両方が正しいデータであるか否かを確認する。

例えば、２セル１ビット方式での読み出しは、差動信号で行われるため、相互の信号の大小関係が正しければ、正しいデータを読み出すことが可能になる。

しかしながら、データのベリファイを行う際には、デュアルモードでデータを読み出してしまうと、差動信号の相互の信号差にどれだけのマージンがあるのか、或いは信号レベルがどのようなレベルにあるのかを確認することができず、回路動作上の限界近くの状態になっていても、その状態を把握したり、その状態を制御することが困難になる。

この点、本実施形態では、１セル１ビット方式のシングルモードと、２セル１ビット方式のデュアルモードを、モード選択信号ＤＵＡＬ等の信号によって任意に切り替えることができる。

そこで、通常に相補データを読み出す際には、２セル１ビット方式で読み出しを行い、データ書き換え（プログラム／消去）のベリファイについては、１セル１ビット方式でのリファレンスレベル（リファレンス電流、リファレンス電圧）との比較によって、データの読み出しを実行する。

このようにすれば、データのベリファイについては、リファレンスレベルを基準にして、リファレンスレベルとの比較によって行われるようになるため、エンデュランス回数によるメモリーセルの書き込みレベルの変動を抑制でき、メモリーセルの安定した動作・特性を得ることができる。例えばリファレンス電圧を生成するためのリファレンスセルについては、書き換えは行われないので、特性を一定にできる。

そして、データ読み出しの１対のメモリーセルＭＣ１、ＭＤ１のデータベリファイを、図１０（Ａ）、図１０（Ｂ）に示すように個別に行えば、これらのメモリーセルＭＣ１、ＭＣ２の相補関係を、リファレンスレベルよりも僅かに消去側、或いはプログラム側にレベル設定することによってデータ状態が記憶されるようになる。即ち、これらのメモリーセルＭＣ１、ＭＤ１のしきい値電圧の電圧レベルを、リファレンスレベル（リファレンス電圧、リファレンス電流）に対応するしきい値電圧よりも、僅かに消去側、或いは僅かにプログラム側の電圧レベルに設定できるようになる。従って、プログラムや消去を必要以上に深く行う必要がなくなり、書き換えのストレスが低減して、エンデュランス特性等を向上できる。

５．全体構成
図１１に本実施形態の不揮発性記憶装置の全体構成例を示す。この記憶装置は、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor型又はフローティングゲート型などの不揮発性記憶装置であって、メモリーブロックＭＢ１、ＭＢ２・・・と、アドレスバッファーＡＤＢＦと、ローデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣを含む。

メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。

メモリーセルアレイＭＡ１は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルを含む。メモリーセルの詳細な構造例については後述する。

ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、各メモリーセルに接続されるワード線及びソース線に、読み出し、書き込み、消去の各動作に必要な電圧を印加させるための回路である。ワード・ソース線ドライバーの詳細な構成については後述する。

読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。

なお図１、図４、図５等で説明した読み出し回路ＲＣは、図１１の読み出し＆書き込み回路ＲＷＣ１やＲＷＣ２に設けられる。

入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出すためのバッファーである。例えば書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データを、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。

なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。

図１２に、メモリーブロックＭＢ１（ＭＢ２）の詳細な構成例を示す。メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１と、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のワード線ＷＬ１、ＷＬ２・・・と、複数のソース線ＳＬ１、ＳＬ２・・・と、複数のソーススイッチ回路ＳＳ１、ＳＳ２・・・を含む。なおビット線、ワード線、ソース線の本数やソーススイッチ回路の個数は任意である。またメモリーブロックＭＢ２の構成もメモリーブロックＭＢ１と同様であるため、ここでは説明を省略する。

メモリーセルアレイＭＡ１には、複数の不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２・・・が設けられる。これらの各不揮発性メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。

ソース線ＳＬ１、ＳＬ２は、ワード線ＷＬ１（ＷＳ１）、ＷＬ２（ＷＳ２）に対応して設けられる。例えばソース線ＳＬ１はワード線ＷＬ１（ＷＳ１）に対応して設けられ、ソース線ＳＬ２はワード線ＷＬ２（ＷＳ２）に対応して設けられる。

メインワード線ドライバーＤＭ１、ＤＭ２は、図１１のローデコーダーＲＤＥＣに含まれ、メインワード線ＷＬ１Ｘ、ＷＬ２Ｘを駆動する。また、サブワード線ドライバーＤＳ１、ＤＳ２は、図１１のワード・ソース線ドライバーＷＳＤＲ１１に含まれ、サブワード線ＷＳ１、ＷＳ２を駆動する。メインワード線ＷＬ１Ｘ、ＷＬ２Ｘには反転ワード線信号が出力される。

ソーススイッチ回路ＳＳ１、ＳＳ２は、ワード線ＷＬ１（ＷＳ１）、ＷＬ２（ＷＳ２）及びソース線ＳＬ１、ＳＬ２に対応して設けられる。例えばソーススイッチ回路ＳＳ１は、ワード線ＷＬ１（ＷＳ１）及びソース線ＳＬ１に対応して設けられ、ソーススイッチ回路ＳＳ２は、ワード線ＷＬ２（ＷＳ２）及びソース線ＳＬ２に対応して設けられる。

そしてＳＳ１、ＳＳ２の各ソーススイッチ回路は、各ソーススイッチ回路に対応するワード線が選択状態になった場合に、印加電圧ＶＰＰを、対応するワード線により選択された不揮発性メモリーセルのソースに対して供給する。

例えばワード線ＷＬ１が選択され、ＷＬ１がＨレベル（高電位レベル）になると、サブワード線であるＷＳ１がＨレベル（ＶＰＰ、ＶＤＤ）になり、ＷＬ１の反転ノードであるメインワード線ＷＬ１ＸがＬレベル（低電位レベル、ＶＳＳ）になる。これにより、ソーススイッチ回路ＳＳ１（トランスファーゲートのＮ型及びＰ型トランジスター）がオンになる。この時、ワード線ＷＬ２は非選択状態であり、Ｌレベルであるため、ＷＳ２がＬレベル、ＷＬ２ＸがＨレベルになり、ソーススイッチ回路ＳＳ２はオフになる。

そして、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、不揮発性メモリーセルＭ１１、Ｍ１２のソース線ＳＬ１に供給される。この結果、ワード線ＷＬ１により選択されている不揮発性メモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰが印加され、書き込み動作や消去動作が実行されるようになる。

ここで印加電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤ（動作電源電圧）よりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソースに印加される電圧である。

図１３は、図１１、図１２の不揮発性記憶装置の動作を説明するための図である。図１３に示すように、消去動作時には、ワード線ＷＬはＶＳＳ（＝０Ｖ）、ソース線ＳＬはＶＰＰ、ビット線ＢＬはフローティング状態に設定される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。また読み出し動作時には、ワード線ＷＬはＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータが読み出される。

例えば図１２において、消去動作時には、消去信号ＥＲがＨレベル（ＶＰＰ）になり、インバーターＩＮＶによって、サブワード線ドライバーＤＳ１の電源ノードＷＳＣはＶＳＳ（広義には第１の電源電圧）に設定される。更に消去用トランジスターＴＥ１がオンになることによって、ワード線ＷＬ１に対応するサブワード線ＷＳ１はＶＳＳに設定され、不揮発性メモリーセルＭ１１、Ｍ１２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ１のトランスファーゲートを構成するＮ型トランジスターがオフになる。また消去信号ＥＲがＨレベルになると、インバーターＩＮＶによって、サブワード線ドライバーＤＳ２の電源ノードＷＳＣもＶＳＳに設定される。更に消去用トランジスターＴＥ２もオンになることによって、ワード線ＷＬ２に対応するサブワード線ＷＳ２がＶＳＳに設定され、メモリーセルＭ２１、Ｍ２２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ２のトランスファーゲートを構成するＮ型トランジスターはオフになる。

そして例えばワード線ＷＬ１、ＷＬ２が選択され、ＷＬ１、ＷＬ２がＨレベルになると、ＷＬ１、ＷＬ２の反転ノードであるメインワード線ＷＬ１Ｘ、ＷＬ２Ｘが、メインワード線ドライバーＤＭ１、ＤＭ２によりＶＳＳに設定される。これにより、ソーススイッチ回路ＳＳ１、ＳＳ２のトランスファーゲートを構成するＰ型トランジスターがオンになり、ソーススイッチ回路ＳＳ１、ＳＳ２は導通状態になる。従って、印加電圧ＶＰＰが、導通状態になったソーススイッチ回路ＳＳ１、ＳＳ２を介してソース線ＳＬ１、ＳＬ２に印加される。この結果、選択された不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のソースに対してＶＰＰが印加され、図１３に示す消去動作が実行される。なお、この時、図１３に示すようにビット線ＢＬ１、ＢＬ２は、例えば読み出し＆書き込み回路ＲＷＣ１によりフローティング状態に設定される。

また図１２において、書き込み動作時には、ワード線ＷＬ１が選択されてＨレベルになると、ＷＬ１のサブワード線ＷＳ１は、サブワード線ドライバーＤＳ１によりＶＰＰに設定される。一方、メインワード線ＷＬ１Ｘはメインワード線ドライバーＤＭ１によりＶＳＳに設定される。これにより、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のゲートにはＶＰＰが印加されると共に、ソーススイッチ回路ＳＳ１はオンになる。従って、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、ソース線ＳＬ１に印加される。従って、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のソースにはＶＰＰが印加され、図１３に示す書き込み動作が実行される。なお、この時、図１３に示すようにビット線ＢＬ１、ＢＬ２は読み出し＆書き込み回路ＲＷＣ１によりＶＳＳに設定される。具体的には、メモリーセルＭ１１にデータを書き込む場合には、ビット線ＢＬ１がＶＳＳに設定され、メモリーセルＭ１２にデータを書き込む場合には、ビット線ＢＬ２がＶＳＳに設定される。

また、読み出し動作時においては、電源スイッチ回路（図示せず）により、ソーススイッチ回路に供給される電圧はＶＰＰではなく、ＶＳＳに設定される。従って、例えばワード線ＷＬ１が選択されて、ソーススイッチ回路ＳＳ１がオンになると、ソース線ＳＬ１はＶＳＳに設定される。またサブワード線ドライバーＤＳ１に対して、例えば共通電源スイッチ回路（図示せず）によりＶＰＰの代わりにＶＤＤが供給され、これにより不揮発性メモリーセルＭ１１、Ｍ１２のゲートはＶＤＤに設定され、図１３に示す読み出し動作が実行される。

なお以上に説明した本実施形態の不揮発性メモリーセルとしては種々の構造のものを用いることができる。例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor型、フローティングゲート型、強誘電体型（ＦＲＡＭ：Ferroelectric RAM）、相変化型（ＰＣＭ：Phase Change Memory）、磁気抵抗型（ＭＲＡＭ：Magnetoresistive RAM）などを用いることができるし、これら以外の構造を有するメモリーセルであってもよい。また、ＯＴＰ（One Time PROM）すなわち１回限り書き換え可能なものであってもよいし、ＭＴＰ（Multiple Time PROM）すなわち複数回書き換え可能なものであってもよい。

図１４は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図１４に示す構造に限定されるものではない。

図１４に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。

ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。

６．集積回路装置、電子機器
図１５（Ａ）、図１５（Ｂ）に、本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１５（Ａ）、図１５（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１５（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、検出回路６４０、無線回路６５０を含む。

センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。

集積回路装置６００の検出回路６４０は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。不揮発性記憶装置６３０は、電気的にデータの書き込み等が可能な記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。

図１５（Ｂ）の電子機器は、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。

外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動（Electrophoretic Display）パネルなどである。

集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。

なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源ノード、第２の電源ノード、Ｎ型、Ｐ型等）と共に記載された用語（ＶＳＳノード、ＶＤＤノード、第１導電型、第２導電型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また不揮発性記憶装置、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えば本実施形態でＰ型トランジスターとして説明したトランジスターをＮ型トランジスターにしたり、Ｎ型トランジスターとして説明されたトランジスターをＰ型トランジスターにする変形実施も可能である。

また、以上では差動信号増幅部がカレントミラー回路である場合を例にとり説明したが、差動信号増幅部としては種々の回路構成が考えられる。

例えば図１６（Ａ）は、本実施形態の差動信号増幅部（差動信号増幅回路）が、図１等で説明したカレントミラー負荷の差動信号増幅部（カレントミラー回路）である場合の例である。図１６（Ａ）では、トランジスターＴＡ１、ＴＡ２のゲート及びトランジスターＴＡ１のドレインがノードＮ１に共通接続され、トランジスターＴＡ１のドレインがノードＮ２に接続されている。図１６（Ｂ）は、差動信号増幅部が、定電流負荷の差動信号増幅部である場合の例である。図１６（Ｂ）では、トランジスターＴＦ１、ＴＦ２のゲートが定電圧ＶＳに設定され、トランジスターＴＦ１、ＴＦ２のドレインが、各々、ノードＮ１、Ｎ２に接続されている。図１６（Ｃ）は、差動信号増幅部が、クロスカップル負荷の差動信号増幅部である場合の例である。図１６（Ｃ）では、トランジスターＴＧ１のドレイン及びトランジスターＴＧ２のゲートがノードＮ１に接続され、トランジスターＴＧ２のドレイン及びトランジスターＴＧ１のゲートがノードＮ２に接続されている。図１６（Ｄ）は、差動信号増幅部がラッチ型の差動信号増幅部である場合の例である。図１６（Ｄ）では、トランジスターＴＨ１、ＴＨ３のドレイン及びトランジスターＴＨ２、ＴＨ４のゲートがノードＮ１に接続され、トランジスターＴＨ２、ＴＨ４のドレイン及びトランジスターＴＨ１、ＴＨ３のゲートがノードＮ２に接続されている。またトランジスターＴＨ５のゲートにはイネーブル信号ＸＳＥが入力される。

ＭＡ メモリーセルアレイ、ＲＣ 読み出し回路、
ＭＣ１ 第１のメモリーセル、ＭＤ１ 第２のメモリーセル、
ＷＬ１ 第１のワード線、ＷＬ２ 第２のワード線、
ＢＬＣ 第１のビット線、ＢＬＤ 第２のビット線、
ＳＡ１ センスアンプ、ＣＭ１ カレントミラー回路（差動信号増幅部）、
ＩＳ１ 第１のリファレンス電流源、ＩＳ２ 第２のリファレンス電流源、
ＭＣ１、ＭＣ２、ＭＣ１１〜ＭＣ１４、ＭＣ２１〜ＭＣ２４ 第１のメモリーセル、
ＭＤ１、ＭＤ２、ＭＤ１１〜ＭＤ１４、ＭＤ２１〜ＭＤ２４ 第２のメモリーセル、
ＭＧ１ 第１のメモリーセル群、ＭＧ２ 第２のメモリーセル群、
ＢＬＣ１〜ＢＬＣ４ 第１のビット線群、ＢＬＤ１〜ＢＬＤ４ 第２のビット線群、
ＣＳＬ カラム選択回路、ＳＬ１ 第１の選択回路、ＳＬ２ 第２の選択回路、
ＳＡ２ センスアンプ、ＣＭ２ カレントミラー回路、
ＱＣ 出力回路、ＣＣ 制御回路、ＳＳ１〜ＳＳ３ 制御信号、
ＭＢ１、ＭＢ２ メモリーブロック、ＭＡ１、ＭＡ２ メモリーセルアレイ、
Ｍ１１〜Ｍ２２ 不揮発性メモリーセル、ＷＬ１、ＷＬ２ メインワード線、
ＳＬ１、ＳＬ２ ソース線、ＢＬ１、ＢＬ２ ビット線、
ＳＳ１、ＳＳ２ ソーススイッチ回路、ＴＥ１、ＴＥ２ 消去用トランジスター、
ＷＬ１Ｘ、ＷＬ２Ｘ メインワード線、ＷＳ１、ＷＳ２ サブワード線、
ＤＭ１、ＤＭ２ メインワード線ドライバー、
ＤＳ１、ＤＳ２ サブワード線ドライバー、
ＷＳＤＲ１１〜ＷＳＤＲ２２ ワード・ソース線ドライバー、
ＲＷＣ１、ＲＷＣ２ 読み出し＆書き込み回路、ＩＯ１、ＩＯ２ 入出力バッファー、
ＡＤＢＦ アドレスバッファー、ＲＤＥＣ ローデコーダー、
ＣＤＥＣ カラムデコーダー
５１０ 半導体層、５２０ ソースドレイン領域、５３０ 第１のゲート絶縁層、
５４０ ゲート電荷蓄積層、５５０ 第２のゲート絶縁層、５６０ ゲート導電層、
５７０ 絶縁層、
６００ 集積回路装置、６１０ 処理部、６２０ 記憶部、６３０ 不揮発性記憶装置、
６４０ 検出回路、６５０ 無線回路、６６０ 外部Ｉ／Ｆ部、６７０ ドライバー、
７００ センサー、７１０ アンテナ、７２０ 外部デバイス、７３０ 電気光学パネル

Claims (12)

1. 電気的にデータの書き込み及び消去が可能な複数の不揮発性のメモリーセルが配置されるメモリーセルアレイと、
   前記メモリーセルアレイからデータを読み出すためのセンスアンプを有する読み出し回路とを含み、
   前記メモリーセルアレイに設けられる第１のメモリーセルと第２のメモリーセルは、第１のモードでは別個のデータを記憶し、第２のモードでは互いに相補的な相補データを記憶し、
   前記センスアンプは、
   差動信号増幅部と、
   前記差動信号増幅部の第１のノードと第１の電源ノードとの間に設けられる第１のリファレンス電流源と、
   前記差動信号増幅部の第２のノードと前記第１の電源ノードとの間に設けられる第２のリファレンス電流源とを含み、
   前記読み出し回路は、前記第１のモードでは、
   前記差動信号増幅部から前記第１のノードを介して前記第１のメモリーセルに流れる検出電流と、前記差動信号増幅部から前記第２のノードを介して前記第２のリファレンス電流源に流れるリファレンス電流とを比較することで、前記第１のメモリーセルに記憶されるデータを読み出し、
   前記差動信号増幅部から前記第２のノードを介して前記第２のメモリーセルに流れる検出電流と、前記差動信号増幅部から前記第１のノードを介して前記第１のリファレンス電流源に流れるリファレンス電流とを比較することで、前記第２のメモリーセルに記憶されるデータを読み出し、
   前記読み出し回路は、前記第２のモードでは、
   前記差動信号増幅部から前記第１のノードを介して前記第１のメモリーセルに流れる検出電流と、前記差動信号増幅部から前記第２のノードを介して前記第２のメモリーセルに流れる検出電流とを比較することで、前記第１のメモリーセル及び前記第２のメモリーセルに記憶される相補データを読み出すことを特徴とする不揮発性記憶装置。
2. 請求項１において、
   前記第１のモードで前記第１のメモリーセルからデータを読み出す場合には、前記第１のリファレンス電流源がディスエーブル状態に設定され、前記第２のリファレンス電流源がイネーブル状態に設定され、
   前記第１のモードで前記第２のメモリーセルからデータを読み出す場合には、前記第１のリファレンス電流源がイネーブル状態に設定され、前記第２のリファレンス電流源がディスエーブル状態に設定され、
   前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出す場合には、前記第１のリファレンス電流源及び前記第２のリファレンス電流源がディスエーブル状態に設定されることを特徴とする不揮発性記憶装置。
3. 請求項１又は２において、
   前記読み出し回路は、
   前記センスアンプの後段に設けられ、前記第１のノードからの信号と前記第２のノードからの信号が入力される第２のセンスアンプを含むことを特徴とする不揮発性記憶装置。
4. 請求項３において、
   前記読み出し回路は、前記第２のセンスアンプの後段に設けられる出力回路を含み、
   前記出力回路は、
   前記第１のモードで前記第１のメモリーセルからデータを読み出す場合には、前記第２のセンスアンプの第１の出力ノードを選択し、
   前記第１のモードで前記第２のメモリーセルからデータを読み出す場合には、前記第２のセンスアンプの第２の出力ノードを選択し、
   前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出す場合には、前記第２のセンスアンプの前記第１の出力ノードを選択することを特徴とする不揮発性記憶装置。
5. 請求項１乃至４のいずれかにおいて、
   前記読み出し回路は、カラム選択回路を含み、
   前記カラム選択回路は、第１の選択回路を含み、
   前記第１の選択回路は、
   前記第１のモードで前記第１のメモリーセルからデータを読み出す場合には、前記第１のメモリーセルに対応する第１のビット線を選択し、
   前記第１のモードで前記第２のメモリーセルからデータを読み出す場合には、前記第２のメモリーセルに対応する第２のビット線を選択し、
   前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出す場合には、前記第１のビット線及び前記第２のビット線の両方を選択することを特徴とする不揮発性記憶装置。
6. 請求項５において、
   前記メモリーセルアレイは、
   前記第１のメモリーセルが配置される第１のメモリーセル群と、前記第２のメモリーセルが配置される第２のメモリーセル群を含み、
   前記カラム選択回路は、第２の選択回路を含み、
   前記第２の選択回路は、
   前記第１のメモリーセル群の第１のビット線群の中から、カラムアドレスに対応するビット線を選択し、前記第２のメモリーセル群の第２のビット線群の中から、前記カラムアドレスに対応するビット線を選択することを特徴とする不揮発性記憶装置。
7. 請求項２において、
   前記第１のメモリーセルの選択を指示する第１の選択指示信号と、前記第２のメモリーセルの選択を指示する第２の選択指示信号と、前記第１のモードと前記第２のモードのモード選択信号を受け、制御信号を出力する制御回路を含み、
   前記制御回路は、
   前記第１の選択指示信号、前記第２の選択指示信号、前記モード選択信号に基づいて、前記第１のリファレンス電流源、前記第２のリファレンス電流源の前記ディスエーブル状態、前記イネーブル状態を制御するための制御信号を出力することを特徴とする不揮発性記憶装置。
8. 請求項４において、
   前記第１のメモリーセルの選択を指示する第１の選択指示信号と、前記第２のメモリーセルの選択を指示する第２の選択指示信号と、前記第１のモードと前記第２のモードのモード選択信号を受け、制御信号を出力する制御回路を含み、
   前記制御回路は、
   前記第１の選択指示信号、前記第２の選択指示信号、前記モード選択信号に基づいて、前記出力回路による前記第１の出力ノードと前記第２の出力ノードの出力選択を制御するための制御信号を出力することを特徴とする不揮発性記憶装置。
9. 請求項５又は６において、
   前記第１のメモリーセルの選択を指示する第１の選択指示信号と、前記第２のメモリーセルの選択を指示する第２の選択指示信号と、前記第１のモードと前記第２のモードのモード選択信号を受け、制御信号を出力する制御回路を含み、
   前記制御回路は、
   前記第１の選択指示信号、前記第２の選択指示信号、前記モード選択信号に基づいて、前記カラム選択回路の前記第１の選択回路によるビット線選択を制御するための制御信号を出力することを特徴とする不揮発性記憶装置。
10. 請求項１乃至９のいずれかにおいて、
    前記読み出し回路は、
    通常動作でのデータ読み出し時には、前記第１のメモリーセル及び前記第２のメモリーセルが相補データを記憶している場合に、前記第２のモードで前記第１のメモリーセル及び前記第２のメモリーセルから相補データを読み出し、
    ベリファイ動作時には、前記第１のメモリーセル及び前記第２のメモリーセルが相補データを記憶している場合であっても、前記第１のモードで前記第１のメモリーセル、前記第２のメモリーセルからデータを読み出すことを特徴とする不揮発性記憶装置。
11. 請求項１乃至１０のいずれかに記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
12. 請求項１１に記載の集積回路装置を含むことを特徴とする電子機器。

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