TWI515739B - Reading Method of Semiconductor Memory Device and Memory Data - Google Patents

Description

半導體記憶裝置及記憶資料之讀取方法

本發明之實施形態係關於一種半導體記憶裝置及記憶資料之讀取方法。

於各種電子機器中使用以NAND(Not-AND，與非)型快閃記憶體為首之非揮發性半導體記憶裝置作為大容量記錄媒體。該種非揮發性半導體記憶裝置將自被選擇之記憶胞讀取之資料經由感測放大器轉換成所需之電壓位準。該感測放大器之讀取動作被稱為感測。

作為感測方式之一，已知有ABL(All Bit Line，全位元線)方式。於ABL方式中，對位元線預充電後，對所有位元線進行讀取動作。其後，基於自位元線流出之電流量，檢測來自記憶胞之讀取資料。

於ABL方式中，首先，對位元線進行預充電。其後，導通連接於感測節點之電晶體，將來自所對應之位元線之電流傳送至感測節點。然而，至上述電晶體之閘極電壓達到使該電晶體導通之電壓位準為止，必需特定之設置時間。該設置時間針對各個位元線而變動。結果，使上述電晶體導通之時間亦針對每一位元線而有不均。因此，成為感測放大器之讀取特性惡化之主要因素。

本發明所欲解決之問題在於提供一種可提高感測放大器之讀取特性之半導體記憶裝置及記憶資料之讀取方法。

根據本實施形態，提供一種半導體記憶裝置，其包括：複數個記憶胞，其等連接於位元線；感測放大器，其經由上述位元線讀取記憶於上述複數個記憶胞中之被選擇之記憶胞之資料；及控制器，其控制上述感測放大器之動作；上述感測放大器包括：第1電晶體，其對連接於上述被選擇之記憶胞之位元線之電壓進行箝位；第2電晶體，其介插於藉由上述第1電晶體而箝位之電壓節點與基準電壓節點之間；第3電晶體，其介插於根據記憶於上述被選擇之記憶胞之資料進行充放電之充放電節點與藉由上述第1電晶體而箝位之電壓節點之間；及第4電晶體，其介插於上述基準電壓節點與上述充放電節點之間；且上述控制器包括當讀取記憶於上述被選擇之記憶胞之資料時依序執行之第1動作模式、第2動作模式及第3動作模式，於上述第1動作模式中，使上述第1電晶體及上述第2電晶體導通，對連接於上述被選擇之記憶胞之位元線預充電，並對上述充放電節點預充電，並且使上述第3電晶體斷開，於上述第2動作模式中，繼續對上述位元線之預充電，並使上述第3電晶體向導通方向動作，並且將上述第3電晶體之源極-汲極電阻設為高於上述第1電晶體之源極-汲極電阻，於上述第3動作模式中，使上述第1電晶體導通，使上述第2電晶體斷開，使上述第3電晶體導通，以及使上述第4電晶體導通，而容許 來自上述充放電節點之放電電流經由上述第3電晶體及上述第1電晶體流至上述位元線。

1‧‧‧半導體記憶裝置

2‧‧‧胞陣列

3‧‧‧列解碼器

4‧‧‧字元線驅動器

5‧‧‧行解碼器

6‧‧‧感測放大器

7‧‧‧資料閂鎖電路

8‧‧‧控制器

9‧‧‧高電壓產生器

10‧‧‧位址解碼器

11‧‧‧命令解碼器

12‧‧‧I/O緩衝器

20‧‧‧NAND串

21‧‧‧記憶胞

BL‧‧‧位元線

BL0~BLn‧‧‧位元線

BLC‧‧‧閘極

BLK0~BLKn‧‧‧區塊

BLX‧‧‧閘極

C‧‧‧電容器

HLL‧‧‧閘極

iBLX‧‧‧電流

iXXL‧‧‧電流

Q0‧‧‧位元線選擇電晶體

Q1‧‧‧第1電晶體

Q2‧‧‧第2電晶體

Q3‧‧‧第3電晶體

Q4‧‧‧第4電晶體

S1‧‧‧選擇閘極電晶體

S2‧‧‧選擇閘極電晶體

SCOM‧‧‧SCOM節點

SEN‧‧‧SEN節點

SGD‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

VBLC‧‧‧電壓

VBLX‧‧‧電壓

Vdd‧‧‧基準電壓節點

VHLL‧‧‧電壓

VXXL‧‧‧電壓

WL0~WLn+1‧‧‧字元線

XXL‧‧‧閘極

圖1係表示本發明之一實施形態之半導體記憶裝置之概略構成之方塊圖。

圖2係表示胞陣列2周邊之詳細構成之方塊圖。

圖3係表示感測放大器6之內部構成之一例之電路圖。

圖4係表示第1動作模式時之第1~第3電晶體Q1~Q3之動作狀態之圖。

圖5係表示第2動作模式時之第1~第3電晶體Q1~Q3之動作狀態之圖。

圖6係表示第3動作模式時之第1~第3電晶體Q1~Q3之動作狀態之圖。

圖7係表示第4動作模式時之第1~第3電晶體Q1~Q3之動作狀態之圖。

圖8係第1~第4動作模式時之感測放大器6之內部之電壓及電流波形圖。

圖9係表示一比較例之感測動作模式時之第1~第3電晶體Q3之動作狀態之圖。

圖10係一比較例中之感測放大器6之內部之電壓及電流波形圖。

圖1係表示本發明之一實施形態之半導體記憶裝置之概略構成之方塊圖。圖1之半導體記憶裝置係表示NAND型快閃記憶體之例。

圖1之半導體記憶裝置1包括胞陣列2、列解碼器3、字元線驅動器4、行解碼器5、感測放大器(S/A)6、資料閂鎖電路7、控制器8、高電壓產生器9、位址暫存器10、命令解碼器11、及I/O緩衝器12。

胞陣列2具備將複數個記憶胞串聯連接而成之NAND串。

圖2係表示胞陣列2周邊之詳細構成之方塊圖。如圖2所示，胞陣列2分為複數個區塊BLK0~BLKn。於各區塊，於行方向排列有複數個上述NAND串20。各NAND串20包括：複數個記憶胞21，其等串聯連接；選擇閘極電晶體S1，其連接於該等記憶胞21之一端側；及選擇閘極電晶體S2，其連接於另一端側。

NAND串20內之各記憶胞21之閘極連接於所對應之字元線WL0~WLn+1。選擇閘極電晶體S1之閘極連接於選擇閘極線SGD。選擇閘極電晶體S2之閘極連接於選擇閘極線SGS。各NAND串20經由所對應之選擇閘極電晶體S1連接於共用之胞源極線。又，各NAND串20經由所對應之選擇閘極電晶體S2連接於所對應之位元線BL0~BLn。

連接於NAND串20內之各記憶胞21之閘極之各字元線WL0~WLn+1連接於列解碼器3。列解碼器3對自位址暫存器10傳送而來之列位址進行解碼。於列解碼器3之附近配置有字元線驅動器4。字元線驅動器4基於解碼所得之資料，產生用以驅動各字元線之電壓。

連接於各NAND串20之位元線BL0~BLn經由位元線選擇電晶體Q0連接於感測放大器6。本實施形態中之感測放大器6係利用ABL(All Bit Line)方式，根據自位元線流出之電流量檢測來自記憶胞21之讀取資料。利用感測放大器6而檢測出之讀取資料例如作為二值資料而保持於資料閂鎖電路7。

圖1所示之行解碼器5對來自位址暫存器10之行位址進行解碼。又，行解碼器5基於該解碼之結果，決定是否將保持於資料閂鎖電路7之資料傳送至資料匯流排。

I/O緩衝器12緩存自I/O端子輸入之位址、資料及命令。又，I/O緩衝器12將位址傳送至位址暫存器10，將命令傳送至命令暫存器，將資料傳送至資料匯流排。

控制器8識別位址與命令，並且控制上述感測放大器6等之動作。

圖3係表示感測放大器6之內部構成之一例之電路圖。於圖3中，表示感測連接於包含被選擇之一個記憶胞21之一個NAND串20之位元線BLI之電路部分。於存在n條(n為2以上之整數)位元線BL之情形時，設置有n/m個(m為1以上之整數，例如n個或n/2個)與圖3相同之電路。以下，為方便起見，將通過介插於連接於NAND串20之位元線BL與感測放大器6之間之位元線選擇電晶體Q0之後之信號線、即感測放大器6與位元線選擇電晶體Q0之間之信號線稱為位元線BLI。

如圖3所示，感測放大器6包括：第1電晶體Q1，其具有閘極BLC；第2電晶體Q2，其具有閘極BLX；第3電晶體Q3，其具有閘極XXL；及第4電晶體Q4，其具有閘極HLL。第1~第4電晶體Q1~Q4均為NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體。

第1電晶體Q1、第2電晶體Q2及第3電晶體Q3之各者之源極/汲極之一共用地連接，於本說明書中，將該共用連接節點稱為SCOM節點。

第1電晶體Q1設置於連接於NAND串20之位元線BLI與SCOM節點之間。第2電晶體Q2設置於基準電壓節點Vdd與SCOM節點之間。第3電晶體Q3及第4電晶體Q4於基準電壓節點Vdd與SCOM節點之間串聯連接。再者，基準電壓節點Vdd之基準電壓係基於自外部施加之電源電壓，於NAND型快閃記憶體之內部所產生之電壓。

第3電晶體Q3及第4電晶體Q4之中間連接節點為感測放大器6之輸出節點。於該輸出節點連接有電容器C之一端，並且連接有資料閂鎖電路7。於本說明書中，將該中間連接節點稱為SEN節點。

本實施形態之感測放大器6當讀取被選擇之記憶胞21之資料時， 依序切換第1動作模式、第2動作模式及第3動作模式而動作。該等第1~第3動作模式之切換係藉由控制器8而控制。更具體而言，控制器8於第1~第3動作模式之各者中切換第1~第4電晶體Q4之動作狀態。

圖4~圖6係分別表示第1~第3動作模式時之第1~第3電晶體Q1~Q3之動作狀態之圖。又，圖7係表示有時於第3動作模式之後執行之第4動作模式時之第1~第3電晶體Q3之動作狀態之圖。進而，圖8係第1~第4動作模式時之感測放大器6之內部之電壓及電流波形圖。於圖4~圖7中，對向導通方向動作之電晶體標註圓圈記號，對斷開之電晶體標註×記號。又，針對資料閂鎖電路7，於進行閂鎖動作之情形時標註圓圈記號，於不進行閂鎖動作之情形時標註×記號。

第1動作模式係對連接於包含被選擇之記憶胞21之NAND串20之位元線BLI預充電，並且對所對應之SEN節點預充電之模式。如圖4所示，於該第1動作模式之期間內，將第1~第4電晶體Q1~Q4設定為導通，將第3電晶體Q3設定為斷開。藉由使第1及第2電晶體Q1、Q2導通，而使來自基準電壓節點之電流經由第2電晶體Q2及第1電晶體Q1流至所對應之位元線BL，從而對位元線BL進行預充電。又，於該第1動作模式之期間內，藉由將第4電晶體Q4設定為導通並且將第3電晶體Q3設定為斷開，而使來自基準電壓節點之電流經由第4電晶體Q4流至SEN節點，從而對電容器C進行充電。

藉此，如圖8所示，於第1動作模式中，第1電晶體Q1之閘極BLC上升至電壓VBLC，第2電晶體Q2之閘極BLX上升至電壓VXXL，第4電晶體Q4之閘極HLL上升至電壓VHLL。又，第3電晶體Q3之閘極XXL係設定為低位準。

第1動作模式中之第1電晶體Q1之閘極BLC之閘極電壓VBLC與第2電晶體Q2之閘極BLX之電壓VXXL係以滿足以下(1)式之關係之方式而設定。

VBLC<VXXL (1)

以此方式設定之原因在於：為了使第1電晶體Q1可藉由閘極電壓VBLC，準確地對位元線BLI之電壓位準進行箝位。假若VBLC>VXXL，則SCOM節點之電壓位準會變得低於閘極電壓VBLC，而使第1電晶體Q1一直導通，無法將位元線BLI設定為較閘極電壓BLC低相當於閾值電壓量之電壓。

再者，SEN節點之預充電並非必須導通第4電晶體Q4並經由第4電晶體Q4而進行，亦可利用其他電路進行SEN節點之預充電。於利用其他電路進行SEN節點之預充電之情形時，第4電晶體Q4之閘極HLL之電壓例如設定為低位準。

繼第1動作模式後而執行之第2動作模式係以於後續之第3動作模式時儘可能抑制SEN節點之電壓位準之變動之方式而進行預準備之模式。如圖5所示，於該第2動作模式之期間內，維持第1及第2電晶體Q1、Q2之導通狀態，並且將第3電晶體Q3自斷開切換至導通方向。又，關於第4電晶體Q4，亦使其導通。

更具體而言，於第2動作模式時，將第3電晶體Q3之閘極XXL之電壓設定為低於第2電晶體Q2之閘極BLX之電壓的電壓。藉此，第3電晶體Q3之源極-汲極間電阻變得大於第2電晶體Q2之源極-汲極間電阻。同樣地，將第4電晶體Q4之閘極HLL之電壓設定為低於第2電晶體Q2之閘極HLL之電壓的電壓。藉此，第4電晶體Q4之源極-汲極間電阻變得大於第2電晶體Q2之源極-汲極間電阻。

藉此，來自基準電壓節點Vdd之電流通過第2電晶體Q2流至位元線BLI，從而繼續進行位元線BL之預充電。又，可防止電流自SEN節點通過第4電晶體Q4流至基準電壓節點Vdd、或自基準電壓節點Vdd通過第4電晶體Q4流至SEN節點。進而，亦可防止來自SEN節點之電流通過第3電晶體Q3流至SCOM節點。

繼第2動作模式後而執行之第3動作模式係進行SEN節點之放電之模式。如圖6所示，於該第3動作模式之期間內，將第1電晶體Q1設定為導通，將第2電晶體Q2設定為斷開，將第4電晶體Q4設定為導通，以及將第3電晶體Q3設定為導通。更具體而言，如圖8所示，使第1電晶體Q1之閘極BLC之電壓保持於與第1~第2動作模式相同之電壓VBLC，將第2電晶體Q2之閘極BLX之電壓設定為低位準，將第3電晶體Q3之閘極XXL與第4電晶體Q4之閘極HLL之電壓均設定為電壓VBLX。

該電壓VBLX與上述(1)式中之電壓VBLC及VBLX之大小關係由以下(2)式所示。

VBLC≦VBLX<VXXL (2)

將電壓VBLX設定為電壓VBLC以上之原因在於：如上所述般，為了不使SCOM節點之電壓變得低於第1電晶體Q1之閘極BLC之電壓VBLC。又，藉由較高地設定電壓VXXL，而使來自SEN節點之電流變得易於流至位元線BLI。

於第3動作模式時，於在被選擇之記憶胞21記憶為零之情形時，電容器C內之儲存電荷通過SEN節點、第3電晶體Q3、第1電晶體Q1、及位元線BLI而被放電。

成為開始第3動作模式之觸發之時點係使第2電晶體Q2之閘極BLX之電壓下降至低位準。藉此，使第2電晶體Q2迅速地斷開，而急遽地切換於第2電晶體Q2之源極-汲極間流動之電流iBLX。

又，於第3動作模式之開始時間點，第3電晶體Q3之閘極XXL之電壓已成為高電壓VBLX，來自SEN節點之電流iXXL通過第3電晶體Q3迅速地流至位元線BLI之方向。

如此，於本實施形態中，當自第2動作模式移行至第3動作模式時，電流iBLX與電流iXXL會急遽地變化。其意味著可抑制SEN節點 之電位變化之時點之不均。

於第3動作模式時，較理想為將電晶體Q3之閘極XXL之電壓設定為電晶體Q4之閘極HLL之電壓以上。其原因在於：欲針對與較早地結束放電之SEN節點相對應之位元線BL，以Vdd→電晶體Q4→電晶體Q3→SCOM節點→電晶體Q1→位元線BL之路徑使電流流動，利用電晶體Q4之閘極HLL之電壓對位元線BL之電位進行箝位，而減少位元線BL之電位之不均。又，另一原因在於：基本上放電電流較理想為自SEN節點流至SCOM節點，故而藉由將電晶體Q3之導通電阻設為電晶體Q4之導通電阻以下，可防止電流自SEN節點漏至基準電壓節點Vdd。

若利用第3動作模式使SEN節點之電位穩定，則移行至第4動作模式。第4動作模式係將與SEN節點之電位相對應之二值資料利用資料閂鎖電路7閂鎖之模式。如圖7所示，於該第4動作模式之期間內，資料閂鎖電路7成為啟動狀態，將第1電晶體Q1設定為導通，將第2電晶體Q2設定為導通，將第3電晶體Q3及第4電晶體Q4設定為斷開。藉由使第3電晶體Q3與第4電晶體Q4一併斷開，而使SEN節點之電位成為固定，於此狀態下，資料閂鎖電路7進行閂鎖動作。

又，於第4動作模式時，將第1電晶體Q1與第2電晶體Q2一併設定為導通之原因在於：作為經由位元線BLI進行後續讀取動作之預準備，對位元線BLI進行預充電。與將於第1~第3動作模式中所讀取出之資料傳送至資料閂鎖電路7之動作並無特別關係。即，於僅欲進行利用資料閂鎖對自被選擇之記憶胞讀取出之資料進行閂鎖之動作之情形時，只要僅使第4電晶體Q4與第3電晶體Q3一併斷開即可，無需使第1電晶體Q1與第2電晶體Q2一併導通。

因第4動作模式時之SEN節點之放電而引起之電壓之變化量△V由△V=I×t/C表示。I為於SEN節點流動之放電電流，t為放電電流流動之 期間(感測期間)，C為包含電容器C之SEN節點之電容。自該式可知，若電容與感測期間分別為固定，則電壓之變化量△V係由放電電流I所決定。實際上，由於第1電晶體Q2與第3電晶體Q3之電氣特性，△V有不均之可能性，但根據本實施形態，於第3動作模式時，使第2電晶體Q2迅速地斷開，並且使第3電晶體Q3迅速地導通，故而可抑制△V之不均。

圖9及圖10係表示一比較例之圖，圖9係表示代替上述第2動作模式及第3動作模式而執行之感測動作模式時之第1~第3電晶體Q3之動作狀態之圖，圖10係一比較例中之感測放大器6之內部之電壓及電流波形圖。

於該一比較例中，於執行與圖4相同之第1動作模式後，執行圖9之感測動作模式，其後，執行與圖7相同之第4動作模式。

於圖9之感測動作模式中，將第1電晶體Q1設定為導通，將第2電晶體Q2設定為導通，將第4電晶體Q4設定為斷開，以及將第3電晶體Q3設定為導通。為了不使來自基準電壓之電流流至第2電晶體Q2而不流至第4電晶體Q4，而將第4電晶體Q4之閘極HIL之電壓設定為高於第2電晶體Q2之閘極BLX之電壓。藉此，於在被選擇之記憶胞21記憶為零之情形時，電容器C之儲存電荷通過SEN節點、第3電晶體Q3、第1電晶體Q1及位元線BLI而被放電。

於圖9之情形時，當切換成感測動作模式時，較理想為SEN節點之放電由記憶胞21之電流所決定。實際上，由於第3電晶體Q3之閘極XXL具有配線電容與閘極負載，故而為將閘極XXL之電壓設定為所需之電壓需要特定之設置時間。又，於第3電晶體Q3之源極-汲極間流動之電流亦會受到第2電晶體Q2與第3電晶體Q3之不均之影響。藉此，如圖10所示，為使於第2電晶體Q2之源極-汲極間流動之電流iBLX穩定需要花費時間。同樣地，為使自SEN節點通過第3電晶體Q3流至位 元線BLI之電流iXXL穩定需要花費時間。因此，於圖9之感測動作模式中，針對每一感測放大器6至使SEN節點之電位穩定化為止之時點之不均會變大。

與此相對，根據圖5及圖6所示之本實施形態中之第2及第3動作模式，於切換至第3動作模式之時間點，可迅速地使電流iBLX與電流iXXL穩定化，亦可抑制SEN節點之電位之不均。

如此，於本實施形態中，於進行位元線BLI與SEN節點之預充電之第1動作模式與進行SEN節點之放電之第3動作模式之間設置有第2動作模式。於該第2動作模式中，使第3電晶體Q3向導通方向驅動，故而於自第2動作模式切換至第3動作模式時，使第2電晶體Q2斷開。因此，可使自SEN節點通過第3電晶體Q3流至位元線BLI之電流iXXL與於第2電晶體Q2之源極-汲極間流動之電流iBLX急遽地變化。結果，可抑制至SEN節點之電位穩定化為止之不均。因此，使感測放大器之讀取特性得以提高。

於上述實施形態中，對將本發明應用於NAND型快閃記憶體之例進行了說明，但本發明可應用於NOR(Not-OR，或非)型快閃記憶體或MRAM(Magnetic Random Access Memory，磁阻隨機存取記憶體)、ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)等各種非揮發性半導體記憶裝置。

本發明之態樣並不限定於上述各個實施形態，而是亦包含本領域技術人員可想到之各種變化者，本發明之效果亦並不限定於上述內容。即，可於不脫離自申請專利範圍所規定之內容及其均等物導出之本發明之概念性思想與主旨之範圍內進行各種追加、變更及局部刪除。

BL‧‧‧位元線

BLC‧‧‧閘極

BLX‧‧‧閘極

HLL‧‧‧閘極

iBLX‧‧‧電流

iXXL‧‧‧電流

SEN‧‧‧節點

VBLC‧‧‧電壓

VBLX‧‧‧電壓

VHLL‧‧‧電壓

VXXL‧‧‧電壓

XXL‧‧‧閘極

Claims (9)

1. 一種半導體記憶裝置，其包括：記憶胞；感測放大器，其讀取記憶於上述記憶胞之資料；及控制器，其控制上述感測放大器之動作；上述感測放大器包括：第1電晶體，其對連接於上述記憶胞之位元線之電壓進行箝位；第2電晶體，其設置於藉由上述第1電晶體而箝位之電壓節點與基準電壓節點之間；第3電晶體，其設置於根據記憶於上述記憶胞之資料進行充放電之充放電節點與藉由上述第1電晶體而箝位之電壓節點之間；及第4電晶體，其設置於上述基準電壓節點與上述充放電節點之間；且當讀取記憶於被選擇之上述記憶胞之資料時，上述控制器依序執行第1動作模式、第2動作模式及第3動作模式，於上述第1動作模式中，使上述第1電晶體及上述第2電晶體導通，並且使上述第3電晶體斷開，於上述第2動作模式中，使上述第3電晶體導通，於上述第3動作模式中，使上述第1電晶體導通，使上述第2電晶體斷開，使上述第3電晶體導通，以及使上述第4電晶體導通。
2. 如請求項1之半導體記憶裝置，其中上述第1~第3電晶體為NMOS電晶體，且 上述控制器於上述第2動作模式中，將上述第2電晶體之閘極電壓設為高於上述第3電晶體及上述第4電晶體之兩閘極電壓。
3. 如請求項2之半導體記憶裝置，其中上述控制器於上述第2動作模式中，將上述第4電晶體及上述第3電晶體之兩電晶體之閘極電壓設為上述第1電晶體之閘極電壓以上。
4. 如請求項1之半導體記憶裝置，其中上述控制器於上述第1動作模式中，使上述第4電晶體導通。
5. 如請求項1之半導體記憶裝置，其中上述控制器於上述第3動作模式中，將上述第3電晶體之閘極電壓設為上述第4電晶體之閘極電壓以上。
6. 如請求項1之半導體記憶裝置，其中上述控制器於上述第1動作模式時，將上述第2電晶體之閘極電壓設為高於上述第1電晶體之閘極電壓。
7. 如請求項1之半導體記憶裝置，其具備保持與上述充放電節點之電位相對應之資料之閂鎖器，且上述控制器於在上述第3動作模式之後所執行之第4動作模式中，使上述第3電晶體及上述第4電晶體斷開，將儲存於與上述閂鎖器連接之電容器之電荷傳送至上述閂鎖器。
8. 如請求項1之半導體記憶裝置，其中上述位元線與複數個上述記憶胞連接，上述感測放大器經由上述位元線讀取記憶於複數個上述記憶胞中之被選擇之上述記憶胞之資料，於上述第1動作模式中，對連接於上述被選擇之記憶胞之上述位元線與上述充放電節點預充電，於上述第3動作模式中，容許來自上述充放電節點之放電電流經由上述第3電晶體及上述第1電晶體流至上述位元線。
9. 一種記憶資料之讀取方法，其係經由位元線讀取記憶於連接於上述位元線之複數個記憶胞中之被選擇之記憶胞之資料者，且包括如下步驟：執行如下第1動作模式：使對連接於上述被選擇之記憶胞之位元線之電壓進行箝位之第1電晶體與介插於藉由上述第1電晶體而箝位之電壓節點與基準電壓節點之間之第2電晶體一起導通，對連接於上述被選擇之記憶胞之位元線預充電，並對上述充放電節點預充電，並且使介插於根據記憶於上述被選擇之記憶胞之資料進行充放電之充放電節點與藉由上述第1電晶體而箝位之電壓節點之間的第3電晶體斷開；執行如下第2動作模式：繼續對上述位元線之預充電，並使上述第3電晶體向導通方向動作，並且將上述第3電晶體之源極-汲極電阻設為高於上述第1電晶體之源極-汲極電阻；以及執行如下第3動作模式：使上述第1電晶體導通，使上述第2電晶體斷開，使上述第3電晶體導通，以及使介插於上述基準電壓節點與上述充放電節點之間之第4電晶體導通，而容許來自上述充放電節點之放電電流經由上述第3電晶體及上述第1電晶體流至上述位元線。