JP2023003726A - 量子装置、量子ビット読み出し装置および電子回路 - Google Patents

量子装置、量子ビット読み出し装置および電子回路 Download PDF

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Abstract

Figure 2023003726000001
【課題】第１量子ビットの状態を示す信号が増幅された信号と、第２量子ビットの状態を示す信号が増幅された信号との比較によって、第１量子ビットの状態と第２量子ビットの状態との違いを正確に判定し、詳細には、第１量子回路の出力と第２量子回路の出力が判定部を通して論理値の０と１との間で反転するように、第２量子回路の入力信号を第１量子回路の入力信号に対して反転した入力信号にすることにより、量子ビットの状態の読み出しの正解率を向上させる量子装置を提供する。
【解決手段】量子装置は、第１量子回路と、第２量子回路と、第１量子回路と第２量子回路とに接続されたラッチ回路とを備え、ラッチ回路は、第１量子回路から出力された第１量子ビットの状態をラッチして、第１量子ビットの状態を示す信号を増幅する機能と、第２量子回路から出力された第２量子ビットの状態をラッチして、第２量子ビットの状態を示す信号を増幅する機能とを有する。
【選択図】図１

Description

本発明は、量子装置、量子ビット読み出し装置および電子回路に関する。
量子コンピュータと量子アニーリング機械に関する研究開発が進んでいる。例えば、非特許文献１では半導体量子ビットの二つの論理動作した例が、また、非特許文献２では、超伝導体を用いた量子ビットを５０個以上作成した例が報告されている。また、非特許文献３は、量子アニーリング機械の実験例であり、この技術はすでに商用化されている。
量子コンピュータに関する技術としては、この例のように超伝導体を用いた関連技術の発展が進んでいる。これは量子状態を保つのに必要な時間（コヒーレンス時間）を抵抗のない超伝導状態が実験的に比較的に実現しやすいからである。ただし、超伝導デバイスでは大規模集積化が難しい。
特許文献１の図１には、量子演算を実行する量子ビット構造に接続された電気的なゲートパルス線について記載されている。ところで、特許文献１には、書き込みの実行中に静電容量の変化を監視する旨が記載されているものの、特許文献１に記載された技術では、集積回路として量子ビットの状態を示す信号を増幅することが行われない。そのため、特許文献１に記載された技術では、集積回路として量子ビットの状態の違いを正確に判定して量子ビットの状態の読み出しの正解率を向上させることができない。
非特許文献４の図１には、クロスカップル接続された一対の単一電子素子について記載されている。ところで、非特許文献４に記載された技術では、単一電子素子がＳＲＡＭ（Static Random Access Memory）と同じようにメモリとして適用される。そのため、非特許文献４に記載された技術では、単一電子素子をセンサーとして用いて一対の単一電子素子の電位の違いを読み取ることができず、単一電子素子に接続された量子回路の量子ビットの状態を読み出すこともできない。
非特許文献５には、スピン量子ビットの読み出し（量子ビットのスピン状態の検出）について記載されている。また、非特許文献５には、スピンから電荷への変換では、電荷の動きへの影響を通じてスピン状態が検出され、電子スピンの測定が可能になる旨が記載されている。ところで、非特許文献５に記載された技術では、量子ビットのスピン状態を示す信号を集積回路として増幅することが行われない。そのため、非特許文献５に記載された技術では、量子ビットのスピン状態の違いを正確に判定して量子ビットのスピン状態の読み出しの正解率を向上させることができない。
非特許文献６、７には、量子ビットを読み出す技術について記載されている。非特許文献６に記載された技術では、クーロンブロッケイド現象の電流変化がｐＡと小さいため、後段の増幅回路が何重にも組まれ、信号の多重増幅が行われる。従って、非特許文献６、７に記載された技術では、量子ビット数が大きい場合に回路面積が非常に大きくなり、非現実的である。
米国特許第７８３０６９５号明細書
M. Veldhorst, C. H. Yang, J. C. C. Hwang, W. Huang, J. P. Dehollain, J. T. Muhonen, S. Simmons, A. Laucht, F. E. Hudson, K. M. Itoh, A. Morello & A. S. Dzurak "A two-qubit logic gate in silicon" Nature volume 526, pages410-414(2015) Frank Arute, Kunal Arya他 "Quantum supremacy using a programmable superconducting processor" Nature volume 574, pages505-510(2019) M. W. Johnson他 "Quantum annealing with manufactured spins" Nature vol 473, pp.194-198 (2011). Souvik Mahapatra, A. M. Ionescu "A novel single electron SRAM architecture" Materials Science(2004), 4th IEEE Conference on Nanotechnology, 2004 DOI: 10.1109/NANO.2004.1392327Corpus ID:20005522 Nakul Shaji他 "Spin blockade and lifetime-enhanced transport in a few-electron Si/SiGe double quantum dot" Nature Physics 4, 540-544 (2008) Andrea Ruffino他 "A Fully-Integrated 40-nm 5-6.5 GHz Cryo-CMOS System-on-Chip with I/Q Receiver and Frequency Synthesizer for Scalable Multiplexed Readout of Quantum Dots" 2021 IEEE International Solid- State Circuits Conference (ISSCC) Andrea Morello et al. "Single-shot readout of an electron spin in silicon" Nature vol 467.p687 (2010) T Tanamoto, Y Nishi, J Deguchi "Quantum Annealing Machines Based on Semiconductor Nanostructures" Journal of the Physical Society of Japan 88 (6), 061013 (2019) Behzad Razavi 『Design of Analog CMOS Integrated Circuits』(MCGRAW HILL BOOK CO, 2000) ISBN： 9780072380323
上述した点に鑑み、本発明は、第１量子ビットの状態と第２量子ビットの状態との違いを正確に判定し、第１量子回路の出力の論理値と第２量子回路の出力の論理値とが０と１との間で反転するように第２量子回路を動作させることによって、量子ビットの状態の読み出しの正解率を向上させることができる量子装置を提供することを目的とする。
また、本発明は、第１単一電子素子の電位と第２単一電子素子の電位との違いを読み取ることによって、回路を小型化しつつ単一電子素子に接続された量子回路の量子ビットの状態を読み出すことができる量子ビット読み出し装置を提供することを目的とする。
また、本発明は、第１単一電子素子の電位と第２単一電子素子の電位との違いを読み取ることができる電子回路を提供することを目的とする。
本発明の一態様は、第１量子回路と、第２量子回路と、前記第１量子回路と前記第２量子回路とに接続されたラッチ回路とを備え、前記ラッチ回路は、前記第１量子回路から出力された第１量子ビットの状態をラッチして、前記第１量子ビットの状態を示す信号を増幅する機能と、前記第２量子回路から出力された第２量子ビットの状態をラッチして、前記第２量子ビットの状態を示す信号を増幅する機能とを有する、量子装置である。
本発明の一態様は、第１量子回路に接続された第１単一電子素子と、第２量子回路に接続された第２単一電子素子と、前記第１単一電子素子と前記第２単一電子素子とに接続された差動増幅回路とを備え、前記差動増幅回路によって増幅された前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、量子ビット読み出し装置である。
本発明の一態様の量子ビット読み出し装置は、前記第１単一電子素子と前記差動増幅回路との間に配置された第１増幅回路と、前記第２単一電子素子と前記差動増幅回路との間に配置された第２増幅回路とを備えてもよい。
本発明の一態様の量子ビット読み出し装置では、前記第１増幅回路は、第１導電型トランジスタと第２導電型トランジスタとを備え、前記第２増幅回路は、第１導電型トランジスタと第２導電型トランジスタとを備えてもよい。
本発明の一態様は、第１量子回路に接続された第１単一電子素子と、第２量子回路に接続された第２単一電子素子と、前記第１単一電子素子と前記第２単一電子素子とに接続されたＳＲＡＭ（Static Random Access Memory）とを備え、前記ＳＲＡＭを介して出力される前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、量子ビット読み出し装置である。
本発明の一態様の量子ビット読み出し装置では、前記ＳＲＡＭは、前記第１単一電子素子に接続された第１アクセストランジスタと、前記第２単一電子素子に接続された第２アクセストランジスタと、前記第１アクセストランジスタに接続された第１インバータと、前記第２アクセストランジスタに接続された第２インバータとを備え、前記第１インバータと前記第２インバータとはクロスカップル接続されていてもよい。
本発明の一態様の量子ビット読み出し装置は、前記第１単一電子素子と前記ＳＲＡＭとの間に配置された第１増幅回路と、前記第２単一電子素子と前記ＳＲＡＭとの間に配置された第２増幅回路とを備えてもよい。
本発明の一態様は、第１量子回路に接続された第１単一電子素子と、第２量子回路に接続された第２単一電子素子とに接続されたセンスアンプとイコライザとを備え、前記センスアンプとイコライザを介して出力される前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、量子ビット読み出し装置である。
本発明の一態様の量子ビット読み出し装置では、センスアンプとイコライザは一般のより複雑なDynamic Random Access Memory（ＤＲＡＭ）と同じものを備えてもよい。一般的なＤＲＡＭは二つのキャパシターに蓄積された電荷の差を読み取る回路を用いている。通常のＤＲＡＭのキャパシターの代わりに単一電子素子を用いることが本発明の特徴である。特に、単一電子素子が電荷量子ビットの場合には、電荷量子ビット間の小さな電位差を読み取ることに有用である。
本発明の一態様は、第１量子回路に接続された第１単一電子素子と、第２量子回路に接続された第２単一電子素子と、前記第１単一電子素子と前記第２単一電子素子とに接続されたクロスカップルＭＯＳトランジスタ回路とを備え、前記クロスカップルＭＯＳトランジスタ回路は、クロスカップル接続された一対のＰチャネルＭＯＳトランジスタを備え、前記クロスカップルＭＯＳトランジスタ回路を介して出力される前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、量子ビット読み出し装置である。
本発明の一態様の量子ビット読み出し装置では、前記差動増幅回路は、ベースが前記第１単一電子素子に接続された第１バイポーラトランジスタと、ベースが前記第２単一電子素子に接続された第２バイポーラトランジスタとを備えてもよい。
本発明の一態様の量子ビット読み出し装置では、前記第１単一電子素子の電位と、前記第２単一電子素子の電位とが、反転した結果として出力されてもよい。
本発明の一態様の量子ビット読み出し装置は、前記第１単一電子素子の電位と前記第２単一電子素子の電位とを比較することによって０と１との判定を行う判定部を備えてもよい。
本発明の一態様は、第１メモリセルアレイと、前記第１メモリセルアレイから第１単一電子素子を選択する第１セレクタと、第２メモリセルアレイと、前記第２メモリセルアレイから第２単一電子素子を選択する第２セレクタとを備え、前記第１セレクタによって選択された前記第１単一電子素子の電位と、前記第２セレクタによって選択された前記第２単一電子素子の電位との違いが読み取られる、電子回路である。
本発明の一態様の電子回路は、前記第１単一電子素子の電位と前記第２単一電子素子の電位とを比較することによって０と１との判定を行う判定部を備えてもよい。
上記の量子ビットはスピン量子ビットでもよいし、上記単一電子素子が電荷量子ビットそのものでもよい。量子ビットがスピン量子ビットの場合は、上記単一電子素子とトンネル酸化膜などを介して結合していてもよい。
本発明によれば、第１量子ビットの状態と第２量子ビットの状態との違いを正確に判定し、第１量子回路の出力と第２量子回路の出力とが論理値の０と１との間で反転するように第２量子回路の入力信号を調節することによって、量子ビットの状態の読み出しの正解率を向上させることができる量子装置を提供することができる。
また、本発明によれば、第１単一電子素子の電位と第２単一電子素子の電位との違いを読み取ることによって、回路を小型化しつつ単一電子素子に接続された量子回路の量子ビットの状態を読み出すことができる量子ビット読み出し装置を提供することができる。
また、本発明によれば、第１単一電子素子の電位と第２単一電子素子の電位との違いを読み取ることができる電子回路を提供することができる。
第１実施形態の量子装置の一例を示す図である。 第１実施形態の量子ビット読み出し装置などの一例を示す図である。 図２に示す単一電子素子等のような単一電子素子（詳細にはＳＥＴ（単一電子トランジスタ））の特性の一例を説明するための図である。 図２に示す増幅回路（ＰチャネルＭＯＳトランジスタ）等のようなＭＯＳ結合による第一の増幅回路の原理を説明するための図である。 図２に示す単一電子素子等のような単一電子素子（詳細にはＳＥＴ（単一電子トランジスタ））のゲート電圧（横軸）と、図２に示す増幅回路（ＰチャネルＭＯＳトランジスタ）等のようなＭＯＳ結合によって増幅された出力端子の電位（縦軸）との関係を示す図である。 第２実施形態の量子ビット読み出し装置などの一例を示す図である。 図６に示す増幅回路等のようなＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタによる第一の増幅を説明するための図である。 図６に示す差動増幅回路による差動増幅シミュレーション結果を示す図である。 第３実施形態の量子ビット読み出し装置などの一例を示す図である。 図９に示す回路シミュレーション（時間変化）の結果を示す図である。 第４実施形態の量子ビット読み出し装置などの一例を示す図である。 第５実施形態の量子ビット読み出し装置の一例を示す図である。 第６実施形態の量子ビット読み出し装置の一例を示す図である。 第７実施形態の量子ビット読み出し装置などの一例を示す図である。 第８実施形態の量子ビット読み出し装置などの一例を示す図である。 第９実施形態の電子回路の一例を示す図である。 第１実施形態から第９実施形態までの単一電子素子２Ａとして第１単一電子素子アレイ３Ａに含まれる複数の単一電子素子のうちの１つの単一電子素子（第１単一電子素子３Ａ１）が用いられ、第１実施形態から第９実施形態までの単一電子素子２Ｂとして第２単一電子素子アレイ３Ｃに含まれる複数の単一電子素子のうちの１つの単一電子素子（第２単一電子素子３Ｃ１）が用いられる例を説明するための図である。 図１３に示す第６実施形態の量子ビット読み出し装置での電圧の時間変化を示す図である。 第９実施形態の電子回路の第１単一電子素子アレイとしてＮＡＮＤフラッシュメモリが用いられ、第２単一電子素子アレイとしてＮＡＮＤフラッシュメモリが用いられる例を説明するための図である。 単一電子素子に接続された量子ドット内の電子の有無により単一電子素子内の電位がシフトする状況を模擬的に示す図である。
本発明の量子装置、量子ビット読み出し装置および電子回路の実施形態を説明する前に、量子装置の測定などに関する従来技術について説明する。
（測定に関する従来技術）
電子スピンもしくはホールスピンを用いた量子ビットについては進展が遅れている。これはスピンを用いた量子装置には、スピン状態の測定過程に難しい課題があった。スピン状態を測定するには電子回路が必要となるが、スピンは磁気的な性質であるが、通常の電子回路には直接、磁化に関する量を測定する機構がないため、磁気的性質を電荷状態に変換する必要があった。
具体的には、スピンブロッケイドと言われている方法などがある。これは量子ドットを一つ追加して、中の電子スピンの向きを固定すると、量子ビットから入ってくるスピンが上向き下向きかで、電子がブロックされたり流れたりすることを利用する方法である。ここにはスピンが同じ向きの電子が二つ同じエネルギー準位を占有できないというパウリの排他原理がもとになっている。
しかしながら、図３に示すようにクーロンブロッケイドを観測できる単一電子素子の電流値はナノアンペアのオーダーであり、通常のＣＭＯＳ回路の動作する電圧領域に比べると電圧が極めて小さい。このため、一つの単一電子素子の微小信号を増幅するためには非特許文献６のような何重にもわたる増幅回路が必要となっていた。この従来の方法ではたった一つの単一電子の信号を増幅するのに極めて多数の回路面積が必要となるため、量子ビットの集積化は困難であった。
（製造費用）
さらに新規のデバイス構造は作成上に大きな課題が残る。非特許文献１、または非特許文献３などでは、新規の超微細構造が必要となる。現在のスマートフォンに用いられているシリコントランジスタのゲート長は１６ｎｍ以下であり、チップ作成に１兆円を超えている。４０ｎｍでも４０００憶円程度必要である。新しい増幅回路を一から設計するのには、巨額の開発費が必要となることが予想されるので、産業化には大きな障害である。従って、できるだけ従来の回路を用いることが望ましい。
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の実施形態について説明する。
［第１実施形態］
図１は第１実施形態の量子装置１の一例を示す図である。
図１に示す例では、第１実施形態の量子装置１が、量子回路１Ａと、量子回路１Ｂと、ラッチ回路１Ｃと、判定部１Ｄとを備えている。ラッチ回路１Ｃは、量子回路１Ａと量子回路１Ｂとに一つ以上の配線で接続されている。量子回路１Ａと量子回路１Ｂとがペアとして構成されている。
ラッチ回路１Ｃは、量子回路１Ａから出力された量子ビットの状態（スピン量子ビットの場合はスピン状態、電荷量子ビットの場合は電荷状態）をラッチし、そのスピン量子ビットの状態を示す信号を増幅する機能を有する。つまり、ラッチ回路１Ｃは、量子回路１Ａから出力された量子ビットの状態を示す信号を増幅する回路を備えている。
また、ラッチ回路１Ｃは、量子回路１Ｂから出力された量子ビットの状態をラッチし、その量子ビットの状態を示す信号を増幅する機能を有する。つまり、ラッチ回路１Ｃは、量子回路１Ｂから出力された量子ビットの状態を示す信号を増幅する回路を備えている。
図１に示すラッチ回路１Ｃおよび判定部１Ｄは、例えば図２に示す量子ビット読み出し装置２として表現することができる。ラッチされた値は判定部１Ｄで確定し、最終的に計算結果として出力される。
図２は第１実施形態の量子ビット読み出し装置２などの一例を示す図である。ここでは量子ビットがスピン量子ビットである場合を示している。
図２に示す例では、量子ビット読み出し装置２が、単一電子素子２Ａと、単一電子素子２Ｂと、増幅回路２Ｃと、増幅回路２Ｄと、差動増幅回路２Ｅと、判定部２Ｉ（図６参照）とを備えている。
単一電子素子２Ａは、量子回路１Ａのスピン量子ビットの状態（量子ビットのスピン状態）を測定する。単一電子素子２Ａのゲートは、量子回路１Ａに接続されている。単一電子素子２Ａのソースおよびドレインの一方は、１段目の増幅回路として機能する増幅回路２Ｃと、２段目の増幅回路として機能する差動増幅回路２Ｅとに接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂのスピン量子ビットの状態を測定する。単一電子素子２Ｂのゲートは、量子回路１Ｂに接続されている。単一電子素子２Ｂのソースおよびドレインの一方は、１段目の増幅回路として機能する増幅回路２Ｄと、２段目の増幅回路として機能する差動増幅回路２Ｅとに接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
図２に示す例では、増幅回路２Ｃが、単一電子素子２Ａと差動増幅回路２Ｅとの間に配置されている。増幅回路２Ｃは、ＰチャネルＭＯＳトランジスタによって構成されている。詳細には、増幅回路２Ｃとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの一方が、単一電子素子２Ａのソースおよびドレインの一方に接続されている。増幅回路２Ｃとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。
増幅回路２Ｄは、単一電子素子２Ｂと差動増幅回路２Ｅとの間に配置されている。増幅回路２Ｄは、ＰチャネルＭＯＳトランジスタによって構成されている。詳細には、増幅回路２Ｄとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの一方が、単一電子素子２Ｂのソースおよびドレインの一方に接続されている。増幅回路２Ｄとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。
図２に示す例では、量子ビット読み出し装置２が、増幅回路２Ｃと増幅回路２Ｄとを備えているが、他の例では、量子ビット読み出し装置２が、増幅回路２Ｃと増幅回路２Ｄとを備えていなくてもよい。
なお、単一電子素子（２Ａ、２Ｂ）は後述の図１７および図１９に示すように一般にアレイ状に配置されており、どの二つの単一電子素子を選ぶかを選択できるようにする（図１７および図１９では、単一電子素子を符号３Ａ１、３Ｃ１で示し、単一電子素子アレイを符号３Ａ、３Ｃで示す）。この時、選択した単一電子素子（２Ａ、２Ｂ）と増幅回路（差動増幅回路２ＥのＮチャネルＭＯＳトランジスタ２Ｅ３、２Ｅ４等）がワード線ＷＬに電圧をかけたトランジスタ（ＮチャネルＭＯＳトランジスタ２Ｅ１、２Ｅ２）によって接続され、増幅回路（差動増幅回路２Ｅ）に信号が入力される。
図２に示す例では、差動増幅回路２Ｅが、ＮチャネルＭＯＳトランジスタ２Ｅ１、２Ｅ２、２Ｅ３、２Ｅ４、２Ｅ７と、ＰチャネルＭＯＳトランジスタ２Ｅ５、２Ｅ６とを備えている。
ＮチャネルＭＯＳトランジスタ２Ｅ１のソースおよびドレインの一方は、単一電子素子２Ａのソースおよびドレインの一方に接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ１のソースおよびドレインの他方は、ＮチャネルＭＯＳトランジスタ２Ｅ３のゲートに接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ１のゲートは、ワード線ＷＬに接続されている。
ＮチャネルＭＯＳトランジスタ２Ｅ３のソースおよびドレインの一方は、差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１と、ＰチャネルＭＯＳトランジスタ２Ｅ５のソースおよびドレインの一方と、ＰチャネルＭＯＳトランジスタ２Ｅ５のゲートと、ＰチャネルＭＯＳトランジスタ２Ｅ６のゲートとに接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ３のソースおよびドレインの他方は、ＮチャネルＭＯＳトランジスタ２Ｅ７のソースおよびドレインの一方に接続されている。
ＮチャネルＭＯＳトランジスタ２Ｅ７のソースおよびドレインの他方は、例えば接地されている。
ＮチャネルＭＯＳトランジスタ２Ｅ２のソースおよびドレインの一方は、単一電子素子２Ｂのソースおよびドレインの一方に接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ２のソースおよびドレインの他方は、ＮチャネルＭＯＳトランジスタ２Ｅ４のゲートに接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ２のゲートは、ワード線ＷＬに接続されている。
ＮチャネルＭＯＳトランジスタ２Ｅ４のソースおよびドレインの一方は、差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２と、ＰチャネルＭＯＳトランジスタ２Ｅ６のソースおよびドレインの一方とに接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ４のソースおよびドレインの他方は、ＮチャネルＭＯＳトランジスタ２Ｅ７のソースおよびドレインの一方に接続されている。
ＰチャネルＭＯＳトランジスタ２Ｅ５のソースおよびドレインの他方と、ＰチャネルＭＯＳトランジスタ２Ｅ６のソースおよびドレインの他方とは、所定の電位ＶＤに接続されている。
差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
なお、本発明の差動増幅回路は一番基本となるものであり、非特許文献９に示されているような様々な増幅回路を代わりに用いてもよい。
判定部２Ｉは、増幅回路２Ｃおよび差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位（差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１における電位）と、増幅回路２Ｄおよび差動増幅回路２Ｅによって増幅された単一電子素子２Ｂの電位（差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、差動増幅回路２Ｅ、増幅回路２Ｃおよび増幅回路２Ｄによって、単一電子素子２Ａの電位と単一電子素子２Ｂの電位との間の電位差が増幅されて出力端子Ｖｏｕｔ１、Ｖｏｕｔ２に出力される。つまり第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２の電位差は元の単一電子素子２Ａの電位と単一電子素子２Ｂの電位との間の電位差よりも大きい。更に、判定部２Ｉは、増幅回路２Ｃおよび差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｄおよび差動増幅回路２Ｅによって増幅された単一電子素子２Ｂの電位とを比較することによって後段のデジタル回路で扱いやすい「０」と「１」との判定を行う。
図２に示す例では、判定部２Ｉが、増幅回路２Ｃおよび差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｄおよび差動増幅回路２Ｅによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、図１および図２に示す例では、量子回路１Ａから出力された量子ビットの状態を示す信号（詳細には、スピン量子ビットの場合には単一電子素子２Ａによって測定されて出力された量子回路１Ａの量子ビットのスピン状態を示す信号）がラッチ回路１Ｃ（詳細には、増幅回路２Ｃおよび差動増幅回路２Ｅ）によって増幅された信号（詳細には、第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された量子ビットの状態を示す信号（詳細には、スピン量子ビットの場合には単一電子素子２Ｂによって測定されて出力された量子回路１Ｂの量子ビットのスピン状態を示す信号）がラッチ回路１Ｃ（詳細には、増幅回路２Ｄおよび差動増幅回路２Ｅ）によって増幅された信号（詳細には、第２出力端子Ｖｏｕｔ２の電位）との差が、増幅回路無しの二つの単位電子素子２Ａと単一電子素子２Ｂの信号の差をより大きく増幅させたものになり、微小信号である単一電子素子２Ａ、２Ｂの出力結果をより正確に比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ａの期待される論理出力と量子回路１Ｂの期待される論理出力が反対になるように、量子回路１Ａの入力信号と量子回路１Ｂの入力信号を反対に入力することにより、実際の出力信号が第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２の間で反転するようにラッチ回路１Ｃが働くことによって、量子ビットの状態の読み出しの正解率を向上させることができる。
図３は図２に示す単一電子素子２Ａ等のような単一電子素子（詳細にはＳＥＴ（単一電子トランジスタ））の特性の一例を説明するための図である。詳細には、図３（Ａ）、図３（Ｂ）は単一電子素子の二つのトンネル膜のキャパシタンスが１ａＦと１０ａＦ、ゲートキャパシタンスが２ａＦ、トンネル膜の抵抗が１００ｋΩと１ＭΩの場合のＩ－Ｖをゲート電圧依存性（図３（Ａ））とゲート電圧ＶＧとドレイン電圧依存性（図３（Ｂ））を表している。図３（Ｃ）、図３（Ｄ）は、単一電子素子の二つのトンネル膜のキャパシタンスが１ａＦと２０ａＦ、ゲートキャパシタンスが２ａＦ、トンネル膜の抵抗が１００ｋΩと２ＭΩの場合のＩ－Ｖをゲート電圧依存性（図３（Ｃ））とゲート電圧ＶＧとドレイン電圧依存性（図３（Ｄ））を表している。この図に示すように単一電子素子に流れる電流値はナノアンペアのオーダーであり、通常のＣＭＯＳと比べると小さい。ここでａＦはアットファラッドであり１０－１８Ｆを示す。
図４は図２に示す増幅回路２Ｃ（ＰチャネルＭＯＳトランジスタ）等のようなＭＯＳトランジスタ結合による第一の増幅回路の原理を説明するための図である。本発明の特徴の一つは、二つの単一電子素子を直接、第二の増幅回路に接続するのではなく、最初に単一電子素子とＭＯＳトランジスタを直列に接続し、単一電子素子の電位を上下させてから、第二の増幅回路に接続することにある。この理由は上記の図３で説明したように、単一電子素子の電流値がナノアンペアのオーダーにあり、通常のＣＭＯＳ回路で使われている電流、電圧の領域とは離れている点にある。もし、単一電子素子を直接、第二の増幅回路に接続すれば、単一電子素子の出力信号は、第二の増幅回路のノイズ信号のレベルに入ってしまい、単一電子素子の信号を正確に判定することができない。第一の増幅回路において、ＭＯＳトランジスタを接続することにより、安定的に第二の増幅回路に接続することが可能となる。図４は飽和領域における増幅原理と線形領域における増幅原理とを示している。
図５は図２に示す単一電子素子２Ａ等のような単一電子素子（詳細にはＳＥＴ（単一電子トランジスタ））のゲート電圧ＶＧ［Ｖ］（横軸）と、図２に示す増幅回路２Ｃ（ＰチャネルＭＯＳトランジスタ）等のようなＭＯＳトランジスタ結合によって増幅された出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示す図である。詳細には、図５（Ａ）は増幅回路のＰチャネルＭＯＳトランジスタのゲート幅Ｗｐが０．５μｍに設定された場合におけるゲート電圧ＶＧ［Ｖ］（横軸）と出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示しており、図５（Ｂ）は増幅回路のＰチャネルＭＯＳトランジスタのゲート幅Ｗｐが１μｍに設定された場合におけるゲート電圧ＶＧ［Ｖ］（横軸）と出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。図５に示すように、飽和領域における電位Ｖｏｕｔは、線形領域における電位Ｖｏｕｔより高くなる。
［第２実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第２実施形態について説明する。
第２実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第２実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図６は第２実施形態の量子ビット読み出し装置２などの一例を示す図である。第２実施形態の量子装置１のラッチ回路１Ｃおよび判定部１Ｄは、例えば図６に示す量子ビット読み出し装置２として表現することができる。
図６に示す例では、量子ビット読み出し装置２が、単一電子素子２Ａと、単一電子素子２Ｂと、増幅回路２Ｃと、増幅回路２Ｄと、差動増幅回路２Ｅと、判定部２Ｉとを備えている。増幅回路２Ｃは、ＮチャネルＭＯＳトランジスタ２Ｃ１と、ＰチャネルＭＯＳトランジスタ２Ｃ２とを備えている。増幅回路２Ｄは、ＮチャネルＭＯＳトランジスタ２Ｄ１と、ＰチャネルＭＯＳトランジスタ２Ｄ２とを備えている。差動増幅回路２Ｅは、ＮチャネルＭＯＳトランジスタ２Ｅ３、２Ｅ４、２Ｅ７と、ＰチャネルＭＯＳトランジスタ２Ｅ５、２Ｅ６とを備えている。
単一電子素子２Ａは、量子回路１Ａのスピン量子ビットの状態を測定する。単一電子素子２Ａのゲートは、量子回路１Ａに接続されている。単一電子素子２Ａのソースおよびドレインの一方は、１段目の増幅回路として機能する増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１のソースおよびドレインの一方と、２段目の増幅回路として機能する差動増幅回路２ＥのＮチャネルＭＯＳトランジスタ２Ｅ３のゲートとに接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂのスピン量子ビットの状態を測定する。単一電子素子２Ｂのゲートは、量子回路１Ｂに接続されている。単一電子素子２Ｂのソースおよびドレインの一方は、１段目の増幅回路として機能する増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１のソースおよびドレインの一方と、２段目の増幅回路として機能する差動増幅回路２ＥのＮチャネルＭＯＳトランジスタ２Ｅ４のゲートとに接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
図６に示す例では、増幅回路２Ｃが、単一電子素子２Ａと差動増幅回路２Ｅとの間に配置されている。詳細には、増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１のソースおよびドレインの他方は、ＰチャネルＭＯＳトランジスタ２Ｃ２のソースおよびドレインの一方に接続されている。ＰチャネルＭＯＳトランジスタ２Ｃ２のソースおよびドレインの他方は、所定の電位ＶＤに接続されている。
増幅回路２Ｄは、単一電子素子２Ｂと差動増幅回路２Ｅとの間に配置されている。詳細には、増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１のソースおよびドレインの他方は、ＰチャネルＭＯＳトランジスタ２Ｄ２のソースおよびドレインの一方に接続されている。ＰチャネルＭＯＳトランジスタ２Ｄ２のソースおよびドレインの他方は、所定の電位ＶＤに接続されている。
ＮチャネルＭＯＳトランジスタ２Ｅ３のソースおよびドレインの一方は、差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１と、ＰチャネルＭＯＳトランジスタ２Ｅ５のソースおよびドレインの一方と、ＰチャネルＭＯＳトランジスタ２Ｅ５のゲートと、ＰチャネルＭＯＳトランジスタ２Ｅ６のゲートとに接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ３のソースおよびドレインの他方は、ＮチャネルＭＯＳトランジスタ２Ｅ７のソースおよびドレインの一方に接続されている。
ＮチャネルＭＯＳトランジスタ２Ｅ７のソースおよびドレインの他方は、例えば接地されている。
ＮチャネルＭＯＳトランジスタ２Ｅ４のソースおよびドレインの一方は、差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２と、ＰチャネルＭＯＳトランジスタ２Ｅ６のソースおよびドレインの一方とに接続されている。ＮチャネルＭＯＳトランジスタ２Ｅ４のソースおよびドレインの他方は、ＮチャネルＭＯＳトランジスタ２Ｅ７のソースおよびドレインの一方に接続されている。
ＰチャネルＭＯＳトランジスタ２Ｅ５のソースおよびドレインの他方と、ＰチャネルＭＯＳトランジスタ２Ｅ６のソースおよびドレインの他方とは、所定の電位ＶＤに接続されている。
差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１およびＰチャネルＭＯＳトランジスタ２Ｃ２と差動増幅回路２Ｅとによって増幅された単一電子素子２Ａの電位（差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１における電位）と、増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１およびＰチャネルＭＯＳトランジスタ２Ｄ２と差動増幅回路２Ｅとによって増幅された単一電子素子２Ｂの電位（差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、差動増幅回路２Ｅと、増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１およびＰチャネルＭＯＳトランジスタ２Ｃ２と、増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１およびＰチャネルＭＯＳトランジスタ２Ｄ２とによって、差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２の電位差を、元の単一電子素子２Ａの電位と単一電子素子２Ｂの電位との間の電位差よりも大きいものとすることができる。更に、判定部２Ｉは、増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１およびＰチャネルＭＯＳトランジスタ２Ｃ２と差動増幅回路２Ｅとによって増幅された単一電子素子２Ａの電位と、増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１およびＰチャネルＭＯＳトランジスタ２Ｄ２と差動増幅回路２Ｅとによって増幅された単一電子素子２Ｂの電位とを比較することによって後段のデジタル回路で扱いやすい「０」と「１」との判定を行う。
図６に示す例では、判定部２Ｉが、増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１およびＰチャネルＭＯＳトランジスタ２Ｃ２と差動増幅回路２Ｅとによって増幅された単一電子素子２Ａの電位と、増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１およびＰチャネルＭＯＳトランジスタ２Ｄ２と差動増幅回路２Ｅとによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第２実施形態では、量子回路１Ａから出力された量子ビットの状態を示す信号（詳細には、スピン量子ビットの場合には単一電子素子２Ａによって測定されて出力された量子回路１Ａの量子ビットのスピン状態を示す信号）がラッチ回路１Ｃ（詳細には、増幅回路２ＣのＮチャネルＭＯＳトランジスタ２Ｃ１およびＰチャネルＭＯＳトランジスタ２Ｃ２ならびに差動増幅回路２Ｅ）によって増幅された信号（詳細には、第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された量子ビットの状態を示す信号（詳細には、スピン量子ビットの場合には単一電子素子２Ｂによって測定されて出力された量子回路１Ｂの量子ビットのスピン状態を示す信号）がラッチ回路１Ｃ（詳細には、増幅回路２ＤのＮチャネルＭＯＳトランジスタ２Ｄ１およびＰチャネルＭＯＳトランジスタ２Ｄ２ならびに差動増幅回路２Ｅ）によって増幅された信号（詳細には、第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ａの出力と量子回路１Ｂの出力が判定部２Ｉを通して、０と１との間で反転するように、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって（つまり、量子回路１Ｂの入力信号として、量子回路１Ａの入力信号を反転させたものを用いることによって）、量子ビットの状態の読み出しの正解率を向上させることができる。
図７は図６に示す増幅回路２Ｃ等のようなＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタによる第一の増幅を説明するための図である。詳細には、図７（Ａ）は所定の条件下の飽和領域における単一電子素子（ＳＥＴ）のゲート電圧ＶＧ［Ｖ］（横軸）と増幅された出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。図７（Ｂ）は図７（Ａ）とは異なる条件下の飽和領域における単一電子素子（ＳＥＴ）のゲート電圧ＶＧ［Ｖ］（横軸）と増幅された出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。図７（Ｃ）は所定の条件下の線形領域における単一電子素子（ＳＥＴ）のゲート電圧ＶＧ［Ｖ］（横軸）と増幅された出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。図７（Ｄ）は図７（Ｃ）とは異なる条件下の線形領域における単一電子素子（ＳＥＴ）のゲート電圧ＶＧ［Ｖ］（横軸）と増幅された出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。図７において△Ｖｏｕｔは、増幅による電位Ｖｏｕｔの増加分を示している。図５では単一電子素子に一つのＭＯＳトランジスタを接続したが、同じように単一電子素子に二つのＭＯＳトランジスタを接続した場合でも二つのＭＯＳトランジスタの動作領域を制御することによって、第一の増幅動作が可能となる。またこの例では二つのＭＯＳトランジスタのみ書いてあるが、３以上のＭＯＳトランジスタを結合しても構わない。
図８は図６に示す差動増幅回路２Ｅによる差動増幅シミュレーション結果を示す図である。詳細には、図８（Ａ）は所定の条件における単一電子素子２Ａ、２Ｂのゲート電圧ＶＧ［Ｖ］（横軸）と第１出力端子および第２出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。ここで電位Ｖｏｕｔ［Ｖ］は、図６の第１出力端子Ｖｏｕｔ１の電位と第２出力端子Ｖｏｕｔ２の電位とをまとめて示してあり、ゲート電圧ＶＧ［Ｖ］を変化させることにより、第１出力端子Ｖｏｕｔ１の電位と第２出力端子Ｖｏｕｔ２の電位との差が顕著になることがわかる。図８（Ｂ）は図８（Ａ）とは異なる条件における単一電子素子２Ａ、２Ｂのゲート電圧ＶＧ［Ｖ］（横軸）と第１出力端子および第２出力端子の電位Ｖｏｕｔ［Ｖ］（縦軸）との関係を示している。
なお、スピン量子ドットの場合、ここで示すゲート電圧ＶＧ［Ｖ］は図２０に示すように単一電子素子に接続された量子ドット内の電子の有無により単一電子素子内の電位がシフトする状況を模擬的に示している。
［第３実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第３実施形態について説明する。
第３実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第３実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図９は第３実施形態の量子ビット読み出し装置２などの一例を示す図である。第３実施形態の量子装置１のラッチ回路１Ｃおよび判定部１Ｄは、例えば図９に示す量子ビット読み出し装置２として表現することができる。図９は量子ビットがスピン量子ビットである場合を示す。量子ビットが電荷量子ビットである場合は単一電子素子がそのまま電荷量子ビットして扱われる。
図９に示す例では、量子ビット読み出し装置２が、単一電子素子２Ａと、単一電子素子２Ｂと、ＳＲＡＭ（Static Random Access Memory）２Ｆと、判定部２Ｉとを備えている。ＳＲＡＭ２Ｆは、アクセストランジスタ２Ｆ１、２Ｆ２と、インバータ２Ｆ３、２Ｆ４とを備えている。インバータ２Ｆ３とインバータ２Ｆ４とは、クロスカップル接続されている。インバータ２Ｆ３は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されている。インバータ２Ｆ４は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されている。なお、以下ではＳＲＡＭを構成するトランジスタの数を６としているが、８個、９個、１０個、またそれ以上のトランジスタからなる場合のＳＲＡＭも同様に量子ビット読み出し装置として使うことができる。
単一電子素子２Ａは、量子回路１Ａのスピン量子ビットの状態を測定する。単一電子素子２Ａのゲートは、量子回路１Ａに接続されている。単一電子素子２Ａのソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１に接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂのスピン量子ビットの状態を測定する。単一電子素子２Ｂのゲートは、量子回路１Ｂに接続されている。単一電子素子２Ｂのソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２に接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
アクセストランジスタ２Ｆ１のゲートは、ワード線ＷＬに接続されている。アクセストランジスタ２Ｆ１のソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１に接続されている。アクセストランジスタ２Ｆ１のソースおよびドレインの他方は、インバータ２Ｆ３のＰチャネルＭＯＳトランジスタのソースおよびドレインの一方と、インバータ２Ｆ３のＮチャネルＭＯＳトランジスタのソースおよびドレインの一方と、インバータ２Ｆ４のＰチャネルＭＯＳトランジスタのゲートと、インバータ２Ｆ４のＮチャネルＭＯＳトランジスタのゲートとに接続されている。
インバータ２Ｆ３のＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。インバータ２Ｆ３のＮチャネルＭＯＳトランジスタのソースおよびドレインの他方は、例えば接地されている。
アクセストランジスタ２Ｆ２のゲートは、ワード線ＷＬに接続されている。アクセストランジスタ２Ｆ２のソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２に接続されている。アクセストランジスタ２Ｆ２のソースおよびドレインの他方は、インバータ２Ｆ４のＰチャネルＭＯＳトランジスタのソースおよびドレインの一方と、インバータ２Ｆ４のＮチャネルＭＯＳトランジスタのソースおよびドレインの一方と、インバータ２Ｆ３のＰチャネルＭＯＳトランジスタのゲートと、インバータ２Ｆ３のＮチャネルＭＯＳトランジスタのゲートとに接続されている。
インバータ２Ｆ４のＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。インバータ２Ｆ４のＮチャネルＭＯＳトランジスタのソースおよびドレインの他方は、例えば接地されている。
ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、ＳＲＡＭ２Ｆによって増幅された（つまり、ＳＲＡＭ２Ｆを介して出力される）単一電子素子２Ａの電位（ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１における電位）と、ＳＲＡＭ２Ｆによって増幅された（つまり、ＳＲＡＭ２Ｆを介して出力される）単一電子素子２Ｂの電位（ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、ＳＲＡＭ２Ｆによって増幅された単一電子素子２Ａの電位と、ＳＲＡＭ２Ｆによって増幅された単一電子素子２Ｂの電位とを、例えば「０」と「１」とのような反転した結果として出力する。更に、判定部２Ｉは、ＳＲＡＭ２Ｆによって増幅された単一電子素子２Ａの電位と、ＳＲＡＭ２Ｆによって増幅された単一電子素子２Ｂの電位とを比較することによって後段のデジタル回路で扱いやすい「０」と「１」との判定を行う。
図９に示す例では、判定部２Ｉが、ＳＲＡＭ２Ｆによって増幅された単一電子素子２Ａの電位と、ＳＲＡＭ２Ｆによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第３実施形態では、量子回路１Ａから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、ＳＲＡＭ２Ｆ）によって増幅された信号（詳細には、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、ＳＲＡＭ２Ｆ）によって増幅された信号（詳細には、ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ａの出力と量子回路１Ｂの出力が判定部２Ｉを通して、０と１との間で反転するように、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって、量子ビットの状態の読み出しの正解率を向上させることができる。
図１０は図９に示す回路シミュレーション（時間変化）の結果を示す図である。詳細には、図１０（Ａ）はゲート長９０ｎｍの所定の条件におけるＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１の電位および第２出力端子Ｖｏｕｔ２の電位の時間波形（時間で分離しないもの）と、その条件とは異なる条件におけるＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１の電位および第２出力端子Ｖｏｕｔ２の電位の時間波形（時間で分離するもの）とを示している。図１０（Ｂ）はゲート長６５ｎｍの図１０（Ａ）とは異なる条件におけるＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１の電位および第２出力端子Ｖｏｕｔ２の電位の時間波形（時間で分離しないもの）と、その条件とは異なる条件におけるＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１の電位および第２出力端子Ｖｏｕｔ２の電位の時間波形（時間で分離するもの）とを示している。
［第４実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第４実施形態について説明する。
第４実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第３実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第４実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第３実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図１１は第４実施形態の量子ビット読み出し装置２などの一例を示す図である。第４実施形態の量子装置１のラッチ回路１Ｃおよび判定部１Ｄは、例えば図１１に示す量子ビット読み出し装置２として表現することができる。図１１は量子ビットがスピン量子ビットである場合を示す。量子ビットが電荷量子ビットである場合は単一電子素子がそのまま電荷量子ビットして扱われる。
図１１に示す例では、量子ビット読み出し装置２が、単一電子素子２Ａと、単一電子素子２Ｂと、増幅回路２Ｃと、増幅回路２Ｄと、ＳＲＡＭ２Ｆと、判定部２Ｉ（図９参照）とを備えている。増幅回路２Ｃは、ＰチャネルＭＯＳトランジスタによって構成されている。増幅回路２Ｄは、ＰチャネルＭＯＳトランジスタによって構成されている。ＳＲＡＭ２Ｆは、アクセストランジスタ２Ｆ１、２Ｆ２と、インバータ２Ｆ３、２Ｆ４とを備えている。インバータ２Ｆ３とインバータ２Ｆ４とは、クロスカップル接続されている。インバータ２Ｆ３は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されている。インバータ２Ｆ４は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されている。
単一電子素子２Ａは、量子回路１Ａのスピン量子ビットの状態を測定する。単一電子素子２Ａのゲートは、量子回路１Ａに接続されている。単一電子素子２Ａのソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１に接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂのスピン量子ビットの状態を測定する。単一電子素子２Ｂのゲートは、量子回路１Ｂに接続されている。単一電子素子２Ｂのソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２に接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
増幅回路２Ｃとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１に接続されている。増幅回路２Ｃとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。つまり、増幅回路２Ｃは、単一電子素子２ＡとＳＲＡＭ２Ｆとの間に配置されている。
増幅回路２Ｄとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの一方は、ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２に接続されている。増幅回路２Ｄとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。つまり、増幅回路２Ｄは、単一電子素子２ＢとＳＲＡＭ２Ｆとの間に配置されている。
ＳＲＡＭ２Ｆのアクセストランジスタ２Ｆ１、２Ｆ２およびインバータ２Ｆ３、２Ｆ４は、図９に示すＳＲＡＭ２Ｆのアクセストランジスタ２Ｆ１、２Ｆ２およびインバータ２Ｆ３、２Ｆ４と同様に接続されている。
ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、増幅回路２ＣおよびＳＲＡＭ２Ｆによって増幅された（つまり、ＳＲＡＭ２Ｆを介して出力される）単一電子素子２Ａの電位（ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１における電位）と、増幅回路２ＤおよびＳＲＡＭ２Ｆによって増幅された（つまり、ＳＲＡＭ２Ｆを介して出力される）単一電子素子２Ｂの電位（ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、増幅回路２ＣおよびＳＲＡＭ２Ｆによって増幅された単一電子素子２Ａの電位と、増幅回路２ＤおよびＳＲＡＭ２Ｆによって増幅された単一電子素子２Ｂの電位との電位差を、元の単一電子素子２Ａの出力端子と単一電子素子２Ｂの出力端子との電位差と比べて大きな値として出力する。更に、判定部２Ｉは、増幅回路２ＣおよびＳＲＡＭ２Ｆによって増幅された単一電子素子２Ａの電位と、増幅回路２ＤおよびＳＲＡＭ２Ｆによって増幅された単一電子素子２Ｂの電位とを比較することによって「０」と「１」との判定を行う。
図１１に示す例では、判定部２Ｉが、増幅回路２ＣおよびＳＲＡＭ２Ｆによって増幅された単一電子素子２Ａの電位と、増幅回路２ＤおよびＳＲＡＭ２Ｆによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第４実施形態では、量子回路１Ａから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、増幅回路２ＣおよびＳＲＡＭ２Ｆ）によって増幅された信号（詳細には、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力されたスピン量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、増幅回路２ＤおよびＳＲＡＭ２Ｆ）によって増幅された信号（詳細には、ＳＲＡＭ２Ｆの第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ａの出力と量子回路１Ｂの出力が判定部２Ｉを通して、０と１との間で反転するように、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって、量子ビットの状態の読み出しの正解率を向上させることができる。
［第５実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第５実施形態について説明する。
第５実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第５実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図１２は第５実施形態の量子ビット読み出し装置２の一例を示す図である。第５実施形態の量子装置１のラッチ回路１Ｃおよび判定部１Ｄは、例えば図１２に示す量子ビット読み出し装置２として表現することができる。
図１２に示す例では、量子ビット読み出し装置２が、センスアンプ２Ｇ１と、イコライザ２Ｇ２と、トランジスタ２Ｇ３、２Ｇ４と、判定部２Ｉ（図６参照）とを備えている。センスアンプ２Ｇ１は、増幅回路として機能する第１ＰチャネルＭＯＳトランジスタと第２ＰチャネルＭＯＳトランジスタと第１ＮチャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタとによって構成されている。イコライザ２Ｇ２は、ゲートに共通のイコライズ信号ＥＱが入力される第１ＮチャネルＭＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタとによって構成されている。
単一電子素子２Ａは、量子回路１Ａ（図１２には図示せず）のスピン量子ビットの状態を測定する。単一電子素子２Ａは、量子回路１Ａに含まれている。単一電子素子２Ａのソースおよびドレインの一方は、トランジスタ２Ｇ３のソースおよびドレインの一方に接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂ（図１２には図示せず）のスピン量子ビットの状態を測定する。単一電子素子２Ｂは、量子回路１Ｂに含まれている。単一電子素子２Ｂのソースおよびドレインの一方は、トランジスタ２Ｇ４のソースおよびドレインの一方に接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
トランジスタ２Ｇ３のソースおよびドレインの他方は、増幅回路２Ｇの第１出力端子Ｖｏｕｔ１に接続されている。トランジスタ２Ｇ３のソースおよびドレインの他方と増幅回路２Ｇの第１出力端子Ｖｏｕｔ１とを接続する配線が第１ビット線として機能する。トランジスタ２Ｇ３のゲートは、ワード線ＷＬ１に接続されている。
トランジスタ２Ｇ４のソースおよびドレインの他方は、増幅回路２Ｇの第２出力端子Ｖｏｕｔ２に接続されている。トランジスタ２Ｇ４のソースおよびドレインの他方と増幅回路２Ｇの第２出力端子Ｖｏｕｔ２とを接続する配線が第２ビット線として機能する。トランジスタ２Ｇ４のゲートは、ワード線ＷＬ２に接続されている。
トランジスタ２Ｇ３のソースおよびドレインの他方と増幅回路２Ｇの第１出力端子Ｖｏｕｔ１とを接続する第１ビット線は、センスアンプ２Ｇ１の第１ＰチャネルＭＯＳトランジスタのゲートと、センスアンプ２Ｇ１の第１ＮチャネルＭＯＳトランジスタのゲートとに接続されている。
トランジスタ２Ｇ４のソースおよびドレインの他方と増幅回路２Ｇの第２出力端子Ｖｏｕｔ２とを接続する第２ビット線は、センスアンプ２Ｇ１の第２ＰチャネルＭＯＳトランジスタのゲートと、センスアンプ２Ｇ１の第２ＮチャネルＭＯＳトランジスタのゲートとに接続されている。
センスアンプ２Ｇ１の第１ＰチャネルＭＯＳトランジスタのソースおよびドレインの一方は、第２ビット線に接続されている。センスアンプ２Ｇ１の第２ＰチャネルＭＯＳトランジスタのソースおよびドレインの一方は、第１ビット線に接続されている。センスアンプ２Ｇ１の第１ＰチャネルＭＯＳトランジスタのソースおよびドレインの他方と、センスアンプ２Ｇ１の第２ＰチャネルＭＯＳトランジスタのソースおよびドレインの他方とには、共通のセンスアンプ活性化信号ＳＡＰが入力される。
センスアンプ２Ｇ１の第１ＮチャネルＭＯＳトランジスタのソースおよびドレインの一方は、第２ビット線に接続されている。センスアンプ２Ｇ１の第２ＮチャネルＭＯＳトランジスタのソースおよびドレインの一方は、第１ビット線に接続されている。センスアンプ２Ｇ１の第１ＮチャネルＭＯＳトランジスタのソースおよびドレインの他方と、センスアンプ２Ｇ１の第２ＮチャネルＭＯＳトランジスタのソースおよびドレインの他方とには、共通のセンスアンプ活性化信号ＳＡＮが入力される。
イコライザ２Ｇ２の第１ＮチャネルＭＯＳトランジスタのソースおよびドレインの一方は、第１ビット線に接続されている。イコライザ２Ｇ２の第２ＮチャネルＭＯＳトランジスタのソースおよびドレインの一方は、第２ビット線に接続されている。イコライザ２Ｇ２の第１ＮチャネルＭＯＳトランジスタのソースおよびドレインの他方は、イコライザ２Ｇ２の第２ＮチャネルＭＯＳトランジスタのソースおよびドレインの他方に接続されている。
増幅回路２Ｇの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、増幅回路２Ｇによって増幅された（つまり、増幅回路２Ｇを介して出力される）単一電子素子２Ａの電位（増幅回路２Ｇの第１出力端子Ｖｏｕｔ１における電位）と、増幅回路２Ｇによって増幅された（つまり、増幅回路２Ｇを介して出力される）単一電子素子２Ｂの電位（増幅回路２Ｇの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、増幅回路２Ｇの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、増幅回路２Ｇによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｇによって増幅された単一電子素子２Ｂの電位との電位差を、元の単一電子素子２Ａの出力端子と単一電子素子２Ｂの出力端子との電位差と比べて大きな値として出力する。更に、判定部２Ｉは、増幅回路２Ｇによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｇによって増幅された単一電子素子２Ｂの電位とを比較することによって「０」と「１」との判定を行う。
図１２に示す例では、判定部２Ｉが、増幅回路２Ｇによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｇによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第５実施形態では、量子回路１Ａから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、増幅回路２Ｇ）によって増幅された信号（詳細には、増幅回路２Ｇの第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、増幅回路２Ｇ）によって増幅された信号（詳細には、増幅回路２Ｇの第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる詳細には、量子回路１Ａの出力と量子回路１Ｂの出力が判定部２Ｉを通して、０と１との間で反転するように、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって、量子ビットの状態の読み出しの正解率を向上させることができる。
［第６実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第６実施形態について説明する。
第６実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第５実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第６実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図１３は第６実施形態の量子ビット読み出し装置２の一例を示す図である。第６実施形態の量子装置１のラッチ回路１Ｃは、例えば図１３に示す量子ビット読み出し装置２として表現することができる。
図１３に示す例では、量子ビット読み出し装置２が、単一電子素子２Ａと、単一電子素子２Ｂと、増幅回路２Ｃと、増幅回路２Ｄと、増幅回路２Ｇと、判定部２Ｉ（図６参照）とを備えている。増幅回路２Ｃは、ＰチャネルＭＯＳトランジスタによって構成されている。増幅回路２Ｄは、ＰチャネルＭＯＳトランジスタによって構成されている。
なお、増幅回路２Ｃ、２Ｄは図７のように二つ以上のＭＯＳトランジスタから構成されてもよい。
単一電子素子２Ａは、量子回路１Ａ（図２参照）のスピン量子ビットの状態を測定する。単一電子素子２Ａのゲートは、量子回路１Ａに接続されている。単一電子素子２Ａのソースおよびドレインの一方は、増幅回路２Ｇのトランジスタ２Ｇ３のソースおよびドレインの一方と、増幅回路２Ｃとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの一方とに接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。増幅回路２Ｃとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。つまり、増幅回路２Ｃは、単一電子素子２Ａと増幅回路２Ｇとの間に配置されている。
単一電子素子２Ｂは、量子回路１Ｂ（図２参照）のスピン量子ビットの状態を測定する。単一電子素子２Ｂのゲートは、量子回路１Ｂに接続されている。単一電子素子２Ｂのソースおよびドレインの一方は、増幅回路２Ｇのトランジスタ２Ｇ４のソースおよびドレインの一方と、増幅回路２Ｄとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの一方とに接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。増幅回路２Ｄとして機能するＰチャネルＭＯＳトランジスタのソースおよびドレインの他方は、所定の電位ＶＤに接続されている。つまり、増幅回路２Ｄは、単一電子素子２Ｂと増幅回路２Ｇとの間に配置されている。
増幅回路２Ｇは、図１２に示す増幅回路２Ｇと同様に構成されている。つまり、ＳＲＡＭ２Ｆの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、増幅回路２Ｃおよび増幅回路２Ｇによって増幅された（つまり、増幅回路２Ｇを介して出力される）単一電子素子２Ａの電位（増幅回路２Ｇの第１出力端子Ｖｏｕｔ１における電位）と、増幅回路２Ｄおよび増幅回路２Ｇによって増幅された（つまり、増幅回路２Ｇを介して出力される）単一電子素子２Ｂの電位（増幅回路２Ｇの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、増幅回路２Ｇの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、増幅回路２Ｃおよび増幅回路２Ｇによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｄおよび増幅回路２Ｇによって増幅された単一電子素子２Ｂの電位との電位差を、元の単一電子素子２Ａの出力端子と単一電子素子２Ｂの出力端子との電位差と比べて大きな値として出力する。更に、判定部２Ｉは、増幅回路２Ｃおよび増幅回路２Ｇによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｄおよび増幅回路２Ｇによって増幅された単一電子素子２Ｂの電位とを比較することによって「０」と「１」との判定を行う。
図１３に示す例では、判定部２Ｉが、増幅回路２Ｃおよび増幅回路２Ｇによって増幅された単一電子素子２Ａの電位と、増幅回路２Ｄおよび増幅回路２Ｇによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第６実施形態では、量子回路１Ａから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、増幅回路２Ｃおよび増幅回路２Ｇ）によって増幅された信号（詳細には、増幅回路２Ｇの第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、増幅回路２Ｄおよび増幅回路２Ｇ）によって増幅された信号（詳細には、増幅回路２Ｇの第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ａの出力と量子回路１Ｂの出力が判定部２Ｉを通して、０と１との間で反転するように、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって、量子ビットの状態の読み出しの正解率を向上させることができる。
図１８は図１３に示す第６実施形態の量子ビット読み出し装置２での電圧の時間変化を示す図である。
図１８に示すように、イコライザ２Ｇ２とセンスアンプ２Ｇ１の入力信号を時間的に調整することで、増幅回路２Ｇの第１出力端子Ｖｏｕｔ１の電位Ｖｏｕｔ１と増幅回路２Ｇの第２出力端子Ｖｏｕｔ２の電位Ｖｏｕｔ２を明確に区別することができる。
［第７実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第７実施形態について説明する。
第７実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第７実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図１４は第７実施形態の量子ビット読み出し装置２などの一例を示す図である。第７実施形態の量子装置１のラッチ回路１Ｃおよび判定部１Ｄは、例えば図１４に示す量子ビット読み出し装置２として表現することができる。
図１４は量子ビットがスピン量子ビットである場合を示す。量子ビットが電荷量子ビットである場合は単一電子素子がそのまま電荷量子ビットして扱われる。
図１４に示す例では、量子ビット読み出し装置２が、単一電子素子２Ａと、単一電子素子２Ｂと、クロスカップルＭＯＳトランジスタ回路２Ｈと、判定部２Ｉとを備えている。クロスカップルＭＯＳトランジスタ回路２Ｈは、クロスカップル接続された一対のＰチャネルＭＯＳトランジスタ２Ｈ１、２Ｈ２と、トランジスタ２Ｈ３、２Ｈ４とを備えている。
単一電子素子２Ａは、量子回路１Ａの量子ビットの状態を測定する。単一電子素子２Ａのゲートは、量子回路１Ａに接続されている。単一電子素子２Ａのソースおよびドレインの一方は、クロスカップルＭＯＳトランジスタ回路２Ｈのトランジスタ２Ｈ３のソースおよびドレインの一方に接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂの量子ビットの状態を測定する。単一電子素子２Ｂのゲートは、量子回路１Ｂに接続されている。単一電子素子２Ｂのソースおよびドレインの一方は、クロスカップルＭＯＳトランジスタ回路２Ｈのトランジスタ２Ｈ４のソースおよびドレインの一方に接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
トランジスタ２Ｈ３のソースおよびドレインの他方は、クロスカップルＭＯＳトランジスタ回路２Ｈの第１出力端子Ｖｏｕｔ１に接続されている。トランジスタ２Ｈ３のゲートは、ワード線ＷＬに接続されている。
トランジスタ２Ｈ４のソースおよびドレインの他方は、クロスカップルＭＯＳトランジスタ回路２Ｈの第２出力端子Ｖｏｕｔ２に接続されている。トランジスタ２Ｈ４のゲートは、ワード線ＷＬに接続されている。
ＰチャネルＭＯＳトランジスタ２Ｈ１のソースおよびドレインの一方と、ＰチャネルＭＯＳトランジスタ２Ｈ２のゲートとは、クロスカップルＭＯＳトランジスタ回路２Ｈの第１出力端子Ｖｏｕｔ１に接続されている。ＰチャネルＭＯＳトランジスタ２Ｈ１のソースおよびドレインの他方は、所定の電位ＶＤに接続されている。
ＰチャネルＭＯＳトランジスタ２Ｈ２のソースおよびドレインの一方と、ＰチャネルＭＯＳトランジスタ２Ｈ１のゲートとは、クロスカップルＭＯＳトランジスタ回路２Ｈの第２出力端子Ｖｏｕｔ２に接続されている。ＰチャネルＭＯＳトランジスタ２Ｈ２のソースおよびドレインの他方は、所定の電位ＶＤに接続されている。
クロスカップルＭＯＳトランジスタ回路２Ｈの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された（つまり、クロスカップルＭＯＳトランジスタ回路２Ｈを介して出力される）単一電子素子２Ａの電位（クロスカップルＭＯＳトランジスタ回路２Ｈの第１出力端子Ｖｏｕｔ１における電位）と、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された（つまり、クロスカップルＭＯＳトランジスタ回路２Ｈを介して出力される）単一電子素子２Ｂの電位（クロスカップルＭＯＳトランジスタ回路２Ｈの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、クロスカップルＭＯＳトランジスタ回路２Ｈの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された単一電子素子２Ａの電位と、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された単一電子素子２Ｂの電位との電位差を、元の単一電子素子２Ａの出力端子と単一電子素子２Ｂの出力端子との電位差と比べて大きな値として出力する。更に、判定部２Ｉは、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された単一電子素子２Ａの電位と、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された単一電子素子２Ｂの電位とを比較することによって「０」と「１」との判定を行う。
図１４に示す例では、判定部２Ｉが、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された単一電子素子２Ａの電位と、クロスカップルＭＯＳトランジスタ回路２Ｈによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第７実施形態では、量子回路１Ａから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、クロスカップルＭＯＳトランジスタ回路２Ｈ）によって増幅された信号（詳細には、クロスカップルＭＯＳトランジスタ回路２Ｈの第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された（スピン）量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、クロスカップルＭＯＳトランジスタ回路２Ｈ）によって増幅された信号（詳細には、クロスカップルＭＯＳトランジスタ回路２Ｈの第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの（スピン）量子ビットの状態と量子回路１Ｂの（スピン）量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって、量子ビットの状態の読み出しの正解率を向上させることができる。
なお、図１４ではＰチャネルＭＯＳトランジスタのペアを用いているが、ＮチャネルＭＯＳトランジスタを用いてもいいし、単一電子素子の一端を接地せずに他の単一電子素子やＮチャネルＭＯＳトランジスタを一つ以上追加してもよい。一般にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタをそれぞれ一つ以上単一電子と直列もしくは並列に接続してもよい。
［第８実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第８実施形態について説明する。
第８実施形態の量子装置１および量子ビット読み出し装置２は、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様に構成されている。従って、第８実施形態の量子装置１および量子ビット読み出し装置２によれば、後述する点を除き、上述した第１実施形態の量子装置１および量子ビット読み出し装置２と同様の効果を奏することができる。
図１５は第８実施形態の量子ビット読み出し装置２などの一例を示す図である。第８実施形態の量子装置１のラッチ回路１Ｃおよび判定部１Ｄは、例えば図１５に示す量子ビット読み出し装置２として表現することができる。図１５は量子ビットがスピン量子ビットである場合を示す。量子ビットが電荷量子ビットの場合は単一電子素子がそのまま電荷量子ビットして扱われる。
図１５に示す例では、量子ビット読み出し装置２が、差動増幅回路２Ｅと、判定部２Ｉ（図２参照）とを備えている。差動増幅回路２Ｅは、バイポーラトランジスタ２Ｅ１１、２Ｅ１２と、抵抗２Ｅ１３、２Ｅ１４、２Ｅ１５、２Ｅ１６と、定電流源２Ｅ１７とを備えている。
単一電子素子２Ａは、量子回路１Ａの量子ビットの状態を測定する。単一電子素子２Ａは量子回路１Ａに含まれる。単一電子素子２Ａのソースおよびドレインの一方は、バイポーラトランジスタ２Ｅ１１のベースに接続されると共に、抵抗２Ｅ１５を介して所定の電位ＶＤに接続されている。単一電子素子２Ａのソースおよびドレインの他方は、例えば接地されている。
単一電子素子２Ｂは、量子回路１Ｂの量子ビットの状態を測定する。単一電子素子２Ｂは量子回路１Ｂに含まれる。単一電子素子２Ｂのソースおよびドレインの一方は、バイポーラトランジスタ２Ｅ１２のベースに接続されると共に、抵抗２Ｅ１６を介して所定の電位ＶＤに接続されている。単一電子素子２Ｂのソースおよびドレインの他方は、例えば接地されている。
バイポーラトランジスタ２Ｅ１１のエミッタは、定電流源２Ｅ１７に接続されている。バイポーラトランジスタ２Ｅ１１のコレクタは、差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１に接続されている。差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１は、抵抗２Ｅ１３を介して所定の電位ＶＤに接続されている。
バイポーラトランジスタ２Ｅ１２のエミッタは、定電流源２Ｅ１７に接続されている。バイポーラトランジスタ２Ｅ１２のコレクタは、差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２に接続されている。差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２は、抵抗２Ｅ１４を介して所定の電位ＶＤに接続されている。
差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２とは、判定部２Ｉに接続されている。
判定部２Ｉは、差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位（差動増幅回路２Ｅの第１出力端子における電位）と、差動増幅回路２Ｅによって増幅された単一電子素子２Ｂの電位（差動増幅回路２Ｅの第２出力端子における電位）との違いを読み取る。
詳細には、差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位と、差動増幅回路２Ｅによって増幅された単一電子素子２Ｂの電位との電位差を増幅する。更に、判定部２Ｉは、差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位と、差動増幅回路２Ｅとよって増幅された単一電子素子２Ｂの電位とを比較することによって「０」と「１」との判定を行う。
図１５に示す例では、判定部２Ｉが、差動増幅回路２Ｅによって増幅された単一電子素子２Ａの電位と、差動増幅回路２Ｅによって増幅された単一電子素子２Ｂの電位との違いを読み取ることにより、回路全体を小型化しつつ単一電子素子２Ａ、２Ｂに接続された量子回路１Ａ、１Ｂの量子ビットの状態を読み出すことができる。
換言すれば、第８実施形態では、量子回路１Ａから出力された量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、差動増幅回路２Ｅ）によって増幅された信号（詳細には、差動増幅回路２Ｅの第１出力端子Ｖｏｕｔ１の電位）と、量子回路１Ｂから出力された量子ビットの状態を示す信号がラッチ回路１Ｃ（詳細には、差動増幅回路２Ｅ）によって増幅された信号（詳細には、差動増幅回路２Ｅの第２出力端子Ｖｏｕｔ２の電位）とを比較することにより、量子回路１Ａの量子ビットの状態と量子回路１Ｂの量子ビットの状態との違いを正確に判定することができる。詳細には、量子回路１Ａの出力と量子回路１Ｂの出力が判定部２Ｉを通して、０と１との間で反転するように、量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力することによって、量子ビットの状態の読み出しの正解率を向上させることができる。
［第９実施形態］
以下、本発明の量子装置、量子ビット読み出し装置および電子回路の第９実施形態について説明する。
第９実施形態の電子回路３は、後述する点を除き、上述した第７実施形態の量子ビット読み出し装置２と同様に構成されている。従って、第９実施形態の電子回路３によれば、後述する点を除き、上述した第７実施形態の量子ビット読み出し装置２と同様の効果を奏することができる。
図１６は第９実施形態の電子回路３の一例を示す図である。
図１６に示す例では、電子回路３が、第１単一電子素子アレイ３Ａ（図１７参照）と、第１セレクタ３Ｂ（図１７参照）と、第２単一電子素子アレイ３Ｃ（図１７参照）と、第２セレクタ３Ｄ（図１７参照）と、増幅回路３Ｅと、判定部３Ｆとを備えている。
第１単一電子素子アレイ３Ａは複数の単一電子素子を含む。第１セレクタ３Ｂは、第１単一電子素子アレイ３Ａに含まれる複数の単一電子素子から、１つの単一電子素子である第１単一電子素子３Ａ１を選択する。
第２単一電子素子アレイ３Ｃは複数の単一電子素子を含む。第２セレクタ３Ｄは、第２単一電子素子アレイ３Ｃに含まれる複数の単一電子素子から、１つの単一電子素子である第２単一電子素子３Ｃ１を選択する。
増幅回路３Ｅは、図１４に示すクロスカップルＭＯＳトランジスタ回路２Ｈと同様に構成されている。増幅回路３Ｅは、第１セレクタ３Ｂによって選択された第１単一電子素子３Ａ１の電位と、第２セレクタ３Ｄによって選択された第２単一電子素子３Ｃ１の電位とを増幅する。
判定部３Ｆは、図１４に示す判定部２Ｉと同様に機能する。判定部３Ｆは、増幅回路３Ｅによって増幅された第１単一電子素子３Ａ１の電位（増幅回路３Ｅの第１出力端子Ｖｏｕｔ１の電位）と、増幅回路３Ｅによって増幅された第２単一電子素子３Ｃ１の電位（増幅回路３Ｅの第２出力端子Ｖｏｕｔ２の電位）とを比較することによって、０と１との判定を行う。
つまり、図１６に示す例では、電子回路３において、第１単一電子素子３Ａ１の電位と第２単一電子素子３Ｃ１の電位との違いが読み取られる。
図１７は上述した第１実施形態から第９実施形態までの単一電子素子２Ａとして第１単一電子素子アレイ３Ａに含まれる複数の単一電子素子のうちの１つの単一電子素子（第１単一電子素子３Ａ１）が用いられ、第１実施形態から第９実施形態までの単一電子素子２Ｂとして第２単一電子素子アレイ３Ｃに含まれる複数の単一電子素子のうちの１つの単一電子素子（第２単一電子素子３Ｃ１）が用いられる例を説明するための図である。図１７は単一電子素子のみ描かれているが、これは単一電子素子が電荷量子ビットの場合であり、スピン量子ビットに適用する場合には各単一電子素子がスピン量子ビットの読み取り装置として働く。
図１７のアレイ構造は、第１実施形態から第９実施形態まで適用することができるが、特に図１７に示すアレイ構造で図１６の実施形態を適用する場合、第１セレクタ３Ｂが、図９に示す単一電子素子２Ａと同様に機能する第１単一電子素子３Ａ１（図１６参照）を第１単一電子素子アレイ３Ａから選択する。第１セレクタ３Ｂによって選択された第１単一電子素子３Ａ１は、増幅回路３Ｅに接続される。
第２単一電子素子アレイ３Ｃは、第１単一電子素子アレイ３Ａと同様に構成されている。第２セレクタ３Ｄは、第１セレクタ３Ｂと同様に構成されている。第２セレクタ３Ｄは、図９に示す単一電子素子２Ｂと同様に機能する第２単一電子素子３Ｃ１（図１６参照）を第２単一電子素子アレイ３Ｃから選択する。第２セレクタ３Ｄによって選択された第２単一電子素子３Ｃ１は、増幅回路３Ｅに接続される。
図１７に示す増幅回路３Ｅは、図９に示すＳＲＡＭ２Ｆと同様に機能する。図１７に示す判定部３Ｆは、図９に示す判定部２Ｉと同様に機能する。つまり、判定部３Ｆは、第１セレクタ３Ｂによって選択されて増幅回路３Ｅによって増幅された（つまり、増幅回路３Ｅを介して出力される）第１位単一電子素子３Ａ１の電位（増幅回路３Ｅの第１出力端子Ｖｏｕｔ１における電位）と、第２セレクタ３Ｄによって選択されて増幅回路３Ｅによって増幅された（つまり、増幅回路３Ｅを介して出力される）第２単一電子素子３Ｃ１の電位（増幅回路３Ｅの第２出力端子Ｖｏｕｔ２における電位）との違いを読み取る。
詳細には、増幅回路３Ｅの第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、増幅回路３Ｅによって増幅された第１単一電子素子３Ａ１の電位と、増幅回路３Ｅによって増幅された第２単一電子素子３Ｃ１の電位とを、例えば「０」と「１」とのような反転した結果として出力する。更に、判定部３Ｆは、増幅回路３Ｅによって増幅された第１単一電子素子３Ａ１の電位と、増幅回路３Ｅによって増幅された第２単一電子素子３Ｃ１の電位とを比較することによって「０」と「１」との判定を行う。
図１９は第９実施形態の電子回路３の第１単一電子素子アレイ３ＡとしてＮＡＮＤフラッシュメモリが用いられ、第２単一電子素子アレイ３ＣとしてＮＡＮＤフラッシュメモリが用いられる例を説明するための図である。詳細には、図１９は第１単一電子素子アレイ３Ａとして機能するＮＡＮＤフラッシュメモリのコントロールゲートとフローティングゲートとトンネル酸化膜とソースとドレインと電子との関係を示している。
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。上述した各実施形態および各例に記載の構成を組み合わせてもよい。
本発明は主にスピン量子ビットについて説明を加えてきたが、単一電子素子を電荷量子ビット素子としてすべて置き換えても成立する。例えば図１６に示す例では、単一電子素子３Ａ１、３Ｃ１そのものを電荷量子ビットとして動作させることもできる。図１６は特に電荷量子ビット（３Ａ１）と電荷量子ビット（３Ｃ１）とがキャパシタンスを通して結合している状態を示す。電荷量子ビット（３Ａ１）と電荷量子ビット（３Ｃ１）とのキャパシタンス結合は非特許文献８に示すように例えばイジング相互作用として働く。電荷量子ビット間が離れている場合にはこの相互作用は働かない。このようにペアとなる単一電子同士が近接してキャパシタンスを介して直接相互作用しても構わない。
また第一のＭＯＳトランジスタとしてＰＭＯＳを記述したが、ＮＭＯＳトランジスタでも構わない。またＮＭＯＳトランジスタの場合、単一電子素子と接地との間にＭＯＳトランジスタを入れても構わない。図１７、図１９においては隣り合った電荷量子ビットが相互作用をしても構わない。
なお、上述した実施形態における量子装置１、量子ビット読み出し装置２または電子回路３が備える各部の機能全体あるいはその一部は、これらの機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現しても良い。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶部のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでも良い。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
上記実施形態で量子回路１Ａから出力されたスピン量子ビットの状態と量子回路１Ｂの入力信号を量子回路１Ａの入力信号と例えばインバータを通して入力すること（つまり、量子回路１Ｂの入力信号として、量子回路１Ａの入力信号を反転させたものを用いることによって）について述べたがこれは片方のスピン量子ドットのスピンの向きともう一つのスピン量子ドットのスピンの向きが逆向きであることを示すことが多い。
また、入力部分について、これまでの図のスピン量子ビットの例では、二つの量子ドットのうち片方の量子ドット内のスピン状態がアップのとき、ダウンスピンが入ることが可能となるという状態を考えてきた。これは、単一電子素子の隣の量子ドットに電子がある場合、単一電子素子の電流が流れにくくなることを利用している。つまり単一電子素子の隣の電子の有無によって、単一電子素子のゲート電圧がシフトするのと等価であること利用している。図２０はこの様子の模式図を示しており、電荷があるかないかで、クーロン振動のピーク位置がずれることを示している。上記の実施形態では、このシフト分を単一電子素子のゲート電圧の違いということで記述した。なお、単一電子素子を制御する電極は二つ以上であっても構わない。
さらに、これは一例であって、例えば、非特許文献７のように単一電子素子に接するスピン量子ドットが一つの場合でも構わない。
上記の説明で量子回路１Ｂ内の量子ビットの数は量子回路１Ａ内の量子ビットの数と必ずしも等しくなくても構わない。この場合、量子回路１Ｂ内の量子ビットの量子状態を０か１に固定し、参照する量子ビットの集まりとして、量子回路１Ａ内の量子ビットの量子状態を決定することができる。
１…量子装置、１Ａ…量子回路、１Ｂ…量子回路、１Ｃ…ラッチ回路、１Ｄ…判定部、２…量子ビット読み出し装置、２Ａ…単一電子素子、２Ｂ…単一電子素子、２Ｃ…増幅回路、２Ｃ１…トランジスタ、２Ｃ２…トランジスタ、２Ｄ…増幅回路、２Ｄ１…トランジスタ、２Ｄ２…トランジスタ、２Ｅ…差動増幅回路、２Ｅ１、２Ｅ２、２Ｅ３、２Ｅ４、２Ｅ５、２Ｅ６、２Ｅ７…トランジスタ、２Ｅ１１、２Ｅ１２…バイポーラトランジスタ、２Ｅ１３、２Ｅ１４、２Ｅ１５、２Ｅ１６…抵抗、２Ｅ１７…定電流源、２Ｆ…ＳＲＡＭ、２Ｆ１、２Ｆ２…アクセストランジスタ、２Ｆ３、２Ｆ４…インバータ、２Ｇ…増幅回路、２Ｇ１…センスアンプ、２Ｇ２…イコライザ、２Ｇ３、２Ｇ４…トランジスタ、２Ｈ…クロスカップルＭＯＳトランジスタ回路、２Ｈ１、２Ｈ２…ＰチャネルＭＯＳトランジスタ、２Ｈ３、２Ｈ４…トランジスタ、２Ｉ…判定部、３…電子回路、３Ａ…第１単一電子素子アレイ、３Ａ１…単一電子素子、３Ｂ…第１セレクタ、３Ｃ…第２単一電子素子アレイ、３Ｃ２…単一電子素子、３Ｄ…第２セレクタ、３Ｅ…増幅回路、３Ｆ…判定部

Claims (15)

  1. 第１量子回路と、
    第２量子回路と、
    前記第１量子回路と前記第２量子回路とに接続されたラッチ回路とを備え、
    前記ラッチ回路は、
    前記第１量子回路から出力された第１量子ビットの状態をラッチして、前記第１量子ビットの状態を示す信号を増幅する機能と、
    前記第２量子回路から出力された第２量子ビットの状態をラッチして、前記第２量子ビットの状態を示す信号を増幅する機能とを有する、
    量子装置。
  2. 第１量子回路に接続された第１単一電子素子と、
    第２量子回路に接続された第２単一電子素子と、
    前記第１単一電子素子と前記第２単一電子素子とに接続された差動増幅回路とを備え、
    前記差動増幅回路によって増幅された前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、
    量子ビット読み出し装置。
  3. 前記第１単一電子素子と前記差動増幅回路との間に配置された第１増幅回路と、
    前記第２単一電子素子と前記差動増幅回路との間に配置された第２増幅回路とを備える、
    請求項２に記載の量子ビット読み出し装置。
  4. 前記第１増幅回路は、第１導電型トランジスタと第２導電型トランジスタとを備え、
    前記第２増幅回路は、第１導電型トランジスタと第２導電型トランジスタとを備える、
    請求項３に記載の量子ビット読み出し装置。
  5. 第１量子回路に接続された第１単一電子素子と、
    第２量子回路に接続された第２単一電子素子と、
    前記第１単一電子素子と前記第２単一電子素子とに接続されたＳＲＡＭ（Static Random Access Memory）とを備え、
    前記ＳＲＡＭを介して出力される前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、
    量子ビット読み出し装置。
  6. 前記ＳＲＡＭは、
    前記第１単一電子素子に接続された第１アクセストランジスタと、
    前記第２単一電子素子に接続された第２アクセストランジスタと、
    前記第１アクセストランジスタに接続された第１インバータと、
    前記第２アクセストランジスタに接続された第２インバータとを備え、
    前記第１インバータと前記第２インバータとはクロスカップル接続されている、
    請求項５に記載の量子ビット読み出し装置。
  7. 前記第１単一電子素子と前記ＳＲＡＭとの間に配置された第１増幅回路と、
    前記第２単一電子素子と前記ＳＲＡＭとの間に配置された第２増幅回路とを備える、
    請求項５に記載の量子ビット読み出し装置。
  8. 第１量子回路に接続された第１単一電子素子と、第２量子回路に接続された第２単一電子素子とに接続された増幅回路を備え、
    前記増幅回路を介して出力される前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、
    量子ビット読み出し装置。
  9. 前記増幅回路は、センスアンプとイコライザとを備える、
    請求項８に記載の量子ビット読み出し装置。
  10. 第１量子回路に接続された第１単一電子素子と、
    第２量子回路に接続された第２単一電子素子と、
    前記第１単一電子素子と前記第２単一電子素子とに接続されたクロスカップルＭＯＳトランジスタ回路とを備え、
    前記クロスカップルＭＯＳトランジスタ回路は、クロスカップル接続された一対のＰチャネルＭＯＳトランジスタを備え、
    前記クロスカップルＭＯＳトランジスタ回路を介して出力される前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、
    量子ビット読み出し装置。
  11. 前記差動増幅回路は、
    ベースが前記第１単一電子素子に接続された第１バイポーラトランジスタと、
    ベースが前記第２単一電子素子に接続された第２バイポーラトランジスタとを備える、
    請求項２に記載の量子ビット読み出し装置。
  12. 前記第１単一電子素子の電位と、前記第２単一電子素子の電位とが、反転した結果として出力される、
    請求項２から請求項１１のいずれか一項に記載の量子ビット読み出し装置。
  13. 前記第１単一電子素子の電位と前記第２単一電子素子の電位とを比較することによって０と１との判定を行う判定部を備える、
    請求項２から請求項１２のいずれか一項に記載の量子ビット読み出し装置。
  14. 複数の単一電子素子を含む第１単一電子素子アレイと、
    前記第１単一電子素子アレイから１つの単一電子素子である第１単一電子素子を選択する第１セレクタと、
    複数の単一電子素子を含む第２単一電子素子アレイと、
    前記第２単一電子素子アレイから１つの単一電子素子である第２単一電子素子を選択する第２セレクタと、
    前記第１セレクタによって選択された前記第１単一電子素子の電位と、前記第２セレクタによって選択された前記第２単一電子素子の電位とを増幅する増幅回路とを備え、
    前記第１単一電子素子の電位と前記第２単一電子素子の電位との違いが読み取られる、
    電子回路。
  15. 前記第１単一電子素子の電位と前記第２単一電子素子の電位とを比較することによって０と１との判定を行う判定部を備える、
    請求項１４に記載の電子回路。
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JP3712993B2 (ja) * 2001-07-04 2005-11-02 松下電器産業株式会社 センスアンプ回路
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JP5922935B2 (ja) * 2012-01-24 2016-05-24 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ装置の読出し回路
JP2018163495A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 情報処理装置、情報処理システムおよび情報処理方法
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