JP2018163495A

JP2018163495A - 情報処理装置、情報処理システムおよび情報処理方法

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Publication number: JP2018163495A
Application number: JP2017059940A
Authority: JP
Inventors: 哲史棚本; Tetsufumi Tanamoto; 悠介東; Yusuke Higashi; 孝生丸亀; Takao Marugame; 安田　心一; Shinichi Yasuda; 心一安田; 淳出口; Atsushi Deguchi
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-24
Filing date: 2017-03-24
Publication date: 2018-10-18
Also published as: US20180276557A1

Abstract

【課題】量子ゆらぎを利用した量産可能な情報処理装置、情報処理システムおよび情報処理方法を実現すること。
【解決手段】実施形態によれば、量子アニーリング機械１は、それぞれ浮遊ゲート１０５を含む複数のセル（量子ビット）２１１を備えた量子ビットアレイ２１と、複数のセル２１１へのデータの書込みと、複数のセル２１１からのデータの読出しとを実行するとともに、浮遊ゲート１０５に対する電荷のトンネリングを時間的に制御するコントローラ１０と、を備える。
【選択図】図３

Description

以下の実施形態は、一般的に、情報処理装置、情報処理システムおよび情報処理方法に関する。

人工知能に連携して最適化問題を解く手法として、近年、量子アニーリング機械の研究が進展している。量子アニーリングは、古典的なアニーリング計算手法を量子的に拡張したものであり、巡回セールスマン問題などのいわゆるＮＰ困難（NP-hard）の問題で、計算時間が短縮することが期待されている。

特許第５４００８７２号公報特許第５３５１８９３号公報特許第５０７２６０３号公報特許第５８６５４５６号公報

T. Kadowaki and H. Nishimori, "Quantum annealing in the transverse Ising model", Phys. Rev. E 58, 5355-5363 (1998) A. Lucas, "Ising formulations of many NP problems", Front. Phys., Vol.2, 5 (2014) Y. Makhlin, G. Schon, and A. Shnirman, "Quantum-state engineering with Josephson-junction devices", Rev. Mod. Phys. Vol.73, 357-400 (2001) G. Nicosia et al., "A single-electron analysis of NAND flash memory programming", IEEE International Electron Devices Meeting (IEDM), 2015 J. D. Lee, S. H. Hur and J.D. Choi, "Effects of floating-gate interference on NAND flash memory cell operation", IEEE Electron Device Letters, 264-266 (2002) A. O. Niskanen, Y. Nakamura and J.S. Tsai, "Tunable coupling scheme for flux qubits at the optimal point", Phys. Rev. B73, 094506 (2006)

本発明の一つの実施形態は、量子ゆらぎを利用した量産可能な情報処理装置、情報処理システムおよび情報処理方法を提供することを目的とする。

実施形態によれば、情報処理装置は、それぞれ浮遊ゲートを含む複数の量子ビットを備えた量子ビットアレイと、前記複数の量子ビットへのデータの書込みと、前記複数の量子ビットからのデータの読出しとを実行するとともに、前記浮遊ゲートに対する電荷のトンネリングを時間的に制御するコントローラとを備える。

図１は、巡回セールスマン問題の構図の一例を示す図である。図２は、第１の実施形態におけるイジングハミルトニアンの式におけるトンネリング項の影響が時間の経過とともに次第に減少していく例を示す図である。図３は、第１の実施形態にかかる情報処理装置としての量子アニーリング機械の概略構成例を示すブロック図である。図４は、第１の実施形態にかかる量子ビット演算部の概略構成例を示すブロック図である。図５は、図４に示す量子ビットアレイの概略構成例を示す図である。図６は、第１の実施形態にかかるセル（量子ビット）の構造例を示す図である。図７は、第１の実施形態かかるカラム方向にＮＡＮＤ構造を有するセルアレイの一例を示す上視図である。図８は、第１の実施形態にかかるキャパシタンスネットワークモデルの一例を示す図である。図９は、図８に例示したキャパシタンスネットワークモデルにおける中央のセルの制御ゲートにゲート電圧を印加しない場合の計算結果の一例を示す図である。図１０は、第１の実施形態にかかる電子の往来の一例を示す図である。図１１は、第１の実施形態にかかる電子の往来の他の一例を示す図である。図１２は、図１０に示す条件下で電子のトンネリングが発生する様子を説明するためのエネルギーバンド図である。図１３は、第１の実施形態にかかる量子演算動作の一例を示すフローチャートである。図１４は、第２の実施形態の概念を説明するための図であって、セル（量子ビット）の構造例を示す図である。

以下に添付図面を参照して、実施形態にかかる情報処理装置、情報処理システムおよび情報処理方法を詳細に説明する。なお、以下の実施形態により本発明が限定されるものではない。

以下の実施形態を説明するにあたり、まず、代表的な最適化問題の１つである巡回セールスマン問題について説明する。図１は、巡回セールスマン問題の構図の一例を示す図である。図１（ａ）には、分布する１０つの都市Ｎ１〜Ｎ１０の相対的な位置が示されている。各都市間の距離は一定ではなく、ばらばらである。巡回セールスマン問題とは、このように点在する都市（図１では１０つの都市Ｎ１〜Ｎ１０）すべてを効率よく巡回する経路を探索する問題であり、量子アニーリング機械で解くことが可能な代表的な最適化問題の一つである。巡回セールスマン問題におけるコスト関数は、全ての都市を結ぶ経路の長さ（経路長）である。したがって、巡回セールスマン問題を解くとは、コスト関数を最小化する最短の経路を求めることに相当する。

たとえば図１（ａ）に示す巡回セールスマン問題を解いた場合、図１（ｂ）に示すように、Ｎ１→Ｎ２→Ｎ４→Ｎ５→Ｎ６→Ｎ９→Ｎ８→Ｎ１０→Ｎ７→Ｎ３の順番（またはその逆の順番）で都市Ｎ１〜Ｎ１０を巡回することが、コスト関数を最小化する最短の経路であるという解を得ることができる。なお、図１では、出発点を都市Ｎ１としている。

工学的な最適化問題を物理的に解くために用いられるのがイジング模型である。イジング模型の基底状態が最適化問題の解と対応する。イジング模型の基底状態を求める最適化問題では、ハミルトニアン（エネルギー）がコスト関数である。古典的なイジングハミルトニアンＨは、以下の式（１）で表されるように、相互作用の項Ｊ_ｉｊと磁場の項（ゼーマン項）ｈ_ｉとから構成されている。式（１）において、ｉおよびｊはそれぞれ格子点を表す。また、ｓ_ｉ ^ｚおよびｓ_ｊ ^ｚは、それぞれ“＋１”と“−１”とのいずれかの値をとる二値の変数である。

一方で、量子アニーリングでは、量子ゆらぎによる量子トンネル効果（以下、単にトンネル効果という）を利用して様々な状態の重ね合わせを作りながら状態の探索が実行される。そこで、初期の段階では量子ゆらぎの影響（支配率）を大きくとって多くの状態を重ね合わせると同時に状態探索を実行し、その後、次第に量子ゆらぎの強さを低減させることで、最終的にコスト関数の最小状態にたどり着くようにする。

イジング模型の基底状態を求める最適化問題を量子アニーリング機械で解く場合、以下の式（２）に示すように、式（１）に示すイジングハミルトニアンＨに対して、量子ゆらぎによるトンネル効果の強弱を制御するトンネリング項Δが追加される。ただし、量子アニーリングの場合、式（２）におけるσ_ｉ ^ｚおよびσ_ｊ ^ｚは、二値の変数ではなく、パウリ行列で表され、それぞれ格子点ｉまたはｊに割り当てられたスピンのｚ成分表示である。同様に、σ_ｉ ^ｘは格子点ｉに割り当てられたスピンのｘ成分表示である。さらに、ｔは時間である。

次第に量子ゆらぎの強さを低減させるには、式（２）における最後尾のトンネリング項Δを、以下の式（３）に示すように、時間ｔが経過するにつれて“０”となるようなスケジューリングにて調整すればよい。

ここで図２に、式（２）におけるトンネリング項Δの影響が時間の経過とともに次第に減少していく例を示す。曲線ＦＡは１／ｌｏｇ（１＋ｔ）の減衰関数であり、曲線ＦＢは１／√ｔの減衰関数である。図２に示すように、曲線ＦＡまたは曲線ＦＢで表現されるトンネリング項Δは、時間ｔの経過とともに減衰するようにスケジューリングされる。

なお、上記式（２）で表されるイジングハミルトニアンＨを量子アニーリング機械として利用するためには、このハミルトニアンＨを自由に加工できることが必要である。つまり、相互作用の項Ｊ_ｉｊと磁場の項ｈ_ｉとを自在に変化させることができるように構成する必要がある。

以上のような最適化問題を解くことが可能な量子アニーリング機械としては、超伝導量子ビットを利用したものが存在する。しかしながら、量子アニーリング機械では量子的にコヒーレントなビットを多数用意する必要があるため、超伝導量子ビットのような量産が困難な超伝導量子回路を用いる構成では、信頼性も含めて、現存する大規模コンピュータより優れた装置を実現することは困難である。

そこで以下の実施形態では、ＮＡＮＤ型フラッシュメモリなどの確立された技術で用いられている浮遊ゲート（Floating Gate：ＦＧ）型メモリを利用して量子アニーリング機械を構成する。すでに生産技術が確立されて商用化されているＦＧ型メモリをベースとして用いることで、量産性や信頼性の高い量子アニーリング機械としての情報処理装置、情報処理システムおよび情報処理方法を実現することが可能である。

（第１の実施形態）
図３は、第１の実施形態にかかる情報処理装置としての量子アニーリング機械１の概略構成例を示すブロック図である。量子アニーリング機械１は、コントローラ１０と、量子ビット演算部２０とを備える。

コントローラ１０は、たとえばコミュニケーションインタフェース回路（コミュニケーションＩ／Ｆ）１６、ＲＡＭ（Random Access Memory）１２、ＣＰＵ（Central Processing Unit）１１、プログラム／リードインタフェース回路（プログラム／リードＩ／Ｆ）１４およびＥＣＣ部１３を備えている。コミュニケーションＩ／Ｆ１６、ＲＡＭ１２、ＣＰＵ１１、プログラム／リードＩ／Ｆ１４およびＥＣＣ部１３は、内部バス１８によって互いに接続されている。

コミュニケーションＩ／Ｆ１６は、外部バス１７を介して外部装置と接続され、外部装置との間でデータの送受信を実行する。なお、コミュニケーションＩ／Ｆ１６は、ネットワークインタフェースであってもよいし、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial ATA）やＰＣＩｅ（PCI Express）などであってもよい。

ＣＰＵ１１は、コントローラ１０全体の動作を制御する。たとえばＣＰＵ１１は、量子ビット演算部２０へデータを設定する際には、プログラム／リードＩ／Ｆ１４に対してデータの書込み命令を発行する。また、ＣＰＵ１１は、量子ビット演算部２０から演算結果であるデータを読み出す際には、プログラム／リードＩ／Ｆ１４に対してデータの読出し命令を発行する。さらに、ＣＰＵ１１は、量子ビット演算部２０をリセットする際には、プログラム／リードＩ／Ｆ１４に対してデータの消去（リセット）命令を発行する。また、ＣＰＵ１１は、ウェアレベリング等、量子ビット演算部２０を管理するための様々な処理を実行する。

プログラム／リードＩ／Ｆ１４は、ＮＡＮＤバス１５を介して量子ビット演算部２０と接続され、入力信号I/Oとして量子ビット演算部２０に対するデータの書込みおよび読出しを制御する。プログラム／リードＩ／Ｆ１４は、ＣＰＵ１１から受信した命令に基づき、信号ALE、信号CLE、信号WEn、及び信号REnを量子ビット演算部２０へ出力する。たとえばデータの書込み時には、プログラム／リードＩ／Ｆ１４は、ＣＰＵ１１で発行された書込み命令およびＲＡＭ１２等に格納されているデータを、量子ビット演算部２０へ転送する。一方、データの読出し時には、プログラム／リードＩ／Ｆ１４は、ＣＰＵ１１で発行された読出し命令を、量子ビット演算部２０へ転送する。そしてプログラム／リードＩ／Ｆ１４は、量子ビット演算部２０から読み出されたデータを受信し、これをＲＡＭ１２へ転送する。

ＲＡＭ１２は、例えばＤＲＡＭ（Dynamic RAM）（Synchronous DRAMを含む）やＳＲＡＭ（Static RAM）等の半導体メモリである。ＲＡＭ１２には、量子ビット演算部２０を管理するためのファームウェア、および、各種の管理テーブル等がロードされる。また、ＲＡＭ１２は、ＣＰＵ１１が各種演算等を実行する際のワーキングメモリとして機能する。さらに、ＲＡＭ１２は、量子ビット演算部２０へ書き込まれるデータや量子ビット演算部２０から読み出したデータを一時的に保持するバッファメモリとしても機能する。

ＥＣＣ部１３は、データに対するエラー検出及びエラー訂正を実行する。たとえば、ＥＣＣ部１３は、量子ビット演算部２０に書き込むデータを符号化する。また、ＥＣＣ部１３は、量子ビット演算部２０から読み出されたデータを復号することで、データにおけるエラー検出及びエラー訂正を実行する。ＥＣＣ部１３による符号化および復号のアルゴリズムとしては、任意のアルゴリズムが採用可能である。

量子ビット演算部２０は、たとえばＮＡＮＤ型のセル構造を備えた半導体装置であり、ＮＡＮＤバス１５を介してコントローラ１０に接続される。

ＮＡＮＤバス１５は、量子ビット演算部２０に対してＮＡＮＤインタフェースに従った信号の送受信を行う。この信号の具体例としては、チップイネーブル信号CEn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトイネーブル信号WEn、リードイネーブル信号REn、レディ・ビジー信号RBn、入出力信号I/Oなどが挙げられる。

信号CEnは、量子ビット演算部２０をイネーブルにするための信号である。信号CLEは、入力信号I/Oがコマンドであることを量子ビット演算部２０に通知する信号である。信号ALEは、入力信号I/Oがアドレスであることを量子ビット演算部２０に通知する信号である。信号WEnは入力信号I/Oを量子ビット演算部２０に取り込ませるための信号である。信号REnは、量子ビット演算部２０から出力信号I/Oを読み出すための信号である。レディ・ビジー信号RBnは、量子ビット演算部２０がレディ状態（コントローラ１０からの命令を受信できる状態）であるか、それともビジー状態（コントローラ１０からの命令を受信出来ない状態）であるかを示す。入出力信号I/Oは、例えば８ビットである。入出力信号I/Oは、量子ビット演算部２０とコントローラ１０との間で送受信されるデータの実体であり、コマンド、アドレス、書込みデータ、読出しデータ等である。

つづいて、量子ビット演算部２０のより詳細な構成を、図４および図５を用いて説明する。図４は、本実施形態にかかる量子ビット演算部の概略構成例を示すブロック図である。図５は、図４に示す量子ビットアレイの概略構成例を示す図である。

図４に示すように、量子ビット演算部２０は、量子ビットアレイ２１、ロウデコーダ（Ｒ／Ｄ）２２、ドライバ回路２３、カラムモジュール２４、アドレスレジスタ（ＡＤＤレジスタ）２５、コマンドレジスタ（ＣＭＤレジスタ）２６およびシーケンサ２７を備える。

量子ビットアレイ２１は、図５に示すように、複数のワード線ＷＬと、複数のワード線ＷＬに対して上下に離間して交差する複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが近接する箇所（以下、クロスポイントという）それぞれに接続された量子ビットとしてのセル２１１とを備える。各セル２１１は、たとえば浮遊ゲート構造を有する半導体素子であり、それぞれワード線ＷＬおよびビット線ＢＬによってロウおよびカラムに対応付けられている。量子ビットアレイ２１は、コントローラ１０から与えられたデータに対し、量子ゆらぎによるトンネル効果を利用して様々な状態の重ね合わせを作りながら状態探索を実行し、最終的にコスト関数を最小値とする解を求める。なお、量子ビットアレイ２１は、それぞれセル２１１の集合体である複数のブロックに分割されていてもよい。

ロウデコーダ２２は、量子ビットアレイ２１におけるアクセス対象のワード線ＷＬ（ロウ方向）を選択する。ドライバ回路２３は、選択されたワード線ＷＬに対し、ロウデコーダ２２を介して電圧を供給する。

カラムモジュール２４は、たとえばセンスアンプと複数のラッチ回路よりなるデータラッチとを含んで構成される。このカラムモジュール２４は、書込み時には、コントローラ１０から受信した書込みデータDATを量子ビットアレイ２１に転送する。また、カラムモジュール２４は、読出し時には、量子ビットアレイ２１から読み出されたデータをセンスし、必要な演算を行う。そして、カラムモジュール２４は、得られたデータDATをコントローラ１０に出力する。

アドレスレジスタ２５は、コントローラ１０から受信したアドレスＡＤＤを保持する。コマンドレジスタ２６は、コントローラ１０から受信したコマンドＣＭＤを保持する。
シーケンサ２７は、コマンドレジスタ２６に保持されたコマンドＣＭＤに基づき、量子ビット演算部２０全体の動作を制御する。

つづいて、セル２１１の構造および量子演算の動作について説明する。図６は、本実施形態にかかるセル（量子ビット）の構造例を示す図である。なお、図６には、共通のビット線ＢＬのカラム方向に配列する７つのセルＣ１〜Ｃ７が示されている。セルＣ１〜Ｃ７は、浮遊ゲート構造を備えている。

セル２１１は、半導体基板１０１と、トンネリング膜（トンネル酸化膜またはゲート絶縁膜ともいう）１０４と、２つの拡散領域１０２および１０３と、浮遊ゲート１０５と、制御ゲート１０６とを備える。半導体基板１０１は、たとえばシリコン基板などである。トンネリング膜１０４は、半導体基板１０１の第１面（これを上面とする）に形成され、電位障壁として機能する絶縁膜である。拡散領域１０２および１０３はそれぞれ、たとえば半導体基板１０１に対してドーパントが拡散された領域であり、セル２１１におけるソース・ドレインとして機能する。浮遊ゲート１０５は、半導体基板１０１からトンネリング膜１０４を介して侵入した電荷を保持する電荷保持層である。制御ゲート１０６は、各セル２１１の閾値電圧やトンネル効果を制御するための電圧が印加されるゲート電極である。このように、本実施形態にかかる各セル２１１は、既存のＮＡＮＤ型フラッシュメモリにおけるメモリセルと同様の構造を有することが可能である。

以上のようなセル構造において、各セル２１１の浮遊ゲート１０５に保持された電荷の数は、各セル２１１の量子状態を示す。ここで電荷とは、電子またはホールを指す。したがって、‘０’のデータと‘１’のデータとはそれぞれ、セルの電荷数がＮ（Ｎは１以上の整数）個またはＮ＋１個、もしくは、Ｎ個またはＮ−１個（Ｎ＞１）という状態に対応している。半導体基板１０１における浮遊ゲート１０５下方の領域（チャネル領域）を流れる電流は、浮遊ゲート１０５に保持された電荷の数により変化する。したがって、浮遊ゲート１０５に保持された電荷の数は、拡散領域１０２および１０３（ソース・ドレイン）間に流れる電流を測定することで検知することができる。

また、本実施形態のように、量子ビットアレイ２１を既存のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイと同様のレイアウトにて構成した場合、微細な浮遊ゲート１０５が近接して設置される。そのため、上下左右および斜め方向に隣接または近接するセル（以下、近接セルという）２１１の間には、セル間距離に応じたクーロン相互作用に基づくセル間干渉が働く。そこで本実施形態では、このセル間干渉効果をセル間のイジング相互作用として利用する。すなわち、解くべき最適化問題を記述したデータ（以下、初期データという）において、イジング相互作用で結合するデータ同士をセル間干渉効果が作用する近接セル２１１に配置（格納）し、相関のないデータ同士をセル間干渉効果が働かない程度に離間したセル２１１に配置（格納）する。

これを、図６に示す例を用いて説明する。なお、初期データにおいて、データＤ１〜Ｄ３には相関があり、また、データＤ４〜Ｄ５には相関があるが、データＤ１〜Ｄ３とデータＤ４〜Ｄ５との間には相関がない場合を想定する。このような場合、データＤ１〜Ｄ３を近接セルＣ１〜Ｃ３に格納し、データＤ４〜Ｄ５を近接セルＣ６〜Ｃ７に格納する。データＤ１〜Ｄ３とデータＤ４〜Ｄ５との間には相関がないため、データＤ１〜Ｄ３を格納するセルとデータＤ４〜Ｄ５を格納するセルとの間には、データを格納しない１つ以上のセル（以下、自由セルという）を配置する。図６の例では、自由セルＣ４およびＣ５を間に介在させることで、データＤ１〜Ｄ３とデータＤ４〜Ｄ５とをそれぞれ独立なデータ集合として取り扱うことが可能となっている。

また、図７に、カラム方向にＮＡＮＤ構造を有するセルアレイの一例の上視図を示す。なお、図７に示す例では、カラム方向に結合されたセル２１１の数が６個であるが、これに限定されず、６個以上であっても６個以下であってもよい。図７に例示するようなＮＡＮＤ構造の場合、図面中、一番左側に位置するセル２１１の拡散領域１０２（これをソースとする）と一番右側に位置するセル２１１の拡散領域１０３（これをドレインとする）とを除いたセル２１１間のソース１０２およびドレイン１０３は、半導体基板１０１から電気的に浮いている。そのため、たとえばデータの書込み時に半導体基板１０１から浮遊ゲート１０５への方向と浮遊ゲート１０５から半導体基板１０１への方向との２つの方向のトンネリングが発生し難い。

このような構成では、カラム方向の各並びにおいて一番左側に位置するセル２１１の列２１１Ａと、同じくカラム方向の各並びにおいて一番右側に位置するセル２１１の列２１１Ｂとについては、ソース１０２とドレイン１０３との電位をゼロにすることが可能である。そこで、このような場合、本実施形態では、この２つの列２１１Ａおよび２１１Ｂを用いて、量子アニーリングの動作を実現するように構成してもよい。

また、制御ゲート１０６に印加する電圧をデータ読出し用の電圧とすることで特定のセルから選択的にデータを読み出す場合には、列２１１Ａまたは２１１Ｂ以外の列のセル２１１についても、ソース１０２およびドレイン１０３の電位をゼロにすることが可能であるため、これらのセル２１１を量子アニーリング用の量子ビットとして用いることも可能である。

以上のように初期データが配置された各セル２１１に対し、量子ゆらぎによるトンネリングを発生させた場合、データの配置（すなわち、コスト関数）がエネルギー的に最小となるように、各セル２１１の浮遊ゲート１０５に保持された電荷が移動する（電荷の再配置）。この電荷の再配置は、状態の変化に相当する。そこで本実施形態では、ある一定時間、トンネリングを発生（“トンネリングをオン”ともいう）させ、その後、半導体基板１０１と浮遊ゲート１０５との間のトンネリングを遮断（“トンネリングをオフ”ともいう）する。これにより、量子アニーリングの工程を実現することができる。

このような量子アニーリング工程の結果、最終的に得られたデータ（電荷配置）、つまり最適化問題の解は、浮遊ゲート構造を有するメモリセルに対する読出し動作と同様に読み出すことが可能である。

つぎに、式（２）に示すイジングハミルトニアンＨを浮遊ゲート構造のセル２１１のアレイで記述できることについて説明する。イジング模型の基底状態を求める最適化問題を量子アニーリング機械で解く場合には、式（２）に示すように、式（１）のイジングハミルトニアンＨに対して、量子ゆらぎによるトンネル効果の強弱を制御するトンネリング項Δが追加される。

式（２）における最初の２項（相互作用の項Ｊ_ｉｊおよびゼーマン項（ゼーマンエネルギー）ｈ_ｉ）は、セル間干渉を伴う帯電エネルギーから導出される。一方、最後尾のトンネリング項Δは、半導体基板１０１と浮遊ゲート１０５との間の電子のトンネリングから導かれる。その際、以下の２つのポイント（Ａ）および（Ｂ）に注意する。

（Ａ）量子ビットには、浮遊ゲートの単一電子効果が得られる領域を用いる。また、量子状態には、浮遊ゲート内の電子の数をカウントすることができる領域を用いる。これらの要件に対しては、微細な浮遊ゲートを用いた場合には浮遊ゲート内の電子の数をカウントできるという原理を用いることが可能である。すなわち、キャパシタンスが１０Ｅ−１８Ｆ（Farad）程度の領域となるまで浮遊ゲートを微細化すると、電子の帯電エネルギーが数ｅＶ（エレクトロンボルト）のオーダになるが、この領域では帯電エネルギーが電子数に依存して大きく変化する。このため、浮遊ゲート下方のチャネル領域に流れる電流を計測することで、浮遊ゲート内の電子数をカウントすることが可能であるという技術を用いることができる。

（Ｂ）量子ビット間の相互作用には、セル間干渉を用いる。セル間干渉は、隣接または近接する浮遊ゲート間の間隔が狭くなるほど強く発生する。そこで本実施形態では、このセル間干渉を積極的に利用する。すなわち、本実施形態では、セル間干渉効果をイジング相互作用に見立て、イジング相互作用で結合するデータ同士をセル間干渉効果が作用する近接セルに配置（格納）する。

つづいて、式（２）における最初の２項（相互作用の項Ｊ_ｉｊおよびゼーマン項ｈ_ｉ）が浮遊ゲート構造のセル２１１のアレイで記述できることについて説明する。そこでまず、セル２１１における帯電エネルギーが、相互作用の項Ｊ_ｉｊとゼーマン項ｈ_ｉとを含んでいることを、図８に例示するキャパシタンスネットワークモデルを用いて説明する。この説明におけるポイントは、セル２１１における帯電エネルギーがそのまま式（２）における相互作用の項Ｊ_ｉｊとゼーマン項ｈ_ｉで記述できることにある。なお、図８では、３つのセル２１１で構成されたキャパシタンスネットワークを例示するが、この例を用いて説明する計算方法は任意の長さのセル系に対して適用することが可能である。

図８に示す例を参考に、Ｎ個のセル２１１で構成されたキャパシタンスネットワークモデルにおける帯電エネルギー部分のハミルトニアンＵは、キャパシタンス部分のエネルギーの和として、以下の式（４）を用いて表すことができる。なお、式（４）において、ｑは電荷であり、Ｃは静電容量であり、Ｖは電圧である。また、配列するＮ個のセル２１１で構成されたキャパシタンスネットワークモデルでは、Ｎ個目のセル２１１の片隣にはセルが存在しないため、ｑ_{Ｅ＿Ｎ＋１}＝ｑ_{Ｆ＿Ｎ＋１}＝０である（アンダーライン“＿”以降の添え字は下付き文字。以下同様）。

上記式（４）から、ｉ番目のセル２１１における浮遊ゲート１０５内の電子数Ｎ_ｉは、以下の式（５）から求めることができる。ここで、ｑ_Ｄ＿０＝ｑ_Ｅ＿０＝０、Ｖ_ｄｉ＝Ｖ_ｓｉ＋１である。

そこで、式（４）の帯電エネルギーが最小となる電荷分布を求めるにあたり、以下の式（６）を仮定して、以下の式（７）で示される領域近傍を考える。なお、式（６）において、後の式（１１）における各種定数を便宜的に定義する。ＱおよびＷは、それぞれエネルギーの単位を持つ量である。

式（７）で示される領域は、電子数Ｎ_ｉ個と、電子数Ｎ_ｉ＋１個との帯電エネルギーとが釣り合う領域であり、状態｜Ｎ_ｉ＞と状態｜Ｎ_ｉ＋１＞との重ね合わせ状態が起こる領域である。ここで、ｎ_ｇｉを式（８）で定義する。ｎ_ｇｉはゲート電圧とともに変化する値である。

式（７）で表される領域近傍では、帯電エネルギーの項Ｊ_ｉｊが、式（８）を用いて、以下の式（９）で表されることとなる。

式（９）において、σ_ｉ ^ｚおよびＩ_ｉは、それぞれ｛｜Ｎ_ｉ＋１＞，｜Ｎ_ｉ＞｝を基底とするパウリ行列および恒等行列であり、以下の式（１０）で表される。

以上のことより、帯電エネルギー部分のハミルトニアンＵは、以下の式（１１）で表すことができる。

式（１１）は、式（２）に示す古典的なイジングハミルトニアンＨの部分（以下の式（１２）参照）に対応する。

したがって、式（２）における相互作用の項Ｊ_ｉｊと磁場の項ｈ_ｉとは、それぞれ以下の式（１３）で表すことができる。

実際の初期データの入力では、２つのデータ間に相関がある場合、これらのデータを隣接または近接するセル２１１の浮遊ゲート１０５に格納する。その場合、これらのセル２１１の間でセル間干渉が発生し、Ｊが有限となる。一方、２つのデータ間に相関がない場合、これらのデータは隣接または近接しないセル２１１（上下左右および／または斜め方向に１つ以上の自由セルを介するセル）に格納される。なお図８では、各セル２１１の半導体基板１０１が共通の基板電圧Ｖ_ｓｕｂで制御される場合を例示しているが、セル２１１間が素子分離された構造を採用することで、それぞれのセル２１１を異なる基板電圧Ｖ_ｓｕｂで制御するように構成することも可能である。

図９には、図８に例示したキャパシタンスネットワークモデルにおいて、中央のセル２１１の制御ゲート１０６にゲート電圧を印加しない（Ｖ_Ｇ＿２＝０）場合の計算結果の一例を示す。各放物線は、固有の電子数を表している。すなわち、それぞれの放物線は、電子数が一定の場合の状態を示している。放物線同士が重なり合うとき、式（７）が成立して、電子の数が１つ変化する。その際、電子の帯電エネルギーが最小になるように電子数が変化する。量子アニーリングでは、このような電子の移動による状態の変化を重ね合わせてゆくことで、最終的にコスト関数である電子の帯電エネルギーが最小となる状態を解として出力する。

つづいて、式（２）に示すトンネリング項Δの導出について説明する。一般的なＮＡＮＤ型フラッシュメモリでは、書込み時には電子が半導体基板１０１から浮遊ゲート１０５内に移動し、消去時には電子が浮遊ゲート１０５内から半導体基板１０１に移動する。ここで、トンネリング膜１０４を介した電荷の移動、すなわちトンネリング自体は量子現象である。このトンネリングを用いて式（１）を式（２）に発展させるためには、電子が半導体基板１０１と浮遊ゲート１０５との間を同じ確率で往来する必要がある。このような現象は、たとえばトンネリング膜１０４の電位ポテンシャルを下げることで実現することができる。図１０および図１１に、トンネリング膜１０４の電位ポテンシャルを下げることで、半導体基板１０１と浮遊ゲート１０５との間を同じ確率で電子が往来する様子を示す。

図１０および図１１を説明するにあたり、トンネリング部分は、シュレディンガー方程式の半古典論的な近似解法の一つであるＷＫＢ近似を用いて、以下の式（１４）のように表すことができる。ここで、ρ_Ｌおよびρ_Ｒは、それぞれ浮遊ゲート１０５と半導体基板１０１との電子の状態密度である。また、ｋおよびｋ’はそれぞれ浮遊ゲート１０５と半導体基板１０１の波数ベクトルであり、δ_ｉｊはクロネッカー（Kronecker）のデルタである。さらに、ｘは半導体基板１０１と浮遊ゲート１０５とを最短で結ぶ線分を含む直線上の位置であり、ｋ（ｘ）は√（２ｍ（Ｅ−Ｖ（ｘ））で与えられる波ベクトルである。なお、ｍは電子の質量であり、Ｖ（ｘ）は電子のポテンシャルエネルギーであり、Ｅはｘ方向に移動する電子のエネルギーである。

したがって、式（２）に示すトンネリング項Δは、以下の式（１５）で表すことができる。ここで、Ｃ_ｋＲおよびＣ_ｋＬはそれぞれ浮遊ゲート１０５と半導体基板１０１内の電子の消滅演算子であり、Ｃ_ｋＲ ^†はＣ_ｋＲのエルミート共役であり、

はプランク定数であり、Ｌ_ｘは浮遊ゲート１０５でトンネリングに寄与する部分の膜厚である。

なお、式（１５）において、Ｎ_ＬおよびＮ_Ｒは、浮遊ゲート１０５と半導体基板１０１のトンネリングに関わる電子の数である。ｄ_ｏｘおよびＶ_ｏｘは、トンネリング膜１０４の膜厚とポテンシャル高さである。ｍ_ｘｉおよびｍ_ｏｘは、半導体基板１０１中およびトンネリング膜１０４（絶縁膜）中の電子の質量であり、ｍ_０は真空中の電子の質量である。また、ａ_０＝０．０５２９１８ｎｍはボーア半径であり、Ｒ_ｙ＝１３．６０５６９８ｅＶはリュードベリ（Rydberg）定数である。

ここで、たとえばＬ_ｘ＝１５ｎｍ、ｄ_ｏｘ＝３ｎｍ、および、Ｖ_ｏｘ−Ｅ＝２．５ｅＶのときのトンネリング係数をＮ_Ｒ＝Ｎ_Ｌ＝１とすると、トンネリング項Δは３.５９８Ｅ−９ｅＶとなる。また、Ｖ_ｏｘ−Ｅ＝１.５ｅＶとした場合では、トンネリング項Δは２.２７９Ｅ−７ｅＶとなる。

ただし、式（１５）から明らかなように、トンネリングの発生確率は、トンネリング膜１０４の膜厚ｄ_ｏｘの増加に対して急激に減少する。これは、膜厚ｄ_ｏｘが、量子アニーリング工程においてトンネリングをオンとする期間のオーダを決める要素となることを意味している。そこで本実施形態では、膜厚ｄ_ｏｘを、たとえば３ｎｍ以下とする。これにより、トンネリングの発生確率の低下による演算時間の冗長を低減することが可能となる。

また、トンネリングを起こす電荷の極性は、浮遊ゲート１０５と半導体基板１０１との極性の組み合わせによって決定される。図１０には、半導体基板１０１と浮遊ゲート１０５とが同じｎ型の極性（たとえばどーパントの極性）である場合が示されている。この場合、同じｎ型の浮遊ゲート１０５と半導体基板１０１との間でトンネリングが発生する。ただし、半導体基板１０１と浮遊ゲート１０５とをともにｐ型の極性とした場合、トンネリングを起こす電荷は正極のホールである。

一方、図１１には、半導体基板１０１と浮遊ゲート１０５との極性が異なる場合が示されている。図１１には、半導体基板１０１がｐ型で、浮遊ゲート１０５がｎ型である場合が示されている。この場合、ｎ型の浮遊ゲート１０５とｎ型の拡散領域１０２（これをソースとする）および／または拡散領域１０３（これをドレインとする）との間でトンネリングが発生する。このトンネリングを起こす電荷は負極の電子である。ただし、半導体基板１０１をｎ型とし、浮遊ゲート１０５をｐ型とした場合では、トンネリングを起こす電荷は正極のホールである。

なお、図１１には、説明の簡略化のため、３つ並ぶセル２１１の場合が示されている。ただし、図１１に示す構成に限定されず、たとえば両端のセル２１１に挟まれる中央のセル２１１の数を２以上とすることも可能である。

ここで、通常のＮＡＮＤ型フラッシュメモリにおいては、図７のように、カラム方向に多数のセルが並んでいる。そのため、電圧を印加することができるソース・ドレインは、配列の両端に位置する拡散領域１０２および１０３に限られる。この場合、両端以外のセルのソース・ドレインは浮遊状態となっている。従って、制御ゲート１０６に印加する電圧にもよるが、ソース・ドレイン間の電圧は、それぞれのセル２１１で異なっている。このような構成を利用することで、図１１における中央のセル２１１の拡散領域１０２および１０３の電位を基板電圧Ｖ_ｓｕｂより大きくすることができる。その結果、ｐ型の半導体基板１０１から中央のセル２１１の拡散領域１０２および１０３に電流が流れることを防ぐことが可能となる。

図１２に、図１０に示す条件下で電子のトンネリングが発生する様子を説明するためのエネルギーバンド図を示す。なお、図１２には、半導体基板１０１と浮遊ゲート１０５とが同じドーパント濃度である場合が例示されているが、それぞれの濃度が異なっていてもよい。また、図１において、符号１０７は、浮遊ゲート１０５と制御ゲート１０６との間に介在する絶縁膜を示している。さらに、図１２に例示する構成では、トンネリングのオンとオフとの切替えを、ソース／ドレイン電圧Ｖ_ｓ，Ｖ_ｄを基準として、相対的に電圧Ｖ_ＧおよびＶ_ｓｕｂを変化させることで実現することができる。

トンネリングのオン／オフの切替え機構には、トンネリング膜１０４の厚さによって、二種類の機構が存在する。たとえばトンネリング膜１０４が３ｎｍ程度より薄い場合には、図１２（ａ）に示すように、ゲート電圧および基板電圧を印加しないときに、浮遊ゲート１０５と半導体基板１０１との間にトンネリングが発生する。これを、ノーマリオン（normally-on）タイプという。ノーマリオンタイプでは、図１２（ｂ）に示すように、電圧Ｖ_ＧおよびＶ_ｓｕｂを印可すると、バンドが曲がる。それにより、トンネリング膜１０４の膜厚（トンネル膜厚ともいう）が実効的に増加し、その結果、トンネリングがオフとなる。

一方、トンネリング膜１０４が３ｎｍ程度よりも厚い場合には、図１２（ｃ）に示すように、ゲート電圧および基板電圧を印加したときに、トンネリング膜１０４の膜厚が実効的に減少し、その結果、トンネリングがオンとなる。これを、ノーマリーオフ（normally-off）タイプという。このタイプでは、トンネリング膜１０４が比較的厚いため、Ｖ_Ｇ＝０およびＶ_ｓｕｂ＝０の時には、トンネリングが起こる確率が極めて低く、実質的にトンネリングがオフとなる。

つづいて、本実施形態にかかる量子アニーリング機械１が実行する量子演算の動作について説明する。図１３は、本実施形態にかかる量子演算動作の一例を示すフローチャートである。なお、図１３では、図３に示すＣＰＵ１１の動作に着目して説明する。

本動作では、ＣＰＵ１１は、まず、各セル２１１に格納されているデータを消去する命令をプログラム／リードＩ／Ｆ１４に発行することで、量子ビットアレイ２１を初期化する（Ｓ１０１）。プログラム／リードＩ／Ｆ１４は、量子ビットアレイ２１内のデータを消去する命令を量子ビット演算部２０に発行し、これにより、量子ビットアレイ２１内のデータが消去される。

つぎにＣＰＵ１１は、解くべき最適化問題を記述した初期データに基づいて、データを入力するセル２１１を決定する（Ｓ１０２）。なお、データを入力するセル２１１の決定方法については、図６を用いて説明した方法と同様であるため、ここでは説明を省略する。また、初期データは、たとえば外部装置等から予め入力されて、ＲＡＭ１２等に格納されているものとする。ただし、これに限定されず、外部装置において初期データから決定したデータの配置がＣＰＵ１１へ通知される構成であってもよい。その場合、ＣＰＵ１１は、データの配置からセル２１１を決定する。

つぎにＣＰＵ１１は、量子演算を実行する時間、すなわち、トンネリングをオンとする時間（以下、演算時間という）を決定する（Ｓ１０３）。この演算時間は、解くべき最適化問題のコスト関数が最小値を取る、すなわち、量子ビットアレイ２１の電荷配置が最小エネルギーの状態になるのに必要十分な時間であることが好ましい。なお、何らかの解を得るという点においては、確率的に少なくとも１回のトンネリングが発生する時間であればよい。また、演算時間については、ユーザが適宜設定できるように構成されてもよい。

つぎにＣＰＵ１１は、プログラム／リードＩ／Ｆ１４に対し、量子ビットアレイ２１内でのトンネリングをオンにする命令を発行する（Ｓ１０４）。より具体的には、ＣＰＵ１１は、時間の経過にしたがってトンネル効果が減衰するようにスケジューリングされた電圧波形を各セル２１１の制御ゲート１０６に印加する命令を、プログラム／リードＩ／Ｆ１４に発行する。プログラム／リードＩ／Ｆ１４は、各セル２１１に上記電圧波形を印加する命令を量子ビット演算部２０に発行する。その結果、量子ビットアレイ２１内でトンネリングがオンとなり、それにより、量子アニーリングによる演算が実行される。

その後、ＣＰＵ１１は、決定した演算時間が経過するまで待機し（Ｓ１０５；ＮＯ）、演算時間が経過すると（Ｓ１０５；ＹＥＳ）、プログラム／リードＩ／Ｆ１４に対して、トンネリングをオフにする命令を発行する（Ｓ１０６）。プログラム／リードＩ／Ｆ１４は、上記電圧波形の印加を停止する命令を量子ビット演算部２０に発行する。その結果、量子ビットアレイ２１内でのトンネリングがオンとなり、量子アニーリングによる演算が停止する。

つぎにＣＰＵ１１は、プログラム／リードＩ／Ｆ１４に対し、量子ビットアレイ２１からのデータの読出し命令を発行する（Ｓ１０７）。プログラム／リードＩ／Ｆ１４は、たとえば通常のＮＡＮＤ型フラッシュメモリと同様の読出し動作により、量子ビット演算部２０からデータを読み出す。なお、読み出されたデータは、たとえばＥＣＣ部１３による誤り訂正が実行された後、ＲＡＭ１２等に格納される。

つぎにＣＰＵ１１は、読み出されたデータを解析することで、十分な解が得られたか否かを判定し（Ｓ１０８）、十分な解が得られている場合（Ｓ１０８；ＹＥＳ）、たとえば得られた解を外部装置へ出力し（Ｓ１０９）、本動作を終了する。一方、十分な解が得られていない場合（Ｓ１０８；ＮＯ）、ＣＰＵ１１は、Ｓ１０３へリターンし、再度、演算時間を決定した上で以降の動作を実行する。なお、十分な解とは、たとえば解くべき最適化問題のコスト関数を十分に小さくする解などであってよい。また、十分な解が得られている場合（Ｓ１０８；ＮＯ）にリターンする先は、Ｓ１０３に限定されず、たとえばＳ１０１〜Ｓ１０４のうちのいずれかであってもよい。

以上のように、本実施形態によれば、ＮＡＮＤ型フラッシュメモリなどの確立された技術で用いられている浮遊ゲート型のセル２１１を利用して量子アニーリング機械を構成するため、量産性や信頼性の高い量子アニーリング機械としての情報処理装置、情報処理システムおよび情報処理方法を実現することが可能となる。

また、本実施形態によれば、すでに生産技術が確立されて商用化されているＦＧ型メモリをベースとして用いるため、マスクの設計等を変更する必要がない。その結果、低コストで量子アニーリング機械としての情報処理装置、情報処理システムおよび情報処理方法を製造することが可能となる。

さらに、本実施形態では、量子ビットの見地から、いわゆる電荷量子ビットを用いている。すなわち、微細な浮遊ゲート中に蓄えられる電子数が少ない場合には、いわゆる単一電子効果が起きるが、本実施形態ではこの単一電子効果が起きた状態を量子状態として扱うことで、式（２）におけるトンネリング項Δを実際にトンネリング膜１０４を介した電子の数の変化としている。電荷量子ビットは、電荷がノイズなどの影響を受けやすく、また、コヒーレンス時間も短いとされているが、量子アニーリング機械では完全なコヒーレンスは必ずしも必要ではないため、本実施形態のように、ＮＡＮＤ型フラッシュメモリと同様な構造で電荷量子ビットを実現することで、集積度で圧倒的な演算能力を実現することが可能な量子アニーリング機械としての情報処理装置、情報処理システムおよび情報処理方法を実現することが可能となる。

なお、最適化問題において、１つのデータと結びつくデータの数は任意である。すなわち、式（２）において、あるセル_ｉとの相互作用の項Ｊ_ｉｊがゼロでなくなるセルｊの数は任意である。その一方で、たとえば通常のＮＡＮＤ型フラッシュメモリのようなメモリセルが２次元配列しているメモリセルアレイ（平面型浮遊ゲートアレイともいう）では、あるセルに対してセル間距離に応じたクーロン相互作用に基づくセル間相互作用によって結合するセルの数は、結合するセルを上下左右または斜め方向において隣接するセルに限定した場合、上下左右で４個であり、また、斜め方向も加えると最大で８個である。そのため、平面型浮遊ゲートアレイを用いて量子アニーリング機械１を構成した場合、あるセルに対して最大８個の隣接するセルとの間に物理的な相互作用を形成できるが、９個以上のセルとの間に物理的な相互作用を形成するには、２つのセルの関係を論理回路として導入する必要がある。すなわち、物理的な相互作用が形成されない程度に空間的に離れた２つのセルの間のモデルは、この２つのセルが同時に‘０’または同時に‘１’の場合と、２つのセルが‘０’と‘１’との異なった値を持つ場合とで、式（２）のコスト関数（エネルギー）が実効的に違った値となるように設計する必要がある。

そのような場合、量子ビットアレイ２１における隣接または近接しないセル２１１間の値を比較して、データが０と０、または、１と１であれば、エネルギー（またはコスト関数）がＪだけ増加し、また、データが０と１であれば、エネルギー（またはコスト関数）がＪ減少するという操作が実行される。

（第２の実施形態）
第１の実施形態では、隣接または近接するセル２１１間に働く相互作用を、セル間の距離などによって決まる一定値として説明した。ただし、様々な最適化問題を解くためには、式（２）における相互作用（結合定数）Ｊの値が正または負の実数であった方が、利便性が高い場合も存在する。そこで第２の実施形態では、式（２）におけるＪの値を正または負の実数とした場合について、例を挙げて説明する。

図１４は、本実施形態の概念を説明するための図であって、セル（量子ビット）の構造例を示す図である。なお、図１４には、図６と同様に、共通のワード線ＷＬに接続されてカラム方向に配列する７つのセルＣ１〜Ｃ７が示されている。セルＣ１〜Ｃ７は、浮遊ゲート構造を備えている。なお、図１４に示すような、セルの結合構造は、カラム方向に限らず、ロウ方向にも適用することができる。

図１４に例示するセル構造では、たとえばセルＣ２、Ｃ４およびＣ６に高周波の電圧を印加することにより、セルＣ１およびＣ３の間、セルＣ３およびＣ５の間、ならびに、セルＣ５およびＣ７の間に、任意の大きさの結合定数Ｊを設定することができる。以下、セルＣ１とセルＣ３との間の結合定数に着目して説明する。

たとえば非特許文献６に開示される技術を用いることで、結合定数Ｊを自由に変化させることができる。そこで、セルＣ２に印加する高周波電圧を、以下の式（１６）で表される電圧とする。

このとき、各セルＣ１〜Ｃ７の浮遊ゲート１０５には、高周波の電圧を加える必要がある。ここでは、３つ並んだセル２１１における中央のセル２１１を両端のセル２１１を結合するためのセル（接合セル）とする場合を想定して、セルＣ１とセルＣ３との間の新しい結合状態を示す（以下の式でｊ＝１，２，３）。そこで、以下の式（１７）を定義して結果を求めると、非特許文献６と同様に、以下の式（１８）を得ることができる。なお、チルダ（ｔｉｌｄｅ：〜）付き文字は回転座標系の実効的な物理量である。

式（１８）から分かるように、本実施形態によれば、結合目的の２つのセルＣ１およびＣ３で挟まれたセルＣ２に印加する高周波電圧を調整することで、セルＣ１およびＣ３の結合定数Ｊを任意の値に設定することが可能である。

その他の構成、動作および効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。

なお、上述の実施形態では、量子ビット間の接続構造にＮＡＮＤ型フラッシュメモリの構造を採用した場合を中心に説明したが、このような構造に限定されるものではない。たとえば、ＮＯＲ型フラッシュメモリの接続構造を採用することも可能である。その場合、隣接するセル２１１間で共用されていた拡散電極１０２，１０３が、素子分離などによって独立した２つの拡散領域１０２および１０３に置き換えられる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…量子アニーリング機械、１０…コントローラ、１１…ＣＰＵ、１２…ＲＡＭ、１３…ＥＣＣ部、１４…プログラム／リードＩ／Ｆ、１５…ＮＡＮＤバス、１６…コミュニケーションＩ／Ｆ、１７…外部バス、１８…内部バス、２０…量子ビット演算部、２１…量子ビットアレイ、２１１，Ｃ１〜Ｃ７…セル、２２…ロウデコーダ、２３…ドライバ回路、２４…カラムモジュール、２５…アドレスレジスタ、２６…コマンドレジスタ、２７…シーケンサ、１０１…半導体基板、１０２，１０３…拡散領域、１０４…トンネリング膜、１０５…浮遊ゲート、１０６…制御ゲート。

Claims

それぞれ浮遊ゲートを含む複数の量子ビットを備えた量子ビットアレイと、
前記複数の量子ビットへのデータの書込みと、前記複数の量子ビットからのデータの読出しとを実行するとともに、前記浮遊ゲートに対する電荷のトンネリングを時間的に制御するコントローラと、
を備える情報処理装置。
前記コントローラは、確率的に少なくとも１回の電荷のトンネリングが発生するように、前記浮遊ゲートに対する電荷のトンネリングを前記時間的に制御する請求項１に記載の情報処理装置。
前記複数の量子ビットそれぞれは、
半導体基板と、
前記半導体基板に設けられたソースおよびドレインと、
前記半導体基板における前記ソースおよび前記ドレインで挟まれた領域上に設けられた前記浮遊ゲートと、
前記半導体基板と前記浮遊ゲートとの間に介在して前記半導体基板と前記浮遊ゲートとを電気的に分離する絶縁膜と、
前記浮遊ゲートを挟んで前記半導体基板と反対側に前記浮遊ゲートから離間して設けられた制御ゲートと、
を有し、
前記コントローラは、前記浮遊ゲートと前記半導体基板との前記絶縁膜周辺における電位ポテンシャルが、前記半導体基板における前記絶縁膜から離れた位置の電位ポテンシャルおよび前記制御ゲートの電位ポテンシャルの両方から異なる電位ポテンシャルとなる時間を制御することにより、前記確率的に少なくとも１回の電荷のトンネリングを発生させる
請求項２に記載の情報処理装置。
前記量子ビットアレイは、複数のワード線と、前記複数のワード線に対して上下に離間して交差する複数のビット線とを含み、
前記複数の量子ビットは、前記ワード線と前記ビット線とが近接するクロスポイントそれぞれにおいて前記ワード線および前記ビット線に接続され、
前記コントローラは、前記複数のワード線に対して共通に接続された第１から第３の量子ビットのうち、前記第１および第３の量子ビットを初期データを格納するセルとし、前記第１の量子ビットと前記第３の量子ビットとで挟まれた前記第２の量子ビットを前記第１および第３の量子ビット間の相互作用を制御するセルとする
請求項１に記載の情報処理装置。
前記絶縁膜の膜厚は、３ｎｍ（ナノメートル）以下である請求項３に記載の情報処理装置。
前記量子ビットアレイは、複数のワード線と、前記複数のワード線に対して上下に離間して交差する複数のビット線とを含み、
前記複数の量子ビットは、前記ワード線と前記ビット線とが近接するクロスポイントそれぞれにおいて前記ワード線および前記ビット線に接続され、
前記複数の量子ビットのうちの共通のワード線に接続された複数の量子ビットのうち、両端以外の量子ビットは、隣接する量子ビット間で前記ソースまたは前記ドレインを共有し、
前記コントローラは、前記共通のワード線に接続された複数の量子ビットのうち、前記両端の量子ビットを初期データを格納するセルとし、前記両端の量子ビットで挟まれた量子ビットを前記両端の量子ビット間の相互作用を制御するセルとする
請求項１に記載の情報処理装置。
前記コントローラは、前記量子ビットアレイにおける隣接または近接しない量子ビット間の値から実効的に各量子ビットのエネルギーを算出して、算出されたエネルギーを量子アニーリングのハミルトニアンの定数とする請求項１に記載の情報処理装置。
それぞれ浮遊ゲートを含む複数の量子ビットを備えた量子ビットアレイを含む量子ビット演算部と、
前記量子ビット演算部に接続され、前記複数の量子ビットへのデータの書込みと、前記複数の量子ビットからのデータの読出しとを実行するとともに、前記浮遊ゲートに対する電荷のトンネリングを時間的に制御するコントローラと、
を備える情報処理システム。
それぞれ浮遊ゲートを含む複数の量子ビットを備えた量子ビットアレイを用いて最適化問題の解を求める情報処理方法であって、
前記複数の量子ビットにおける１つ以上の量子ビットに初期データを書き込み、
前記量子ビットにおける前記浮遊ゲートに対する電荷のトンネリングを時間的に制御し、
前記複数の量子ビットからデータを読み出す
情報処理方法。