KR20140105827A - 제어 게이트 및 실드를 가진 메모리 셀들 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 79
- 239000003989 dielectric material Substances 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 230000009977 dual effect Effects 0.000 description 14
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000000945 filler Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 101100421142 Mus musculus Selenon gene Proteins 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000036772 blood pressure Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
다양한 실시예들은 다수의 메모리 셀들을 가진 장치들을 포함한다. 하나의 이러한 장치에서, 각각의 셀은 복수의 제어 게이트들을 가진다. 예를 들면, 두 개의 제어 게이트들의 각각은 전하 저장 구조의 각각의 측면에 인접한다. 또 다른 장치에서, 각각의 셀은, 제어 게이트가 전하 저장 구조의 일 측면에 인접하며 실드가 전하 저장 구조의 또 다른 측면에 인접하는 것과 같이, 제어 게이트 및 실드를 가진다. 부가적인 장치들 및 방법들이 설명된다.
Description
우선권 출원
본 출원은 2011년 12월 13일에 출원된, 미국 출원 일련 번호 제13/323,956호의 이득을 주장하고, 여기에 전체적으로 참조로서 통합된다.
컴퓨터들 및 다른 전자 시스템들, 예를 들면, 디지털 텔레비전들, 디지털 카메라들, 및 셀룰러 전화기들은 종종 정보를 저장하기 위해 하나 이상의 메모리 디바이스들을 가진다. 점점 더, 메모리 디바이스들은 보다 높은 밀도의 저장 용량을 달성하기 위해 크기가 감소되고 있다. 그러나, 소거 및 프로그래밍과 같은 동작들을 위해 그에 부응하여 감소된 바이어스 전압들은 감소된 신뢰성을 야기할 수 있다.
도 1은 실시예에 따라, 메모리 셀들을 갖는 메모리 어레이를 가진 메모리 디바이스의 블록도를 도시한다.
도 2a는 실시예에 따라, 3-차원 이중 제어 게이트 메모리 셀의 단면의 개략적 표현을 도시한다.
도 2b는 도 2a의 3-차원 이중 제어 게이트 메모리 셀의 등가 회로를 도시한다.
도 2c는 부가적인 명료함을 위해 강조된 두 개의 부분들을 표시한 도 2a의 3-차원 이중 제어 게이트 메모리 셀을 도시한다.
도 2d는 도 2c의 강조된 부분들 중 제 1의 것의 등각 절단 표현을 도시한다.
도 2e는 도 2c의 강조된 부분들 중 하나에 따라, 3-차원 이중 제어 게이트 메모리 셀의 메모리 셀을 도시한다.
도 3은 일련의 제어 게이트 드라이버 트랜지스터들에 연결된 메모리 셀로부터의 상부 및 하부 제어 게이트들을 가진 메모리 셀 어레이의 개략도를 도시한다.
도 4a는 실시예에 따라, 전하 저장 구조 실드를 가진 3-차원 제어 게이트 메모리 셀의 단면 개략적 표현을 도시한다.
도 4b는 도 4a의 3-차원 제어 게이트 메모리 셀의 등가 회로를 도시한다.
도 5는 실시예에 따라, 증가된 게이트 결합 비를 가진 3-차원 제어 게이트 메모리 셀의 단면 개략적 표현을 도시한다.
도 6은 메모리 디바이스를 포함한, 시스템 실시예의 블록도를 도시한다.
도 2a는 실시예에 따라, 3-차원 이중 제어 게이트 메모리 셀의 단면의 개략적 표현을 도시한다.
도 2b는 도 2a의 3-차원 이중 제어 게이트 메모리 셀의 등가 회로를 도시한다.
도 2c는 부가적인 명료함을 위해 강조된 두 개의 부분들을 표시한 도 2a의 3-차원 이중 제어 게이트 메모리 셀을 도시한다.
도 2d는 도 2c의 강조된 부분들 중 제 1의 것의 등각 절단 표현을 도시한다.
도 2e는 도 2c의 강조된 부분들 중 하나에 따라, 3-차원 이중 제어 게이트 메모리 셀의 메모리 셀을 도시한다.
도 3은 일련의 제어 게이트 드라이버 트랜지스터들에 연결된 메모리 셀로부터의 상부 및 하부 제어 게이트들을 가진 메모리 셀 어레이의 개략도를 도시한다.
도 4a는 실시예에 따라, 전하 저장 구조 실드를 가진 3-차원 제어 게이트 메모리 셀의 단면 개략적 표현을 도시한다.
도 4b는 도 4a의 3-차원 제어 게이트 메모리 셀의 등가 회로를 도시한다.
도 5는 실시예에 따라, 증가된 게이트 결합 비를 가진 3-차원 제어 게이트 메모리 셀의 단면 개략적 표현을 도시한다.
도 6은 메모리 디바이스를 포함한, 시스템 실시예의 블록도를 도시한다.
이어지는 설명은 본 발명의 주제를 구체화한 예시적인 장치들(회로, 디바이스들, 구조들, 시스템들 등) 및 방법들(예로서, 프로세스들, 프로토콜들, 시퀀스들, 기법들, 및 기술들)을 포함한다. 다음의 설명에서, 설명을 위해, 다수의 특정 세부사항들이 본 발명의 주제의 다양한 실시예들의 이해를 제공하기 위해 제시된다. 그러나, 본 발명의 주제의 다양한 실시예들은 이들 특정 세부사항들 없이 실시될 수 있다는 것이 이 기술분야의 숙련자들에게 명백할 것이다. 또한, 잘-알려진 장치들 및 방법들이 다양한 실시예들의 설명을 모호하게 하지 않도록 상세히 도시되지 않는다.
여기에 사용된 바와 같이, 용어("또는")는 포괄적이거나 또는 배타적인 의미로 해석될 수 있다. 부가적으로, 이하에 논의된 다양한 대표적인 실시예들은 주로 2-상태(예로서, SLC) NAND 메모리 디바이스들에 초점을 맞출 수 있지만, 실시예들은 단지 개시의 명료함을 위해 주어지며, 따라서 NAND 또는 NOR 메모리 디바이스들의 형태에 있는 장치들에 또는 심지어 일반적으로 메모리 디바이스들에 제한되지 않는다. 주제에 대한 소개로서, 몇 개의 실시예들은 다음의 단락들에서 간단히 및 일반적으로 설명될 것이며, 그 후 도면들을 참조하여 보다 상세한 설명이 뒤따를 것이다.
3-차원 메모리 디바이스를 포함한, 방법들 및 장치들의 다양한 실시예들이 논의된다. 예를 들면, 이중 제어 게이트들을 가진 각각의 메모리 셀 또는 제어 게이트 및 실드를 가진 각각의 메모리 셀을 갖고, 반도체 재료의 필터의 각각의 부분들을 둘러싸는 전하 저장 구조들을 포함한 다수의 메모리 셀들을 포함하는 3-차원 메모리 디바이스가 개시된다. 저 유전 상수 재료가 서로로부터 인접한 제어 게이트들을 분리하기 위해 사용될 수 있다. 따라서, 제어 게이트들은 스트링에서의 인접한 메모리 셀들 사이에 공유되지 않는다.
이중 제어 게이트 실시예들에서, 주어진 셀에 대해, 전하 저장 구조는 메모리 디바이스의 횡방향 풋프린트에서의 상당한 증가 없이 실질적으로 두 개의 제어 게이트들 사이에 위치될 수 있다. 터널 산화막과 같은, 제 1 유전체는 폴리실리콘-간 유전체(IPD)와 같은, 보다 높은 유전 상수 재료가 제어 게이트들 및 전하 저장 구조 사이에 부가되는 동안 필러 및 전하 저장 구조 사이에 형성된다. 따라서, 전자 전하는 필러에 형성된 채널 및 전하 저장 구조 사이에서 이동하는 것에 국한될 수 있다. 터널링은 실질적으로 채널 및 제어 게이트들 사이에서 방지된다. 제어 게이트들의 쌍 각각은 프로그램 및 소거 동작들을 위해 전하 저장 구조 상에서 동작한다.
실시예에서, 메모리 디바이스는 0.5 이상의 높은 결합비 및 저 전압 셀 동작(예로서, 15 V 내지 22 V의 프로그램 전압 및 -11 V의 소거 전압), 및 2.0V(SLC 경우) 이상의 넓은 프로그램-대-소거(P/E) 임계 전압 윈도우를 가진다. 메모리 셀의 제어 게이트들 및 전하 저장 구조 사이에서의 결합비는 전하 저장 구조 및 두 개의 제어 게이트들 사이에서의 상당히 더 큰 표면적으로 인해 통상적인 전하 저장 구조 메모리 셀 설계들에 비해 증가되어야 한다. 게다가, 메모리 디바이스는 전하 저장 구조들의 각각에 대한 전자 저장 구조 실드 또는 이중 제어 게이트들의 실드 효과로 인해 무시해도 될 정도의 전하 저장 구조-대-전하 저장 구조 간섭을 가져야 한다.
다양한 실시예들에서, 다수의 메모리 셀들을 포함하는 장치(예로서, 메모리 디바이스 또는 메모리 디바이스를 포함한 전자 시스템)가 제공된다. 각각의 메모리 셀은 채널 재료, 전하 저장 구조, 제 1 유전체 재료, 복수의 제어 게이트들(예로서, 한 쌍의 제어 게이트들) 및 제 2 유전체 재료를 가진다. 제 1 유전체 재료는 전하 저장 구조 및 채널 재료 사이에 있다. 제 2 유전체 재료는 복수의 제어 게이트들의 각각 및 전하 저장 구조 사이에 있다.
실시예들의 적어도 몇몇에서, 채널 재료는 실질적으로 원통형 단면을 가진 반도체 재료의 필러의 일 부분이다. 몇몇 실시예들에서, 전하 저장 구조는 채널 재료의 외주를 완전히 둘러싼다.
다양한 실시예들에서, 다수의 메모리 셀들을 포함하는 장치가 제공된다. 각각의 메모리 셀은 채널 재료, 전하 저장 구조, 전하 저장 구조 및 채널 재료 사이에 개재된 제 1 유전체; 전하 저장 구조의 제 1 측면에 인접한 제어 게이트; 전하 저장 구조의 제 2 측면에 인접한 실드; 및 제어 게이트 및 전하 저장 구조 사이에서의 제 2 유전체를 가진다.
장치의 몇몇 실시예들에서, 전하 저장 구조 실드들 중 적어도 하나는 인접한 단위 셀들에 의해 공유된다. 장치의 몇몇 실시예들에서, 비-휘발성 메모리 셀들의 스트링을 형성하는 단위 셀들 중 인접한 것들은 직렬로 결합된다.
다양한 실시예들에서, 채널 재료, 상기 채널 재료의 외주를 둘러싸는 유전체, 및 다수의 이격된 전하 저장 구조들을 포함하는 장치가 제공된다. 다수의 전하 저장 구조들의 각각은 상기 유전체의 각각의 부분을 둘러싼다. 상기 장치는 상기 유전체의 각각의 부분을 둘러싸는 다수의 제어 게이트들의 각각을 가진 다수의 이격된 제어 게이트들, 및 상기 유전체의 각각의 부분을 둘러싸는 다수의 실드들의 각각을 가진 다수의 이격된 실드들을 더 포함한다. 비-휘발성 메모리 디바이스의 몇몇 실시예들에서, 상기 채널 재료는 실질적으로 원통형 단면을 가진다.
다양한 실시예들에서, 반도체 재료, 상기 반도체 재료의 외주를 둘러싸는 터널 유전체, 및 상기 터널 유전체의 각각의 부분을 둘러싸는 다수의 전하 저장 구조들의 각각을 가진 다수의 이격된 전하 저장 구조들을 포함하는 장치가 제공된다. 상기 장치는 상기 터널 유전체의 각각의 부분을 둘러싸는 다수의 제어 게이트들의 각각을 가진 다수의 이격된 쌍들의 제어 게이트들을 더 포함한다. 상기 쌍들의 제어 게이트들의 각각 및 상기 전하 저장 구조들의 각각의 것은 메모리 셀들의 스트링에 각각의 메모리 셀을 포함한다.
이제 도 1을 참조하면, 메모리 디바이스(101)의 형태로 장치의 블록도가 도시된다. 메모리 디바이스(101)는 실시예에 따른 다수의(예로서, 하나 이상의) 메모리 셀들(100)을 가진 메모리 어레이(102)를 포함한다. 메모리 셀들(100)은 액세스 라인들(104)(예로서, 신호들을 실시하기 위한 워드라인들(WL0 내지 WLm)) 및 제 1 데이터 라인들(106)(예로서, 신호들을 실시하기 위한 비트 라인들(BL0 내지 BLn))과 함께 로우들 및 컬럼들로 배열될 수 있다. 메모리 디바이스(101)는 메모리 셀들(100)로 및 그로부터 정보를 전달하기 위해 액세스 라인들(104) 및 제 1 데이터 라인들(106)을 사용할 수 있다. 로우 디코더(107) 및 컬럼 디코더(108)는 메모리 셀들(100) 중 어떤 것들이 액세스되는지를 결정하기 위해 액세스 라인들(109) 상에서 어드레스 신호들(A0 내지 AX)을 디코딩한다.
감지 증폭기 회로(110)와 같은, 감지 회로는 제 1 데이터 라인들(106) 상에서 신호들의 형태로 메모리 셀들(100)로부터 판독된 정보의 값들을 결정하도록 동작한다. 감지 증폭기 회로(110)는 또한 메모리 셀들(100)에 기록될 정보의 값들을 결정하기 위해 제 1 데이터 라인들(106) 상에서의 신호들을 사용할 수 있다.
메모리 디바이스(101)는 메모리 어레이(102) 및 입력/출력(I/O) 라인들(105) 사이에서의 정보의 값들을 전달하기 위해 회로(112)를 포함하여 추가로 도시된다. I/O 라인들(105) 상에서의 신호들(DQ0 내지 DQN)은 메모리 셀들(100)로부터 판독되거나 또는 그것에 기록될 정보의 값들을 표현할 수 있다. I/O 라인들(105)은 메모리 디바이스(101)가 존재하는 패키지 상에서의 메모리 디바이스(101)(또는 대안적으로, 핀들, 솔더 볼들, 또는 제어된 붕괴 칩 연결(C4)과 같은 다른 상호연결 기술들, 또는 플립 칩 접속(FCA)) 내에서의 노드들을 포함할 수 있다. 메모리 디바이스(101) 외부에 있는 다른 디바이스들(예로서, 도 1에 도시되지 않은, 메모리 제어기 또는 프로세서)이 I/O 라인들(105), 어드레스 라인들(109), 또는 제어 라인들(120)을 통해 메모리 디바이스(101)와 통신할 수 있다.
메모리 디바이스(101)는 메모리 셀들(100) 중 선택된 것들로부터 정보의 값들을 판독하기 위한, 판독 동작 및 메모리 셀들(100) 중 선택된 것들로 정보를 프로그램(예로서, 기록)하기 위한 프로그래밍 동작(또한 기록 동작으로서 불리우는)과 같은 메모리 동작들을 수행할 수 있다. 메모리 디바이스(101)는 또한 메모리 셀들(100) 중 일부 또는 모두로부터 정보를 삭제하기 위해 메모리 소거 동작을 수행할 수 있다.
메모리 제어 유닛(118)은 제어 라인들(120) 상에서의 신호들에 기초하여 메모리 동작들을 제어한다. 제어 라인들(120) 상에서의 신호들의 예들은 메모리 디바이스(101)가 어떤 동작(예로서, 프로그래밍 또는 판독 동작)을 수행할 수 있는지 또는 수행해야 하는지를 표시하기 위해 하나 이상의 클록 신호들 및 다른 신호들을 포함할 수 있다. 메모리 디바이스(101)의 외부에 있는 다른 디바이스들(예로서, 프로세서 또는 메모리 제어기)은 제어 라인들(120) 상에서의 제어 신호들의 값들을 제어할 수 있다. 제어 라인들(120) 상에서의 신호들의 값들의 특정 조합들은 메모리 디바이스(101)로 하여금 대응하는 메모리 동작(예로서, 프로그램, 판독, 또는 소거 동작)을 수행하게 할 수 있는 명령어(예로서, 프로그래밍 또는 판독 명령어)를 생성할 수 있다.
여기에 논의된 다양한 실시예들은 이해의 용이함을 위해 단일-비트 메모리 저장 개념에 관한 예들을 사용하지만, 본 발명의 주제는 또한 다수의 다중-비트 기법들에 적용될 수 있다. 예를 들면, 메모리 셀들(100)의 각각은 예를 들면, 분수 비트의 값, 단일 비트의 값 또는 2, 3, 4, 또는 보다 높은 수의 비트들과 같은 다수의 비트들의 값을 표현하기 위해 적어도 두 개의 데이터 상태들 중 상이한 것으로 프로그램될 수 있다.
예를 들면, 메모리 셀들(100)의 각각은 단일 비트로 "0" 또는 "1"의 이진 값을 표현하기 위해 두 개의 데이터 상태들 중 하나로 프로그램될 수 있다. 이러한 셀은 때때로 단일-레벨 셀(SLC)로 불리운다.
또 다른 예에서, 메모리 셀들(100)의 각각은 예를 들면, 2 비트들을 위한 4개의 가능한 값들("00," "01," "10," 및 "11") 중 하나, 3개의 비트들에 대한 8개의 가능한 값들("000," "001," "010," "011," "100," "101," "110," 및 "111") 중 하나, 또는 보다 큰 수들의 다수의 비트들에 대한 또 다른 세트의 값들 중 하나와 같이, 다수의 비트들의 값을 표현하기 위해 2개 이상의 데이터 상태들 중 하나로 프로그램될 수 있다. 둘 이상의 데이터 상태들 중 하나로 프로그램될 수 있는 셀은 때때로 다중-레벨 셀(MLC)로서 불리운다. 이들 유형들의 셀들에 대한 다양한 동작들이 이하에서, 보다 상세히 논의된다.
메모리 디바이스(101)는 각각 제 1 공급 라인(130) 및 제 2 공급 라인(132) 상에서 공급 전압 신호들(Vcc 및 Vss)을 포함한, 공급 전압을 수신할 수 있다. 공급 전압 신호(Vss)는 예를 들면, 접지 전위(예로서, 대략 0 볼트들의 값을 가진)에 있을 수 있다. 공급 전압 신호(Vcc )는 배터리 또는 교류-대-직류(AC-DC) 변환기 회로(도 1에 도시되지 않음)와 같은 외부 전원으로부터 메모리 디바이스(101)에 공급된 외부 전압을 포함할 수 있다.
메모리 디바이스(101)의 회로(112)는 선택 회로(115) 및 입력/출력(I/O) 회로(116)를 포함하여 추가로 도시된다. 선택 회로(115)는 메모리 셀들(100)로부터 판독되거나 또는 그것에 프로그램될 정보의 값들을 표현할 수 있는 제 1 데이터 라인들(106) 및 제 2 데이터 라인들(113) 상에서의 신호들을 선택하기 위해 신호들(SEL1 내지 SELn)에 응답할 수 있다. 컬럼 디코더(108)는 어드레스 라인들(109) 상에서의 A0 내지 AX 어드레스 신호들에 기초하여 SEL1 내지 SELn 신호들을 선택적으로 활성화할 수 있다. 선택 회로(115)는 판독 및 프로그래밍 동작들 동안 메모리 어레이(102) 및 I/O 회로(116) 사이에서의 통신을 제공하기 위해 제 1 데이터 라인들(106) 및 제 2 데이터 라인들(113) 상에서의 신호들을 선택할 수 있다.
전력(예로서, Vcc, Vss, 또는 양쪽 모두)이 메모리 디바이스(101)로부터 연결 해제될 때 메모리 셀들(100)이 그 안에 저장된 정보를 보유할 수 있도록 메모리 디바이스(101)는 비-휘발성 메모리 디바이스를 포함할 수 있으며 메모리 셀들(100)은 비-휘발성 메모리 셀들을 포함할 수 있다.
메모리 셀들(100)의 각각은 재료를 가진 메모리 소자를 포함할 수 있으며, 그것의 적어도 일 부분은 원하는 데이터 상태로 프로그램될 수 있다(예로서, 플로팅 게이트 또는 전하 트랩과 같은, 전하 저장 구조 상에서의 대응하는 양의 전하를 저장함으로써, 또는 대응하는 저항 값으로 프로그램됨으로써). 따라서 상이한 데이터 상태들은 메모리 셀들(100)의 각각으로 프로그램된 정보의 상이한 값들을 표현할 수 있다.
메모리 디바이스(101)는 그것이 메모리 셀들(100) 중 하나 이상의 선택된 것들로 프로그램될 정보의 값 및 프로그래밍 명령어를 수신할 때(예로서, 외부 프로세서 또는 메모리 제어기로부터) 프로그래밍 동작을 수행할 수 있다. 정보의 값에 기초하여, 메모리 디바이스(101)는 그 안에 저장될 정보의 값들을 표현하기 위해 적절한 데이터 상태들로 선택된 메모리 셀들을 프로그램할 수 있다.
이 기술분야의 숙련자는 메모리 디바이스(101)가, 적어도 그 일부가 여기에 논의되는, 다른 구성요소들을 포함할 수 있다는 것을 인지할 수 있다. 그러나, 이들 구성요소들 중 여러 개는 설명된 다양한 실시예들을 모호하지 않게 하기 위해, 도면에 반드시 도시되는 것은 아니다. 메모리 디바이스(101)는 디바이스들 및 메모리 셀들을 포함할 수 있으며, 여기에 논의된 다양한 다른 도면들 및 실시예들을 참조하여 이하에 설명된 것들과 유사하거나 또는 동일한 메모리 동작들(예로서, 프로그래밍 및 소거 동작들)을 사용하여 동작할 수 있다.
이제 도 2a를 참조하면, 3-차원 이중 제어 게이트 메모리 디바이스(200)의 단면 개략적 표현이 도시되며 데이터 라인 연결(201), 드레인 선택-게이트 트랜지스터(203), 다수의 제 1 제어 게이트들(209A 내지 209D), 다수의 이격된 전하 저장 구조들(211A 내지 211D)(예로서, 플로팅 게이트들), 및 다수의 제 2 제어 게이트들(213A 내지 213D)을 포함한다. 3-차원 이중 제어 게이트 메모리 디바이스(200)는 또한 채널 재료(221) 및 다수의 전하 저장 구조들(211A 내지 211D)의 각각 사이에 배치된 적어도 제 1 유전체(예로서, 터널 산화막)(205)를 포함한다. 다양한 실시예들에서 뒤따르는 도면들을 참조하여 보다 양호하게 이해될 바와 같이, 채널 재료(221)는 채널 재료(221)의 외주 상에 형성되며 그것을 둘러싸는 제 1 유전체(205)와 함께 실질적으로 원통형 단면을 가진 반도체 재료(예로서, 폴리실리콘)의 필러를 포함할 수 있다. 다른 예들에서, 채널 재료는 실질적으로 정사각형, 직사각형, 타원형, 또는 다수의 다른 기하학적 프로파일들과 같은 다른 단면 형태들을 채용할 수 있다. 소스 라인 연결(219)은 채널 재료(221)를 소스 라인(도시되지 않음)에 결합한다. 채널 재료(221)로부터 소스 라인으로의 전기적 결합은 소스 선택-게이트 트랜지스터(217)에 의해 제어된다.
이 기술분야의 숙련자는 메모리 셀 스트링이 통상적으로 직렬로 함께 결합된 다수의 셀들로부터 형성된다는 것을 이해할 것이다. 예를 들면, NAND 스트링은, 예를 들면, 두 개의 선택 게이트들 사이에 8, 16, 32, 또는 임의의 다른 수의 셀들을 포함할 수 있다. 그러나, 도 2a는 예시적인 목적들을 위해 단지 4개의 메모리 셀들을 포함하도록 도시된다. 이 기술분야의 숙련자는 여기에 설명된 본 발명의 주제가 임의의 수의 메모리 셀들로 쉽게 확장 가능하다는 것을 이해할 것이다. 또한, 메모리 셀들은 직렬 또는 병렬로, 또는 다양한 다른 조합들로 결합될 수 있다.
계속해서 도 2a를 참조하면, 제 1 제어 게이트들(209A 내지 209D) 및 제 2 제어 게이트들(213A 내지 213D)의 각각은 적어도 제 2 유전체 재료(207)에 의해 전하 저장 구조들(211A 내지 211D)로부터 분리된다. 다양한 실시예들에서, 제 2 유전체 재료(207)는 인터-폴리 유전체(IPD) 재료와 같은 높은 유전 상수(하이-K) 재료일 수 있다. 일반적으로, 고 유전 상수 재료는 이산화 규소(SiO2)의 유전 상수와 동일하거나 또는 그보다 큰 유전 상수를 가진 임의의 재료로서 고려될 수 있다. SiO2에 대한 유전 상수는 대략 3.9이다.
제 2 유전체 재료(207)는 단일 층 재료를 포함한 막일 수 있다. 예를 들면, 단일 재료는 SiO2 막, 탄탈 펜트옥사이드(Ta2O5), 질화 규소(Si3N4), 산화 알루미늄(Al2O3), 산화 하프늄(HfO2), 또는 다양한 다른 유전체 재료들일 수 있다. 또한, 다층 막은 예를 들면, 이산화규소 막 및 질화 규소 막(예로서, 산화물-질화물-산화물(ONO) 막)을 배열함으로써와 같이, 제 2 유전체 재료(207)를 형성하기 위해 사용될 수 있다. ONO는 고-유전 상수 재료이다. 다른 예들에서, 단일 층 및 다층 막들의 조합들이 조합될 수 있다.
제 1 제어 게이트들(209A 내지 209D) 및 제 2 제어 게이트들(213A 내지 213D)의 인접한 것들은 적어도 제 3 유전체 재료(215)에 의해 서로로부터 분리된다. 다양한 실시예들에서, 제 3 유전체 재료(215)는 저 유전 상수(로우-K) 재료일 수 있다. 로우-K 재료는 제어 게이트들 중 인접한 것들 사이에서 기생 용량들을 감소시킨다. 적어도 일 실시예에 따르면, 저 유전 상수 재료는 약 3.5보다 작은 유전 상수를 가진 재료를 포함할 수 있다. 로우-K 재료들은 이 기술분야의 숙련자에게 독립적으로 알려져 있으며 불소-도핑된 이산화규소, 탄소-도핑된 이산화규소, 다공성 이산화규소, 및 다양한 스핀-온 유기 폴리머 유전체 재료들과 같은 재료들을 포함할 수 있다. 예를 들면, 반도체 산업에 사용된 하나의 탄소-도핑된 이산화규소는 블랙 다이아몬드® 3 재료로서 알려져 있으며 약 2.2의 유전 상수를 가진다. 블랙 다이아몬드®3 재료는 미국, 캘리포니아, 산타 클라라의 Applied Materials, Inc.에 의해 생산된다.
특정 예에서, 드레인 선택-게이트 트랜지스터(203)는 약 130 nm의 두께(t1)를 갖도록 증착되거나 또는 그 외 형성될 수 있다. 드레인 선택-게이트 트랜지스터(203) 및 제 1 제어 게이트(209A) 사이에서의 거리(t2)는 약 30 nm일 수 있다. 제 1 제어 게이트들(209A 내지 209D)의 각각은 약 20 nm의 두께(t3)로 형성될 수 있다. 전하 저장 구조들(211A 내지 211D)의 각각은 약 20 nm의 두께(t4)를 가질 수 있다. 전하 저장 구조들(211A 내지 211D)의 횡방향 폭(t6)은 약 20 nm일 수 있다. 제 3 유전체 재료(215)의 두께(t5)는 약 30 nm일 수 있다. 제 3 유전체 재료(215)의 두께는 적어도 부분적으로 재료의 유전 상수에 의존할 수 있다. 그러나, 두께(t5)는 보다 낮은 유전 상수를 가진 재료가 선택된다면 감소될 수 있다. 채널 재료(221)는 약 40 nm의 횡방향 치수(t7)를 가질 수 있다. 채널 재료(221)가 원통형 필러(이하에 논의됨)로서 형성된다면, 채널 재료(221)의 직경은 약 40 nm일 수 있다. 제 1 유전체(205)의 두께(t8)는 약 8 nm이다. 제 1 제어 게이트들(209A 내지 209D)의 각각 및 전하 저장 구조들(211A 내지 211D)의 인접한 것 사이에서의 거리(t9)는 약 11 nm일 수 있다.
도 2b는 도 2a의 3-차원 이중 제어 게이트 메모리 디바이스(200)의 등가 회로(230)를 도시한다. 부가적으로, 공핍-모드 트랜지스터(223)가 도시된다. 최하부 측면, 즉 제 2 제어 게이트들(209A)의 채널 재료(221) 측면 상에 공핍-모드 트랜지스터(223)를 형성한다. 다양한 실시예들에서, 개개의 메모리 셀들의 각각은 또한 공핍-모드 트랜지스터에 기초할 수 있다. 메모리 셀들은 또한 이 기술분야의 숙련자들에 의해 독립적으로 이해되는 바와 같이 다양한 바이어스 전압들 및 임계 전압들에서의 대응하는 변화들을 가진 강화-모드 트랜지스터에 기초할 수 있다. 이들 전압들 중 다양한 것들이 이하에, 보다 상세히 논의된다.
도 2a 및 도 2b의 메모리 셀들에서, 전하 저장 구조들(211A 내지 211D)의 각각은 각각의 쌍이 제 1 제어 게이트들(209A 내지 209D)의 각각의 것 및 제 2 제어 게이트들(213A 내지 213D)의 각각의 것을 포함하는, 각각의 쌍의 제어 게이트들에 의해 제어된다. 상기 쌍의 제어 게이트들의 각각의 제어 게이트는 각각의 전하 저장 구조의 반대 측면들 상에 위치된다. 결과적으로, 제어 게이트들의 각각 및 각각의 전하 저장 구조 사이에서의 정전용량은 CCG1-FG 및 CCG2-FG의 합산으로서 고려될 수 있다. 따라서, 각각의 제어 게이트 및 각각의 전하 저장 구조 사이에서의 정전용량들이 서로 대략 동일하다고 가정하면(즉, CCG1-FG 
CCG2-FG 
CCG-FG), 그 후 제어 게이트들 및 전하 저장 구조 사이에서의 유효 정전 용량은 CCG1-FG 및 CCG2-FG의 합 또는 2.CCG-FG이다. 합(2.CCG-FG)은 종래의 메모리 셀보다 크다. 보다 높은 용량 결합으로 인해, 이하에 보다 상세히 논의된, 대응하는 기록 전압은 종래의 메모리 셀에 대한 것보다 작을 수 있다.
도 2c는 부가적인 명료함을 위해 강조된 두 개의 부분들을 표시한 도 2a의 3-차원 이중 제어 게이트 메모리 디바이스(200)를 도시한다. 제 1 부분(250)은 이하에서, 도 2d를 참조하여 보다 상세히 논의된다. 제 2 부분(270)은 이하에서, 도 2e를 참조하여 보다 상세히 논의된다. 3-차원 이중 제어 게이트 메모리 디바이스(200)의 메모리 셀은 제 1 제어 게이트들(209A 내지 209D) 중 하나 및 제 2 제어 게이트들(213A 내지 213D) 중 하나 사이에 배치된 전하 저장 구조들(211A 내지 211D) 중 하나를 포함한다.
도 2d는 도 2c의 제 1 부분(250)의 등각 절단 표현을 도시한다. 라벨링된 소자들의 각각은 상기 도 2a를 참조하여 논의된 구성요소들과 유사하다. 전하 저장 구조(211B)는 채널 재료(221) 및 제 1 유전체(205)를 둘러싸는 실질적으로-환상형 구조(즉, 환상면)로서 도시된다. 그러나, 다수의 전하 저장 구조들(211A 내지 211D)의 각각은 다양한 형태들로 형성될 수 있다. 부가적으로, 제 1 부분(250)이 전하 저장 구조(211B)의 실질적으로 환상면-형 버전을 도시하지만, 이 기술분야의 숙련자는 여기에 제공된 개시 및 도면들을 판독 및 이해할 때 다수의 특징 유형들에 형성 프로세스들을 쉽게 적응시킬 수 있다. 예를 들면, 전하 저장 구조들은 실질적으로 정사각형, 실질적으로 직사각형, 및 실질적으로 스타디움-형(즉, 기하학적 형태) 구조들을 포함한 다수의 상이한 형태들 및 기하학적 구조들을 채택할 수 있다. 이들 기하학적 구조들의 각각은 제 1 유전체(205)와 접촉하는 내부 표면(211i)(예로서, 전하 저장 구조(211B)로의 전자들의 파울러-노드하임 터널링을 허용하기 위해) 및 또한 외부 표면(211o)을 가진다.
도 2e는 도 2c의 제 2 부분(270)에 따라, 3-차원 이중 제어 게이트 메모리 디바이스(200)의 메모리 셀을 도시한다. 제 2 부분(270)은 메모리 셀의 절반을 표시한다. 메모리 셀이 채널(221) 재료에 대해 대칭일 수 있기 때문에, 단지 메모리 셀의 절반만이 논의된다. 이 기술분야의 숙련자는 3-차원 이중 제어 게이트 메모리 디바이스(200)가 이러한 표현, 및 이어지는 설명에 기초하여 어떻게 기능할 수 있는지를 쉽게 상상할 수 있다.
전하 저장 구조(211B) 상에 존재하는, 축적된 전하(271)를 고려하자. 전하(271)는 전자들이 메모리 셀의 소스 단부로부터 드레인 단부로 흐를 수 있도록(NMOS-형 디바이스를 가정할 때) 채널(221)이 턴 온 되도록 제 1 제어 게이트(209B) 및 제 2 제어 게이트(213B)에 충분한 양의 전압을 인가함으로써 프로그래밍 동작을 통해 축적된다.
전하(271)를 형성하는 전자들은 점차 양이 되도록 요구된 임계 전압(Vth)을 시프트한다. 임계 전압은 메모리 셀의 소스-대-드레인 전류에 영향을 미친다. 전자들이 전하 저장 구조(211B) 상에서 전하(271)를 증가시키기 위해 부가됨에 따라, 도전시키기 위해 메모리 셀에 대해 요구된 임계 전압이 또한 증가한다. 종래 기술의 다양한 전하 확산 문제들(예로서, SONOS 디바이스들에서 발견된 바와 같이)은 전하(271)가 제 1 제어 게이트(209B) 및 제 2 제어 게이트(213B) 사이에 위치된 전하 저장 구조(211B)에 국한되기 때문에 제거되어야 한다.
메모리 셀들 중 하나에 데이터를 기록할 때, 특정한 게이트 전위는 메모리 스트링의 데이터 라인 측면에서의 드레인 선택-게이트 트랜지스터(203)에 인가될 수 있다. 전압(예로서, 접지 전압)은 전류가 도전되도록, 드레인 선택-게이트 트랜지스터(203)의 게이트에 인가된, 데이터 라인 상에서의 것에 대하여, 충분히 더 높은 전압을 가진, 데이터 라인에 공급될 수 있다. 데이터 라인 상에서의 전압은 그 후 기록 동작이 실행되도록 허용하기에 충분한 선택된 셀의 채널로 전달될 수 있다. 기록 전위(Vpgm)는 기록될 메모리 셀에 대응하는 액세스 라인에 인가될 수 있다. 전위(V패스)는 선택되지 않은 액세스 라인들(WL)에 동시에 인가될 수 있다.
상기 논의된 바와 같이, 전하 저장 구조들은 한 쌍의 제어 게이트들에 의해 제어될 수 있다. 따라서, 전하 저장 구조는 쌍들의 제어 게이트들의 활동에 의해 다양한 동작들을 위해 선택될 수 있다. 예를 들면, 선택된 전하 저장 구조는 각각의 쌍의 제어 게이트들에 의해 제어될 수 있다. 따라서, 기록 동작을 위해, 동일한 기록 전압(Vpgm)이 프로그램되는 전하 저장 구조에 인접하여 배열된 각각의 제어 게이트들의 쌍에 인가될 수 있다. 채널(221)은 이러한 활동 동안 0 V에서 유지될 수 있다.
예를 들면, 표 1은 3-차원 이중 제어 게이트 메모리 디바이스(200)의 전하 저장 구조(211B)에 대한 다양한 동작들을 수행하기 위한 전압 레벨들의 예들을 도시한다. 예를 들면, -11 V의 소거 전압(V소거)은 선택 게이트들(203, 217)이 4.5 V의 인가된 게이트 전압(V패스E)을 갖는 동안 제어 게이트들의 각각에 인가될 수 있다. 데이터 라인 및 소스 라인은 각각 0 V에서 유지된다.
전하 저장 구조(211B)를 프로그램하기 위해, 15 V의 프로그램 전압(Vpgm)은 전하 저장 구조(211B)에 인접한 제어 게이트들에 인가될 수 있다. 즉, Vpgm은 제 1 제어 게이트(209B) 및 제 2 제어 게이트(213B)에 인가될 수 있다. 프로그램되지 않는 메모리 셀들의 스트링의 전하 저장 구조들에 대해, 각각 2 V 또는 4 V의 패스 전압(V패스2 또는 V패스1) 다른 전하 저장 구조들에 인접한 제어 게이트들에 인가될 수 있다. 2 V의 V패스2의 하나의 목적은 금지 전압을 보다 효과적으로 증가시키기 위해 국소적으로 채널을 분리하기 위한 것이다. 이러한 기법은 때때로 로컬 셀프 부스팅(Local Self Boosting; LSB)으로서 불리운다. 비트라인 및 소스 라인 측면들 양쪽 모두인 다른 분리 채널들이 또한 금지 채널로부터의 누설 전류가 백-게이트 바이어스 효과를 사용함으로써 억제될 수 있도록 높아진다. 바이어스 전압(V패스P)은 드레인 선택-게이트 트랜지스터(203)에 인가될 수 있으며 0 V가 소스 선택-게이트 트랜지스터(217)에 인가될 수 있다. 데이터 라인 및 소스 라인 양쪽 모두는 소스 선택-게이트 트랜지스터(217)의 백-바이어스 효과를 이용함으로써 금지 채널로부터 누설 전류를 억제하도록 Vcc에서 유지될 수 있다.
전하 저장 구조(211B)의 판독 동작 동안, 표시된 바와 같이, 4 V의 판독 전압(V판독)이 나머지 제어 게이트들에 인가되는 동안 0 V가 전하 저장 구조(211B)에 인접한 제어 게이트들(209B, 213B)에 인가될 수 있다. (V판독 )은 이 예에서 4 V로서 선택되지만, V판독이 Vcc보다 높도록 선택되는 경우에만 다른 바이어스 전압 레벨들이 인가될 수 있다. 이 예에서, Vcc는 단지 3.3 V인 것으로 가정된다.) 결과적으로, 스트링의 다른 메모리 셀들의 각각의 제어 게이트들에 인가된 4 V의 바이어스 전압(V판독)을 갖고, 판독될 선택된 셀을 제외하고, 스트링의 다른 메모리 셀들의 각각이 패스 게이트들로서 작용한다. "1"의 논리 값이 선택된 메모리 셀의 전하 저장 구조(211B)에 기록되는 일 예에서, 메모리 셀은 공핍 모드에 있으며 전류는 제어 게이트들(209B, 213B)에 인가된 0 V를 갖고 흐른다. 반대로, 전하 저장 구조(211B)가 "0"의 논리 값을 갖고 프로그램된다면, 전류는 셀이 강화 모드에서 동작하기 때문에 메모리 셀을 통해 흐르지 않는다. 그러므로, 판독 동작 동안, 선택된 메모리 셀의 상태는 데이터 라인에 결합되는, 감지 증폭기에 의해 검출된다. 0 및 1 사이에서의 차이는, 이 예에서, 음의 전하가 전하 저장 구조(211B)(도 2e를 참조하자)에 저장되는지 여부에 의해 결정된다. 음의 전하가 상기 구조에 저장된다면, 임계 전압은 더 높아지며 메모리 셀은 강화 모드에서 동작한다. 표 1 에 도시된 전압들은 단지 일 예로서 제공되며 3-차원 이중 제어 게이트 메모리 디바이스(200)(도 2a)를 제작하기 위해 사용된 특정한 재료들 및 치수들에 의존하여 변할 수 있다.
표 1: 선택된 전하 저장 구조의 프로그래밍
공간을 보존하기 위해 인접한 메모리 셀들 사이에서 제어 게이트들을 공유하는 이전 시도들과 비교하여, 여기에 논의된 전압 레벨들은, 인접한 제어 게이트들 상에서의 바이어스가 하나의 전하 저장 구조 상에서 동작을 수행하기 위해 극복할 필요가 없기 때문에, 약 절반만큼 감소될 수 있다.
몇몇 종래 기술의 메모리 셀들은 두 개의 전하 저장 구조들을 스패닝하며, 그에 따라 제어하기 위해 단일 제어 게이트를 사용한다. 예를 들면, 직렬로 연결된 3개의 메모리 셀들은 4개의 제어 게이트들(CG0, CG1, CG2, 및 CG3)에 의해 제어된, 그것들 각각의 전하 저장 구조들(FG1, FG2, 및 FG3)을 가질 수 있다. 따라서, FG1은 CG0 및 CG1에 의해 제어되고, FG2는 CG1 및 CG2에 의해 제어되며 FG3은 CG2 및 CG3에 의해 제어된다. 판독을 위한 FG2를 선택하기 위해, 0 V의 전압(V판독)은 제어 게이트들(CG1, CG2)에 인가된다. 결과적으로, CG1 및 CG4인, 제어 게이트들의 대안의 것들은 FG1 및 FG3을 턴 온하기 위해 V판독보다 높아야 한다. 따라서, V판독이 4 V이면, 제어 게이트들의 대안의 것들은 FG1이 판독 또는 프로그래밍을 위해 선택될 때, 2 x V판독 또는 8 V에 있어야 한다. 그러므로, 보다 높은 판독 전압은 이들 종래 기술의 메모리 셀들에서의 특정한 제어 게이트들에 인가되어야 한다.
도 2b를 다시 참조하면, 다양한 형태들의 종래 기술과 대조적으로, 예를 들면, 전하 저장 구조(211B)가 판독된 것으로 선택될 때, 제 1 제어 게이트(209B) 및 제 2 제어 게이트(213B)는 0 V에 있을 수 있다. 이웃하는 제어 게이트들, 즉, 제 1 제어 게이트(209C) 및 제 2 제어 게이트(213A)는 예를 들면, 교대로 2 x V판독에 있거나 또는 0 V에 있을 수 있으며, 따라서 동일한 블록에서의 전하 저장 구조들 중 선택되지 않은 것들이 턴 온 될 수 있다.
이하의 표 2는 핫-홀 소거를 위한 예시적인 전압 레벨들을 도시하며, 여기에서 채널(221)의 전압은 V소거의 CSL의 게이트-유도 누설 전류(GIDL), 및 전하 저장 구조(211B)의 재-프로그래밍에 의해 높아진다. 이 기술분야의 숙련자에 의해 쉽게 인식 가능할 바와 같이, 표 2에서의 다양한 첨자들은 다양한 동작들 및 다양한 트랜지스터들의 게이트들에 인가된 대응하는 전압들과 관련된다. 예를 들면," 소거"는 소거 전압들을 나타내고, "판독"은 판독 전압들에 인가하며, "패스"는 패스 트랜지스터들로서 동작하는 다양한 트랜지스터들을 나타낸다.
표 2: 선택된 전하 저장 구조의 보다 높은 재-프로그래밍 전압
도 3은 일련의 제어 게이트 드라이버 트랜지스터들에 연결된 NAND-형 메모리 셀 어레이의 개략도를 도시한다. 도 3은 로우 디코더 및 전하 펌프(301), 드레인 선택 드라이브-트랜지스터(303), 소스 선택 드라이브-트랜지스터(313), 및 다수의 제어 게이트 드라이브-트랜지스터들(305A, 307A, 309A, 311A)을 포함한다. 로우 디코더 및 전하 펌프(301)는 각각에 대한 별개의 전기적 상호연결(도면에서 다른 세부사항들을 모호하게 하지 않도록 도시되지 않음)에 의해 드레인 선택 드라이브-트랜지스터(303), 소스 선택 게이트 트라이브-트랜지스터(313), 및 다수의 제어 게이트 드라이브-트랜지스터들(305A, 307A, 309A, 및 311A)의 각각에 결합될 수 있다.
제어 게이트 드라이브 트랜지스터들의 각각은 각각의 쌍들의 제어 게이트들을 동시에 구동하기 위해 각각의 노드(305B, 307B, 309B, 311B)와 전기적으로 결합된다. 예를 들면, 선택될 때, 제어 게이트 드라이브-트랜지스터(305A)는 스트링들(230i 내지 230n)의 각각에서의 제 1 제어 게이트(209A) 및 제 2 제어 게이트(213A)를 구동하기 위해 제 1 노드(305B)에 전류를 제공한다. 메모리 셀들의 스트링들의 각각은 선택 게이트들 사이에서 직렬로 메모리 셀들의 인접한 것들을 연결함으로써 형성된다. 로우 디코더 및 전하 펌프(301), 드레인 선택 드라이브-트랜지스터(303), 소스 선택 게이트 드라이브-트랜지스터(313), 및 다수의 제어 게이트 드라이브-트랜지스터들(305A, 307A, 309A, 311A)은 각각 다수의 상호연결들을 통해 스트링들(230i 내지 230n)의 다수의 개개의 것들과 전기적으로 결합될 수 있다.
선택된 액세스 라인에 결합된 셀들의 서브세트들은 그룹으로서 함께 프로그램되거나 또는 감지될 수 있다. 프로그래밍 동작, 예를 들면, 기록 동작은 원하는 데이터 상태에 대응하는 원하는 프로그램 전압 레벨로 선택된 셀들의 임계 전압(Vt)을 증가시키기 위해 선택된 액세스 라인에 상기 논의된 바와 같이, 다수의 프로그램 바이어스 전압들을 인가하는 것을 포함할 수 있다.
판독 또는 프로그램 검증 동작과 같은, 감지 동작은 선택된 셀의 상태를 결정하기 위해 선택된 셀에 결합된 데이터 라인의 전압 또는 전류 변화를 감지하는 것을 포함할 수 있다. 감지 동작은 선택된 메모리 셀과 연관된 소스 라인에 대한 바이어스 전압 이상의 전압에서 선택된 메모리 셀과 연관된 데이터 라인을 바이어싱하는 것을 수반할 수 있다. 감지 동작은 대안적으로 선택된 셀이 도전하기 시작할 때 방전으로 이어지는 데이터 라인을 프리차징하는 것, 및 그 후 방전을 감지하는 것을 포함할 수 있다.
선택된 셀의 상태를 감지하는 것은 상기 논의된 바와 같이, 선택되지 않은 셀들의 임계 전압에 관계 없이 도전 상태에 스트링의 선택되지 않은 셀들을 배치하기에 충분한 전압으로 스트링의 선택되지 않은 셀들을 바이어싱하는 동안 선택된 데이터 라인에 감지 전압을 인가하는 것을 포함할 수 있다. 판독되거나 또는 검증되는 선택된 셀에 대응하는 데이터 라인은 선택된 액세스 라인에 인가된 특정한 감지 전압에 응답하여 선택된 셀이 도전하는지 여부를 결정하기 위해 감지될 수 있다. 예를 들면, 선택된 셀의 상태는 데이터 라인 전류가 특정한 상태와 연관된 특정한 기준 전류에 도달하는 액세스 라인 전압에 의해 결정될 수 있다.
도 4a는 다수의 전하 저장 구조 실드들(433A, 433BC, 433D)을 가진 3-차원 제어 게이트 메모리 디바이스(400)의 단면 개략적 표면을 도시한다. 이하에 보다 상세히 설명되는 바와 같이, 전하 저장 구조 실드들(433A, 433BC, 433D)은 제 1 메모리 셀에서의 전하 저장 구조에 대해 인접한 메모리 셀들에서의 제어 게이트들의 용량 결합을 감소시킬 수 있다. 3-차원 제어 게이트 메모리 디바이스(400)는 도 2a의 메모리 디바이스(200)와 몇몇 방식에서 유사할 수 있지만, 도 4a의 메모리 디바이스(400)의 메모리 셀은 제어 게이트 및 전하 저장 구조 실드 사이에 배치된 전하 저장 구조를 포함한다. 그러나, 도 2a의 메모리 디바이스(200)와 유사하게, 제어 게이트는 인접한 메모리 셀들에 의해, 공통적이지 않으며, 즉 공유되지 않는다. 중복 제어 게이트를 제거하며 메모리 셀들(이하에 논의된) 중 인접한 것들 사이에서의 전하 저장 구조를 공유함으로써, 메모리 디바이스(400)는 예를 들면 도 2a 내지 도 2d를 참조하여 상기 논의된 다양한 이득들을 여전히 유지하면서 메모리 셀 당 단지 하나의 제어 게이트를 사용하기 때문에 총 스트링 길이를 낮춘다.
계속해서 도 4a를 참조하면, 3-차원 제어 게이트 메모리 디바이스(400)는 데이터 라인 연결(401), 드레인 선택-게이트 트랜지스터(403), 및 다수의 제어 게이트들(409B, 409D, 413A, 413C)을 포함한다. 따라서, 전하 저장 구조들(411A 내지 411D)의 각각은 단지 하나의 연관된 제어 게이트를 가진다. 예를 들면, 드레인 선택-게이트 트랜지스터(403)에 가장 가까운 전하 저장 구조(411A)는 연관된 제어 게이트(413A)를 가진다. 전하 저장 구조(411A) 및 드레인 선택-게이트 트랜지스터(403) 사이에 배치된 구조는 전하 저장 구조 실드(433A)이다. 묘사된 3-차원 제어 게이트 메모리 디바이스(400)는 또한 두 개의 부가적인 전하 저장 구조 실드들: 상기 실드 위에서의 전하 저장 구조(411B) 및 실드 아래에 위치된 전하 저장 구조(411c) 양쪽 모두와 연관된 전하 저장 구조 실드(433BC), 뿐만 아니라 전하 저장 구조(411D)와 연관된 전하 저장 구조 실드(433D)를 가진다. 바이어스 전압이 전하 저장 구조 실드(433BC)에 인가될 때, 전하 저장 구조 실드(433BC)는 전하 저장 구조(411B, 411C)의 인접한 것들 사이에서의 용량 결합 효과들을 감소시킬 수 있으며, 또한 예를 들면, 제어 게이트(409B)로부터 전하 저장 구조(411C)로의 용량 결합 효과들을 감소시킬 수 있다. 소스 선택-게이트 트랜지스터(417)에 가장 가깝게 위치된 전하 저장 구조(411D)는 연관된 전하 저장 구조 실드(433D)를 가진다. 전하 저장 구조 실드들의 각각은 이하에 논의된 바와 같이, 인가된 바이어스 전압을 가질 수 있다. 그러나, 전하 저장 구조 실드들 중 특정한 것들은 전하 저장 구조들 중 특정한 것들과 공유될 수 있기 때문에, 메모리 셀의 전체 길이는 도 2a의 메모리 디바이스(200)와 비교하여 감소된다.
메모리 디바이스(200)와 마찬가지로, 도 4a의 메모리 디바이스(400)는 채널 재료(421) 및 다수의 전하 저장 구조들(411A 내지 411D)의 각각 사이에 배치된 적어도 제 1 유전체(405)를 포함한다. 다수의 이격된 전하 저장 구조들(411A 내지 411D)의 각각은 제 1 유전체(405)의 각각의 부분을 둘러싼다. 도 2a를 참조하여 상기 논의된 많은 재료들 및 치수들은 또한 도 4a의 구조에 적용될 수 있다. 예를 들면, 채널 재료(421)는 채널 재료(421)의 외주 상에 및 그 주위에 형성된 제 1 유전체(405)를 가진 반도체 재료(예로서, 폴리실리콘)의 실질적으로 원통-형 필러를 포함할 수 있다. 소스 라인 연결(419)은 채널(421)을 소스 라인(도시되지 않음)에 결합한다. 채널(421)로부터 소스 라인으로의 전기적 결합은 소스 선택-게이트 트랜지스터(417)에 의해 제어된다.
계속해서 도 4a를 참조하면, 제어 게이트들(409B, 409D, 413A, 413C)의 각각은 적어도 제 2 유전체 재료(407)에 의해 전하 저장 구조들(411A 내지 411D)의 각각의 것으로부터 분리된다. 다양한 실시예들에서, 제 2 유전체 재료(407)는 도 2a를 참조하여 상기 논의된 바와 같이 인터-폴리 유전체(IPD)와 같은 고 유전 상수(하이-K) 재료일 수 있다.
제어 게이트들(413A, 409B)와 같은, 인접한 제어 게이트들은 적어도 제 3 유전체 재료(415)에 의해 서로로부터 분리된다. 다양한 실시예들에서, 제 3 유전체 재료(415)는 도 2a의 제 3 유전체 재료(215)를 참조하여 상기 설명된 것과 유사한, 저 유전 상수(로우-K) 재료일 수 있다. 로우-K 재료는 제어 게이트들 중 인접한 것들 사이에서의 기생 용량들을 감소시킨다.
도 4b는 도 4a의 3-차원 제어 게이트 메모리 디바이스(400)의 등가 회로(430)를 도시한다. 부가적으로, 공급-모드 트랜지스터(423)가 도시된다. 최하부 측면, 즉 전하 저장 구조 실드(433A)의 채널 재료(421)는 공핍-모드 트랜지스터(423)를 형성한다. 다양한 실시예들에서, 개개의 메모리 셀들의 각각은 또한 공핍-모드 트랜지스터에 기초할 수 있다. 메모리 셀들은 또한 이 기술분야의 숙련자들에 의해 자주적으로 이해되는 바와 같이 다양한 바이어스 전압들 및 임계 전압들에서의 대응하는 변화들을 갖고, 강화-모드 트랜지스터에 기초할 수 있다.
표 3은 3-차원 제어 게이트 메모리 디바이스(400)의 전하 저장 구조(411B)에 대한 다양한 동작들을 수행하기 위한 전압 레벨들의 예들을 도시한다. 예를 들면, -11 V의 소거 전압(V소거)은 선택 게이트들(403, 417)이 4.5 V의 게이트 전압(V패스E)을 갖는 동안 제어 게이트들의 각각에 인가될 수 있다. 데이터 라인 및 소스 라인은 각각 0 V에서 유지될 수 있다.
전하 저장 구조(411B)를 프로그램하기 위해, 15 V의 프로그램 전압(Vpgm)은 제어 게이트(409B)에 인가될 수 있으며, 2 V의 바이어스 전압(V패스2)은 전하 저장 구조 실드(433BC)에 인가되고, 제어 게이트(409B)는 전하 저장 구조(411B)의 제 1 측면에 인접하여 전하 저장 구조 실드(433BC)는 전하 저장 구조(411B)의 제 2 측면에 인접한다. 프로그램되지 않은 스트링에서 메모리 셀들의 전하 저장 구조들에 대해, 각각 2 V 또는 4 V의 패스 전압(V패스2 또는 V패스1)은 그것들 각각의 제어 게이트들 및 전하 저장 구조 실드들에 대해 표시된 바와 같이 인가될 수 있다. 바이어스 전압(V패스P)은 드레인 선택-게이트 트랜지스터(403)에 인가될 수 있으며 0 V는 소스 선택-게이트 트랜지스터(417)에 인가될 수 있다. 데이터 라인 및 소스 라인은 각각 Vcc에 있을 수 있다.
전하 저장 구조(411B)의 판독 동작 동안, 표시된 바와 같이, 스트링의 전하 저장 구조 실드들 및 나머지 제어 게이트들에 4 V의 판독 전압 (V판독)을 인가하면서, 0 V가 각각이 전하 저장 구조(411B)의 각각의 측면에 인접하는, 제어 게이트(409B) 및 전하 저장 구조 실드(433BC)에 인가될 수 있다. (V판독 )은 이 예에서 4 V로서 선택되지만, 다른 바이어스 레벨들은 V판독이 Vcc보다 높도록 선택되는 경우에만 인가될 수 있다. 이 예에서, Vcc는 단지 3.3 V인 것으로 가정된다.) 결과적으로, 4 V의 바이어스 전압(V판독)이 스트링의 다른 메모리 셀들의 각각의 전하 저장 구조 실드들 및 제어 게이트들에 인가되며, 다른 메모리 셀들의 각각은, 판독될 선택된 셀을 제외하고는, 패스 게이트들로서 작용한다. "1"의 논리 값이 선택된 메모리 셀의 전하 저장 구조(411B)에 기록되는 일 예에서, 메모리 셀은 공핍 모드에서 동작하며 전류는 제어 게이트(409B)에 인가된 0 V를 갖고 흐른다. 반대로, 전하 저장 구조(411B)가 "0"의 논리 값을 갖고 프로그램된다면, 전류는 셀이 강화 모드에서 동작하기 때문에 메모리 셀을 통해 흐르지 않는다. 그러므로, 판독 동작 동안, 선택된 메모리 셀의 상태는 데이터 라인과 결합되는, 감지 증폭기에 의해 검출된다. 이 예에서, "0" 및 "1" 사이에서의 차이는 음의 전하가 전하 저장 구조(411B)(도 2e 참조 )에 저장되는지 여부에 의해 결정될 수 있다. 음의 전하가 전하 저장 구조에 저장된다면, 임계 전압은 보다 높아지며 메모리 셀은 강화 모드에서 동작한다. 표 3 에 도시된 전압은 단지 일 예로서 제공되며 3-차원 제어 게이트 메모리 디바이스(400)(도 4a)를 제작하기 위해 사용된 특정한 재료들 및 치수들에 의존하여 변할 수 있다.
표 3: 선택된 전하 저장 구조의 프로그래밍
이하의, 표 4는 전하 저장 구조(411B)의 재-프로그래밍을 위한 예시적인 전압 레벨들을 도시한다. 이 기술분야의 숙련자에 의해 쉽게 인식 가능할 바와 같이, 표 4에서의 다양한 첨자들은 다양한 동작들 및 다양한 트랜지스터들의 게이트들에 인가된 대응하는 전압들과 관련된다. 예를 들면," 소거"는 소거 전압들을 나타내고, "판독"은 판독 전압들에 인가하며, "패스"는 패스 트랜지스터들로서 동작하는 다양한 트랜지스터들을 나타낸다.
표 4: 선택된 전하 저장 구조의 보다 높은 재-프로그래밍 전압
메모리 디바이스 크기가 감소될 때 발생할 수 있는 문제는 게이트 결합비(GCR)가 감소할 수 있다는 것이다. 디바이스를 스케일링하기 위해, 제어 게이트 및 전하 저장 구조의 표면적은 종종 디바이스의 전체 크기가 감소될 때 감소된다. GCR은 두 개의 구조들의 표면적의 함수이며 그러므로 표면적이 감소함에 따라 감소한다. 통상적으로, 감소된 GCR을 극복하기 위해, 특정한 메모리 셀에 인접하거나 또는 그것과 동일한 스트링에서의 트랜지스터들은 표 1을 참조하여 상기 논의된 바와 같이, 보다 높은 전압 레벨들에서 동작해야 한다. 그러나, GCR에서의 감소가 충분히 크다면, 트랜지스터들은 항복 레벨들 가까이에서 동작하도록 강요 받을 수 있다.
도 5는 실시예에 따라, 증가된 게이트 결합비를 가진 3-차원 제어 게이트 메모리 셀의 단면 개략적 표현을 도시한다. 메모리 디바이스는 데이터 라인 연결(501), 드레인 선택-게이트 트랜지스터(503), 다수의 제어 게이트들(509B, 509D, 513A, 513C), 제 1 유전체(505), 채널 재료(521), 제 2 유전체 재료(507), 및 제 3 유전체 재료(515)를 포함한다. 메모리 디바이스는 다수의 이격된 전하 저장 구조 실드들(533A, 533BC, 533D) 및 다수의 이격된 전하 저장 구조들(511A 내지 511D)을 더 포함한다. 따라서, 전하 저장 구조들(511A 내지 511D)의 각각은 단지 하나의 연관된 제어 게이트를 가진다. 예를 들면, 드레인 선택-게이트 트랜지스터(503)에 가장 가까운 전하 저장 구조(511A)는 연관된 제어 게이트(513A)를 가진다. 이들 다양한 구성요소들의 각각은 도 4a의 메모리 디바이스(400)에서의 유사한 구성요소들과 동일한 재료들과 유사하거나 또는 그것으로 구성될 수 있다.
그러나, 3-차원 제어 게이트 메모리 디바이스가 도 4a의 메모리 디바이스(400)와 몇몇 방식들에서 유사할 수 있지만(예로서, 도 5의 메모리 디바이스의 메모리 셀은 제어 게이트 및 전하 저장 구조 실드 사이에 배치된 전하 저장 구조를 포함한다), 도 5에 묘사된 실시예에서의 메모리 셀들의 각각은 셀의 전하 저장 구조 실드(533) 및 셀의 전하 저장 구조(511) 사이에 배치된 적어도 제 4 유전체 재료(537)를 가진다. 제 4 유전체 재료(537)는 로우-K 유전체 재료일 수 있다.
예를 들면, 제 4 유전체 재료(537)는 전하 저장 구조 실드(533BC)의 한 쪽 측면 상에 배치될 수 있으며, 따라서 제 4 유전체 재료(537)는 전하 저장 구조 실드(533BC), 및 전하 저장 구조(511G) 사이에, 뿐만 아니라 전하 저장 구조 실드들(533BC) 및 인접한 전하 저장 구조(511C) 사이에 배치된다.
전하 저장 구조 실드 및 근접한 전하 저장 구조 사이에 제 4 유전체 재료(537)를 배치함으로써, GCR은 증가될 수 있다. GCR에서의 증가는 제 4 유전체 재료(537)로 인해 주어진 전하 저장 구조에 보다 우세하게 결합되는 제어 게이트 때문이다. 예를 들면, 제어 게이트들(509B, 513C) 각각은 전하 저장 구조 실드(533BC)의 한쪽 측면 상에서의 제 4 유전체 재료(537)로 인해 그것들 각각의 전하 저장 구조들(511B, 511C)에 보다 우세하게 결합된다. 유사하게, 제어 게이트들(513A, 509D)은 전하 저장 구조 실드들(533A, 533D) 상에서의 제 4 유전체 재료(537)로 인해 그것들 각각의 전하 저장 구조들(511A, 511D)에 보다 우세하게 결합된다.
따라서, 도시되고 설명된 바와 같이, 제 4 유전체 재료(537)를 통합함으로써, GCR은 도 5의 메모리 디바이스에 대해 증가해야 한다. GCR에서의 증가의 양은 적어도 부분적으로 제 4 유전체 재료(537)에 대해 선택된 재료의 함수이다. 예를 들면, 제 4 유전체 재료(537)의 유전 상수가 감소함에 따라, GCR은 약분할 수 있도록 증가한다. GCR이 증가함에 따라, 다양한 트랜지스터들에 인가된 바이어스들이 감소될 수 있다.
이제 도 6을 참조하면, 하나 이상의 메모리 디바이스들(예로서, 도 1의 메모리 디바이스(101))을 포함한 전자 시스템(607)의 형태에 있는 장치의 예시적인 실시예의 블록도가 도시된다. 시스템(607)은 예를 들면, 개인용 디지털 보조기(PDA), 무선 능력을 갖거나 또는 없는 랩탑 또는 휴대용 컴퓨터, 웹 태블릿, 무선 전화기, 페이저, 인스턴트 메시징 디바이스, 디지털 음악 플레이어, 디지털 카메라, 또는 무선으로 또는 유선 연결을 통해 정보를 송신하거나 또는 수신하도록 적응될 수 있는 다른 디바이스들과 같은 디바이스들에서 사용될 수 있다. 시스템(607)은 다음의 시스템들: 무선 근거리 네트워크(WLAN) 시스템, 무선 개인 영역 네트워크(WPAN) 시스템, 또는 셀룰러 네트워크 중 임의의 것에서 사용될 수 있다.
도 6의 시스템(607)은 버스(609)를 통해 서로에 결합된 제어기(603), 입력/출력(I/O) 디바이스(615)(예로서, 키패드, 터치스크린, 또는 디스플레이), 메모리 디바이스(613), 무선 인터페이스(611), 및 정적 랜덤 액세스 메모리(SRAM) 디바이스(601)를 포함하도록 도시된다. 배터리(605)는 일 실시예에서 시스템(607)에 전력을 공급할 수 있다. 메모리 디바이스(613)는 NAND 메모리, 플래시 메모리, NOR 메모리, 이것들의 조합 등을 포함할 수 있다.
제어기(603)는 예를 들면, 하나 이상의 마이크로프로세서들, 디지털 신호 프로세서들, 마이크로-제어기들 등을 포함할 수 있다. 메모리 디바이스(613)는 시스템(607)에 또는 그것에 의해 송신된 정보를 저장하기 위해 사용될 수 있다. 메모리 디바이스(613)는 선택적으로 또한 시스템(607)의 동작 동안 제어기(603)에 의해 실행되는 지시들을 형태로 정보를 저장하기 위해 사용될 수 있으며 시스템(607)에 의해 발생되고, 수집되거나 또는 수신된 사용자 데이터(이미지 데이터와 같은)의 형태로 정보를 저장하기 위해 사용될 수 있다. 지시들은 디지털 정보로서 저장될 수 있으며, 여기에 개시된 바와 같이, 사용자 데이터는 디지털 정보로서 메모리의 일 섹션에 및 아날로그 정보로서 또 다른 섹션에 저장될 수 있다. 또 다른 예로서, 한꺼번에 주어진 섹션은 디지털 정보를 저장하도록 라벨링될 수 있으며 그 후 나중에 아날로그 정보를 저장하기 위해 재할당되며 재구성될 수 있다. 제어기(603)는 여기에 설명된 신규의 메모리 디바이스들 중 하나 이상을 포함할 수 있다.
I/O 디바이스(615)는 정보를 발생시키기 위해 사용될 수 있다. 시스템(607)은 라디오 주파수(RF) 신호를 갖고 무선 통신 네트워크로 및 그로부터 정보를 송신 및 수신하기 위해 무선 인터페이스(611)를 사용할 수 있다. 무선 인터페이스(611)의 예들은 다이폴 안테나와 같이, 안테나, 또는 무선 트랜시버를 포함할 수 있다. 그러나, 본 발명의 주제의 범위는 이에 관해서 제한되지 않는다. 또한, I/O 디바이스(615)는 무엇이 디지털 출력(디지털 정보가 저장된다면)으로서 또는 아날로그 출력(아날로그 정보가 저장된다면)으로서 저장되는지를 반영한 신호를 전달할 수 있다. 무선 애플리케이션에서의 일 예가 상기 제공되지만, 여기에 개시된 본 발명의 주제의 실시예들이 또한 비-무선 애플리케이션들에서 사용될 수 있다. I/O 디바이스(615)는 여기에 설명된 신규 메모리 디바이스들 중 하나 이상을 포함할 수 있다.
방법들 및 장치들의 다양한 예시들이 다양한 실시예들의 구조의 일반적인 이해를 제공하도록 의도되며 여기에 설명된 구조들, 특징들, 및 재료들을 이용할 수 있는 장치들 및 방법들의 특징들 및 요소들 모두의 완전한 설명을 제공하도록 의도되지 않는다.
다양한 실시예들의 장치들은 예를 들면, 고속 컴퓨터들에 사용된 전자 회로, 통신 및 신호 프로세싱 회로, 단일 또는 다중-프로세서 모듈들, 단일 또는 다중 임베딩 프로세서들, 다중-코어 프로세서들, 데이터 스위치들, 및 다층, 다중-칩 모듈들 등을 포함한 애플리케이션-특정 모듈들을 포함하거나 또는 그것에 포함될 수 있다. 이러한 장치들은 또한 텔레비전들, 셀룰러 전화기들, 개인용 컴퓨터들(예로서, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들, 차량들, 의료 디바이스들(예로서, 심박계들, 혈압 모니터들 등), 셋탑 박스들, 및 다양한 다른 전자 시스템들과 같은, 다양한 전자 시스템들 내에서의 서브-구성요소들로서 포함될 수 있다.
이 기술분야의 숙련자는 여기에 개시된 이러한 및 다른 방법들(예로서, 프로그래밍 또는 판독 동작들)에 대해, 다양한 방법들의 부분을 형성한 활동들이 상이한 순서로 구현되고, 뿐만 아니라 반복되고, 동시에 실행되거나 또는 하나가 또 다른 것으로 대체될 수 있다는 것을 이해할 것이다. 또한, 개괄된 행동들 및 동작들은 단지 예들로서 제공되며, 행동들 및 동작들의 몇몇은 개시된 실시예들의 본질로부터 벗어나지 않고, 선택적일 수 있고, 보다 적은 행동들 및 동작들로 조합되거나 또는 부가적인 행동들 및 동작들로 확대될 수 있다.
본 개시는 그러므로 본 출원에 설명된 특정한 실시예들에 대하여 제한되지 않으며, 이것은 다양한 양상들의 예시로서 의도된다. 예를 들면, 전하 저장 구조로서 플로팅 게이트들을 사용하는 대신에, 전하 트랩들이 대신 사용될 수 있다. 개시를 판독 및 이해할 때 이 기술분야의 숙련자에게 명백할 바와 같이, 많은 수정들 및 변형들이 이루어질 수 있다. 여기에 열거된 것들 외에, 개시의 범위 내에서의 기능적으로 등가인 방법들 및 장치들이 앞서 말한 설명으로부터 이 기술분야의 숙련자에게 명백할 것이다. 몇몇 실시예들의 부분들 및 특징들은 다른 것들의 것들에 포함되거나 또는 그것으로 대체될 수 있다. 많은 다른 실시예들이 여기에 제공된 설명을 판독 및 이해할 때 이 기술분야의 숙련자들에게 명백할 것이다. 이러한 수정들 및 변형들은 첨부된 청구항들의 범위 내에 있는 것으로 의도된다. 본 개시는 이러한 청구항들이 자격이 있는 등가물들의 전체 범위와 함께, 첨부된 청구항들의 조건에 의해서만 제한된다. 여기에 사용된 용어론은 단지 특정한 실시예들을 설명하기 위한 것이며 제한적이도록 의도되지 않는다는 것이 또한 이해된다.
개시의 요약은 판독자가 기술적 개시의 특징을 빨리 알아내도록 허용하기 위해 제공된다. 요약은 그것이 청구항들을 해석하거나 또는 제한하기 위해 사용되지 않을 것이라는 점을 포함해서 제출된다. 또한, 앞서 말한 상세한 설명에서, 다양한 특징들은 개시를 간소화하기 위해 단일 실시예로 함께 그룹핑된다는 것이 이해될 수 있다. 개시의 이러한 방법은 청구항들을 제한하는 것으로서 해석되지 않아야 한다. 따라서, 다음의 청구항들은 여기에서 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 독립적이다.
Claims (26)
- 다수의 메모리 셀들을 포함한 장치에 있어서, 상기 다수의 메모리 셀들의 각각은:
채널 재료;
전하 저장 구조;
상기 전하 저장 구조 및 상기 채널 재료 사이에서의 제 1 유전체;
복수의 제어 게이트들; 및
상기 복수의 제어 게이트들의 각각 및 상기 전하 저장 구조 사이에서의 제 2 유전체를 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 채널 재료는 실질적으로 원통형 단면을 가진 반도체 재료를 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 2에 있어서, 상기 전하 저장 구조는 상기 반도체 재료의 외주(outer periphery)를 완전히 둘러싸는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 3에 있어서, 상기 제 1 유전체는 상기 반도체 재료의 상기 외주를 완전히 둘러싸는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 2에 있어서, 상기 제 2 유전체 재료는 또한 상기 반도체 재료 및 상기 복수의 제어 게이트들의 각각 사이에 있는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 전하 저장 구조는 형태가 실질적으로 환상형(toroidal in shape)인, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 전하 저장 구조는 상기 제 1 유전체와 직접 접촉하는 내부 표면을 갖는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 복수의 제어 게이트들은 한 쌍의 제어 게이트들을 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 다수의 메모리 셀들 중 제 1의 것의 상기 복수의 제어 게이트들 중 하나 및 상기 다수의 메모리 셀들 중 제 2의 것의 상기 복수의 제어 게이트들의 인접한 것 사이에 제 3 유전체 재료를 더 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 다수의 메모리 셀들의 각각은 공핍 모드에서 동작하도록 구성되는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 9에 있어서, 상기 제 3 유전체 재료는 저 유전 상수 재료를 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 복수의 제어 게이트들 중 어떤 것도 상기 다수의 메모리 셀들을 포함하는 메모리 셀들의 스트링에서의 인접한 메모리 셀들에 의해 공유되지 않는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 1에 있어서, 상기 제 2 유전체 재료는 고 유전 상수 재료로 구성되는, 다수의 메모리 셀들을 포함한 장치.
- 다수의 메모리 셀들을 포함한 장치에 있어서, 상기 다수의 메모리 셀들의 각각은:
채널 재료;
전하 저장 구조;
상기 전하 저장 구조 및 상기 채널 재료 사이에서의 제 1 유전체;
상기 전하 저장 구조의 제 1 측면에 인접한 제어 게이트;
상기 전하 저장 구조의 제 2 측면에 인접한 실드; 및
상기 제어 게이트 및 상기 전하 저장 구조 사이에서의 제 2 유전체를 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 14에 있어서, 상기 다수의 메모리 셀들은 메모리 셀들의 스트링을 포함하며, 상기 메모리 셀들의 스트링의 상기 메모리 셀들의 각각의 것의 상기 실드가 또한 상기 메모리 셀들의 스트링의 상기 메모리 셀들의 인접한 것의 상기 실드를 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 14에 있어서, 상기 다수의 메모리 셀들은 직렬-결합된 비-휘발성 메모리 셀들의 스트링을 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 16에 있어서, 상기 스트링에서 상기 다수의 메모리 셀들의 각각의 것의 상기 제어 게이트는 상기 스트링에서 상기 다수의 메모리 셀들의 인접한 것과 공유되지 않는, 다수의 메모리 셀들을 포함한 장치.
- 청구항 14에 있어서, 상기 제 1 유전체는 이산화 규소를 포함하는, 다수의 메모리 셀들을 포함한 장치.
- 장치에 있어서,
채널 재료;
상기 채널 재료의 외주를 둘러싸는 유전체;
다수의 이격된 전하 저장 구조들로서, 상기 다수의 전하 저장 구조들의 각각은 상기 유전체의 각각의 부분을 둘러싸는, 상기 다수의 이격된 전하 저장 구조들;
다수의 이격된 제어 게이트들로서, 상기 다수의 제어 게이트들의 각각은 상기 유전체의 각각의 부분을 둘러싸는, 상기 다수의 이격된 제어 게이트들; 및
다수의 이격된 실드들로서, 상기 다수의 실드들의 각각은 상기 유전체의 각각의 부분을 둘러싸는, 상기 다수의 이격된 실드들을 포함하는, 장치.
- 청구항 19에 있어서, 상기 채널 재료는 원통형 단면을 가진 반도체 재료의 필러(pillar)를 포함하는, 장치.
- 청구항 19에 있어서, 상기 유전체는 제 1 유전체를 포함하며 제 2 유전체를 더 포함하고, 상기 제 2 유전체는 상기 실드들의 각각 및 상기 다수의 전하 저장 구조들의 각각의 것 사이에 있으며, 상기 제 2 유전체는 상기 다수의 제어 게이트들의 각각 및 상기 전하 저장 구조들의 각각의 것 사이에 있는, 장치.
- 청구항 21에 있어서, 상기 다수의 제어 게이트들의 인접한 것들은 제 3 유전체 재료에 의해 분리되는, 장치.
- 청구항 22에 있어서, 상기 다수의 실드들의 각각은 상기 제 2 유전체 및 제 4 유전체에 의해 상기 전하 저장 구조의 각각의 것으로부터 분리되는, 장치.
- 장치에 있어서,
반도체 재료;
상기 반도체 재료의 외주를 둘러싸는 터널 유전체;
다수의 이격된 전하 저장 구조들로서, 상기 다수의 전하 저장 구조들의 각각은 상기 터널 유전체의 각각의 부분을 둘러싸는, 상기 다수의 이격된 전하 저장 구조들; 및
다수의 이격된 쌍들의 제어 게이트들로서, 상기 다수의 제어 게이트들의 각각은 상기 터널 유전체의 각각의 부분을 둘러싸고, 상기 쌍들의 제어 게이트들의 각각 및 상기 전하 저장 구조들의 각각의 것은 메모리 셀들의 스트링에 각각의 메모리 셀을 포함하는, 장치.
- 청구항 24에 있어서, 상기 장치는 메모리 디바이스를 포함하는, 장치.
- 청구항 24에 있어서, 상기 장치는 메모리 디바이스를 포함하는 전자 시스템을 포함하는, 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/323,956 US8637914B2 (en) | 2011-12-13 | 2011-12-13 | Memory cells having a plurality of control gates and memory cells having a control gate and a shield |
| US13/323,956 | 2011-12-13 | ||
| PCT/US2012/069201 WO2013090400A1 (en) | 2011-12-13 | 2012-12-12 | Memory cells having a control gate and shield |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140105827A true KR20140105827A (ko) | 2014-09-02 |
| KR101531806B1 KR101531806B1 (ko) | 2015-06-25 |
Family
ID=48571195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147019459A KR101531806B1 (ko) | 2011-12-13 | 2012-12-12 | 제어 게이트 및 실드를 가진 메모리 셀들 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8637914B2 (ko) |
| KR (1) | KR101531806B1 (ko) |
| WO (1) | WO2013090400A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101809222B1 (ko) | 2011-11-23 | 2017-12-19 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치의 리드 방법 |
| US8637914B2 (en) | 2011-12-13 | 2014-01-28 | Micron Technology, Inc. | Memory cells having a plurality of control gates and memory cells having a control gate and a shield |
| KR20150050877A (ko) * | 2013-11-01 | 2015-05-11 | 에스케이하이닉스 주식회사 | 트랜지스터 및 이를 포함하는 반도체 장치 |
| WO2015066794A1 (en) * | 2013-11-08 | 2015-05-14 | Conversant Intellectual Property Management Inc. | A three-dimensional nonvolatile memory cell structure with upper body connection |
| JP5676787B1 (ja) * | 2014-01-16 | 2015-02-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| CN106371394B (zh) * | 2016-10-18 | 2019-11-01 | 上海市城市排水有限公司机修安装分公司 | 排水泵站设备工况远程监控处置方法 |
| US10586875B2 (en) | 2018-07-03 | 2020-03-10 | International Business Machines Corporation | Gate-all-around transistor based non-volatile memory devices |
| JP2020047642A (ja) | 2018-09-14 | 2020-03-26 | キオクシア株式会社 | 半導体記憶装置 |
| KR20210000208A (ko) | 2019-06-24 | 2021-01-04 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US11545220B2 (en) | 2020-12-29 | 2023-01-03 | Micron Technology, Inc. | Split-gate memory cells |
| JP2023032792A (ja) * | 2021-08-27 | 2023-03-09 | キオクシア株式会社 | 半導体記憶装置、および半導体記憶装置の製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3573691B2 (ja) | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| KR100355662B1 (ko) | 2001-08-25 | 2002-10-11 | 최웅림 | 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법 |
| JP2003282744A (ja) | 2002-03-22 | 2003-10-03 | Seiko Epson Corp | 不揮発性記憶装置 |
| US20060157773A1 (en) * | 2005-01-14 | 2006-07-20 | Yu Andy T | Non-volatile electrically alterable memory cell for storing multiple data and manufacturing thereof |
| JP2007157854A (ja) | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4791868B2 (ja) | 2006-03-28 | 2011-10-12 | 株式会社東芝 | Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ |
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| JP5193796B2 (ja) | 2008-10-21 | 2013-05-08 | 株式会社東芝 | ３次元積層型不揮発性半導体メモリ |
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| KR101603731B1 (ko) * | 2009-09-29 | 2016-03-16 | 삼성전자주식회사 | 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 |
| KR20110100958A (ko) | 2010-03-05 | 2011-09-15 | 삼성전자주식회사 | 수직형 반도체 소자의 제조 방법 |
| JP5248541B2 (ja) | 2010-03-05 | 2013-07-31 | 株式会社東芝 | 半導体記憶装置の動作方法 |
| US8237213B2 (en) * | 2010-07-15 | 2012-08-07 | Micron Technology, Inc. | Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof |
| JP2012199439A (ja) * | 2011-03-22 | 2012-10-18 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8637914B2 (en) | 2011-12-13 | 2014-01-28 | Micron Technology, Inc. | Memory cells having a plurality of control gates and memory cells having a control gate and a shield |
-
2011
- 2011-12-13 US US13/323,956 patent/US8637914B2/en active Active
-
2012
- 2012-12-12 WO PCT/US2012/069201 patent/WO2013090400A1/en active Application Filing
- 2012-12-12 KR KR1020147019459A patent/KR101531806B1/ko active IP Right Grant
-
2014
- 2014-01-27 US US14/165,220 patent/US8987801B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130146960A1 (en) | 2013-06-13 |
| US8987801B2 (en) | 2015-03-24 |
| US8637914B2 (en) | 2014-01-28 |
| WO2013090400A1 (en) | 2013-06-20 |
| KR101531806B1 (ko) | 2015-06-25 |
| US20140138754A1 (en) | 2014-05-22 |
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| KR20220094098A (ko) | 데이터 복원을 위한 이웃 예측 |
Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180530 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 5 |