TW202213349A - Nand連接型增益單元記憶體 - Google Patents

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Abstract

本文中描述了用於有效地儲存資料之記憶體系統及技術。一種記憶體系統可包括多個動態記憶體單元之一記憶體串，其中每一單元具有：一存取電晶體，該存取電晶體將一資料輸入線連接至一電容性元件；一輸出電晶體，該輸出電晶體連接至該電容性元件，其中該多個單元之該等輸出電晶體具有串聯地連接之通道，藉此形成一堆疊閘極電晶體；及一讀取選擇線，該讀取選擇線連接至該電容性元件，其中該讀取選擇線上之電壓的一變化控制該電容性元件上之電壓。該記憶體系統亦包括將該等單元之該等輸出電晶體之該等通道串聯地連接的一讀取串選擇線及連接至該堆疊閘極電晶體之一資料輸出線，使得為了存取儲存於該等單元中之資料，將該等單元之該讀取選擇線設定為一中性位準以致使可在該資料輸出線上偵測到該等單元之該輸出電晶體的輸出。

Description

NAND連接型增益單元記憶體
本發明係關於增益單元記憶體，更明確而言，係關於NAND連接型增益單元記憶體。
本申請案主張2020年6月8日申請的題為「NAND CONNECTED GAIN CELL MEMORY」之美國專利申請案No. 16/896,057的優先權，該申請案之揭示内容藉此以全文引用之方式併入本文中。
動態隨機存取記憶體單元(DRAM)之最初概念由IBM之Robert Dennard在1968年提出。動態隨機存取記憶體單元為動態的，因為將會有電荷自電容器洩漏且因此將需要進行定期之讀取及重寫入操作以恢復恰當之電荷位準，以在不同之時間段內準確地儲存位元。動態隨機存取記憶體單元具有破壞性讀出，該破壞性讀出要求資料在被讀取之後要進行重寫入或再新(該要求為熟悉之要求，因為磁芯記憶體亦具有破壞性讀取)。感測電路最終使該再新成為感測輸出之本徵部分。
此設計在若干年之後才轉變成商業產品，但其變成了標準設計，且此設計的適合於演進之裝置製程的變體已佔領了DRAM市場，很大程度上係因為此設計提供最小單元且可被製作為每晶片具有最大數目之單元。
此每單元1電晶體1電容器設計(1T1C)要花上幾年才在商業使用中變普遍，很大程度上係因為實體設計者必須要掌握用於將適當尺寸之電容器增添至邏輯製程之技術。起源於Dennard之想法的設計慮及99%以上之RAM記憶體位元。Dennard 1T1C單元之示例圖說明於 圖 1中。
第一種在商業上獲得成功之DRAM為1971年之Intel 1103，Intel 1103之示例圖說明於 圖 2中。其使用3電晶體單元，該3電晶體單元儲存第二電晶體(T2)之閘極之本徵電容上的電荷且具有非破壞性讀出，因此在每次對單元進行讀取時皆無需對該單元進行重寫入。在此「3T1C」設計中，動態性質為電荷自閘極電容器漏出且需要藉由再新循環來恢復。該讀出並非破壞性的，因此在每次讀取資料時皆不需要重寫入資料。此為增益單元，但該術語係在後來創造出來的。
此設計在Dennard之設計之前變成商業可用且成功的，部分係因為在1971年非破壞性讀取為顯著之簡化，且因為不要求進行形成電容器所需的晶片處理之單獨步驟。隨著時間過去，彼等優點相對於Dennard之設計之尺寸優勢而衰落。3T1C設計在嵌入式記憶體中仍具有一些使用，在嵌入式記憶體中，其尺寸與速度取得了合理之平衡，且與用於邏輯晶片之製程兼容使得可將其放在同一晶片上之相關邏輯區塊旁邊。
因此，可在動態記憶體之領域中進行改良。
在以下描述中，將描述各種實施例。為了闡釋，陳述特定組態及細節以便提供對該等實施例之澈底理解。然而，熟習此項技術者亦將明白，可在無該等特定細節之情況下實踐該等實施例。此外，可省去或簡化熟知特徵以免掩蓋所描述之實施例。
本文中描述及建議之技術包括用於隨機存取記憶體之方法及系統，該隨機存取記憶體實現了增益單元記憶體電路之陣列的緊湊形成。所描述之隨機存取記憶體返回至增益單元方法且依賴於該方法以藉由將來自相鄰單元之電晶體組合來減小感測(第二)電晶體之尺寸。在感測電晶體之通道延伸越過多個單元且每一單元具有在該通道上之閘極時，則該等閘極與該通道形成通常被稱作NAND電晶體之堆疊閘極電晶體。加入到單個NAND中之單元的集合在本揭示案中可被稱作NAND「串」。
在一些態樣中，可藉由利用3D分層來建構該單元，使得存取電晶體處於基底層中，電容器在存取電晶體上方，且感測閘極及NAND電晶體通道在基底層上方之層中，來獲得單元尺寸之進一步減小。若對於某些應用需要較大電容器，則NAND通道及感測閘極可在中間，且電容器被挖入至基板中或被挖入至堆疊於頂部上之層中。例如，當使用4個電容器層時，則4個單元共用相同之電容器堆疊，且其基準面上之每一電容器可擴散跨越4個下伏單元，因此使電容器能夠大於基底單元。
在一些態樣中，一陣列可包括許多個單獨之增益單元，該等增益單元支持對電容器中之電荷的多個位準之準確寫入及讀取，該多個電荷位準表示每單元1個以上位元之資料。增益單元為在每一單元中添加感測電晶體以支持對該單元之內容之非破壞性存取的電子動態記憶體之形式。對該單元之讀出提供較高之信雜比，該較高之信雜比與對全動態隨機存取記憶體(DRAM)之改良(諸如較快之讀出、較小電容之使用，及使用各種電荷位準來表示每單元多個位元之資訊)兼容。
所描述之記憶體單元使用電容器中之電荷儲存來儲存值。每一單元中之第二電晶體用於感測通過其閘極之絕緣障壁的電荷，使得讀取該單元之動作不會移除電荷。結果，無需在每一次讀取中包括再新循環，因為係在全動態隨機存取記憶體中。感測電晶體亦放大該讀出，此提高信號強度。此「增益」特徵給出此類動態記憶體單元的被普遍接受之名稱。可向增益單元添加額外之電晶體及或二極體以增強信雜比且獲得其他好處。
習知電容器上之電荷最終可漏出且需要再新回到原始位準。此藉由在短到足以使電荷仍清楚地表示原始值之間隔內對讀取進行排程、解析正確之值且在全標稱位準下將該值寫回來完成。對再新之此需要為「動態」記憶體單元之顯著標記。
增益單元由於其在不會擾動電容器之情況下感測電容器上之電荷且隨後放大該值，因此亦可與載運持久電荷之電容器一起使用。此種電容器之實例為具有鐵電介電質(例如，基於氧化鋯與氧化鉿之混合物的一些介電質具有鐵電性質)之電容器，該具有電電介電質之電容器在無需再新之情況下會持續不確定之時間，但歸因於來自陣列中之附近活動的長期擾動而可能會在一定程度上需要再新。此類裝置實際上為靜態記憶體。本揭示案中描述之結構可為動態的或靜態的，此視電容器中所使用之材料而定。
術語「字」表示被選擇來同時讀取或寫入之一組單元。使用「資料線」來針對單獨單元讀取或寫入資料值。此等組織通常以直角延伸越過彼此，因此一個字線可接觸到許多個單元之字，而與該字相交之資料線接觸到該字中之僅一個單元。資料線可接觸其他字中之單元，但經由字線之激活為必需的，且其他字保持為不活動，使得活動單元之輸出值可與非選定字中之單元分開地來感測。在文獻中，字線有時被稱作「選擇」線，且「資料」線可被稱作「單元」或「位元」線。當記憶體被圖示為柵格時，其將通常被示出為具有水平地延伸且被稱作「列」之字，而資料線被垂直地繪製，因此被稱作「行」。在本揭示案中採用此約定。
所描述之系統及方法介紹了具有與兩個資料線相交之兩個字線的單元設計或佈置，以使得能夠選擇該單元及設定表示該單元中之一條資訊之電氣值(例如，數值)。一個字線為寫入致能線或寫入選擇線，該寫入致能線或寫入選擇線控制存取電晶體的允許電荷流到電容器之行為。另一個字線為讀取致能線或讀取選擇線，該讀取致能線或讀取選擇線連接至該列中之每一單元電容器的另一個極。電容器及其上之電荷保持於此兩條線之間，該兩條線一起安排對該單元之寫入及讀取。經由存取電晶體將電荷移入或移出該單元被稱作對該單元進行「寫入」或「程式化」。
在一些態樣中，使用堆疊閘極或「NAND」電晶體來感測該單元之電荷位準且將其轉換為NAND電晶體上之輸出來沿著整條或一部分之資料線將單元輸出連接成串。此電晶體之通道為將一串單元結合在一起之線，且該串被定義為共用NAND通道之單元的集合。此結構可實現更緊湊之實施及開銷之分擔。NAND串與字線正交。NAND電晶體通道為較長之資料饋出線的區域支線，將該串中之每一單元連接至該資料輸出線。
經由增益單元之結構，輸出可與輸入分開地選擇。此允許在不同單元被讀取時或在無單元被讀取時對該單元進行程式化。此結構亦允許在無單元被程式化時對單元進行讀取。在一些情況中，選擇來輸出需要針對該串中之每一單元將讀取選擇線設定為適當值及使用於該串之NAND通道能夠汲取感測閘極可調變之電力。
當針對多位準單元實施此結構時，可在寫入輸入值的同時讀取增益單元之輸出，如2018年12月14日申請之標題為「SYSTEM FOR ACCURATE MULTIPLE LEVEL GAIN CELLS」的美國專利申請案No. 16/221,170中所揭示，該申請案之內容以全文引用之方式併入本文中，仿佛在本文中充分地陳述。此可用於在一單元被程式化時監視來自該單元之輸出，以提供關於達到該單元中之一電荷的回饋，該電荷導致來自該單元之準確輸出。此回饋可補償該等單元中之變化以確保所提供之輸出匹配標稱值，而不管單元、增益電晶體及介入元件中之變化。
監視輸出位準之回饋環路將包括NAND通道中之鄰近元件的特性，因此其損失可藉由寫入至正被程式化之單元中的實際值來補償。
若該等單元僅用於儲存一個位元，則回饋不怎麼重要，因為單元可簡單地用可能表示兩個位準之最大值或最小值來程式化。以此方式實施增益單元(僅儲存一個位元)可得到較簡單且較快速之記憶體單元。同樣，藉由此最小方法，該單元亦將在再新之間具有最長時間，同時可靠地區分開該兩個值。持久單元可具有需要全範圍接通或切斷以獲得滯後之介電質，因此視該等持久單元之物理性質而定，該等持久單元亦可儲存僅一個位元且不需要回饋環路。
將堆疊閘極電晶體用於感測閘極之一個好處為增益電晶體之較緻密結構，因為NAND通常可使用穿過該串中之所有單元的單個直線通道來建構，每一單元具有與該通道接觸之閘極。規則係使閘極之間的間距在大多數積體電路製程中保持為最小的，因為NAND為貴重之構造，因此此確保增益閘極將給下伏1T1C記憶體單元增加最少之開銷。
在一些態樣中，兩個資料線可組合成服務於輸入與輸出之單個資料線。該資料線連接至存取通道以用於輸入，而輸出電晶體形成於該資料線上以對其進行調變來用於輸出。
在一些態樣中，資料輸出線可由半導體材料形成，該等半導體材料之導電性係藉由使用合金化材料(諸如矽鍺)或較高導電性之純材料(諸如鍺)來增強，該等純材料另外可摻有適合於增強其NAND操作的微量元素。在資料輸入線為單獨時，其可為任何導電材料，但在其為用於輸入與輸出之統一單個資料線時，其將為半導體，該半導體可為針對高導電性NAND操作而選擇的材料。
所描述之記憶體單元中的單元電容器連接在記憶體單元內部之存取電晶體之端部與讀取選擇線之間。該單元之輸出端處的值因此為藉由在存取電晶體為不活動時截留在電容器上之電荷導致的相對於讀取選擇線上之電壓的差值。單元之讀取選擇線的預設狀態將被設定為「全切斷」值，其中感測電晶體上之閘極電壓將為「切斷」，不管因該單元之內部電壓導致何差值。此使NAND保持為不活動且最小化資料輸出線上之載荷，因為僅該堆疊閘極電晶體中之最後一個級提出資料輸出上之任何載荷。
此方法相對於原始增益單元亦為空間節省的，部分係因為連接至單元電容器之相對極的線或線路通常將不會爭奪活性矽層中之重要空間。其可被放置成在單獨層中架空地延伸。在經典增益單元中，第二字線之佈線提出了在所描述之設計中可在很大程度上避免的擴大記憶體單元之面積的顯著問題。
在一些態樣中，電容器在存取電晶體上方可為圓柱形的，作為與穿過一定厚度之導體的絕緣隧道，該導體為讀取選擇線，其中電容器之中央導體終止於該讀取選擇線上方。感測閘極隨後可形成於頂部上，其中NAND通道在單元之頂部上方延伸。此垂直構造最小化每一單元之2-D佈局大小。
在單元被讀取時，對與有單元將被讀取之串相交的字之讀取線的集合施加不同之電壓模式。對於該集合中的未被讀取之讀取線，將該等讀取選擇線設定為不管歸因於彼等單元中之電荷導致了什麼差值皆使感測閘極「始終接通」的值。對於連接至被讀取之字之電容器的讀取線，將該讀取線設定為「感測」或中性電壓，其中此等單元內之電荷將能夠調變感測閘極。因為所有其他感測閘極將被偏壓至始終接通，此使其通道為導電的，因此堆疊閘極或NAND電晶體之總體狀態將藉由被讀取之單元的感測閘極控制。對包括讀取選擇線連接至之字的每一串重複此過程。
另外，NAND閘極之操作可取決於連接至資料輸出線之直通閘極。即便字線被設定為讀取單元之值，該單元亦必須被選擇來實現至資料輸出之活動連接。此可表示對於給定操作，僅字中之單元的一子集為活動的。
該等串可為有限長度，諸如包括4個、或10個、或32個或某其他數目個單元，其中感測閘極在堆疊閘極或NAND電晶體上。藉由考慮以下情況來平衡此計數：具有很少單元之串將具有更好之信號品質，而具有許多單元之串將歸因於共用元件(諸如至資料線之連接)而具有按比例減小之開銷。可存在並聯(例如，水平地，如將在下文更詳細地描述)之許多此類串，該等串一起形成一起操作之字的條帶，其中用於寫入選擇及讀取選擇之相同字線延伸越過該條帶且附接至每一串中之等效單元。在其他方向上，可存在多個串，該等串之堆疊閘極電晶體附接至資料輸出線，該資料輸出線與該等條帶相交以包括來自每個條帶之一個串。該等線亦可被減小或分段以平衡長度、負載、尺寸及效能。設計選擇(諸如電路之尺寸及效能目標)可滲透於為某些應用選擇之特定實施方案中。
在一些態樣中，可按間隔將額外之單元串插入至每一條帶中。此等額外單元可為參考單元，該等參考單元用於追蹤每一字中之衰退且在讀出之標稱位準之間調整臨限值以反映在該字自其最近一次程式化或再新以來被儲存之時間長度內的衰退。此等參考單元不保持資料，但可提高決定鄰近資料單元中之資料值的精度。
在一些態樣中，電容器可為與在DRAM中使用之電容器類似之不同電容器，或其可為某其他種類之電荷儲存結構。就藉由使用感測閘極而准許之較小電容而言，有可能使用非揮發性電容器，諸如使用鐵電電容器。在此實例中，電容裝置之一側將連接至字讀取選擇線，而另一側將連接至存取(輸入)電晶體之通道且連接至感測電晶體之閘極。
增益單元設計早期使用感測閘極之本徵電容來保持較小。不同電容器對於將多位準資料儲存於一個單元中相當重要，且對具有讀取選擇線之電容器之外部側的控制為用於共用輸出之NAND結構之操作的部分。該電容器可為具有介電質之被動類型、或假閘極固有之更節省空間之空間電荷、或兩者之組合。
就增益單元而言，甚至較小之1 fF電容器亦可儲存3,000個電子以獲得0.5 V電位，且非破壞性之緩衝讀出引入了辨別出每單元多個資料位準之可能性。對於全範圍以3,000個電子儲存4個位元之資料的16-位準單元將在值方面具有每步長200個電子之差異。該數值為足夠大之數目以被可靠地程式化及感測。即便在3,000個電子時，所需之電荷仍遠小於習知1T1C DRAM中所需之電荷，在習知1T1C DRAM中，電荷可為 50,000個電子或更多。該差異係歸因於感測閘極處之增益。該增益及信雜比隨著更慢、更準確之讀取而增加，該讀取可在較長之時間間隔內對信號積分。因此，使用多位準增益單元可將更多資料儲存於較小面積之晶片佈局中。
為了獲得來自該單元之線性寬範圍輸出，替代如在幾乎所有增益單元文獻中之情況一樣使用感測FET之汲極端子，可使用源極。汲極輸出模型提供最高增益及窄臨限值，此為其變為普遍之原因。「源極隨耦器」電路(其可在所描述之記憶體單元/陣列中之一些態樣中實施)具有較低增益，但在與恆定電流負載結合時，其將具有幾乎線性之特性。在一些情況中，CMOS版本可跨過具有近似一之電壓增益的電壓之幾乎整個操作範圍，而仍保護電容器中之電荷。近似一之增益使得能夠最大化在單元電容器中使用之電荷範圍。
此寬範圍之線性增益實現了獲得所要位準之輸出所必需的精確電荷位準之準確程式化的手段。此手段之關鍵為用於寫入與讀取之字線可同時被致能，此將導致源極隨耦器感測電路在輸入設定電荷時即時地報告資料位準。結果，在輸出到達類比/數位轉換電路時，可使用該輸出，以獲得至附近之輸入驅動器的負回饋以確保輸入收斂於轉換器處之輸出與其被設計成解析之標稱值匹配的位準。此標稱值為明確的且穩定的，而回饋環路包括單元路徑的在讀出該單元時包括之所有元件。一旦收斂完成且寫入選擇線被去能，則存取(T1，輸入)電晶體變成非導電的，且電容器將保持每當單元被讀取時重新產生相同之準確標稱值所需的電荷。
針對該路徑中之可變元件的校正包括來自增益單元之NAND輸出。回饋機制將藉由該環路中包括之鄰近者而調整每一單元中之位準以產生正確之輸出位準。
此設計仍為動態的且電荷隨著時間過去而漏出，除非使用非揮發性電容器。若使用揮發性電容器，則在電荷位準發生變化而無法識別時必須對值進行再新(讀取、解析且重寫入以重新產生標稱位準)。在從程式化至再新之該間隔時間期間，輸出位準將改變，且理想地可調整標稱位準以追蹤預期變化。此可藉由插入於資料單元間之參考單元來達成。在一些情況中，對於較大陣列，可能僅需要少量之參考單元。舉例而言，一字中之每36個單元可包括一個參考單元，或某其他重複計數。參考單元可與資料單元完全相同地或類似地建構，使得該等參考單元追蹤與資料單元相同之條件，以實現對標稱值之最精確調整以匹配隨著時間過去之資料單元變化。該等參考單元可在其中具有參考值，無值與使用者資料有關。此等標準值可與資料同時地或幾乎同時地寫入且變成資料字之輔助。由於參考單元中之值隨著時間過去而改變，因此可將該等值饋入至使用該變化來在預計自資料單元輸出之標稱位準之間調整臨限值的電路中。該等臨限值可按可藉由附近參考單元值之減小預測的某一公式而減小。在一些態樣中，可使用經驗值來判定或近似此公式，且減小數目或全部去除在具有類似特性之記憶體陣列中對參考單元之需要。
在一些態樣中，誤差校正及冗餘可結合至實際之競爭性裝置中。舉例而言，字可包括額外資料單元，該等資料單元含有用於校正演算法之冗餘碼，諸如基於奇偶性之ECC，或最大似然，或低密度同位碼。諸如此等碼之碼偵測不準確資料且恢復最有可能之校正。此特徵可尤其適合於處理瞬時誤差。誤差校正可在晶片中進行，該等晶片連接至記憶體晶片或可結合於記憶體晶片自身上。多位準單元可與被設計成對最可能見於多位準單元中之誤差類型實現最大有效性的校正碼一起最好地工作，該等誤差將與1位元單元中之最可能之誤差不同。
在發現固定之可重複誤差時，可藉由留出硬體來補充冗餘碼，該等冗餘碼可被換上以用於替代被破壞之位元。可使用各種方法來重複地識別失效單元。已使用在記憶體陣列中留出列及行來對解碼器或全域後備備用件定址，且可對本文中描述之增益單元陣列應用類似方法。
在一些情況中，驅動輸入且感測輸出之輸入及輸出電路可變成複雜的且遠大於單獨記憶體電壓。使此類複雜電路用於小陣列使得額外電路經常重複且佔據晶片上之過多空間將為不切實際的。每組輸入輸出(IO)電路可被許多單元共用。以此方式，用於記憶體之矽的平衡可仍遠大於輸入及輸出電路所需之矽的面積。
在一些情況中，可能不希望字過寬或陣列中之字的數目過大，因為隨著尺寸增加，驅動字及資料線所需之電力增加，且速度及精確性歸因於較長線路中之彼等較大之電阻及電容而減小。實際上，所描述之記憶體陣列形成於晶片上，該陣列可被組織為塊(有時被稱作子陣列或墊)，其中每一塊為尺寸最佳之單元陣列，其中字之數目及每字之單元數目被選擇為給出最好之功率、效能及信雜比。每一塊可藉由中繼電路支持，該等中繼電路自身比需要用於驅動及感測資料之整個輸入及輸出電路小。此等中繼電路在該塊被致能時將信號傳送入及傳送出該塊，而未被致能之塊被隔離且處於最小功率狀態。該等中繼電路可將資料值轉發至整個I/O電路且自整個I/O電路轉發資料值。
在一些態樣中，能夠在未改變電容器上之電荷的狀態且未向輸出添加額外閘控裝置之情況下致能或去能閘極單元之輸出可能為重要的。此可藉由控制儲存電容器的與單元內部相對之側上的電壓來完成。當單元被程式化時，將電荷轉移至電容器上以得到所要之信號位準且隨後在存取電晶體通道被去能時將該等電荷截留於此處。電容器上之電荷在電容器兩端維持電壓差。當相對側上之控制電壓(其將藉由讀取選擇信號線來控制)往上或往下改變時，在電容器維持該差時，電容器之內部側亦往上或往下移動。以此方式，讀取選擇可移動至輸出(感測)閘極處於不管電容器上之差如何皆去能輸出電晶體通道之電壓的範圍中，或讀取選擇可移動至電壓差將在切斷與接通之間調變輸出閘極及通道的範圍中，或讀取選擇可處於不管該電容器上之電壓差如何皆致能輸出閘極及通道之範圍中。
就所描述之NAND輸出而言，引入了額外結構，亦即，自NAND輸出之序列至較長距離之資料線的穿過致能閘極之連接。NAND通道連接至與字相交之資料輸出線。當該連接被致能時，該NAND通道變成作為資料輸出線之部分的支線。多個單元可經由NAND通道連接起來，其中彼等單元中之每一者提供一閘極。該通道可在一端處連接至電壓及電流(電力)源，而另一端連接至資料線。NAND中之單元的數目及在該通道之開頭及末尾處對連接之需要可組織藉由越過塊之寬度之並排串形成的字之條帶。字線(寫入選擇及讀取選擇)與通道正交且沿著條帶延伸。該等串在未使用時藉由預設為切斷之存取電晶體與資料輸出線隔離，因此在該條帶中無字被選擇時，單元之輸出不會汲取電流，且使得藉由使不活動串斷開連接來最小化資料輸出線之載荷。此為分段資料線之一種形式，其中不活動單元之附加載荷被隔離在在不活動時未被連接之側線(NAND)中。僅含有目前被讀取之字的條帶將為活動的且被連接。該等條帶可小於一塊中之字(列)的數目。該條帶中的未被讀取之字將使其讀取選擇完全被偏壓為接通，而被讀取之字的讀取選擇將處於准許該單元上之電荷判定輸出位準的位準。
在一些情況下，額外電晶體之使用直觀地導致對較大單元之預期，此可能為增益單元方法為何未能大程度地發展且為了實現較高密度設計而在早期就被放棄的一個原因。然而，兩個新因素之發現使以下情況變為可能：實際上，NAND連接型增益單元可被建構為具有比其他DRAM高之面積密度。
第一個因素為電容器限制現代1T1C DRAM之大小。單元中之電容器現在遠大於電晶體。此係因為讀取單元上之電荷的過程涉及到信號丟失，因此必須要有大電荷來克服該丟失。縮減DRAM電容器大小之進展已變得非常緩慢，且不斷地以可靠性、相互干擾及緩慢速度為代價。在本文所描述之各種態樣中，增益單元可使用小得多的較簡單之電容器，因為電荷將在輸出時被放大。其亦與儲存於永久電容器(諸如具有大小約100平方奈米之鐵電材料的彼等永久電容器)上之電荷量相容。此允許靜態儲存，其中無再新或再新之間的間隔相對較長。資料之讀取為非破壞性的，無論電容器是習知的抑或永久的。
限制1T1C DRAM之大小的縮減的另一個因素為相鄰單元歸因於字存取線的愈來愈緊密之間隔而增加相互擾動，其中串擾致使相鄰閘極在相鄰者被完全啟用時稍稍被啟用。在本文所述之增益單元設計中，在一些情況下，讀取選擇線為單獨的且與寫入選擇隔離，以在讀取時減少或消除擾動。在存取電晶體之設計中在斷開狀態完成時對速度之必然損害亦較少，此亦可減少擾動。此等因素可使得讀取最佳化之設計的封裝密度比1T1C設計可實現之封裝密度高。
小電容器(其可製造於單元之中或上方)的使用打開了在晶片表面上方之關鍵資源，該關鍵資源為使用第三尺寸之第二因素。在單元上方建置輸出電晶體使面積保持為小。隨後可使用沈積於存取電晶體上方或下方及單元電容器上方或下方之半導體來建置NAND通道。存取電晶體可保留於半導體之原始表面中，其中獲得最好之晶體品質，且使洩漏電流最少。此為在上方建置之輸出電晶體留出空間。現代製造提供了可建構此輸出電晶體之許多方法。例如，可沈積高品質之矽膜且使用犧牲鎳痕量來進行退火，該犧牲鎳痕量已被發現在超過100微米之距離內促進矽之單晶退火，100微米大到足以覆蓋數千個記憶體單元之陣列。其他半導體(諸如鍺、多晶矽)或半導體合金(諸如矽鍺或砷化镓)可具有令人滿意之效能以形成輸出電晶體。
在多個示例中，如下文所述，將觀察到，電容器為實質上平面的。此對於新穎介電質之使用為理想的，該等新穎介電質需要均一之沈積及簡單之幾何形狀。明確而言，此等平面設計將適合於與鐵電材料一起使用。鐵電材料使得單元能夠在很少要求或不要求再新之情況下長時間地保持電荷，且來自相鄰讀取及寫入活動之擾動作用減少。增益單元輸出放大儲存於鐵電電容器上之靜態電荷，此允許電容器為相當小的，藉此使得具有非破壞性讀出之此方法能夠用作靜態RAM (SRAM)之替代，但密度高得多。
本揭示案介紹了堆疊式輸出NAND電路之使用與垂直單元構造之使用相結合，此允許NAND通道實現為理想形式，亦即，行方向上之連續直線將相鄰之NAND輸出連接以形成跨越多列單元之位元線。具有在多個單元上方對準之直線幾何形狀的單元佈局對於可使用微影製造之最高解析度特征而言為較佳的。
另外，在一些態樣中，NAND通道可與資料輸入線統一，使得存在將資料載運入及載運出之單個位元線。在此等態樣中，增益(輸出)電晶體對位元線進行調變，且正如在其他增益單元中一樣，該單元具有非破壞性讀出，但使用單個線來進行輸入與輸出，與Dennard單元類似。在一些技術中，單個元件之此共用可有益於設計。
在一些情況下，單元可更有效地使用第三尺寸來達成較緻密之水平封裝，同時使輸入線與輸出線保持分離。在其他情況下，輸入線與輸出線可為分離的，但與相同功能之相鄰單元共用以便減少形成陣列所需之不同元件的數目。可激活成對單元來在不同時間進行輸入或輸出，使得其在使用共用線方面不會發生衝突。在一些情況下，鰭FET基底可與分離之資料輸入鰭及資料輸出鰭一起使用以達成兩個資料鰭被相鄰單元共用之較緻密佈局。
在記憶體單元可在與其他種類之裝置相同之晶片上的過程中，例如，記憶體單元嵌入於專用於鰭FET邏輯電路之其他部分中的晶片上，可用相同之基本技術但一些不同之步驟來處理記憶體區域之元件，使得對該等元件最佳化。例如，可最佳化用於記憶體中之存取通道的鰭以實現最少洩漏，即便會導致較慢操作。大體上，增益單元可能最適合於慢寫入及較快讀取操作，允許具有最少洩漏之較慢存取閘極。作為另一個示例，可針對導電性來最佳化資料輸入鰭及資料輸出鰭以允許較大陣列上之長資料線，而使陣列容量增大。可例如藉由在晶片之不同部分中使用不同之摻雜步驟來獲得此等差異，即便共用與整形及蝕刻有關之步驟。 藉由對電容器遠電壓之控制來調變的單元
圖 3說明兩電晶體、一增益或記憶體單元之示例圖300。記憶體單元300包括第一或輸入電晶體T1 302、電容器或電容性元件C1 304及第二或感測或輸出電晶體T2 306。記憶體單元300亦包括與兩個資料線312、314相交之兩個字線或選擇線308、310，以使得能夠選擇該單元且經由將電荷儲存於電容性元件C1 304上來設定表示該單元中之一條資訊的電氣值(例如，數值)。寫入選擇或致能線310控制存取電晶體T1 302的允許電荷流動至電容器304的動作。讀取致能線或讀取選擇線310連接至電容器C1 304之另一個極。電容器C1 304及儲存於其上之電荷保持於此兩條線308與310之間，該兩條線一起安排對該單元之寫入及讀取。在資料饋出或資料輸出線314上的在該單元之輸出端處之值為藉由在存取電晶體T1 302為不活動時截留在電容器C1 304上之電荷導致的相對於讀取選擇線308上之電壓的差值。感測電晶體T2 306用於感測通過其閘極之絕緣障壁的電荷，使得讀取電容器304之電荷的動作不會移除電荷。結果，無需在每一讀取中包括再新循環，因為係在全動態隨機存取記憶體中。感測電晶體T2 306亦放大讀出，此提高信號強度。在一些態樣中，可向T2 306之源供應電壓。
為了將資料寫入至記憶體單元300，該資料藉由將特定電荷位準儲存於電容器304上來表示，激勵寫入選擇線310以致能電晶體T1 302。另外，可將讀取選擇線308設定為標準值或已知值，使得經由T1 302輸入之值將設定相對於讀取選擇線308上之標準值的在電容器C1 304兩端之所要差值，例如，在介電質為鐵電體時，允許該值關於讀取選擇線電壓為正或負對稱的。隨後可經由將所要電壓位準輸入至資料輸入線312中來輸入一值且將該值儲存於電容器304上。在一些情況下，讀取選擇線可保持於其預設電壓，諸如在單元電容器使用簡單介電質時。
為了自單元300讀取資料，該資料藉由獲得儲存於電容器304上之電荷之位準表示，可將讀取選擇線308激勵至(諸如)標準或已知電壓。隨後可經由T2 306將儲存於電容器C1 304中之值輸出至資料輸出線314。輸出之值可指示藉由在存取電晶體T1 302為不活動時截留在電容器C1 304上之電荷導致的相對於讀取選擇線308上之電壓的差值。
增益單元300為開汲極變體，使得T2 306之汲極驅動資料輸出線314。開汲極模式提供最大增益且對儲存單個位元之單元為最佳的，僅需要區分切換與接通，區分0與1。
將瞭解，控制增益單元輸出之經典方法需要第三電晶體或二極體以及對可用於輸出電晶體之功率的調變。就所描述之記憶體單元(諸如單元300)而言，引入了一種新穎方法，該方法使用對附接至讀取選擇線308之單元電容304之端子的控制加上歸因於儲存於該單元中之電荷所致的電壓差一起來調變輸出電晶體306之閘極。此形式將電容器外部電壓重新視為控制信號，此開啟了實體佈局及功能靈活性之新可能性。
在一些態樣中，可用低或高電荷位準對單元之電容器C1 304進行寫入，使得T2 306之閘極處的電壓在讀取期間將被去能或致能，允許該單元接通或切斷，且因此儲存一個位元。在一些情況中，該電容性元件可包括持久或非揮發性儲存裝置，諸如鐵電電容器。
圖 4說明兩電晶體、一電容器增益或記憶體單元之另一個示例圖400。記憶體單元400與增益單元300共用在上文參看圖3所描述之各種態樣，包括讀取及寫入操作，然而，增益單元400為隨機隨耦器變體，使得T2 406之源極驅動資料輸出線414。源極隨耦器模式允許多個電荷位準儲存於電容器C1 404中，該等位準將藉由輸出電晶體T2 406線性地追蹤。在此源極隨耦器模式下，有可能藉由將多個不同電荷值中之一者儲存於電容器C1 404中而將1個以上位元之資訊儲存於單元400中。可向T2 406之閘極施加電壓。
應瞭解，記憶體單元400之操作可依照在上文參看圖3所描述的記憶體單元300之操作，主要差別為將輸出與多個不同位準(而非表示1或0之兩個值)進行比較以判定藉由儲存於電容器404上之電荷表示之值的動作。
在一些態樣中，電路300或400中之任一者的T1及/或T2可為P通道FET裝置、N通道FET裝置或其組合。
在一些情況中，電路300或400中之任一者的電容性元件C1可包括與電晶體T1及T2分開之電容器，使得其包括並非該等電晶體之部分的元件。在又一些情況中，電容性元件C1可包括內埋式電容器，諸如溝槽電容器。在其他情況中，該電容性元件可包括上覆電容器，諸如形成有在金屬連接層中可用之線的電容器，或平面電容器，或在上覆材料層中之溝槽電容器。
在一些態樣中，若讀取選擇線408被激勵至與其讀取標準值相同之寫入標準值，則資料輸出之值將反映電荷值在該單元中被設定且導致與在讀取時將看到之值輸出相同的值輸出，只要電荷不會漏出。 連接 NAND 中之感測閘極
圖 5說明佈置成串且藉由輸出NAND結構502連接之多個增益單元的示例圖500。記憶體串500包括4個記憶體單元504、506、508、510，該等記憶體單元可各自為記憶體單元300或400或其組合之實例，如上文參看圖3及圖4所描述。
如所說明，可藉由將單元504、506、508、510之所有感測電晶體512、514、516、518建構為與鄰近單元共用之NAND閘極或結構502來使感測及選擇組態變為每增益單元更緊湊的。NAND結構502可簡單到就像具有多個閘極之單個電晶體一樣，其中該電晶體之通道經過群組中之每個單元且每一輸出電晶體T2 512、514、516、518為該通道上之閘極，使得該多個電晶體之通道為連續的。在一些態樣中，每一單元之感測電晶體(單獨地或如組態為組合式NAND閘極結構)，諸如512、514、516、518可串聯地連接，其中該系列藉由讀取選擇串線520來激活。可單獨地讀取每一單元506、508、510，或可讀取多個單元之任何組合，如將在下文更詳細地描述，其中輸出被遞送至資料輸出線522。
如圖5中所說明，NAND結構502被示出為堆疊4個單元504、506、508、510之T2電晶體512、514、516、518，但該NAND中之單元的數目在實際實施方案中可根據不同之設計考慮而可為不同的。不需要單獨之選擇電晶體，因為讀取選擇係藉由控制單元電容器之相對極來進行。實際上，如圖2中所說明，T3被去除，且讀取選擇線可佈線在不同之層中。在一些情況中，兩個接地(或基準面)連接被去除以支持浮動電容器及每串一次讀取串選擇線。
在一些態樣中，NAND電晶體502按允許單獨單元被讀取同時維持每一增益單元之非破壞性讀取及其他性質的方式來操作。此使用連接至單元之電容之外側的讀取選擇線。在一些情況中，多個串可按所說明之取向水平地佈置在一晶片上，如將在下文參看圖6更詳細地描述。在此實施方案中，每一讀取選擇線為連接至鄰近NAND串中之相同位置處之單元的字線，但每一串中僅一個單元。此線在該單元之電容的與內側(單元側)相對之側(選擇側)上。電容之單元側具有藉由存取電晶體控制之電荷。該電荷亦控制T2 (非傳導)之通道上的電壓，因為該閘極亦連接至該電容之單元側。若讀取選擇上之電壓改變，則單元內之電荷歸因於所捕獲之電荷而維持電壓差，且因此單元側上之電壓(該電壓被施加至閘極)為讀取選擇上之電壓加上該差之總和。
在一些態樣中，有三個電壓位準用於讀取選擇線。當「始終切斷」時，該讀取選擇線處於一電壓，使得不管該單元中設定了哪一差值，T2 (非傳導)之通道處之電壓皆為「切斷」電壓，此使該通道為非傳導的。當「始終接通」時，讀取選擇線具有一電壓，使得不管該差值如何，T2 (非傳導)之通道處之電壓皆為「接通」，此將使該通道為傳導的。當讀取選擇處於「中性」電壓時，歸因於單元中之電荷所致的差導致了T2 (非傳導)之通道處的切斷電壓與接通電壓之間的差值，因此可在輸出端處感測單元值。
當未進行任何讀取時，串中之單元504、506、508、510之所有讀取選擇被完全切斷，使得無電流流經NAND結構/電晶體502，且另外，讀取串選擇線未連接至電源。讀取NAND單元開始於識別用於待讀取之單元之字的讀取選擇。在一些情況中，如將在下文參看圖8更詳細地描述，多個單元可佈置成條帶，或跨過一個或許多個不同垂直串之水平分組。為了讀取特定單元，在多條帶實施方案中，亦可選擇條帶。可將讀取串選擇線520設定為活動的，使得準備好向NAND結構502之NAND電晶體512、514、516、518供應電力。該活動條帶內的未被選擇之字使其讀取選擇線設定為全接通位準，其中彼等單元上之閘極在NAND電晶體在該閘極下通過時總是致能該NAND電晶體，而不管該等單元上之電荷差如何。所選之字使其讀取選擇線設定為中性值，其中電荷調變T2電晶體，因此來自NAND通道之總輸出將視捕獲在該單元內部之電荷而定。因為讀取選擇在此串上為活動的但在其他條帶之串上為完全不活動的，因此此NAND電晶體之輸出端連接至資料輸出線，而無其他條帶被連接，因為NAND電晶體為不活動的。因此，該一個單元判定整個資料輸出上之值，且將該資料輸出上之非所要載荷降至最少。
在一些態樣中，線性度單獨地可能不足以克服多個單元中之位置及製程變化的問題。位置變化發生係因為在串中之不同位置處的單元將經受來自其前後之電晶體的不同之偏移電壓。製程變化通常係由於光微影、摻雜及其他特徵中之隨機變化而在就算並非全部但亦很多之小電路中發生。若變化未得到補償，則其可能會將單元陣列限制為相對較小(因為附近之單元傾向於彼此差別少點)且傾向於每單元上很少、差別更大之值(因為變化將使值分佈難以區分)。變化性之問題限制了在過去嘗試之多值DRAM單元設計的可行性。
本文中描述的用於解決由此等原因中之一或多者產生之此變化問題的一種方法為在對值程式化時使用回饋。在一種所描述之解決方案中，字使寫入選擇、讀取串選擇及讀取選擇全部在一起操作。條帶中之其他字線的單元之讀取選擇被設定為始終接通，就像在讀取時一樣。將被寫入之單元的讀取選擇設定為中性，使得被程式化至該單元中之電荷將影響在轉換電路處看到之值，該值正如在未對其程式化時被讀取時一樣。在轉換電路處看到之資料值用作相對於標稱值之負回饋，以便校正單元中之電荷以給出與預期輸出之精確匹配，藉此針對資料輸出路徑中之所有元件進行調整，正如該等元件在讀取操作中進行之調整一樣。在用於設定之時間之後，對寫入選擇線去能，使得存取電晶體切斷且為非傳導的，留下電荷截留在單元中。該單元中之電荷的位準不管怎樣皆會滿足用於遞送預期值之讀取路徑。歸因於此回饋，可在寫入時間時補償每一結構變化及統計變化。
在一些情況中，選擇線、資料線及電源線中之一或多者可在輸入選擇線或讀取選擇線之前被預充電以便改良在小特徵之效能限制下之單元操作的效能及精確性，藉此尤其克服歸因於傳信線之電阻及電容所致的延遲及電壓穩定時間。
在一些態樣中，冷卻操作可歸因於自單元電容之較緩慢洩漏及量測過程中之較低背景雜訊而實現數目增加之不同資料值或較小單元。對於在降至約-40C之前的操作溫度之每30C降低，經由存取電晶體通道之洩漏變慢了約10x，超過-40C，其他洩漏原因(諸如量子穿隧)可能會占主導。較慢之洩漏允許電荷在較長之時間間隔內精確地保持。 將 NAND 串分組至陣列中
圖 6說明記憶體陣列600之示例圖，該記憶體陣列包括各自藉由輸出NAND結構連接的增益單元之多個串。
在一些實施方案中，一記憶體裝置可包括大量之記憶體單元，諸如數百、數千、甚至數百萬個單元之陣列。如所說明，多個NAND或記憶體串可並排地組織以形成與NAND輸出一樣高之條帶，且該等條帶可相鄰地鋪設，使得形成整個陣列。如所說明，陣列600可包括2個條帶602、604。選擇線橫過同一條帶中之單元以界定字，而資料線橫過多個條帶以為該字中之單獨單元提供輸入及輸出。可每條帶存在額外選擇線，亦即，讀取串選擇線，該額外選擇線將電力提供至NAND通道之一端。此圖示出24個資料單元。每一NAND堆疊4個單元之輸出，因此在陣列之此小實例中，存在6個單元串，該等單元串如圖所示具有2個條帶，每個條帶具有3個單元串。
在一些態樣中，可藉由激活一個字之寫入選擇線來將資料寫入至記憶體陣列600之單元，而所有其他寫入選擇保持為不活動的，此致能每一單元中的附接至該寫入選擇線之T1，使得電容器C1之單元側連接至資料輸入線。可在與每一資料輸入上之經致能字之單元相交的資料輸入線上提供單獨之電壓位準，此將會將所要電荷放至每一單元中。接下來，可針對此等單元使寫入選擇線失活，使得每一單元中之T1將被去能以對電流之流動閉合其通道且在有用之時間段內使C1內部之電荷保持實質上恆定。在一些態樣中，在寫入與使寫入選擇線失活之間可延遲一定量之時間，以允許電荷位準在所要精度內穩定。在一些態樣中，可藉由設定及維持一電壓線來自陣列600之單元讀取資料，電力經由該電壓線流動至T2。對於被讀取之字，使讀取選擇線保持於中性位準，其中儲存於單元中之電荷的位準將在感測電晶體T2之閘極處導致電壓，使得T2處之NAND的通道可為自切斷至接通之任何狀態，使得單元之值決定自電壓線傳送至資料輸出線的值。
在一些態樣中，讀取選擇線之預設狀態為完全不活動。完全不活動位準為使得在C1上無電荷差將導致T2之閘極為活動的電壓。NAND電晶體完全被切斷。讀取串選擇之預設狀態為無電力。對於待讀取之字，識別含有該字之條帶，且藉由電力來激活該條帶之讀取串選擇。對於含有待讀取之字的條帶，對於未被讀取之字，使讀取選擇線改變為完全活動，完全活動為使得不管單元中保持之電荷如何單元之T2將皆為傳導的電壓。對於被讀取之字，使讀取選擇線保持於中性位準，其中儲存於單元中之電荷的位準將在感測電晶體T2之閘極處導致電壓，使得T2處之NAND的通道可為自切斷至接通之任何狀態，使得單元之值決定自NAND傳送至資料輸出線之值。
在一些態樣中，記憶體陣列600可支持對字之一個條帶的讀取操作以與對字之不同條帶之寫入操作同時運行，使得該兩個條帶不具有共同之單元。在一些情況中，可對單元之相同字執行讀取與寫入操作，使得在對該單元進行寫入的同時對該單元進行讀取，藉此允許在有回饋傳入至輸入驅動器電路之情況下進行寫入，使得即便在單元及電路中存在變化時仍可精確地調整所寫入之值。
在一些態樣中，陣列600亦可包括一編碼器及數位/類比轉換電路以在一個或若干個單元上供應理想電壓，該理想電壓將表示將寫入至每一單元中之數位值的位元。在又一些態樣中，陣列600可另外地或替代地包括一類比/數位轉換器及一組臨限值，該組臨限值將用於估計在致能字讀取選擇機制時目前藉由單元在資料輸出線上報告之值位準。
在一些態樣中，陣列600可包括差動放大器。陣列600之每一單元可在被激活來寫入之同時被激活來讀取，且該差分放大器可使用來自讀取值之負回饋來經由其活動存取電晶體T1將資料輸入驅動至每一單元，以設定C1上之準確電荷位準，該電荷位準藉由激活之T2追蹤且在連接至該放大器之負回饋的資料輸出線上報告。此回饋環路可被設計成避免振盪且恰當地收斂以匹配每一單元所要的理想之報告讀取電壓。
在一些態樣中，每一單元串可經由資料輸入線連接至不同裝置以一次將一理想值寫入至一個單元中，其中每一單元串經由資料輸出線連接至一裝置以讀取輸出信號且將其與一或多個臨限值進行比較以決定該信號報告若干個位準中之哪一者。
在一些情況中，可在資料儲存記憶體串間按規律之間隔包括參考單元串。此等參考單元可被寫入，正如資料單元一樣且具有相同回饋以獲得相同之精確性，但該等參考單元可被寫入有專門選擇之參考值，而非資料。可有不同之參考值在晶片上使用。舉例而言，可存在追蹤最小負值之參考單元及追蹤最大正值之其他參考單元。參考單元可與資料單元同時被寫入，因此其在自寫入算起之時間長度及與晶片之該區中之區域製程變化之相關性方面遵循相同之情形。此等參考值可流經與資料值相同之讀出鏈，但為了進行讀取，將使用該等參考值來調整預計用於類比/數位轉換之臨限值，該類比/數位轉換解析了儲存於資料單元中之位元值。此等臨限值來自將參考單元值作為輸入且相應地進行調整的電路。臨限值產生器可將該等臨限值及一或多個參考單元中的所觀察到之偏移用作輸入來產生最有可能正確之值，該等值將用於對來自參考單元附近之單元的資料值進行類比至數位轉換。可延遲對資料值之決策，藉此允許參考單元之穩定值傳播其完全效應。
在一些態樣中，可有1、2或更多個標準參考值在使用中，每個參考值用於不同之參考單元，使得可作出關於值隨時間之改變的準確推斷。
在一些態樣中，再新循環可包括使用一讀取、將該讀取解析為明確之資料值、視情況地應用誤差校正，且隨後進行另一個循環以將該值寫回，其中使用回饋來更新準確之單元值。只要寫入資料，便可寫入參考單元中之參考值，包括再新循環之寫回部分。
在一些態樣中，一些單元可與其他單元同時被讀取，其中功能電路使用參考單元之輸出的變化來在預計來自附近資料單元之標稱值之間調整臨限值以便最好地反映歸因於隨時間過去之洩漏及在保持期間影響單元之製程或環境變化所致的變化。
在一些情況中，可在對字之資料單元進行寫入的同時將參考單元之標稱值設定回至其理想位準。在一些態樣中，可使用經調整之標稱值來作出關於儲存於單元中之正確值的最好可用決策。
在一些情況中，字可用額外單元來進行增補，該等單元在該字被讀取時實現了對該字中之值的冗餘、誤差校正及誤差偵測以便補償出現誤差之機率。在一些實施方案中，在短到足以使單元中之值不會變成不可恢復之時間段內，應將值讀出且在理想之電壓及電荷位準下將經校正之值再新至字中。在一些情況中，可在將經校正之值再新至字中之前使用額外單元中之誤差校正值來更可靠地建立值讀取。
在一些情況中可提供額外單元，該等額外單元提供一完整碼，諸如CRC，該完整碼允許誤差被偵測到，使得可嘗試誤差校正。在一些態樣中，在無明確之讀取或寫入操作佔據讀取及寫入電路時可執行一或多個再新循環。 中繼串輸出
圖 7說明佈置成串且藉由輸出NAND結構連接之多個增益單元的另一個示例圖700。記憶體串700包括輸出電路或負載702，該輸出電路或負載包括感測或輸出負載704及連接至升壓電晶體708之驅動負載706。
在一些態樣中，可藉由在資料單元之間及資料線之整個長度的某處插入一或多個電晶體710來對資料輸入線分段，除非需要對隔離電晶體之單元側上的字進行寫入，否則該一或多個電晶體為不活動的，使得在任何一個時間時僅該資料線之部分為活動的。
在一些態樣中，可能為有利的係，經由輸出電路702將另外之增益添加至記憶體串(諸如，記憶體串700)之輸出以及確保區域讀取選擇線及寫入選擇線在不使用時與主線(諸如資料輸出及讀取串選擇或致能線)脫耦。添加輸出電路702可進一步使串700能夠具有較小元件，以較低功率運行，但仍升壓以驅動跨越較大記憶陣列之長線。在一些態樣中，輸出電路可替代地包括用於自資料輸出線汲取電流之被動阻抗負載。
在一些態樣中，感測負載704阻抗可被選擇為低到足以吸收堆疊輸出中之洩漏，但又高到足以在讀出被致能時產生追蹤輸出。驅動負載706可被選擇為低到足以在所要之穩定時間內驅動資料輸出線。在一些態樣中，負載704及706中之一或多者可提供恆定或實質上恆定之電流。電晶體708，T升壓，可作為汲極驅動器而被連接。實際上，若資料輸出線具有比驅動負載706可供應之電流驅動大的補充電流驅動，則將追蹤單元上之電壓，使得該電壓將穩定於自汲極至源極接近於零伏特。在一些態樣中，可實施負載或輸出電路702以幫助來自資料輸出線上之電壓的輸出以實質上線性形式來更好地追蹤被選擇來讀取之單元上的T2之閘極處的電壓。
在一些態樣中，在單元之感測電晶體按源極隨耦器模式來組態及連接之情況下，使用輸出電路702可藉由相對於接近一之電壓增益更線性地報告每一單元中之電容上的可用電壓來最大化該電壓之幅值。視情況地，可將恆定電流負載驅動至資料讀取線中以最佳化此好處，同時最小化所使用之峰值電力。此特徵可提高單元保持及讀出多個電壓(電荷)位準之能力，使得單元可保持一個以上位元之資訊。
在一些態樣中，陣列700可包括一或多個中繼電路以自一組遠處之輸入及輸出電路實現對該陣列之操作，該等輸入及輸出電路可包括遠處之數位/類比電路、寫入器電路、讀取器電路及類比/數位電路。在一些態樣中，區域中繼電路可連接至單元陣列700之區域資料輸入線及區域資料輸出線。
在一些態樣中，可啟用或停用用於單元陣列900之中繼電路，使得在儲存於該陣列中之資料未被讀取或寫入時，該單元陣列及其電路為不活動的。
在一些態樣中，對於給定數目之記憶體單元/陣列，可包括中繼電路，其中中繼電路可連接至同一組遠處之輸入及輸出電路。在一些情況中，單獨中繼可為可選擇的，使得一個中繼器及單元陣列可在任何一個輸入或輸出操作之時段期間與該等輸入及輸出電路在一個時間操作。
在一些情況中，中繼電路可包括輸入中繼器。該輸入中繼器可為線性緩衝放大器，該線性緩衝放大器中繼且倍增來自遠處之輸入電路的資料輸入信號之電壓。在一些情況中，該緩衝放大器電壓倍數可等於或接近於1。
在一些情況中，輸出電路可包括輸出中繼器，諸如線性緩衝放大器，該線性緩衝放大器將來自區域單元陣列之資料輸出信號中繼且倍增至遠處之輸出電路。 具有 NAND 開銷之單元的 3D 垂直連接
圖 8說明記憶體單元之部分陣列的示例圖800，該部分陣列包括被組織成垂直串及水平條帶的4個記憶體單元。
所說明之示例性佈置利用了元件之垂直堆疊。如所說明，此佈置亦可使用簡單之平面電容器，該平面電容器將針對20 nm平方單位之佈局保持約100個電子，實現0.5 V之差。此具有簡單電容器之小單元可與邏輯製程兼容。介電層之均勻沈積允許使用鐵電材料，鐵電材料可得益於在平面表面上上之分層、合金化及摻雜。
在此種方法中，使用3D堆疊來將不同元件層疊於不同層上。此將允許單元尺寸接近6F2，6F2為DRAM之最佳情況。實際上，增益級可堆疊於Dennard級之頂部上。該增益允許單線輸出，不使用平衡對，此轉而將單元佈局簡化為除了電容器之定義之外不具有切口或偏離的一組水平或垂直通道。此可提供用於光微影的最佳化及近乎理想之佈置，使得其提高可製造記憶體裝置之效率。額外之閘控線可與在存取通道上產生切斷區之永久電壓一起使用。此可使光微影製造製程更容易且更均一，而無需額外步驟。其使寫入選擇閘極之模式的規律性完整。
在一些態樣中，記憶體陣列800中之一或多個單元之T2、資料輸出線及讀取選擇線中之一或多者由實質上建置於T1及C1上方之半導體、絕緣體及導體之額外元件形成。
在一些情況中，電容器之電極可用作堆疊閘極電晶體上之感測閘極，其中至該單元之存取電晶體通道的電容器連接可避免至該單元之介入層及元件之連接。
在一些實施方案中，堆疊閘極電晶體之感測閘極及通道可置於或形成於該單元之其他元件上方。
圖 9A 至 9I說明記憶體單元之示例性垂直佈置(諸如上文參看圖8所描述之佈置)之形成中的示例性階段。雖然各種階段9A至9I係按用於形成或製造如本文中所描述之記憶體單元之製程的示例性次序來描述，但應瞭解，可修改一些步驟或階段之次序，可將一些步驟組合或省去，等等，且進行其他改變以導致本文中涵蓋之其他形成製程。
如圖9A中所說明，存取電晶體通道可形成於基板上。在一些情況中，存取電晶體之通道可摻有矽以成為導電的，為p-通道或n-通道。在一些實施方案諸如「鞍鰭」中，此通道為內埋式的。
如圖9B中所說明，閘極可形成於圖9A之通道之頂部上。該等閘極將通常使用在該通道上之絕緣氧化物之層，多晶矽閘極施加於該層上方。在鞍鰭電晶體中，在添加氧化物及閘極之前，可在一定程度上蝕刻至通道中，該通道亦埋入至所蝕刻區域中。此導致環繞式接觸區域以在小區域內實現良好效能。在此等元件上方添加絕緣層，且在該製程中可包括平面化步驟。
如圖9C中所說明，可穿過絕緣層至存取通道在兩個寫入選擇閘極之間的一點處形成或提供資料輸入接點，使得此中央接點可被現在為該接點之任一側上之閘極下方的兩個電晶體通道共用。
如圖9D中所說明，可沿著與寫入選擇閘極正交之方向在絕緣之頂部上添加資料輸入線，但經由資料輸入接點連接至存取電晶體。此結構可藉由絕緣層覆蓋。
如圖9E中所說明，可在絕緣層上方添加讀取選擇線，該等讀取選擇線平行於寫入選擇線延伸。此等線可儘可能地寬，且可為與電容器介電質兼容之各種導電材料，諸如但不限於氮化鈦、摻雜多晶矽、摻雜鍺、鋁或組合。
如圖9F中所說明，可在上方沈積與讀取選擇線兼容之電容器介電質。合適之介電質可包括氧化鉿、氧化鋯或具有高介電常數之其他材料。一些選擇可提供鐵電電容行為。
如圖9G中所說明，一或多個接觸孔可往下蝕刻至在寫入選擇閘極的與資料輸入接點相對之側處的存取電晶體通道。此孔在其側上可塗佈有絕緣體，在其底部處開口，且填充有金屬以完成一通孔，該通孔將會將存取電晶體連接至電容器頂側。
如圖9H中所說明，可將電容器頂側直接添加至與通孔接觸之介電質上。此等頂板可由適合於電晶體閘極之材料(諸如多晶矽)或頂部上具有多晶矽之電容器相容材料(例如，在電容器介電質為具有與鍺匹配之晶體取向及間距的鐵電材料時，鍺可為較佳的)之第一層製成或形成。可將薄閘極氧化物添加至此等頂板上。
如圖9I中所說明，NAND輸出電晶體之矽或多晶矽通道可垂直於寫入選擇閘極放置於閘極氧化物之頂部上，使得電容器之頂部側用作此NAND通道上之閘極。該裝置可包括另一氧化層及/或鈍化及平面化層，以將其與接線隔離，且可將其他電路元件放置於頂部上。
在一些態樣中，可使用圓柱形電容器來替代此等平面形式，其中該等圓柱體之一個電極將經由通孔連接至存取電晶體通道之末端，且該電容器之另一個電極將為讀取選擇線之部分，而NAND通道被佈線在使圓柱體之第一電極可連接至NAND通道上之閘極的某處。舉例而言，若第一電極延伸穿過電容器之中心，則該中心可在頂部處連接至多晶矽閘極，且NAND通道與該閘極相鄰、在該閘極上方或環繞該閘極。
圖 10說明在垂直佈置中的藉由輸出NAND結構連接之多個增益單元的示例圖1000。如所說明，陣列1000包括經由讀取及寫入選擇線1004連接的記憶體單元1002之4x4佈置。
在一些態樣中，可使用較大電容器，以更鬆弛之佈局來換取每單元更多電子，且因此更多位元。
特別令人感興趣的係介電質之形成，在一些情況中，介電質可覆蓋單元上方之全部區域，僅被通孔刺穿。在介電質處於電容器板之間時，介電質可尤其重要。彼等板中之一者可用作讀取選擇線，而另一個板形成輸出電晶體之感測閘極，該輸出電晶體之通道在與讀取選擇線相同之路徑中架空通過。若介電質被設計為鐵電的，則讀取選擇及感測閘極之材料可被選擇為與介電質之鐵電性質兼容且幫助介電質之鐵電性質的形成。舉例而言，p摻雜鍺層可被選擇為與氧化鉿介電質接觸。
應瞭解，上文描述之記憶體裝置之各種特徵可按各種方式組合。舉例而言，電路300或400中之任一者可實施於各種陣列500至800中，可根據圖9之階段來形成，及/或可形成至裝置1000中。亦應瞭解，陣列500至800之佈局及特徵可按各種方式組合至單個裝置中。
在一些態樣中，可藉由利用垂直組織以將該單元之寫入元件(例如，存取電晶體、資料輸入綫及寫入選擇綫)放置於與該單元之讀取元件(例如，讀取選擇綫及具有NAND通道之堆叠通道輸出電晶體)不同的垂直層中，而電容器可駐留於另一個單獨之層中，來完成NAND連接型輸出電路至緊凑半導體裝置之轉變。元件之此等層之間的互連可形成為元件之間的垂直導體(通常被稱為「通孔」)以完成電路。此等單元可被建構，使得該等層直接連接至相鄰單元之相同層以便在寫入層與讀取層中形成正交之列及行結構。用於寫入選擇綫及讀取選擇綫之共用方向形成列，且用於資料輸入綫及資料輸出綫(為NAND通道)之共用方向形成行。有利地，此等綫及列元件可主要形成為直綫幾何形狀，其中寬度小於長度，該等直綫幾何形狀在單元之間連續而不會中斷或轉向，總體上具有規律性。此佈置可使得能夠在光學微影(包括DUV及EUV微影系統)中最清晰地且最可靠地形成小特徵。在下文參看圖13至圖19來説明及描述成功地遵循此等原理之緊密相鄰設計的示例。
另一個重要發現為在垂直方向上可建構一個以上位準之輸出。此允許在每一層中放置較大之電容器，以及用於每一層之讀取選擇綫，同時適合於由具有寫入元件之層設定的面積預算。在一些情況下，讀取選擇綫及資料輸出綫將到達1個、2個、4個或更多個基準面處的單元陣列之邊緣，且將向下選路至基底層上之邊緣電路。在一些實現中，邊緣電路中之一些可在每一層中，使得例如電流驅動及輸出緩衝器可在每一層中重複。
在一些情況下，亦可將寫入元件組織到多個層中，可能緊鄰輸出層。此允許較大之電晶體組合至較小之總面積中，但其將進一步增添至晶圓上之處理層。
額外層之使用允許晶片之面積密度為最佳的，由寫入元件、讀取元件或電容器所需的佈局中之較大者限制。在一些情況下，有利設計可由理想之單位正方形限制，其中單位正方形為微影的最小之可靠解析特徵。此等設計假設通孔小於此單位正方形，使用實體過程使被蝕刻且填充之通道變窄為小於初始解析特征之大小。現在，此之代價為形成有效電路之額外層，用於晶圓之多個不同處理步驟。可藉由使該等層保持為非常類似來減輕此情況之成本，使該等層保持為非常類似使設計複雜性降至最低且可允許一些遮罩之再用。
為了形成此等記憶體陣列，可將多個或所有該等處理步驟實施為標準CMOS製程。此允許緻密記憶體與其他CMOS電路共存。具有高資料容量之此類嵌入式記憶體將有利於記憶體密集型計算晶片，使得較大之工作記憶體可靠近邏輯定位，以實現最小之潛時及功率。
在一些情況下，可使用鐵電體及其他新類型之介電質。下文描述之設計示例中之若干示例示出多個層，該等層為有序的，使得在最苛刻之處理步驟完成之後，主電容器在該堆疊中形成於高處，此使在處理完成之後材料化學性質及晶體結構為可靠之可能性最大化。
圖 11説明NAND輸出電路1100之示例。藉由將NAND通道1102及1104分別與資料(位元)綫1106及1108統一來以新穎之方式使NAND輸出電路1100轉變。電流及電壓藉由位元驅動器1110、1112施加於通道之一端以便通過輸出電晶體可對電流及電壓進行調變的通道，使得在該電流及電壓到達該通道之另一端時，藉由感測放大器1114、1116量測該調變。在值被寫入時，相同之位元驅動器亦將電流及電壓發送至統一之資料綫中。防止輸出電晶體在寫入操作正在進行時對進入位準進行調變，因為讀取選擇綫皆保持於預設狀態，其中輸出閘未處於抑制來自位元驅動器之資料值的電壓。所有讀取選擇通常保持於允許電流流過T2之預設狀態，而寫入選擇通常保持於阻止電流流過T1之預設狀態。
當列被讀取時，用於該列之讀取選擇綫變為活動狀態。保持於C1上之電荷現在能夠在之間對電晶體T2進行調變，包括在一些實現中，使用其間之狀態(例如，用於多值增益單元實施方案)。由於所有其他T2未變化且為導電的，因此可藉由驅動位元綫之一端且在另一端處進行感測來觀測一個T2之此變化。
在一些態樣中，儘管資料綫為統一的，但被寫入之字的讀取選擇綫可在寫入期間被設為不同電壓，亦即，輸出閘可對電流流動進行調變且抑制電流流動的電壓。在單元電容為鐵電體時，此尤其有用，鐵電體要求電容器之單元側相對於電容器之讀取選擇側被設為正及負電壓，其中該正值或負值達到將由鐵電體材料保持之值。在此種情況下，相較於資料綫連接至存取電晶體之處，如此調變之輸出閘將離位元驅動更遠。因此，被程式化之字將僅調變自身之外的資料線，允許統一線設定該字上之值，而不會發生自我干擾。在讀取選擇線上設定之電壓在一些態樣中可與讀取致能電壓相同，而在其他態樣中，讀取致能電壓可為不同的。
當列被寫入時，所有讀取選擇線處於預設狀態，使得所有T2為導電的。除了某寫入選擇線外，所有寫入選擇線為不活動的，使所有T1保持閉合，在該寫入選擇線上致能正被寫入之列上的存取電晶體T1。在該列中，致能T1以將位元線值傳遞至電容器C1之內側。此時，該列之讀取選擇值變為與寫入匹配之值，使得在電容器上設定之值將為需要保存之值。在已經過了足夠之時間而達到電容器上之目標電荷值時，寫入選擇可返回至預設值且電晶體T1閉合以截留C1上之電荷。在一些態樣中，亦可能在寫入期間激活讀取選擇，此允許感測電路之輸出與在讀取操作中將觀察到之輸出類似。此准許用於準確地設定儲存於一個單元中之多個不同電荷位準的回饋。
圖 12説明另一個示例NAND輸出電路1200。NAND設計之進一步創新使用統一位元線1202、1204，但在同一行中具有交替位元之反射佈局(跨越線1206)。此將允許單元之一些部分被共用，藉此去除了彼等元件之一個複本的大小且亦避免在該行中之每一對之間需要間隔。
對於每第二列，此NAND輸出電路佈置確實使在寫入時同時進行讀取變複雜，因為T2將落在值驅動與T1之間。若對電荷位準之精確回饋為所要的，則可能需要在兩端具有驅動器及感測，選擇方向以使T2與驅動方向相反。
兩種形式之間的其他好處/取捨包括能夠減少在為NAND輸出使用單獨之線時的擾動作用，且更好地使用垂直空間，尤其當在基底單元上方堆疊了2層或更多層之電容器及輸出NAND通道時。使用多個層亦可簡化較大之驅動及感測電路的佈局，例如，藉由對於每一層在相對端處使感測放大器交替。
記憶體電路1100及/或1200 (2值單元或多值增益單元)中之一者的各種實施方案可包括以多種方式，諸如使用鰭FET技術及其他技術，來形成該等電路。將在下文參看圖13至圖19來描述此等佈局及設計之示例。在一些示例中，可在不同階段中描述此等設計。在一些情況下，個別階段可表示記憶體單元之形成或製造過程中的不同步驟，使得其可按次序或按相對次序。然而，本文中設想到其他次序及其他形成過程，使得各種階段可為記憶體單元之表示，且不指示實際形成過程，其中不同之階段可用於更清楚地描述記憶體單元之各種結構。
應了解，此等設計作為示例給出，且在本文中設想到對此等設計及佈局之各種修改。
如全文中描述及說明，元件可未按比例或確切形狀來繪示，使得說明可保持為簡單及闡釋性的。不同之鰭計數可用於例如產生更快之單元，其中在更多電流需要流動之情況下，為每一電路元件使用2個或3個鰭，但單鰭為最緊湊之方法且最易於闡釋，因此對單鰭進行說明。
半導體鰭通常係等距地且平行地鋪設，該等距及平行鋪設可藉由浸潤式微影及線距分裂之一或多個步驟(LELE，或「微影蝕刻微影蝕刻」)達成，線距分裂產生細小之線性特征，諸如鰭。鰭支撐於下伏基板上，為清楚起見，在圖式中未示出基板。鰭之延伸長度很可能遠長於所示之情況，且在此等鰭之外可能存在更多鰭，覆蓋晶片之一區域，在該區域中將使用該等鰭建置記憶體或其他電路。以下圖式集中於演示可如何建構記憶體單元之一單元的一小部分。示例單元被設計為在相鄰位置重複，一直重複以填滿用於產生記憶體陣列之區域。該單元之元件被選擇為與其在此等相鄰位置中之複本對準。熟習此項技術者將認識到，所得圖案被選擇為與用於具有最小尺寸之現代技術的微影及設計規則相容。
圖 13A 至圖 13C ：說明了大體上表示了如何使用鰭FET技術將反射對電路(諸如上述電路1200)轉變為實體電路的階段1300a、1300b、1300c之序列。
如 圖 13A中所說明，基底元件1302、1304、1306、1308分別對應於電晶體T1及T2，及其閘極。在所說明之示例中，基底元件1302、1304、1306及1308由鰭建置，諸如由基底之高品質之矽晶體形成。鰭可被蝕刻及摻雜以在其頂部邊緣處形成通道，隨後用閘極絕緣體及閘極電極包裹。位元線1310及存取通道1312處於相鄰鰭中，其中橋1314在存取通道1312之中心處將位元線與存取通道相連接，使得存取通道1312將儲存區之單獨位元支撐於每一端處。應了解，可用具有低介電常數之材料(諸如標準顆粒)來填充空區域，且該等空區域可能不形成電路之有效部分。為清楚起見，自圖式中省去此區域。
如 圖 13B中所說明，如本文中所描述，鰭FET記憶體電路之形成階段1300b可為上文參看圖13A描述之階段1300a的後續階段。如所說明，在基底結構1300a上方，可建構寫入選擇線1316、1318。寫入選擇線1316、1318可連接至存取通道閘極1320、1322，例如使用通孔1324、1326。
如 圖 13C中所說明，如本文中所描述，鰭FET記憶體電路之形成階段1300c可為上文參看圖13B描述之階段1300b的後續階段。如所說明 ，電容器1328、1330及讀取選擇線1332、1334可形成/放置於基底元件上方，基底元件諸如在上文參考圖13A及圖13B之電路1300a及1300b形成及討論的彼等元件。在此示例中，電容器1328、1330為簡單之平面電容器，該等平面電容器可使得能夠使用高效能之鐵電介電質。然而，在其他態樣中，可使用其他類型之電容器。每一電容器1328、1330之一個電極連接至存取通道及對應之輸出閘，例如分別使用通孔1336、1338及1340、1342以形成該連接。電容器之其他電極為讀取選擇線1332、1334之部分或連接至該等讀取選擇線。
圖13A至圖13C說明在反射佈局中在中間接合在一起的一對位元單元之主要活動元件，如此藉由共用存取通道及連接路徑中之一些且藉由免於需要間隙來將該兩個元件分隔開來使單元大小最小化。
圖 14A 至圖 14C說明用於產生記憶體單元之一佈局的形成或製造階段1400a、1400b及1400c，該佈局被設計用於有效之相鄰製造以形成陣列。階段1400a、1400b、1400c可包括在上文參看圖13A至圖13C描述之階段1300a、1300b及1300c的一或多個態樣，且為簡潔起見，此處將不再重複。如所說明，並排之兩對記憶體單元示出了可如何形成列。經由階段1400a、1400b、1400c形成之記憶體電路可為上述階段1300a、1300b、1300c之擴展，其中四個單元代替兩個單元，用於說明在使用鰭FET製造技術來實施時記憶體單元之間的示例關係。
首先，在階段1400a中，使基底形成有適合於現代微影的規則之垂直及水平圖案。接下來，在階段1400b及1400c中，在基底上方添加通孔、選擇線及電容器。應了解，在行方向上之延續部分亦可為規則或對稱的，其中在每一行中位元線為連續的。圖14A至圖14C之設計可擴展至具有更多行及更多列之較大陣列，僅受限於使信號在所要之時間限制及信號雜訊比內從中傳遞通過的材料之品質。
圖 15A 至圖 15B說明記憶體單元之一佈局的形成或製造階段1500a及1500b，該佈局被設計用於有效之相鄰製造以形成陣列。在一些情況下，可能的情況為，對於某些大小之陣列，且出於包括效能及裝置最佳化之其他原因，單獨之鰭對於資料輸入線及資料輸出線之形成為較佳的。 圖 15A之階段1500a說明使用鰭FET基底的此類設計之示例第一階段。如所說明，資料輸入線1502及資料輸出線1504形成於/位於不同之鰭上，其中電晶體T2 1510及1512位於資料輸出線1504上。電晶體T1 1506及1508與存取通道1514可形成於分別用於資料輸入線1502及資料輸出線1504之鰭之間的鰭上。通孔1516、1518可形成於橋及T1 1506、1508之頂部上以連接上部層。
如 圖 15B中所說明，如本文中所描述，鰭FET記憶體電路之形成階段1500b可為上文參看圖15A描述之階段1500a的後續階段。如所說明，在基底結構1500a上方，建構寫入選擇線1522、1318，以及藉由通孔(諸如圖15A之通孔1516及1518)連接之讀取選擇線1520及電容器1524，諸如，例如，以與上文參看圖13A至圖13C描述之類似方式。
如 圖 15C 、圖 15D 及圖 15E中所說明，可在階段1500c、1500d及1500e中藉由連接多個較小單元(諸如藉由上述階段1500a及1500b形成之單元)來建構記憶體電路。例如，可將較小單元相鄰地鋪設以形成許多單元之陣列，直至達到信號衰減之極限及所要求之容量及效能。圖15C之階段1500c包括具有用於對準以形成陣列之相鄰單元的鰭及閘極佈局的基底，該基底之圖案可為連續的，可作為具有類似元件的上述階段1500a之擴展。圖15D之階段1500d可向階段1500c添加控制線。圖15E之階段1500e可藉由添加電容器及讀取控制線來完成記憶體單元。
雖然鰭FET為現代邏輯過程中之基礎模式，但不同之「 鞍單元」方法廣泛用於DRAM中。用於此等之基礎單元使用相對於由選擇線及位元線界定之格柵設於對角線處之埋入式存取通道，其中通孔向上直通上方之電容器。用於基底之此大體計劃可被採用且用作亦用於NAND連接型增益單元之起始點。可使用統一位元線形式，及具有單獨之輸出線的形式。
圖 16A 至圖 16C說明如本文中所述使用NAND輸出電路形成鞍單元記憶體單元之示例階段1600a、1600b、1600c。階段1600a可包括交叉且與存取通道1604成某一角度(例如，除了90度之外)的寫入選擇線1602。通孔1606可形成於存取通道1604上及上方以連接至其他元件。
如 圖 16B中所說明，如本文中所描述，鞍單元記憶體電路之形成階段1600b可為上文參看圖16A描述之階段1600a的後續階段。如所說明，在基底結構1600a上方，可建構資料線1608且該等資料線經由通孔1606連接至基底結構。隨後可例如以與上文參看圖13A至圖13C描述之類似方式藉由通孔1606將讀取選擇線1610及電容器1612連接至上方。階段1600b實施統一位元線方法。應了解，可使用類似結構來形成單獨之位元線，如上文參看圖15A至圖15E來描述。
作為圖16B之階段1600b的替代，如本文中所描述，鞍單元記憶體電路之階段1600c可為上文參看圖16A描述之階段1600a的後續階段。在一些情況下，位元線與NAND通道之統一並非總是有利的。如所說明，在階段1600c中，在一些情況下，用於資料輸出線161之NAND通道可實施於上層中，保持DRAM之水平密度，同時使用第三尺寸作為建構NAND通道之地方。此可減少擾動，允許材料被最佳化，且簡化感測及驅動電路在位元線1614、1616之端部處的連接。
在另一個示例設計1700中，如 圖 17中所說明，可利用高密度過程來基於埋入式位元線及垂直全環繞閘極存取電晶體來建構記憶體單元。記憶體單元1700可使用具有單獨之資料輸入線1710及輸出線1712之相同電路來形成，但可使用垂直空間來在小基底單元上方放置每位元較大之電容器。在此示例中，在具有嵌入於寫入控制線1708、1714內部之四個電晶體1706 (諸如閘極全環繞(GAA)存取電晶體)之基底單元上方，使用4個層，每一層具有1位元電容器1702及輸出線1704與T2閘極以形成NAND結構。應了解，本文中設想到其他數目之層及其他佈置，諸如不同之電路元件及類似者。
在其他示例中，如 圖 18A 至圖 18G中所說明之階段1800a-1800g及如 圖 19A 至圖 19J中所說明之階段1900a-1900j表示用於形成如本文中所述之記憶體單元的過程中的不同步驟之另一個示例。
在 圖 18A之階段1800a中，已產生了處於初始形式之鰭1802。通常，鰭1802將線性地延伸越過既定記憶體陣列之行的整個長度，且在兩邊將有額外之鰭，該等鰭填充了既定記憶體陣列之列的寬度。階段1800a表示短之子部分，用於論證均一地施加以得到具有相同設計之單元陣列的處理。
圖 18B之階段1800b說明圍封在保護性遮罩1804中的交替之鰭對1802。其餘之鰭對1806在遮罩外部，其中露出該等鰭以進行某些動作，諸如藉由自上方進行離子植入來進行摻雜。
在 圖 18C之階段1800c中，已移除了第一摻雜遮罩1804，隨後添加新遮罩1808以保護已被摻雜之鰭。現在使用第二種形式之摻雜來處理其餘鰭1810。在一些情況下，現在將有一組鰭被摻雜以用於三個電子(N型)，且其他鰭被摻雜以用於額外電洞(缺少電子，P型)。通常，P鰭對於存取通道為最好的，且N鰭作為資料線將表現更好。
在 圖 18D之階段1800d中，移除遮罩1808，且添加新遮罩1812以暴露跨越所有鰭之條帶1814。在 圖 18E之階段1800e中，已移除了遮罩1812，因此露出形成於彼等條帶內之閘極1816，可能包括閘極之間的過量矽，該等過量矽將被移除。若技術或特定實施方案需要用於不同地摻雜之鰭的不同閘極構造，則此處可添加更多步驟或階段以形成2種不同之閘極。
在 圖 18F之階段1800f中，已添加新遮罩1818，該新遮罩勾劃出存取通道之界限且將隔離存取閘極。蝕刻直通遮罩1818將存取閘極分裂為每單元一個部分，且將存取閘極與其他閘極間隔開。在 圖 18G之階段1800g中，已移除了遮罩1818，且可看到較短之存取閘極鰭1820，其中其閘極與將為資料線之鰭1824斷開連接1822。
如參看圖18A至圖18G所描述，該等鰭已被分組以匹配遮罩。雙寬遮罩較易於形成。其餘 圖 19A 至圖 9J將轉移至形成於單個鰭上之遮罩，因為資料鰭將形成用於兩對單元之背靠背中心，而現在被切成部分之鰭將變成在資料線鰭之任一側上的存取通道。
在 圖 19A之階段1900a中，下一個遮罩1902允許在跨越所有鰭之敞開區域1904中沈積連接，且視情況地植入摻雜。在 圖 19B之階段1900b中，移除遮罩，留下橋1906，該橋將資料鰭連接至存取鰭部分。在 圖 19C之階段1900c中，另一個遮罩1908允許藉由資料線對之間及存取線對之間的蝕刻1910來將單元間隔開。
此時，鈍化層諸如SiO2將在一定程度上填充側，其餘工作在鰭之頂部附近完成。在此等圖中未示出鈍化層，以允許更清楚地說明活動元件。資料線鰭與存取通道鰭被橋接在一起，如此完成了基底層及鰭工作。此外，在一些階段中，將針對鰭上之接點使晶片做好準備，未示出過程，因為細節並非此電路特有，而是通常涉及在鰭的某些部分上面添加導電蓋層，在該等部分中通孔將進行接觸。
如 圖 19D之階段1900d中所說明，四個單元分成兩組，該兩組彼此為鏡像，且其已在1912處藉由向下蝕刻至基板而間隔開。該兩組共用一些元件且減小間距，以實現更緊湊之佈局。鏡像已確保在每一步驟可以相同方式來處理鰭對，以實現更簡單之遮罩及過程。
在 圖 19E之階段1900e中，添加通孔1914，該等通孔將存取閘極連接至字寫入致能線。在 圖 19F之階段1900f中，添加用於字寫入存取線1916之導體。在 圖 19G之階段1900g中，一組通孔1918自存取通道之端部向上直達電容器之單元側。資料線上之輸出閘極1922亦藉由通孔1920連接，該等通孔將到達電容器之單元側。在 圖 19H之階段1900h中，添加電容器1924，該等電容器連接至彼等通孔1918及1920。
在 圖 19I之階段1900i中，可將字讀取致能線1926鋪設於電容器之頂部側上。在該區塊中存在四個電容器，因此此示出四個存儲單元之單元。在 圖 19J之階段1900j中，可看到，此等四單元形式彼此相鄰地裝配以填充陣列。所有此等步驟可同時進行以製造記憶體陣列。
可了解，此陣列不需要在單元陣列下方之埋入式電力或其他複雜之事。用於將電荷放入電容器中之電力及電流將來自在資料鰭之一端處的位元驅動器，該電荷輸出係在傳遞通過列之後在資料鰭之另一端處被感測。字寫入選擇線及字讀取選擇線亦藉由在陣列之邊緣處的電路驅動。
在一些態樣中，所描述之系統及技術可包括以下特征中之一或多者。應了解，本文中完成了此等特征之各種組合，且指示特征組合之特定包括的語言並未要求彼等特征操作組合起來提供如本文中所描述之一或多個優點。
(1). 在一個示例中，一種動態記憶體單元可包括或利用以下各者中之一或多者：一可選擇存取FET電晶體(T1)，該可選擇存取FET電晶體在其通道上連接至資料輸入線且藉由在其閘極上之字輸入選擇線控制且在該閘極未被選擇時具有通過該通道之低洩漏；一個或數個電容性元件，該一個或數個電容性元件共同用作電容器C1，該電容器在與該資料輸入線相對之末端處連接至T1之通道，使得T1控制該資料輸入線與C1之間的電流流動。C1的連接至T1之側被稱為單元側；一寫入選擇線，該寫入選擇線調變一列中之存取電晶體T1，預設將其保持為非導電的，使得C1上之電荷不會實質上改變；一讀取選擇線，該讀取選擇線連接至電容器C1之部分的相對側，該相對側被稱為C1之選擇側，使得在該選擇線上之電壓改變時，其將控制C1之選擇側上的電壓；一FET感測電晶體T2，其中閘極連接至C1之單元側，且閘極電容為C1之元件，使得儲存於C1中之電荷及C1之單元側上之電壓將控制T2之閘極電壓，其中感測電晶體T2建構於晶片之基礎水準面上方的新沈積之層中，該等層藉由絕緣材料與晶片間隔開且藉由金屬通孔向下連接至晶片，其中一組相鄰單元之電晶體T2應相連接，使得其通道為連續的且形成於沈積於晶片上方的製造T1之層中，且每一電晶體T2之閘極在該通道上，使得相鄰單元之感測電晶體T2形成堆疊閘極多級電晶體，亦被稱為NAND電晶體。閘極在共用通道NAND上之該組相鄰單元將被稱為單元之NAND串；且一讀取串選擇線連接至NAND電晶體之通道的一端，亦即，電力端，以提供電流及電壓，使得該電晶體可產生信號。NAND通道摻有摻雜劑材料，使得其通常為導電的，包括該通道的不在T2下方之部分，其中處於預設狀態之T2電晶體准許通道為導電的，使得在電晶體藉由恰當之閘極電壓激活時藉由防止電流流動來使T2電晶體工作，且其中NAND電晶體之通道的相對端，亦即，輸出端，直接地或間接地連接至感測電路，該等感測電路將偵測及放大資料輸出。
(1)之元件，其中單元電容器C1形成於基底晶片上方之區域中，且該電容器之單元側亦形成於用於感測電晶體T2之閘極導體元件上方。
(1)之元件，其中讀取選擇線形成單元電容器C1的與單元相對之側，使得單元側上之電壓(包括施加於感測電晶體T2之閘極的電壓)藉由讀取選擇線之電壓及截留於單元中之電壓調變。
(1)之元件，其中讀取選擇線在未被選擇時預設為一電壓，使得感測電晶體閘極處之電壓的調變將允許感測電晶體T2之通道為導電的，不管何種電荷儲存於電容器C1中。為了讀取資料，僅一個讀取選擇線變為有效電壓。所使用之有效電壓將與截留於電容器C1中之電荷的位準區分開，使得一個電荷狀態將允許輸出電晶體T2保持為導電的，而第二電荷狀態將致使輸出電晶體抑制電流流動。
(1)之元件，其中在寫入操作正在進行時，該等讀取選擇線皆處於預設狀態。
(1)之元件，其中該等讀取選擇線中之任一者在寫入期間可為活動的，允許同時地或時間重疊地進行獨立之讀取及寫入。
(1)之元件，其中同一列中之寫入選擇與讀取選擇可同時被激活，使得為了回饋或可靠性，可在電荷被寫入時監視被寫入之電荷的位準。
(1)之元件，其中用於T2與資料輸出線及讀取選擇線之額外元件由實質上建置於T1及C1之機構上方的額外之半導體、絕緣體及導體元件形成。
(1)之元件，其中一個字條帶上之讀取操作將能夠與簡單之寫入操作(17)及讀取操作(18)同時地進行，其中寫入係在一個字條帶上進行，而讀取係在不同之字條帶上進行，使得該兩個條帶不具有共同之單元。
(1)之元件，其中簡單之寫入操作與單元之相同字上的讀取操作結合，使得該單元在被寫入的同時被讀取，允許具有傳入輸入驅動器電路之回饋的寫入，使得可準確地調整所寫入之值，即便在單元及電路存在變化時。
(1)之元件，其中編碼器及數位/類比轉換電路將供應一個或數個單元上之理想電壓，該理想電壓將表示將寫入至每一單元中之數位值的位元。
(1)之元件，其中每一單元將在為了寫入而被激活的同時被激活來進行讀取，且差動放大器將使用來自讀取值之負回饋來經由其活動之存取電晶體T1將資料輸入驅動至每一單元，以設定C1上之準確電荷位準，該電荷位準藉由激活之T2追蹤且在資料輸出線上向外報告，該資料輸出線連接至放大器之負回饋。此回饋環路將被設計為避免振盪及恰當地收斂以匹配每一單元所要的理想之報告讀取電壓。
(2). 在另一個示例中，具有兩個電晶體T1及T2的處於增益組態之動態記憶體單元可包括以下各者中之一或多者，其中單個半導體元件用作資料輸入與用於處於NAND組態之堆疊輸出電晶體T2的通道：一可選擇存取FET電晶體(T1)，該可選擇存取FET電晶體在其通道上連接至資料輸入線且藉由在其閘極上之字輸入選擇線控制且在該閘極未被選擇且該字輸入選擇線處於其預設狀態時具有通過該通道之低洩漏；一個或數個電容性元件，該一個或數個電容性元件共同用作電容器C1，該電容器在與該資料輸入線相對之末端處連接至T1之通道，使得T1控制該資料輸入線與C1之間的電流流動。C1的連接至T1之側被稱為單元側；一讀取選擇線，該讀取選擇線連接至電容器C1之部分的相對側，該相對側被稱為C1之選擇側，使得在該選擇線上之電壓改變時，其將控制C1之選擇側上的電壓；一FET感測電晶體T2，該FET感測電晶體在輸出時提供增益，其中閘極連接至C1之單元側，且閘極電容為C1之元件，使得儲存於C1中之電荷及C1之單元側上之電壓降控制T2之閘極電壓，其中藉由T2之閘極調變的通道形成於輸入線之半導通通道上，使得該通道將對該半導通通道進行調變使其亦用作輸出線，其中相鄰單元之輸出電晶體T2使用此資料輸入線作為堆疊閘極多級電晶體之通道，該堆疊閘極多級電晶體亦被稱為NAND電晶體，且其中在讀取選擇處於預設狀態時，T2將允許電流傳遞通過該通道，以進行輸入與輸出，與儲存於電容器C1上之電荷無關，其中在讀取選擇處於其有效電壓時，C1上之電荷將在導電與阻斷資料線之間對T2進行調變，無論是用於輸入抑或用於輸出；且一讀取串選擇線連接至NAND電晶體之通道的一端，亦即，電力端，以提供電力，使得該等電晶體可根據儲存於每一單元中之電壓來對此信號進行調變，其中此驅動亦將提供在經由寫入選擇列之活動存取電晶體T1將值寫入至單元中時的信號位準，且其中NAND電晶體之通道的相對端，亦即輸出端，直接地或間接地連接至感測電路。
(2)之元件，其中電容器C1可保持多個不同電荷位準中之任一者，該多個電荷位準表示資訊之一或多個位元。
(2)之元件，其中寫入操作係藉由以下步驟來完成：激活用於僅一個字之寫入選擇線，而所有其他寫入選擇保持於預設不活動狀態，此使附接至該寫入選擇線的每一單元中之T1能夠變為導電的，使得電容器C1之單元側連接至資料輸入線；在與每一資料輸入上之已致能之字的單元相交的資料輸入線上呈現個別電壓位準，該等電壓位準將設定進入每一單元之所要電荷；允許有足夠之時間使電荷位準在所要之準確性內穩定；及撤銷激活此等單元之寫入選擇線，使得每一單元中之T1將為非導電的以使C1內之電荷在有用之時間段內保持實質上恆定。
(2)之元件，其中讀取操作藉由以下步驟完成，該等步驟可被重新排序，使得此僅為一個可能之功能排序：讀取選擇之預設狀態為完全不活動，其中完全不活動之位準為一電壓，使得C1上之電荷差不會使T2之閘極變為活動的，且其中NAND電晶體T2在不活動時為完全導電的；位元線驅動器被致能以設定電壓且將電流供應至待讀取之資料位元的位元行；且對於被讀取之字，讀取選擇線變為一電壓，其中儲存於單元電容器C1中之電荷的位準將在感測電晶體T2之閘極處導致一電壓，使得使用經由NAND通道傳遞至在位元線之末端處之感測電路的值來對T2處之NAND的通道進行調變。
(2)之元件，其中一列單元上之讀取操作將能夠與一不同列之單元上的寫入操作同時進行。
(2)之元件，其中一列單元上之讀取操作將能夠與同一列單元上之寫入操作同時進行，允許在感測放大器處監視操作，以獲得對準確位準設置之回饋，或用於進行品質控制。
(3). (2)之元件，該等元件形成於具有用作參考值之額外單元行的陣列，其中可有1個、2個或更多個標準參考值在使用中，不同參考行各一個，使得可做出關於值隨著時間而發生之變化的準確推斷。
(3)之元件，其中在字之資料單元被寫入的同時，將參考單元之標稱值設回為其理想位準。
(3)之元件，其中讀取器電路使用自參考單元中之值得出的調整後之標稱值來做出關於儲存於同一列上之資料單元中的恰當值的最好之可行決策。
其他變型屬於本揭示案之精神內。因此，雖然所揭示之技術易具有各種修改及替代構造，但該等技術之某些所說明之實施例示出於圖式中且已在上文詳細地描述。然而，應理解，不意欲將本發明限於所揭示之一或多個特定形式，而是相反地，意欲涵蓋屬於如所附申請專利範圍中界定的本發明之精神及範疇內的所有修改、替代構造及等效物。
除非本文中另外指示或上下文明確地反對，否則術語「一」及「一個」及「該」與類似所指物在描述所揭示之實施例的上下文中(尤其係在所附申請專利範圍之上下文中)的使用將被理解為涵蓋單數與複數。類似地，除非明確地反對或上下文反對，否則術語「或」之使用將被理解為表示「及/或」。術語「包括」、「具有」、「包含」及「含有」將被理解為開放式術語(亦即，表示「包括但不限於」)，除非另外指明。術語「連接」在未經修改且指代實體連接時將被理解為部分或完全地容納於、附接至或接合在一起，即便有些東西在其間。除非本文中另外指示，否則本文中對值範圍之敍述僅意欲用作單獨地指代屬於該範圍之每一單獨值的速記法，且每一單獨值併入本說明書中，仿佛在本文中對其單獨地敍述。除非另外指出或上下文反對，否則術語「集」(例如，「項目集」)或「子集」之使用將被理解為包括一或多個成員之非空集合。另外，除非另外指出或上下文反對，否則對應集之術語「子集」不一定表示該對應集之真子集，而是該子集與該對應集可為相同的。除非另外明確地指明或自上下文中清楚看出，否則片語「基於」之使用表示「至少部分基於」且不限於「僅基於」。
除非另外明確地指明或上下文另外明確地反對，否則連接語言，諸如形式為「A、B，及C中之至少一者」或「A、B及C中之至少一者」之片語(亦即，具有或不具有牛津逗號之相同片語)在上下文內被理解為大體上用於表示一項目、項等可為A或B或C、A及B及C之集合之任何非空子集，或上下文不反對或未另外排除的含有至少一個A、至少一個B或至少一個C之任何集合。例如，在具有三個成員之集合的說明性示例中，連接片語「A、B，及C中之至少一者」及「A、B及C中之至少一者」指代以下集合中之任一者：{A}、{B}、{C}、{A, B}、{A, C}、{B, C}、{A, B, C}，且若未明確地反對或上下文反對，則具有{A}、{B}及/或{C}作為子集之任何集合 (例如，具有多個「A」之集合)。因此，此類連接語言通常不意欲暗示某些實施例需要呈現各至少一個A、至少一個B及至少一個C。類似地，諸如「A、B，或C中之至少一者」及「A、B或C中之至少一者」的片語指代與「A、B，及C中之至少一者」相同的東西，且「A、B及C中之至少一者」指代以下集合中之任一者：{A}、{B}、{C}、{A, B}、{A, C}、{B, C}、{A, B, C}，除非明確地指明或自上下文中明白不同之含義。另外，除非另外指出或上下文反對，否則術語「複數個」指示為複數之狀態(例如，「複數個項目」指示多個項目)。當明確地指示或上下文指示時，複數個之項目數量為至少兩個，但可為更多。
本文中描述之過程的操作可按任何合適之次序執行，除非本文中另外指示或上下文中另外明確地反對。在一實施例中，過程，諸如本文中描述之彼等過程(或其變型及/或組合)係在被組態有可執行指令之一或多個電腦系統的控制下執行且被實施為在一或多個處理器上一起執行的程式碼(例如，可執行指令、一或多個電腦程式或一或多個應用)，或藉由硬體實施，或其組合。在一實施例中，程式碼儲存於電腦可讀儲存媒體中，例如，以電腦程式之形式，該電腦程式包括可由一或多個處理器執行之複數個指令。在一實施例中，電腦可讀儲存媒體為非暫時性電腦可讀儲存媒體，該非暫時性電腦可讀儲存媒體執行暫時信號(例如，傳播暫時電或電磁傳輸)，但包括在暫時信號之收發器內的非暫時性資料儲存電路(例如，緩衝器、快取記憶體及佇列)。在一實施例中，程式碼(例如，可執行程式碼或原始程式碼)儲存於一組一或多個非暫時性電腦可讀儲存媒體上，該組非暫時性電腦可讀儲存媒體上面儲存有可執行指令，該等可執行指令在由電腦系統之一或多個處理器執行時(亦即，由於被執行)致使該電腦系統執行本文中描述之操作。在一實施例中，該組非暫時性電腦可讀儲存媒體包括多個非暫時性電腦可讀儲存媒體，且該多個非暫時性電腦可讀儲存媒體中之一或多個個別非暫時性儲存介質缺少所有程式碼，雖然該多個非暫時性電腦可讀儲存介質共同地儲存所有該等程式碼。在一實施例中，執行該等可執行指令，使得不同之指令由不同之處理器執行，例如，在一實施例中，非暫時性電腦‑可讀儲存媒體儲存指令，且主CPU執行該等指令中之一些，而圖形處理器單元執行其他指令。在另一實施例中，電腦系統之不同組件具有單獨之處理器，且不同之處理器執行該等指令之不同子集。
因此，在一實施例中，電腦系統經組態以實施單獨地或共同地執行本文所述之過程之操作的一或多個服務，且此類電腦系統被組態有實現對該等操作之執行的適用之硬體及/或軟體。另外，電腦系統在本揭示案之一實施例中為單個裝置，且在另一實施例中為分散式電腦系統，該分散式電腦系統包括多個裝置，該多個裝置不同地操作，使得該分散式電腦系統執行本文中所述之操作且使得單個裝置不會執行所有操作。
本文中提供之任何及所有示例或示例性語言(例如，「諸如」)的使用僅意欲更好地說明本發明之實施例，且除非另外主張，否則不會對本發明之範疇施加限制。本說明書中之語言決不應被理解為指示任何非主張之元件為本發明之實踐所必需的。
在本文中描述了本揭示案之實施例，包括發明人已知的用於實施本發明之最好模式。在閱讀了前文之描述後，彼等實施例之變型可變成熟習此項技術者所顯而易見的。除了熟習此項技術者之外的發明人在適當時採用此類變型，且發明人希望本揭示案之實施例以不同於本文中明確地描述之方式來實踐。因此，本揭示案之範疇包括由適用法律准許的在所附申請專利範圍中敍述的主題之所有修改及等效物。此外，除非本文中另外指示或上下文中另外明確地反對，否則其所有可能變型中的上述元件之任何組合被本揭示案之範疇涵蓋。
所有參考文獻，包括本文中引用之公開案、專利申請案及專利，藉此以引用方式併入，仿佛每一參考文獻被單獨地且明確地指示為以全文引用之方式併入且在陳述。
300, 400:記憶體單元 302:存取電晶體 304, 404:電容器或電容性元件 306, 406:第二或感測或輸出電晶體 308, 408, 1332, 1334, 1520, 1610:讀取選擇線 310, 1316, 1318, 1602:寫入選擇線 312, 1502, 1710:資料輸入線 314, 414, 522, 1504, 1712:資料輸出線 500:記憶體串 502:輸出NAND結構 504, 506, 508, 510:記憶體單元 512, 514, 516, 518:感測電晶體 520:讀取選擇串線 600, 700, 800:記憶體陣列 602, 604:條帶 702:輸出電路或負載 704:感測或輸出負載 706:驅動負載 708:升壓電晶體 710, 1506, 1508, 1510, 1512, 1706:電晶體 900a-900i:單元陣列 1000:裝置/陣列 1002:記憶體單元 1004:讀取及寫入選擇線 1100, 1200:記憶體電路 1102, 1104:NAND通道 1106, 1108:資料(位元)綫 1110, 1112:位元驅動器 1114, 1116:感測放大器 1202, 1204:統一位元線 1300a, 1300b, 1300c:反射對電路轉變為實體電路之階段 1302, 1304, 1306, 1308:基底元件 1310:位元線 1312, 1514, 1604:存取通道 1314, 1906:橋 1320, 1322:存取通道閘極 1324, 1326, 1336, 1338, 1340, 1342, 1516, 1518, 1606, 1914, 1918, 1920:通孔 1328, 1330, 1524, 1612, 1702, 1924:电容器 1400a, 1400b, 1400c:用於產生記憶體單元之一佈局的形成或製造階段 1500a, 1500b, 1500c, 1500d, 1500e:記憶體單元之一佈局的形成或製造階段 1600a, 1600b, 1600c:使用NAND輸出電路形成鞍單元記憶體單元之示例階段 1608:資料線 1614, 1616:位元線 1700:記憶體單元 1704:輸出線 1708, 1714:寫入控制線 1800a-1800g:階段 1802, 1806, 1810, 1824:鰭 1804, 1808, 1812, 1818, 1902, 1908:遮罩 1814:條帶 1816:閘極 1820:存取閘極鰭 1900a-1900j:階段 1904:敞開區域 1916:字寫入存取線 1922:輸出閘極 1926:字讀取致能線
圖1說明一電晶體一電容器(1T1C)動態隨機存取記憶體(DRAM)單元之示例圖。 圖2說明三電晶體一電容器(3T1C)動態隨機存取記憶體(DRAM)單元之示例圖。 圖3說明兩電晶體一電容器記憶體單元之示例圖。 圖4說明兩電晶體一電容器多位準記憶體單元之另一個示例圖。 圖5說明佈置成串且藉由輸出NAND結構連接之多個記憶體單元的示例圖。 圖6說明佈置成陣列的藉由輸出NAND結構連接之記憶體單元之多個串的示例圖。 圖7說明佈置成串的藉由輸出NAND結構連接之多個記憶體單元的另一個示例圖。 圖8說明在垂直佈置中的藉由輸出NAND結構連接之多個記憶體單元的示例圖。 圖9A至圖9I說明圖8之記憶體單元之示例性佈置的形成中之示例性階段。 圖10說明在垂直佈置中的藉由輸出NAND結構連接之多個記憶體單元的另一個示例圖。 圖11説明兩電晶體一電容器記憶體單元之陣列的示例圖。 圖12説明兩電晶體一電容器記憶體單元之陣列的另一個示例圖。 圖13A至圖13C及圖14A至圖14C説明使用鰭FET技術形成記憶體陣列之示例佈置之過程中的示例階段。 圖15A至圖15E説明形成具有不同之資料輸入綫及資料輸出綫的記憶體陣列之示例佈置的過程中的額外示例階段。 圖16A至圖16C説明使用鞍單元設計形成記憶體陣列之示例佈置的過程中之額外示例階段。 圖17説明記憶體陣列之另一個示例佈置。 圖18A至圖18G及圖19A至圖19J説明形成記憶體陣列之示例佈置之過程中的另一組示例階段。
請注意，圖式未按比例繪製，且類似結構或功能之元件在圖式中大體上藉由相似之元件符號表示以進行說明。亦請注意，圖式僅意欲方便描述較佳實施例。圖式並未說明所描述之實施例的每個態樣且不限制本揭示案之範疇。

Claims (20)

  1. 一種記憶體系統，該記憶體系統包括： 一記憶體串，該記憶體串包括複數個動態記憶體單元，其中該複數個動態記憶體單元中之每一者形成於一基板上且包括： 一存取電晶體，該存取電晶體經由該存取電晶體之一通道將一資料輸入線連接至一電容性元件，該電容性元件儲存表示一值之一電荷，該存取電晶體形成於該基板上； 一輸出電晶體，該輸出電晶體經由該輸出電晶體之一閘極連接至該電容性元件，該輸出電晶體形成於位於該基板上方之一層中，其中該複數個動態記憶體單元之該等輸出電晶體具有在該層中串聯地連接之通道以形成一堆疊閘極電晶體；及 一讀取選擇線，該讀取選擇線連接至該電容性元件，其中該讀取選擇線上之電壓的一變化控制該電容性元件上之電壓； 一讀取串選擇線，該讀取串選擇線將該複數個動態記憶體單元中之每一者的該等輸出電晶體之該等通道串聯地連接；及 一資料輸出線，該資料輸出線連接至該堆疊閘極電晶體，其中為了存取儲存於該複數個單元中之單元中的資料，將該等單元之該讀取選擇線設定為一中性位準以致使該等單元之該輸出電晶體的輸出為可偵測的，其中該等單元之輸出為該資料輸出線上之輸出。
  2. 如請求項1之系統，其中該電容性元件形成於該基板上方，且其中該電容性元件之一部分包括該輸出電晶體之該閘極的至少一部分。
  3. 如請求項1之系統，其中該讀取選擇綫包括該電容性元件之一部分，使得藉由該讀取選擇綫之一電壓及儲存於該電容性元件中之該電荷對施加於該輸出電晶體之該閘極的一電壓進行調變。
  4. 如請求項3之系統，其中該複數個動態記憶體單元中之一動態記憶體單元的該讀取選擇綫在未被選擇時預設為一第一電壓位準，其中施加於該輸出電晶體之該閘極的該第一電壓位準允許該動態記憶體單元之該輸出電晶體的該通道獨立於儲存於該電容性元件中之該電荷而為導電的。
  5. 如請求項3之系統，其中施加於該動態記憶體單元之該讀取選擇綫的一第二電壓位準致使該輸出電晶體抑制電流流動，且輸出儲存於該電容性元件中之該值。
  6. 如請求項4之系統，其中在資料儲存於該複數個記憶體單元之至少一個電容性元件中時，該複數個記憶體單元之該等讀取選擇綫被設為該第一電壓位準。
  7. 如請求項3之系統，其中該第二電壓位準係在該電荷被儲存於該動態記憶體單元之該電容性元件中的同時施加於該動態記憶體單元之該讀取選擇綫。
  8. 如請求項7之系統，該系統進一步包括連接至該資料輸出綫之一回饋電路，其中在該第二電壓位準施加於該讀取選擇綫後，該回饋電路獲得儲存於該電容性元件中之該電荷以校準與儲存於該動態記憶體單元中之該電荷相關聯的該值。
  9. 如請求項1之系統，該系統進一步包括一回饋環路，該回饋環路連接至該資料輸出線，其中該回饋環路經組態以同時地調整寫入至該複數個動態記憶體單元中之一者的一值以收斂於一標稱輸出電壓，該標稱輸出電壓表示該動態記憶體單元將保持之值。
  10. 如請求項1之系統，其中該輸出電晶體、該資料輸出線及該讀取選擇線實質上形成於該存取電晶體及該電容性元件上方。
  11. 一種記憶體系統，該記憶體系統包括： 一記憶體串，該記憶體串包括複數個記憶體單元，其中該複數個記憶體單元中之每一者包括： 一存取電晶體，該存取電晶體經由該存取電晶體之一通道連接至一資料線，該存取電晶體由連接至該存取電晶體之一閘極的一寫入選擇線控制； 一電容性元件，該電容性元件經由該電容性元件之一第一側連接至該存取電晶體之該通道，使得該存取電晶體控制該資料線與該電容性元件之間的電流流動，該電容性元件儲存表示一值之一電荷； 一讀取選擇線，該讀取選擇線經由該電容性元件的與該第一側相對之一第二側連接至該電容性元件；及 一感測電晶體，該感測電晶體經由該感測電晶體之一閘極連接至該電容性元件之該第一側，使得儲存於該電容性元件中之該電荷及該讀取控制線上之一第一電壓控制該感測電晶體之該閘極上的一第三電壓，該感測電晶體之一通道藉由該感測電晶體之該閘極上的該第三電壓調變且形成於該資料線上，該複數個動態記憶體單元之感測電晶體具有串聯地連接之通道以形成一堆疊閘極電晶體，該堆疊閘極電晶體形成該資料線之部分；及 一讀取串選擇線，該讀取串選擇線連接至該複數個動態記憶體單元之該等感測電晶體之該等通道且將一功率信號提供至該等感測電晶體，使得該等感測電晶體根據儲存於該等記憶體單元之該電容性元件中的該電荷來對該功率信號進行調變，其中在將一值寫入至記憶體單元後，該記憶體單元之該讀取串選擇線經由該存取電晶體將輸入信號提供至該電容性元件。
  12. 如請求項11之系統，其中該資料線及該堆疊閘極電晶體包括用作一資料輸入線與一資料輸出線的一單個半導體元件。
  13. 如請求項11之系統，其中該電容性元件可保持複數個不同電荷位準中之任一者，該複數個電荷位準表示資訊之一或多個位元。
  14. 如請求項11之系統，其中在激活用於一記憶體單元之該寫入選擇線後，該存取電晶體變為導電的且將該電容性元件之該第一側連接至該資料線以允許表示該值之該電壓儲存於該電容性元件中。
  15. 如請求項11之系統，其中在對該讀取選擇線施加了一有效電壓後，儲存於該電容性元件中之該電荷在導電與阻斷該資料線之間對該感測電晶體進行調變，且在該資料線上輸出儲存於該電容性元件中之該電荷。
  16. 如請求項11之系統，其中在一有效電壓被施加於用於該複數個記憶體單元中之一第一記憶體單元的該讀取選擇線後且在用於該複數個記憶體單元中之一第二記憶體單元的該寫入選擇線被激活後，在對該第二記憶體單元進行寫入的同時，對該第一記憶體單元進行讀取。
  17. 如請求項13之系統，其中在該電荷被儲存於該第一記憶體單元之該電容性元件中的同時，對該複數個記憶體單元中之一第一記憶體單元的該讀取選擇線施加該有效電壓。
  18. 如請求項17之系統，該系統進一步包括連接至該資料綫之一回饋電路，其中在該有效電壓施加於該讀取選擇綫後，該回饋電路獲得儲存於該電容性元件中之該電荷以校準與儲存於該記憶體單元中之該電荷相關聯的該值。
  19. 如請求項11之系統，該系統進一步包括連接至該資料線之一回饋環路，其中該回饋環路經組態以同時地調整寫入至該複數個記憶體單元中之一者的一值以收斂於一標稱輸出電壓，該標稱輸出電壓表示該記憶體單元將保存之值。
  20. 如請求項20之系統，其中該複數個記憶體單元中之至少一者包括一參考記憶體單元，其中使用儲存於該記憶體參考單元中之該電荷在一段時間內的變化來校準儲存於該複數個記憶體單元中之記憶體單元中的該電荷與由該電荷表示之該值之間的一關係。
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