KR20100094192A - 탄소나노튜브 박막을 이용한 에스램 - Google Patents

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Abstract

탄소나노튜브(Carbon Nanotube, CNT) 박막을 이용한 에스램(SRAM)에 관한 것으로서, 상기 에스램은 CNT 인버터를 포함한다. 상기 CNT 인버터는 서로 다른 타입의 CNT 트랜지스터 2개를 포함하거나 동일 타입의 CNT 트랜지스터 2개를 포함할 수 있다. 상기 서로 다른 타입의 CNT 트랜지스터는 앰비폴러(ambipolar) CNT 트랜지스터일 수 있고, 상기 동일 타입의 CNT 트랜지스터는 n-형 또는 p-형 CNT 트랜지스터일 수 있다.

Description

탄소나노튜브 박막을 이용한 에스램{Static random access memory using carbon nanotube thin films}
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 자세하게는 탄소나노튜브(Carbon Nanotube, CNT) 박막을 이용한 에스램(SRAM)에 관한 것이다.
실리콘(Si)을 기반으로 한 반도체 소자의 이점은 고집적, 고성능 및 저가격화가 가능하다는 것이다. 이러한 이점을 바탕으로 실리콘을 기반으로 한 반도체 소자의 미세화 공정이 꾸준히 발전되어 왔으나 향후 5~10년 후에는 실리콘 물질의 특성 한계와 공정의 어려움으로 인해 상기 미세화 공정이 더 이상 발전되기 어려울 것으로 예상된다.
최근 이러한 미세화 한계를 극복할 대안의 하나로 탄소나노튜브(Carbon Nanotube, CNT)를 이용한 전자소자 연구가 진행되고 있다. CNT의 직경은 수 나노미터(nm=10-9m) 수준으로 매우 작다. 그러므로 CNT를 이용하면 실리콘을 기반으로 한 미세화 공정으로는 도달하기 어려운 미세한 채널을 형성할 수 있다. 또한, CNT 는 구조적 특징에 기인한 우수한 물리적 특성, 예를 들면 전하 이동도(mobility), 전 류밀도(current density), 열전도도(thermal conductivity), 기계적 강도(mechanical strength) 등을 갖고 있는 바, CNT를 이용할 경우, 실리콘 기반 반도체 소자의 미세화 공정의 한계를 극복할 가능성이 있다.
그러나 CNT 를 전자소자에 이용하기 위해서는 여러 문제들이 해결되어야 하는데, 대표적인 문제점으로는 CNT 소재의 특성 신뢰성을 확보하기 어렵다는 것과 원하는 위치에 CNT를 배열하기 어렵다는 것이다. CNT 전자소자 경우 CNT 고유의 우수한 특성을 이용하기 위해서는 직경이 나노미터(nm) 수준인 단일겹(Single Walled) 반도성 CNT를 제작해야 하는데, 앞서 말한 바와 같이 튜브 직경 변화에 기인한 특성 변동 제어 및 공정이 어려워 실용화의 장애가 되어 왔다. 최근에는 CNT를 박막 형태로 제작하여 이를 전자소자로 이용하는 연구가 진행되어 왔는데 기존 한 가닥 단일겹 CNT에 비해 전하 이동도(10~200 cm2/Vs) 등이 낮지만 특성 안정성이 우수하고 제작이 용이하다는 장점이 있다.
본 발명의 일 실시예는 제조공정이 상대적으로 단순하고, 플렉시블(flexible) 기판이나 유리 기판 등에도 형성할 수 있는 에스 램을 제공한다.
본 발명의 일 실시예는 CNT 박막으로 이루어진 인버터를 포함하는 에스램을 제공한다.
상기 에스램에 포함된 CNT 인버터는 서로 다른 타입의 CNT 트랜지스터 2개를 포함하거나(CMOS형) 동일 타입의 CNT 트랜지스터 2개를 포함할 수 있다(Enhancement load형).
상기 서로 다른 타입의 CNT 트랜지스터 경우는 한 CNT 박막에서 n-형, p-형 특성을 함께 보이는 앰비폴러(ambipolar) CNT 트랜지스터를 사용한다. 그리고 상기 동일 타입의 CNT 트랜지스터는 n-형 CNT 트랜지스터이거나 또는 p-형 CNT 트랜지스터 일 수 있다.
상기 CNT 인버터가 상기 동일 타입의 CNT 트랜지스터 2개를 포함하는 경우, 상기 CNT 인버터의 전원전압에 연결된 CNT 트랜지스터의 게이트 및 소스는 서로 연결될 수 있다.
상기 CNT 인버터의 로직 문턱전압(Vm)은 입력전압 범위의 50±5%일 수 있다.
상기 CNT 인버터는 전압전이특성 곡선에서 접선의 기울기가 -1인 전압이 0.8Vm과 1.2Vm일 수 있다.
본 발명의 일 실시예에 의한 에스램은 채널이 CNT 박막으로 구성된 트랜지스터를 포함한다. 따라서 기존에 한 가닥의 CNT를 이용할 때보다 제조공정이 훨씬 용이할 수 있고, 특성 균일성도 높일 수 있다. 곧, 동일 제조공정으로 형성되는 에스램 별로 특성이 달라지는 것을 최소화할 수 있다.
또한, 하나의 CNT 박막은 n-형과 p-형 특성을 함께 나타내는 ambipolar 특성을 갖고 있다. 본 발명의 실시예에 의한 에스램은 이러한 CNT 박막을 사용하여 형성된 CMOS형 인터버를 포함하는 바, 우수한 동작특성을 가질 수 있다.
또한, CNT 박막을 포함하는 에스램은 Si 기반의 에스램보다 낮은 온도에서 제작할 수 있다. 이에 따라 본 발명의 일 실시예에 의한 에스 램은 플랙시블 기판이나 유리기판 등에 형성할 수 있는 바, 넓은 분야에 적용할 수 있다.
이하, 본 발명의 일 실시예에 의한 탄소나노튜브(CNT)를 이용한 에스램을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 의한 에스램(이하, 제1 에스램)을 보여주는 회로도이다.
도 1을 참조하면, 제1 에스램은 제1 내지 제6 트랜지스터(Q1-Q6)를 포함한다. 제1 및 제2 트랜지스터(Q1, Q2)는 제1 인버터(40)를 형성한다. 제3 및 제4 트랜지스터(Q3, Q4)는 제2 인버터(42)를 형성한다. 제1 및 제2 인버터(40, 42)는 플 립 플롭(flip-flop)회로를 형성한다. 곧, 제1 인버터(40)의 출력은 제2 인버터(42)의 입력이 되고, 제2 인버터(42)의 출력은 제1 인버터(40)의 입력이 된다. 제5 및 제6 트랜지스터(Q5, Q6)는 온/오프 스위치이다. 제5 트랜지스터(Q5)의 게이트는 워드라인(W)에 연결되어 있다. 또한, 제5 트랜지스터(Q5)의 일단은 제1 비트라인(B1)에 연결되고, 타단은 제1 인버터(40)의 출력단 및 제2 인버터(42)의 입력단에 연결된다. 제6 트랜지스터(Q6)의 일단은 제2 비트라인(B2)에 연결되고, 타단은 제2 인버터(42)의 출력단 및 제1 인버터(40)의 입력단에 연결된다. 제1 비트라인(B1)이 하이(high)이면, 제2 비트라인(B2)은 로우(low)가 되고, 그 반대도 성립한다. 예컨대, 제1 비트라인(B1)에 흐르는 신호값을 1이라 하면, 제2 비트라인(B2)에 흐르는 신호값은 0일 수 있고, 그 반대의 경우도 성립할 수 있다.
제1 인버터(40)에 포함된 제1 및 제2 트랜지스터(Q1, Q2)는 각각 n-형 트랜지스터 및 p-형 트랜지스터일 수 있다. 제2 인버터(42)에 포함된 제3 및 제4 트랜지스터(Q3, Q4)도 각각 n-형 트랜지스터 및 p-형 트랜지스터일 수 있다. 제1 내지 제4 트랜지스터(Q1-Q4)는 채널이 박막 CNT로 형성되는 CNT 트랜지스터일 수 있다. 따라서 제1 및 제2 인버터(40, 42)는 CNT 인버터일 수 있다. 박막 CNT는 적어도 2개의 단일 CNT를 포함할 수 있다. 제1 내지 제4 트랜지스터(Q1-Q4)가 이와 같은 경우, 전원전압(VDD)에 따라 제1 내지 제4 트랜지스터(Q1-Q4)의 타입은 달라질 수 있다. 예를 들면, 전원전압(VDD)이 양 전압일 때, 제1 내지 제4 트랜지스터(Q1-Q4)는 각각 도 1에 도시한 바와 같이 각각 n-형, p-형, n-형 및 p-형 트랜지스터 역할을 할 수 있다. 반면, 전원전압(VDD)이 음 전압일 때, 제1 내지 제4 트랜지스터(Q1- Q4)는 각각 p-형, n-형, p-형 및 n-형 트랜지스터 역할을 할 수 있다. 결과적으로, 제1 및 제2 인버터(40, 42)의 트랜지스터가 도 2에 도시한 바와 같은 CNT 트랜지스터일 때, 제1 및 제2 인버터(40, 42)의 트랜지스터들은 각각 전원전압(VDD)에 따라 P형 또는 N 형 트랜지스터가 될 수 있다. 곧, 제1 및 제2 인버터(40, 42)의 트랜지스터들은 각각 앰비폴러 CNT 트랜지스터일 수 있다. 앰비폴러 CNT 트랜지스터에 대한 보다 자세한 내용은 한국 특허출원 제2008-003889호를 참조할 수 있다.
도 2는 제1 내지 제4 트랜지스터(Q1-Q4)로 사용되는 CNT 트랜지스터를 보여준다.
도 2를 참조하면, 기판(10) 상에 절연막(12)이 형성되어 있다. 기판(10)은, 예를 들면 실리콘 기판일 수 있다. 절연막(12)은, 예를 들면 실리콘 산화막일 수 있다. 절연막(12) 상에 소스 및 드레인 전극(21, 22)이 존재한다. 소스 및 드레인 전극(21, 22)은 이격되어 있다. 소스 및 드레인 전극(21, 22) 사이의 절연막(12) 상에 CNT 채널(30)이 형성되어 있다. CNT 채널(30)은 복수의 단일벽 CNT(single wall CNT)를 포함할 수 있다. 상기 복수의 단일벽 CNT 는 절연막(12) 상에 박막 형태로 형성될 수 있고, 소스 및 드레인 전극(21, 22)은 상기 박막 형태로 형성된 복수의 단일벽 CNT와 오버랩될 수 있다. CNT 채널(30) 상에 게이트 절연막(35)이 형성되어 있다. 게이트 절연막(35)은 소스 및 드레인 전극(21, 22)과 오버랩 될 수도 있다. 게이트 절연막(35)은, 예를 들면 알루미늄 산화막일 수 있다. 게이트 절연막(35) 상에 게이트 전극(50)이 구비되어 있다.
상기 제1 에스램은 CNT 박막을 채널로 사용하는 트랜지스터를 포함하는 바, Si 기반의 에스램보다 낮은 온도에서 제작할 수 있다. 그러므로 상기 제1 에스램은 하드 기판은 물론이고, 플랙시블 기판이나 유리기판 등에도 형성할 수 있는 바, 넓은 분야에 적용할 수 있다.
도 3은 도 1에 도시한 제1 에스램의 동작특성을 보여주는 것으로, 제1 에스램에 데이터를 기록하기 위한 신호를 인가한 후, 전기적으로 외부와 고립된 에스램의 동작특성을 출력전압의 특성으로 보여준다. 도 3에서 제1 그래프(G1)는 전기적으로 고립된 에스램의 제1 및 제2 인버터(40, 42) 중 어느 한 쪽의 출력전압을 나타내고, 제2 그래프(G2)는 나머지 한쪽의 출력전압을 나타낼 수 있다.
도 3을 참조하면, 시간에 따른 에스램의 출력전압은 하이(high)(제2 그래프(G1))와 로우(low)(제1 그래프(G1)), 두 상태로 일정하게 유지됨을 알 수 있다. 에스램의 상기 하이 상태와 로우 상태는 에스램에 기록된 데이터를 나타낸다. 그러므로 도 3의 결과는 에스램에 기록된 데이터가 시간에 따라 일정하게 유지됨을 의미한다.
도 4는 본 발명의 다른 실시예에 의한 에스램(이하, 제2 에스램)을 보여주는 회로도이다. 도 4에서는 편의 상, 도 1의 제5 및 제6 트랜지스터(Q5, Q6)는 도시하지 않았다.
도 4를 참조하면, 제2 에스램은 제1 인버터(60)와 제2 인버터(62)를 포함한다. 입력신호(Vin)가 입력되는 제1 인버터(60)의 입력단은 제1 온/오프 스위칭 트랜지스터(미도시)와 연결된다. 상기 제1 온/오프 스위칭 트랜지스터는 도 1의 제5 트랜지스터(Q5)에 대응될 수 있다. 출력신호(Vout)가 출력되는 제2 인버터(62)의 출력단은 제2 온/오프 스위칭 트랜지스터(미도시)와 연결된다. 상기 제2 온/오프 스위칭 트랜지스터는 도 1의 제6 트랜지스터(Q6)에 대응될 수 있다. 제1 인버터(60)는 제1 및 제2 트랜지스터(60A, 60B)를 포함할 수 있다. 제1 및 제2 트랜지스터(60A, 60B)는 도 2에 도시한 CNT 트랜지스터일 수 있다. 이때, 제1 및 제2 트랜지스터(60A, 60B)는 N형 CNT 트랜지스터일 수 있다.
제2 인버터(70)는 제3 및 제4 트랜지스터(70A, 70B)를 포함할 수 있다. 제3 및 제4 트랜지스터(70A, 70B)는 도 2의 CNT 트랜지스터일 수 있다. 이때, 제3 및 제4 트랜지스터(70A, 70B)는 n-형 CNT 트랜지스터일 수 있다. 제2 트랜지스터(60B)의 게이트와 소오스는 연결되어 있다. 그리고 제4 트랜지스터(70B)의 게이트 및 소오스도 연결되어 있다. 따라서 제1 및 제2 인버터(60, 70)는 인핸스먼트 로드(enhancement load)형 인버터가 될 수 있다. 제1 내지 제4 트랜지스터(60A, 60B, 70A, 70B)는 CNT 채널을 포함하는 바, 상기 제2 에스램은 저항 1개의 일반 전계 효과 트랜지스터 1개로 구성되는 레지스터 로드형 인버터를 포함하는 기존의 에스램에 비해 이동도는 높고, 소비전력은 낮을 수 있다.
도 5는 도 4에 도시한 제2 에스램의 동작특성을 나타낸 것으로, 입력신호(Vin)의 높고(high) 낮음(low)에 따른 출력신호(Vout)의 변화를 보여준다.
도 5에서 제1 그래프(G11)는 입력신호(Vin)의 변화를 나타내고, 제2 그래프(G22)는 입력신호(Vin)의 변화에 따른 출력신호(Vout)의 변화를 나타낸다.
제1 및 제2 그래프(G11, G22)를 참조하면, 입력신호(Vin)가 하이(high)일 때, 출력신호(Vout)는 로우(low)이고, 입력신호(Vin)가 로우(low)일 때, 출력신 호(Vout)는 하이(high)이다. 입력신호와 출력신호의 이러한 관계는 시간에 따라 규칙적으로 반복되면서 유지된다. 도 5의 결과는 입력신호(Vin)의 입력위치와 무관하다. 도 5의 결과로부터 제2 에스램의 경우, 입력신호(Vin)의 입력위치에 관계없이 입력신호에 따른 출력신호의 스위칭 특성은 시간에 따라 유지됨을 알 수 있다.
도 6은 본 발명의 제1 및 제2 에스램의 CNT 인버터로부터 측정될 수 있는 전압전이특성(voltage transfer characteristics)을 보여준다.
도 6에서 참조번호 L1은 기울기가 +1인 직선을 나타낸다. 참조번호 Vm은 로직 문턱전압(logic threshold voltage), 곧 입력전압(Vin)이 하이(high)인지 로우(low)인지를 구분하는 문턱전압을 나타낸다. 로직 문턱전압(Vm)은 전압전이특성 곡선(L2)과 기울기가 +1인 직선(L1)이 만나는 전압을 나타낸다. 로직 문턱전압(Vm) 부근에서 안정된 스위칭 동작을 얻기 위해서 혹은 스위칭 동작의 신뢰성을 확보하기 위해서 로직 문턱전압(Vm)을 특정 전압, 곧 단일값으로 설정하기보다 주어진 범위를 갖는 전압으로 설정할 수 있다. 예를 들면, 로직 문턱전압(Vm)을 입력전압(Vin)(또는 출력전압(Vout))의 50±5%로 설정할 수 있다. 도 6에서처럼 입력전압(Vin)의 범위가 0~2.5V일 때, 로직 문턱전압(Vm)은 상기 입력전압(Vin)의 범위의 45%-55%일 수 있는 바, 1V보다 크고 1.5V보다 작은 범위일 수 있다.
도 6에서 제1 및 제2 입력전압(VIL, VIH)은 이득이 1이 되는 포인트(unity gain point)의 입력전압에 해당한다. 달리 표현하면, 제1 및 제2 입력전압(VIL, VIH)은 전압전이특성 곡선(L2)에서 접선의 기울기가 -1인 지점의 입력전압을 나타낸다. 전압전이특성 곡선(L2)에서 입력전압이 제1 입력전압(VIL)보다 커지면서 출 력전압(Vout)은 급격히 작아지는 바, 입력전압(Vin)이 제1 입력전압(VIL)이 되면서 입력전압(Vin)은 로우(low)에서 하이(high)로 되기 시작하는 반면, 출력전압(Vout)은 하이(high)에서 로우(low)로 되기 시작하는 것을 알 수 있다. 그리고 입력전압(Vin)이 제2 입력전압(VIH)이 될 때까지 출력전압(Vout)은 급격이 작아진다. 입력전압(Vin)이 제2 입력전압(VIH)보다 커지면서 출력전압(Vout)의 감소폭은 작아지고, 결국 출력전압(Vout)은 0이 된다. 이것은 입력전압(Vin)이 제2 입력전압(VIH) 이상이 되면서 입력전압(Vin)은 완전히 하이(high)가 되고, 출력전압(Vout)은 완전히 로우(low)가 됨을 의미한다. 입력전압(Vin)이 제1 입력전압(VIL)보다 커지면서 출력전압(Vout)이 급격히 작아지기는 하지만, 출력전압(Vout)이 완전히 로우가 되는 것은 입력전압(Vin)이 제2 입력전압(VIH)이 되면서부터이다. 반대로, 입력전압(Vin)이 초기에 하이(high)여서 출력전압(Vout)이 로우(low)인 경우에는 입력전압(Vin)이 제1 입력전압(VIL)이하가 될 때부터 출력전압(Vout)은 하이(high)가 된다. 따라서 입력전압(Vin)이 제1 및 제2 입력전압(VIL, VIH) 사이일 때는 출력전압(Vout)의 하이(high), 로우(low) 상태는 이전 상태로 유지된다. 제1 입력전압(VIL)은 로직 문턱전압(Vm)보다 작고, 제2 입력전압(VIH)는 로직 문턱전압(Vm)보다 크다. 제1 입력전압(VIL)은, 예를 들면 로직 문턱전압(Vm)의 80%, 곧, 0.8Vm일 수 있다. 그리고 제2 입력전압(VIH)는, 예를 들면 로직 문턱전압(Vm)의 120%, 곧 1.2Vm일 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 본 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 일 실시예에 의한 탄소나노튜브를 이용한 에스램의 회로도이다.
도 2는 도 1 및 도 4의 탄소나노튜브 인버터에 포함된 트랜지스터의 단면도이다.
도 3은 도 1의 에스램의 동작특성을 나타낸 그래프이다.
도 4는 본 발명의 다른 실시예에 의한 탄소나노튜브를 이용한 에스램의 회로도이다.
도 5는 도 4의 에스램의 동작특성을 나타낸 그래프이다.
도 6은 도 1 및 도 4의 에스램의 CNT 인버터로부터 측정될 수 있는 전압전이특성을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호설명>
10:기판 12:절연막
21:소스전극 22:드레인 전극
30:탄소나노튜브 채널 35:게이트 절연막
40, 42:제1 및 제2 인버터 50:게이트 전극
60, 70:제1 및 제2 인버터
60A, 60B, 70A, 70B:제1 내지 제4 트랜지스터
B1, B2:제1 및 제2 비트라인 Q1-Q6:제1 내지 제6 트랜지스터
L1:기울기가 +1인 직선 L2:전압전이특성 곡선
Vm:로직 문턱전압 VIL, VIH:제1 및 제2 입력전압

Claims (7)

  1. 제1 인버터;
    제2 인버터;
    제1 스위칭 트랜지스터; 및
    제2 스위칭 트랜지스터를 포함하고,
    상기 제1 및 제2 인버터는 탄소나노튜브 박막 트랜지스터를 포함하는 CNT 인버터인 에스램.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 인버터는 공히 서로 다른 타입의 CNT 트랜지스터 2개를 포함하거나 동일 타입의 CNT 트랜지스터 2개를 포함하는 에스램.
  3. 제 2 항에 있어서,
    상기 서로 다른 타입의 CNT 트랜지스터는 앰비폴러(ambipolar) CNT 트랜지스터인 에스램.
  4. 제 2 항에 있어서,
    상기 동일 타입의 CNT 트랜지스터는 n-형 또는 p-형 CNT 트랜지스터인 에스램.
  5. 제 2 항에 있어서,
    상기 제1 및 제2 인버터가 상기 동일 타입의 CNT 트랜지스터 2개를 포함하는 경우, 상기 제1 및 제2 인버터의 전원전압에 연결된 CNT 트랜지스터의 게이트 및 소스는 서로 연결된 에스램.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 인버터의 로직 문턱전압(Vm)은 입력전압 범위의 50±5%인 에스램.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 제1 및 제2 인버터는 모두 전압전이특성 곡선에서 접선의 기울기가 -1인 전압이 0.8Vm과 1.2Vm인 에스램.
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