KR101994769B1 - 반도체 장치 테스트 방법 및 이를 이용한 테스트 시스템 - Google Patents

반도체 장치 테스트 방법 및 이를 이용한 테스트 시스템 Download PDF

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Abstract

본 기술은 테스트 모드 또는 노멀 모드에 따른 데이터 리드/라이트 동작을 수행하도록 구성된 반도체 장치; 및 테스트 모드에서 상기 반도체 장치에 데이터를 라이트 한 이후에 노멀 모드의 리드 동작에 따른 리드 데이터를 이용한 라이트 동작을 통해 데이터 테스트 및 누설 전류 테스트를 동시에 수행하도록 구성된 테스터를 포함할 수 있다.

Description

반도체 장치 테스트 방법 및 이를 이용한 테스트 시스템{SEMICONDUCTOR APPARATUS TEST METHOD AND TEST SYSTEM USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치 테스트 방법 및 이를 이용한 테스트 시스템에 관한 것이다.
반도체 장치는 제품 특성 및 기능을 검증하기 위해 다양한 테스트를 수행해야 한다.
다양한 테스트 중에서 하나로서, 외부에서 제공한 데이터가 정확히 기록되었는지 확인하기 위한 테스트도 필요하며, 가능한 빠른 시간에 테스트하는 것이 비용 및 시간 절감 등의 측면에서 유리하다.
반도체 장치의 입/출력 핀에 누설 전류 패스가 존재하는 경우에는, 데이터가 정확히 기록되었는지 확인하기 위한 데이터 테스트의 신뢰도가 크게 저하되므로 입/출력 핀의 누설 전류 패스가 존재하는지를 판단하는 누설 전류 테스트 또한 필요하다.
종래에는 데이터 테스트를 수행하는 과정에는 누설 전류 테스트를 수행하지 못하여 별도로 수행해야 하므로 비용 및 시간 증가의 문제가 있다.
본 발명의 실시예는 비용 및 시간을 절감할 수 있는 반도체 장치 테스트 방법 및 이를 이용한 테스트 시스템을 제공한다.
본 발명의 실시예는 반도체 장치를 테스트 모드로 진입시켜 라이트(Write) 동작을 수행하는 단계; 상기 반도체 장치를 노멀 모드로 전환하여 노멀 리드(Normal Read) 동작을 수행하는 단계; 상기 노멀 리드 동작 수행에 이어서 설정시간 후 상기 노멀 리드 동작에 따른 데이터를 이용하여 노멀 라이트(Normal Write) 동작을 수행하는 단계; 및 상기 노멀 라이트 동작에 이어서 리드 동작을 수행하여 테스트 결과를 판정하는 단계를 포함할 수 있다.
본 발명의 실시예는 테스트 모드 또는 노멀 모드에 따른 데이터 리드/라이트 동작을 수행하도록 구성된 반도체 장치; 및 테스트 모드에서 상기 반도체 장치에 데이터를 라이트 한 이후에 노멀 모드의 리드 동작에 따른 리드 데이터를 이용한 라이트 동작을 통해 데이터 테스트 및 누설 전류 테스트를 동시에 수행하도록 구성된 테스터를 포함할 수 있다.
본 기술은 반도체 장치 테스트의 비용 및 시간을 절감할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치 테스트 방법을 나타낸 순서도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치 테스트 방법을 나타낸 순서도,
도 3은 본 발명의 실시예에 따른 테스트 시스템의 블록도,
도 4는 도 3의 입/출력 회로 블록(222)에 포함된 입/출력 회로(230)의 구성을 나타낸 블록도,
도 5는 도 3의 입/출력 회로 블록(222)에 포함된 입/출력 회로(240)의 구성을 나타낸 블록도,
도 6은 도 3의 입/출력 회로 블록(222)에 포함된 입/출력 회로(250)의 구성을 나타낸 블록도,
도 7은 도 6의 출력 드라이버(236)의 구성을 나타낸 회로도,
도 8은 도 3의 입/출력 회로 블록(222)에 포함된 입/출력 회로(260)의 구성을 나타낸 블록도이고,
도 9는 도 3의 입/출력 회로 블록(222)에 포함된 입/출력 회로(270)의 구성을 나타낸 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
외부에서 제공한 데이터가 정확히 기록되었는지 확인하기 위한 데이터 테스트는 가능한 빠른 시간에 테스트를 수행하는 것이 비용 및 시간 절감 등의 측면에서 유리하다.
따라서 본 발명의 실시예는 한번에 멀티 비트를 테스트하는 멀티 비트 테스트 모드를 수행할 수 있다.
먼저, 도 1을 참조하여 본 발명의 실시예에 따른 반도체 장치 테스트 방법을 설명하면 다음과 같다.
외부 기기 예를 들어, 테스터가 테스트 대상인 반도체 장치를 멀티 비트 테스트 모드로 진입시킨다(S1).
이때 멀티 비트 테스트 모드 진입은 테스터가 커맨드를 반도체 장치에 제공하여 이루어질 수 있다.
이어서 전체 입/출력 패스(Input / Output Path: 이하, I/O) 중에서 정해진 일부의 I/O 즉, 축약된 I/O를 이용하여 데이터 라이트 동작을 수행한다(S2).
이때 일부를 제외한 나머지 I/O들에 대해서는 축약된 I/O의 데이터를 복사하여 데이터 라이트가 이루어질 수 있다.
그리고 압축 리드(Compress Read)를 수행한다(S3).
이때 압축 리드는 리드한 모든 데이터 비트를 정해진 연산(예를 들어, XOR 연산)을 통해 읽어내는 동작이 될 수 있다.
이어서 압축 리드 과정을 통해 리드한 데이터의 값에 따라 패스/패일(PASS/FAIL)을 판정함으로써 테스트를 완료한다(S4).
도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치 테스트 방법을 설명하면 다음과 같다.
테스터가 테스트 대상인 반도체 장치를 멀티 비트 테스트 모드로 진입시킨다(S11).
이때 멀티 비트 테스트 모드 진입은 테스터가 커맨드를 반도체 장치에 제공하여 이루어질 수 있다.
이어서 축약된 I/O를 이용하여 데이터 라이트 동작을 수행한다(S12).
이때 일부를 제외한 나머지 I/O들에 대해서는 축약된 I/O의 데이터를 복사하여 데이터 라이트가 이루어질 수 있다.
그리고 반도체 장치의 동작 모드를 노멀 모드로 전환하여 모든 I/O에 대한 노멀 리드(Normal Read) 동작을 수행한다(S13).
이어서 설정시간 후 노멀 리드 데이터 즉, 노멀 리드 동작에 따라 리드된 데이터를 이용하여 노멀 라이트(Normal Write) 동작을 수행한다(S14).
그리고 압축 리드(Compress Read)를 수행한다(S15).
이때 압축 리드는 리드한 모든 데이터 비트를 정해진 연산(예를 들어, XOR 연산)을 통해 읽어내는 동작이 될 수 있다.
이어서 압축 리드 과정을 통해 리드한 데이터의 값에 따라 패스/패일(PASS/FAIL) 판정 및 누설 전류 테스트 결과 판정을 동시에 수행함으로써 테스트를 완료한다(S16).
노멀 리드가 이루어지는 I/O와 연결된 입/출력 핀(PIN)(이하, 핀)은 그 자체의 커패시턴스로 인하여 커패시턴스에 상응하는 시간 동안 노멀 리드 데이터 값을 유지한다.
이때 I/O와 연결된 핀에 누설 전류 패스가 존재하게 되면, 핀에 노멀 리드 데이터 값이 유지되는 시간이 짧아진다.
노멀 리드 동작을 수행하고 설정시간 후 핀에 유지되는 노멀 리드 데이터를 이용하여 노멀 라이트 동작을 수행하게 되면 해당 메모리 셀에는 노멀 리드 데이터와는 다른 값의 데이터가 기록될 것이다.
반면, I/O와 연결된 핀에 누설 전류 패스가 존재하지 않으면 핀 자체의 커패시턴스에 상응하는 시간 동안 노멀 리드 데이터 값이 유지될 것이다.
노멀 리드 동작을 수행하고 설정시간 후 핀에 유지되는 노멀 리드 데이터를 이용하여 노멀 라이트 동작을 수행하게 되면 해당 메모리 셀에는 노멀 리드 데이터와 동일한 값의 데이터가 기록될 것이다.
따라서 본 발명의 실시예는 노멀 리드 동작을 수행하고 설정시간 후 핀에 유지되는 데이터를 이용하여 노멀 라이트 동작을 수행함으로써 데이터 테스트는 물론이고 누설 전류 테스트 또한 동시에 수행할 수 있다.
이하, 도 3을 참조하여 상술한 테스트 방법을 구현하기 위한 테스트 시스템(100)을 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 테스트 시스템(100)은 반도체 장치(200) 및 테스터(300)를 포함한다.
반도체 장치(200)는 테스트 모드(예를 들어, 멀티 비트 테스트 모드) 또는 노멀 모드에 따른 데이터 리드/라이트 동작을 수행하도록 구성될 수 있다.
반도체 장치(200)는 입/출력 인터페이스 블록(210) 및 메모리 블록(290)을 포함할 수 있다.
입/출력 인터페이스 블록(210)은 복수의 핀(220) 및 입/출력 회로 블록(222)을 포함할 수 있다.
입/출력 인터페이스 블록(210)은 도시하지는 않았지만, 커맨드 디코더 및 어드레스 디코더를 더 포함할 수 있다.
복수의 핀은 데이터에 할당된 핀들, 데이터 스트로브 신호(DQS)에 할당된 핀, 데이터 마스크 신호(DM)에 할당된 핀 및 클럭 신호(CLK)에 할당된 핀을 포함할 수 있다.
입/출력 회로 블록(222)는 복수의 핀(220)과 연결되어 데이터(DATA), 데이터 스트로브 신호(DQS), 데이터 마스크 신호(DM) 및 클럭 신호(CLK)의 입/출력을 처리하도록 구성될 수 있다.
입/출력 회로 블록(222)은 복수의 입/출력 회로를 포함할 수 있으며, 추후 설명할 도 4 내지 도 9와 같은 형태의 입/출력 회로들(230 - 270)을 선택적으로 포함할 수 있다.
이때 복수의 핀(220)과 복수의 입/출력 회로 중에서 하나의 핀과 하나의 입/출력 회로를 포함하는 신호 패스를 입/출력 패스(이하, I/O)라 칭할 수 있다.
따라서 복수의 핀(220)과 복수의 입/출력 회로를 포함하는 신호 패스들이 복수의 I/O를 구성할 수 있다.
이때 데이터에 할당된 핀들은 I/O와 연결되어 있으나, 데이터 스트로브 신호(DQS) 또는 데이터 마스크 신호(DM)에 할당된 핀은 입력만이 필요할 뿐, 출력이 필요 없으므로 출력 신호 패스를 구비하지 않을 수 있다.
따라서 본 발명의 실시예에 따른 복수의 입/출력 회로는 테스트 모드에서 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들의 누설 전류 테스트를 위한 신호 패스를 제공하도록 구성될 수 있다.
메모리 블록(290)은 입/출력 인터페이스 블록(210)과 연결되어 데이터 라이트 및 데이터 리드 동작이 이루어진다.
또한 반도체 장치(200)는 도시되어 있지는 않으나, 지연 고정 루프 또는 위상 고정 루프 등을 포함할 수 있다.
테스터(300)는 테스트 모드에서 반도체 장치(200)에 데이터를 라이트 한 이후에 노멀 모드의 리드 동작에 따른 리드 데이터를 이용한 라이트 동작을 통해 데이터 테스트 및 누설 전류 테스트를 동시에 수행하도록 구성될 수 있다.
테스터(300)는 테스트 모드 진행을 위한 커맨드(CMD), 어드레스(ADD), 데이터 스트로브 신호(DQS) 및 클럭 신호(CLK)를 반도체 장치(200)에 제공할 수 있다.
테스터(300)는 커맨드(CMD)를 이용하여 반도체 장치(200)를 테스트 모드 또는 노멀 모드로 진입시킬 수 있다.
테스터(300)는 커맨드(CMD) 또는 커맨드(CMD) 및 어드레스(ADD)를 이용하여 축약된 I/O 즉, 전체 I/O 중에서 정해진 일부의 I/O에 대한 데이터 라이트 동작을 지시할 수 있다.
테스터(300)는 커맨드(CMD) 타이밍을 조절함으로써 각종 명령의 타이밍을 조절할 수 있다.
도 4를 참조하여, 입/출력 회로 블록(222) 중에서 데이터에 할당된 핀들과 연결된 입/출력 회로(230)의 구성을 설명하기로 한다.
도 4에 도시된 바와 같이, 입/출력 회로(230)는 입력 버퍼(231), 입력 래치(232), 출력 래치(233) 및 출력 드라이버(234)를 포함할 수 있다.
입력 버퍼(231)는 기준 전압(VREF)에 응답하여 핀에 인가된 신호 즉, 데이터를 버퍼링한다.
입력 래치(232)는 입력 스트로브 신호(STB_IN)에 응답하여 입력 버퍼(231)의 출력을 라이트 데이터(DATA_IN)로서 래치한다.
출력 래치(233)는 리드 데이터(DATA_OUT)를 출력 클럭 신호(CLK_OUT)에 응답하여 래치한다.
이때 출력 클럭 신호(CLK_OUT)로서 지연 고정 루프에 의해 지연 고정된 클럭 신호 또는 위상 고정 루프에 의해 위상 고정된 클럭 신호가 사용될 수 있다.
출력 드라이버(234)는 출력 래치(233)의 출력 신호를 드라이빙하여 핀에 인가한다.
이때 반도체 장치(200)의 핀은 그 자체의 커패시턴스로 인하여 핀에 인가된 데이터 값을 커패시턴스에 상응하는 시간 동안 유지할 수 있다.
이때 I/O와 연결된 핀에 누설 전류 패스가 존재하게 되면, 핀에 데이터 값이 유지되는 시간이 짧아진다.
노멀 리드 동작을 수행하고 설정시간 후 핀에 유지되는 노멀 리드 데이터를 이용하여 노멀 라이트 동작을 수행하게 되면 메모리 블록(290)의 해당 메모리 셀에는 노멀 리드 데이터와는 다른 값의 데이터가 기록될 것이다.
반면, I/O와 연결된 핀에 누설 전류 패스가 존재하지 않으면 핀에 핀의 커패시턴스에 상응하는 시간 동안 노멀 리드 데이터 값이 유지될 것이다.
노멀 리드 동작을 수행하고 설정시간 후 핀에 유지되는 노멀 리드 데이터를 이용하여 노멀 라이트 동작을 수행하게 되면 메모리 블록(290)의 해당 메모리 셀에는 노멀 리드 데이터와 동일한 값의 데이터가 기록될 것이다.
따라서 테스터(300)는 상술한 도 2와 같은 테스트 모드 과정 중에 노멀 리드 동작을 수행하고 설정시간 후 핀에 유지되는 데이터를 이용하여 노멀 라이트 동작을 수행함으로써 데이터 테스트는 물론이고 누설 전류 테스트 또한 동시에 수행할 수 있다.
도 5를 참조하여, 입/출력 회로 블록(222) 중에서 데이터에 할당된 핀들과 연결된 다른 형태의 입/출력 회로(240)의 구성을 설명하기로 한다.
입/출력 회로(240)는 상술한 핀의 커패시턴스를 이용한 누설 전류 테스트의 정밀도를 향상시킬 수 있도록 한 구성이다.
도 5에 도시된 바와 같이, 입/출력 회로(230)는 입력 버퍼(231), 입력 래치(232), 출력 래치(233), 출력 드라이버(234) 및 기준 전압 가변부(235)를 포함할 수 있다.
입력 버퍼(231)는 기준 전압(VREF)에 응답하여 핀에 인가된 신호 즉, 데이터를 버퍼링한다.
입력 래치(232)는 입력 스트로브 신호(STB_IN)에 응답하여 입력 버퍼(231)의 출력을 라이트 데이터(DATA_IN)로서 래치한다.
출력 래치(233)는 리드 데이터(DATA_OUT)를 출력 클럭 신호(CLK_OUT)에 응답하여 래치한다.
이때 출력 클럭 신호(CLK_OUT)로서 지연 고정 루프에 의해 지연 고정된 클럭 신호 또는 위상 고정 루프에 의해 위상 고정된 클럭 신호가 사용될 수 있다.
출력 드라이버(234)는 출력 래치(233)의 출력 신호를 드라이빙하여 핀에 인가한다.
기준 전압 가변부(235)는 제어 신호(VCTRL)에 응답하여 기준 전압(VREF)을 가변시킬 수 있도록 구성된다.
이때 제어 신호(VCTRL)는 반도체 장치(200) 내부에 저장된 값을 사용하거나, 테스터(300)의 커맨드(CMD)에 의해 가변될 수 있다.
기준 전압 가변부(235)는 전원단(VDD)과 접지단(VSS) 사이에 연결된 분배 저항으로 구성할 수 있으며, 분배 저항의 저항비를 제어 신호(VCTRL)에 의해 조절함으로써 기준 전압(VREF)의 가변이 가능하다.
PVT(Power, Voltage or/and Temperature) 변동 등에 의해, 핀의 누설 전류 특성 및 핀의 커패시턴스는 다를 수 있다.
따라서 기준 전압 가변부(235)를 통해 기준 전압(VREF)을 조정함으로써 누설 전류 테스트를 보다 정확하게 수행할 수 있도록 한 것이다.
도 4의 입/출력 회로(230) 또는 도 5의 입/출력 회로(240)가 반도체 장치(200)의 복수의 핀 중에서 일부 또는 전부에 사용될 수 있다.
일 예로서, 테스트에 사용되는 축약 I/O들에 대해서는 상술한 도 5의 입/출력 회로(240)를 연결하고, 나머지 I/O들에 대해서는 도 4의 입/출력 회로(230)를 연결하는 것도 가능하다.
물론 모든 I/O에 대하여 도 4의 입/출력 회로(230)와 도 5의 입/출력 회로(240) 중에서 어느 하나를 연결하는 것도 가능하다.
데이터에 할당된 핀들은 입력 및 출력 신호 패스와 연결되어 있으나, 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들은 입력만이 필요할 뿐, 출력이 필요 없으므로 출력 신호 패스를 구비하지 않을 수 있다.
따라서 테스트 모드에서 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들의 누설 전류 테스트가 가능하도록 한 본 발명의 실시예들을 설명하기로 한다.
먼저, 도 6 및 도 7을 참조하여, 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들의 테스트가 가능하도록 한 입/출력 회로(250)의 구성을 설명하기로 한다.
도 6에 도시된 바와 같이, 입/출력 회로(250)는 입력 버퍼(231), 입력 래치(232), 출력 래치(233) 및 출력 드라이버(236)를 포함할 수 있다.
입력 버퍼(231)는 기준 전압(VREF)에 응답하여 핀에 인가된 신호 즉, 데이터를 버퍼링한다.
입력 래치(232)는 입력 스트로브 신호(STB_IN)에 응답하여 입력 버퍼(231)의 출력을 라이트 데이터(DATA_IN)로서 래치한다.
출력 래치(233)는 리드 데이터(DATA_OUT)를 출력 클럭 신호(CLK_OUT)에 응답하여 래치한다.
이때 출력 클럭 신호(CLK_OUT)로서 지연 고정 루프에 의해 지연 고정된 클럭 신호 또는 위상 고정 루프에 의해 위상 고정된 클럭 신호가 사용될 수 있다.
출력 드라이버(236)는 테스트 모드 신호(TM, TMB)에 응답하여 레벨 신호(VDD or VSS) 또는 출력 래치(233)의 출력 신호를 드라이빙하여 핀에 인가한다.
이때 테스트 모드 신호(TM, TMB)는 테스터(300)가 반도체 장치(200)를 테스트 모드로 진입시킨 시간 동안 활성화될 수 있으며, 테스터(300)의 커맨드(CMD)에 의해 반도체 장치(200) 내부적으로 생성될 수 있다.
레벨 신호(VDD or VSS)는 테스트를 위해 데이터 스트로브 신호(DQS) 또는 데이터 마스크 신호(DM)를 대체한 신호이다.
도 7에 도시된 바와 같이, 도 6의 출력 드라이버(236)는 복수의 스위치(237, 238) 및 드라이빙부(239)를 포함할 수 있다.
테스트 모드 신호(TM, TMB)가 활성화되면 즉, 반도체 장치(200)가 테스트 모드로 진입하면 스위치(237)를 경유한 레벨 신호(VDD or VSS)가 드라이빙부(239)를 통해 드라이빙되어 핀에 인가된다.
한편, 테스트 모드 신호(TM, TMB)가 비 활성화되면 즉, 반도체 장치(200)가 노멀 모드로 진입하면 스위치(238)를 경유한 출력 래치(233)의 출력 신호가 드라이빙부(239)를 통해 드라이빙되어 핀에 인가된다.
상술한 도 6 및 도 7의 실시예에 따르면, 외부 데이터 라이트 없이도, 자체적으로 데이터 라이트가 가능하다. 따라서 도 2의 테스트 과정 중에서 일부 단계(S12 및 S13)를 생략하고도, 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들은 물론이고, 데이터에 할당된 핀들에 대한 데이터 테스트 및 누설 전류 테스트가 가능하다.
다음으로, 도 8 및 도 9를 참조하여, 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들의 테스트가 가능하도록 한 입/출력 회로들(260 및 270)의 구성을 설명하기로 한다.
데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들은 메모리 블록(290)과 연결되지 않으므로 데이터 라인이 없어 테스트가 불가능하다. 따라서 본 발명의 실시예는 테스트 모드에서 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들의 신호를 노멀 데이터 라인들 중에서 하나로 대체할 수 있도록 한 것이다.
도 8에 도시된 바와 같이, 데이터 스트로브 신호(DQS)에 할당된 핀의 신호를 노멀 데이터 라인들 중에서 하나로 대체할 수 있도록 한 입/출력 회로(260)는 복수의 스위치(261, 262, 264, 265, 266, 268), 복수의 버퍼(263, 267) 및 입력 래치(269)를 포함할 수 있다.
테스트 모드 신호(TM, TMB)가 활성화되면 데이터 스트로브 신호(DQS)가 버퍼(263) 및 스위치(264)를 경유하여 입력 래치(269)를 통해 데이터 라인(Data Line)에 인가된다.
데이터 라인에 인가된 데이터 스트로브 신호(DQS)는 데이터로서 메모리 블록(290)의 해당 메모리 셀에 라이트된다.
이때 테스트 모드에서 데이터 스트로브 신호(DQS)는 토글(toggle)하지 않으므로 클럭 신호(CLK)가 스위치(266)를 통해 입력 스트로브 신호(STB_IN)로서 입력 래치(269)에 입력된다.
또한 데이터 스트로브 신호(DQS)는 차동 신호 형태 즉, DQS, DQSB 형태로 입력될 수 있다.
따라서 테스트 모드 신호(TM, TMB)가 활성화되면 DQSB 대신에 기준 전압(VREF)이 스위치(261)를 통해 버퍼(263)에 인가되도록 한다.
한편, 테스트 모드 신호(TM, TMB)가 비 활성화되면 DQS 라인을 통해 정상적인 데이터 스트로브 신호(DQS)가 스위치(265)를 통해 입력 스트로브 신호(STB_IN)로서 입력 래치(269)에 입력된다.
도 9에 도시된 바와 같이, 데이터 마스크 신호(DM)에 할당된 핀의 신호를 노멀 데이터 라인들 중에서 하나로 대체할 수 있도록 한 입/출력 회로(270)는 복수의 버퍼(271, 275), 복수의 스위치(272, 273, 276) 및 복수의 입력 래치(274, 277)를 포함할 수 있다.
테스트 모드 신호(TM, TMB)가 활성화되면 데이터 마스크 신호(DM)가 버퍼(271) 및 스위치(272)를 경유하여 입력 래치(277)를 통해 데이터 라인에 인가된다.
데이터 라인에 인가된 데이터 마스크 신호(DM)는 데이터로서 메모리 블록(290)의 해당 메모리 셀에 라이트된다.
한편, 테스트 모드 신호(TM, TMB)가 비 활성화되면, 데이터 마스크 신호(DM)가 버퍼(271) 및 스위치(273)를 경유하여 입력 래치(274)를 통해 데이터 마스크 신호 라인(DM Line)에 인가된다.
상술한 바와 같이, 도 8 및 도 9에 따르면 메모리 블록(290)과 연결된 I/O를 가지지 못했던 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)에 할당된 핀들에 대해서 테스트 모드에서 노멀 데이터 라인을 연결함으로써 데이터 스트로브 신호(DQS) 및 데이터 마스크 신호(DM)를 데이터 형태로 메모리 블록(290)에 라이트할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 반도체 장치 테스트 방법으로서,
    상기 반도체 장치를 테스트 모드로 진입시켜 라이트(Write) 동작을 수행하는 단계;
    상기 반도체 장치를 노멀 모드로 전환하여 노멀 리드(Normal Read) 동작을 수행하는 단계;
    상기 노멀 리드 동작 수행에 이어서 설정시간 후 상기 노멀 리드 동작에 따른 데이터를 이용하여 노멀 라이트(Normal Write) 동작을 수행하는 단계; 및
    상기 노멀 라이트 동작에 이어서 리드 동작을 수행하여 테스트 결과를 판정하는 단계를 포함하는 반도체 장치 테스트 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 테스트 모드는 멀티 비트 테스트 모드를 포함하는 반도체 장치 테스트 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 테스트 모드에서의 라이트 동작은 상기 반도체 장치의 전체 입/출력 패스 중에서 축약된 입/출력 패스를 이용하여 이루어지는 반도체 장치 테스트 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 노멀 라이트 동작을 수행하는 단계는
    외부 데이터 입력 없이, 상기 노멀 리드 동작 과정에서 상기 반도체 장치의 입/출력 핀에 유지되는 신호 레벨을 데이터로서 라이트하는 단계인 반도체 장치 테스트 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 리드 동작을 수행하여 테스트 결과를 판정하는 단계는
    데이터의 정상적인 기록 여부를 판단하기 위한 데이터 테스트 결과 및 누설 전류 테스트 결과를 판정하는 단계인 반도체 장치 테스트 방법.
  6. 테스트 모드 또는 노멀 모드에 따른 데이터 리드/라이트 동작을 수행하도록 구성된 반도체 장치; 및
    테스트 모드에서 상기 반도체 장치에 데이터를 라이트 한 이후에 노멀 모드의 리드 동작에 따른 리드 데이터를 이용한 라이트 동작을 통해 누설 전류 테스트를 수행하도록 구성된 테스터를 포함하는 테스트 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 반도체 장치는
    복수의 핀(Pin),
    상기 복수의 핀과 연결된 복수의 입/출력 회로, 및
    상기 복수의 입/출력 회로와 연결된 메모리 블록을 포함하는 테스트 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 입/출력 회로는 각각
    상기 복수의 핀 중에서 자신과 연결된 핀에 인가된 신호를 기준 전압에 응답하여 버퍼링하도록 구성된 입력 버퍼,
    상기 입력 버퍼의 출력을 라이트 데이터로서 래치하도록 구성된 입력 래치,
    리드 데이터를 래치하도록 구성된 출력 래치,
    상기 출력 래치의 출력 신호를 드라이빙하여 상기 자신과 연결된 핀에 인가하도록 구성된 출력 드라이버, 및
    제어 신호에 응답하여 상기 기준 전압을 가변시킬 수 있도록 구성된 기준 전압 가변부를 포함하는 테스트 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 핀은 데이터에 할당된 핀들, 데이터 스트로브 신호에 할당된 핀 및 데이터 마스크 신호에 할당된 핀을 포함하는 테스트 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 입/출력 회로는 각각
    테스트 모드에서 상기 데이터 스트로브 신호를 대체하는 레벨 신호 또는 상기 데이터 마스크 신호를 대체하는 레벨 신호를 자신과 연결된 핀에 인가하도록 구성되는 테스트 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 입/출력 회로는 각각
    상기 복수의 핀 중에서 자신과 연결된 핀에 인가된 신호를 기준 전압에 응답하여 버퍼링하도록 구성된 입력 버퍼,
    상기 입력 버퍼의 출력을 라이트 데이터로서 래치하도록 구성된 입력 래치,
    리드 데이터를 래치하도록 구성된 출력 래치, 및
    테스트 모드 신호에 응답하여 상기 데이터 스트로브 신호를 대체하는 레벨 신호, 상기 데이터 마스크 신호를 대체하는 레벨 신호 또는 상기 출력 래치의 출력 신호를 드라이빙하여 상기 자신과 연결된 핀에 인가하도록 구성된 출력 드라이버를 포함하는 테스트 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 입/출력 회로는 각각
    테스트 모드에서 상기 데이터 스트로브 신호 또는 상기 데이터 마스크 신호를 정해진 데이터 라인을 통해 상기 메모리 블록에 라이트하도록 구성되는 테스트 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 입/출력 회로는 각각
    상기 데이터 스트로브 신호를 버퍼링하여 출력하도록 구성된 버퍼,
    데이터 라인과 연결된 입력 래치, 및
    테스트 모드 신호에 응답하여 상기 버퍼의 출력을 상기 입력 래치에 전달하도록 구성된 제 1 스위치를 포함하는 테스트 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 입력 래치는 입력 스트로브 신호에 응답하여 입력 신호를 상기 데이터 라인에 전달하도록 구성되는 테스트 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 테스트 모드 신호의 활성화에 응답하여 클럭 신호를 상기 입력 스트로브 신호로서 상기 입력 래치에 전달하도록 구성된 제 2 스위치, 및
    상기 테스트 모드 신호의 비 활성화에 응답하여 상기 데이터 스트로브 신호를 상기 입력 스트로브 신호로서 상기 입력 래치에 전달하도록 구성된 제 3 스위치 를 더 포함하는 테스트 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 복수의 입/출력 회로는 각각
    상기 데이터 마스크 신호를 버퍼링하여 출력하도록 구성된 버퍼,
    데이터 라인과 연결된 입력 래치, 및
    테스트 모드 신호에 응답하여 상기 버퍼의 출력을 상기 입력 래치에 전달하도록 구성된 스위치를 포함하는 테스트 시스템.
  17. 반도체 장치를 노멀 모드로 전환하여 노멀 리드(Normal Read) 동작을 수행하는 단계;
    상기 노멀 리드 동작 수행에 의해 상기 반도체 장치의 입/출력 핀에 유지되고 있는 신호의 레벨을 상기 반도체 장치에 라이트하는 노멀 라이트(Normal Write) 동작을 수행하는 단계; 및
    상기 노멀 라이트 동작에 이어서 리드 동작을 수행하여 상기 입/출력 핀에 대한 누설 전류 테스트 결과를 판정하는 단계를 포함하는 반도체 장치 테스트 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102441013B1 (ko) * 2015-12-28 2022-09-08 에스케이하이닉스 주식회사 메모리 회로 및 이를 포함하는 적층형 메모리 시스템
KR20200078982A (ko) * 2018-12-24 2020-07-02 에스케이하이닉스 주식회사 트래이닝 기능을 갖는 반도체 장치 및 반도체 시스템
CN110892483B (zh) * 2019-10-17 2021-01-29 长江存储科技有限责任公司 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120324314A1 (en) 2011-06-17 2012-12-20 Texas Instruments Incorporated Low Power Retention Random Access Memory with Error Correction on Wake-Up

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0991993A (ja) * 1995-09-19 1997-04-04 Texas Instr Japan Ltd 半導体記憶装置の試験方法
KR19990048279A (ko) * 1997-12-09 1999-07-05 강경석 전압측정에 의한 누설전류 검사방법 및 장치
CA2360291A1 (en) * 2001-10-30 2003-04-30 Benoit Nadeau-Dostie Method and program product for designing hierarchical circuit for quiescent current testing and circuit produced thereby
US7036055B2 (en) 2002-12-31 2006-04-25 Intel Corporation Arrangements for self-measurement of I/O specifications
US9208902B2 (en) * 2008-10-31 2015-12-08 Texas Instruments Incorporated Bitline leakage detection in memories
JP2012038377A (ja) * 2010-08-05 2012-02-23 Elpida Memory Inc 半導体装置及びその試験方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120324314A1 (en) 2011-06-17 2012-12-20 Texas Instruments Incorporated Low Power Retention Random Access Memory with Error Correction on Wake-Up

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Stephen Sunter, Charles McDonald, Givargis Danialy. Contactless digital testing of IC pin leakage currents. Proceedings International Test Conference 2001, Nov. 2001, pp. 204-210

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