JP6666985B1 - パワースイッチ制御回路とその制御方法 - Google Patents

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Abstract

【課題】少ないパッド数で電圧動作範囲の切り替えを行うことができる。【解決手段】パッド電圧を基準電圧Vref1と比較して電圧VCCOKを出力するコンパレータ13と、低電圧を基準電圧Vref2と比較して電圧VDDOKを出力するコンパレータ23とを備える。タイマ回路11を含み、パワースイッチ制御回路の起動後に基準電圧発生回路12を起動させた後、コンパレータ13を起動させるパワーオン回路2を備え、コントローラ30はコンパレータ13の起動後に、電圧VCCOKがHレベルのとき電圧降下コンバータ4を起動する一方、電圧VCCOKがLレベルのときMOSトランジスタQ1をオンするように制御する。また、タイマ回路21を含み、電圧降下コンバータ4の起動後に基準電圧発生回路22を起動させた後、コンパレータ23を起動させるパワーオン回路3を備える。コントローラ30は、コンパレータ23の起動後に、スタンバイ状態となる。【選択図】図5

Description

本発明は、例えば半導体チップなどのパワースイッチを制御するパワースイッチ制御回路とその制御方法に関する。
例えば、特許文献1において、半導体チップのシステム全体の消費電力を低減するために、パワーマネージメント回路が提案されている。このパワーマネージメント回路において、パワーマネージメントIC(PMIC)は、少なくともプロセッサに対する電源電圧を生成する複数の電源回路を制御する。リアルタイムクロックは、所定の周波数のクロックを生成する。パワーオン端子PWRONは、パワーオンキーが接続され、パワーオンキーの押下状態に応じた電圧が入力される。パワーオン検出部は、パワーオン端子PWRONの電圧を監視し、リアルタイムクロックが生成するクロックを利用してパワーオンキーが所定時間連続して押下されると、起動信号STARTをアサートする。パワーマネージメントコントローラは、起動信号STARTがアサートされたことを契機として、クロックを利用して複数の電源回路を所定のシーケンスで順に起動する。
図1Aは従来例に係るボンディングオプション法を示す半導体チップ100のパッドと、パッケージパッドとの第1の接続状態を示す平面図であり、図1Bは従来例に係るボンディングオプション法を示す半導体チップ100のパッドと、パッケージパッドとの第2の接続状態を示す平面図である。
図1A及び図1Bにおいて、半導体チップ100は以下のパッドを有する。
(1)パッドP11:電圧XVCCを印加するための端子である。
(2)パッドP12:電圧XVDDを印加するための端子である。
(3)パッドP13:電圧BOPを印加するための端子である。
また、半導体チップ100のためのパッケージは以下のパッドを有する。
(1)パッドP1:電圧VCCの端子である。
(2)パッドP2:電圧VSSの端子である。
図2は従来例で用いる半導体チップ100の構成を示すブロック図であり、図3は図2の半導体チップ100で用いるパワースイッチ制御回路の構成例を示すブロック図である。図2及び図3において、半導体チップ100は、ロジック回路101と、アナログ回路102と、ヒューズ情報を有するヒューズ回路103fを備えたメモリ103と、1.8Vパワーオン回路111と、3.3Vパワーオン回路112と、電圧降下コンバータ(VDC)113とを備えて構成される。
従来例では、例えば1.8Vと3.3Vの2種類の電圧動作範囲を組み合わせるために、1.8Vデバイス回路と、3.3Vデバイス回路とを選択的に1チップで行うために、ボンディングオプション(BOP)法を用いて図4のフローのごとく電圧動作範囲の切り替えを行っている。
図4は図3のパワースイッチ制御回路によって実行されるパワーオン処理を示すフローチャートである。
図4のステップS1において、電圧XVCCが所定のしきい値Vth1を超えたか否かが判断され、YESとなったときに、ステップS2において電圧BOPはHレベルであるか否かが判断される。YESのときはステップS5に進む一方、NOのときはステップS3に進む。ステップS3では、パワーオン回路111をイネーブルした後、ステップS4において電圧VDDOKはHレベルであるか否かが判断され、YESとなったときは、ステップS7に進む。ステップS5において、パワーオン回路111,112及び電圧降下コンバータ113をイネーブルした後、ステップS6において、電圧VCCOKがHレベルでかつ電圧VDDOKがHレベルであるか否かが判断され、YESとなったらステップS7に進む。ステップS7では、ヒューズ回路103f内の冗長回路設定データを読み出して設定し、ステップS8でスタンバイ状態になる。
以上のように構成された従来例の半導体チップ100は、1.8Vパワーオン回路111と、3.3Vパワーオン回路112と、電圧降下コンバータ(VDC)113とを備える。1.8Vパワーオン回路111は電圧XVDDを検出したとき、3.3Vパワーオン回路112及び電圧降下コンバータ113は1.8Vの電源投入シーケンス中はディスエーブルされる。一方、3.3V動作の場合、電圧降下コンバータ113は1.8Vの電圧を端子XVDDに供給し、このとき、パワーオン回路111,112の両方がイネーブルされる。
特開2016−024561号公報
しかしながら、従来例の回路では、BOP法を用いて電圧動作範囲の切り替えを行う場合、余分なパッド領域を必要としている。また、半導体チップのデバイスは2本のボンディングワイヤ配列を配置する必要があるという問題点があった。
本発明の目的は、従来例に比較して少ないパッド数で電圧動作範囲の切り替えを行うことができるパワースイッチ制御回路とその制御方法を提供することにある。
第1の発明にかかるパワースイッチ制御回路は、パッド電圧と接地電圧との間に接続され、互いに直列に接続された第1及び第2のスイッチを備え、所定のコマンド信号に応答して、前記第1のスイッチがオンされかつ前記第2のスイッチがオフされて起動するパワースイッチ制御回路であって、
前記パッド電圧を、前記パッド電圧未満の低電圧に変換する電圧変換回路と、
所定の各基準電圧を発生する第1及び第2の基準電圧発生回路と、
前記パッド電圧を第1の基準電圧と比較して第1の比較結果信号を出力する第1の比較回路と、
前記低電圧を第2の基準電圧と比較して第2の比較結果信号を出力する第2の比較回路と、
前記第1及び第2の比較結果信号に基づいて、前記電圧変換回路を起動し、前記第1及び第2のスイッチを制御する制御回路と、
第1のタイマ回路を含み、前記パワースイッチ制御回路の起動後に前記第1の基準電圧発生回路を起動させた後、前記第1の比較回路を起動させる第1のパワーオン回路とを備え、
前記制御回路は、前記第1の比較回路の起動後に、前記第1の比較結果信号が第1のレベルのとき前記電圧変換回路を起動する一方、前記第1の比較結果信号が第2のレベルのとき前記第1のスイッチをオンするように制御し、
前記パワースイッチ制御回路はさらに、
第2のタイマ回路を含み、前記電圧変換回路の起動後に前記第2の基準電圧発生回路を起動させた後、前記第2の比較回路を起動させる第2のパワーオン回路とを備え、
前記制御回路は、前記第2の比較回路の起動後に、スタンバイ状態となることを特徴とする。
前記パワースイッチ制御回路において、前記パワースイッチ制御回路は、不揮発性記憶装置のための半導体チップに内蔵され、
前記制御回路は、前記第2の比較回路の起動後に、前記不揮発性記憶装置の冗長回路の設定データを読み出して設定することを特徴とする。
第2の発明にかかるパワースイッチ制御回路の制御方法は、パッド電圧と接地電圧との間に接続され、互いに直列に接続された第1及び第2のスイッチを備え、所定のコマンド信号に応答して、前記第1のスイッチがオンされかつ前記第2のスイッチがオフされて起動するパワースイッチ制御回路の制御方法であって、
前記パワースイッチ制御回路は、
前記パッド電圧を、前記パッド電圧未満の低電圧に変換する電圧変換回路と、
所定の各基準電圧を発生する第1及び第2の基準電圧発生回路と、
前記パッド電圧を第1の基準電圧と比較して第1の比較結果信号を出力する第1の比較回路と、
前記低電圧を第2の基準電圧と比較して第2の比較結果信号を出力する第2の比較回路と、
前記第1及び第2の比較結果信号に基づいて、前記電圧変換回路を起動し、前記第1及び第2のスイッチを制御する制御回路とを備え、
前記制御方法は、
第1のパワーオン回路が、前記パワースイッチ制御回路の起動後に前記第1の基準電圧発生回路を起動させた後、前記第1の比較回路を起動させるステップと、
前記制御回路が、前記第1の比較回路の起動後に、前記第1の比較結果信号が第1のレベルのとき前記電圧変換回路を起動する一方、前記第1の比較結果信号が第2のレベルのとき前記第1のスイッチをオンするように制御するステップと、
第2のパワーオン回路が、前記電圧変換回路の起動後に前記第2の基準電圧発生回路を起動させた後、前記第2の比較回路を起動させるステップと、
前記制御回路が、前記第2の比較回路の起動後に、スタンバイ状態となるステップとを含むことを特徴とする。
前記パワースイッチ制御回路の制御方法において、
前記パワースイッチ制御回路は、不揮発性記憶装置のための半導体チップに内蔵され、
前記制御回路が、前記第2の比較回路の起動後に、前記不揮発性記憶装置の冗長回路の設定データを読み出して設定するステップを含むことを特徴とする。
従って、本発明にかかるパワースイッチ制御回路とその制御方法によれば、従来例に比較して少ないパッド数で電圧動作範囲の切り替えを行うことができる。
従来例に係るボンディングオプション法を示す半導体チップ100のパッドと、パッケージパッドとの第1の接続状態を示す平面図である。 従来例に係るボンディングオプション法を示す半導体チップ100のパッドと、パッケージパッドとの第2の接続状態を示す平面図である。 従来例で用いる半導体チップ100の構成を示すブロック図である。 図2の半導体チップ100で用いるパワースイッチ制御回路の構成例を示すブロック図である。 図3のパワースイッチ制御回路によって実行されるパワーオン処理を示すフローチャートである。 実施形態に係る半導体チップ200のパワースイッチ制御回路の構成例を示すブロック図である。 図5のパワースイッチ制御回路の動作モードを示す表である。 図5のパワースイッチ制御回路によって実行されるパワーオン処理を示すフローチャートである。
以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
図5は実施形態に係る半導体チップ200のパワースイッチ制御回路の構成例を示すブロック図であり、図6は図5のパワースイッチ制御回路の動作モードを示す表である。図5において、本実施形態に係るパワースイッチ制御回路は、図3の従来例に係るパワースイッチ制御回路に比較して、コマンドデコーダ1と、パワーオン回路1121と、スイッチ回路であるMOSトランジスタQ1,Q2と、コントローラ30とをさらに備えたことを特徴とする。このパワースイッチ制御回路は、例えば不揮発性記憶装置であるNAND型フラッシュメモリである半導体チップ100のための制御回路である。
図5において、パワーオン回路2は、タイマ回路11と、基準電圧発生回路12と、コンパレータ13と、直列に接続された抵抗R1,R2にてなる分圧回路14とを備えて構成される。パワーオン回路3は、タイマ回路21と、基準電圧発生回路22と、コンパレータ23と、直列に接続された抵抗R11,R12にてなる分圧回路24とを備えて構成される。
パッドP11に印加される例えば3.3Vの電圧XVCCはそのまま内部回路に出力されるとともに、MOSトランジスタQ1のソースに印加される。また、電圧XVCCは分圧回路14により所定の分圧電圧Vdiv1に分圧された後、コンパレータ13の非反転入力端子に印加される。パッドP10に印加される入力信号Sinはコマンドデコーダ1に入力され、コマンドデコーダ1は入力されるコマンド信号Sinをデコードして電圧DSTBYを出力する。ここで、コマンド信号Sinに例えば3.3Vへの電圧切替信号が含まれているときは、電圧DSTBYをLレベルにしてタイマ回路11及びコントローラ30に出力することで当該パワースイッチ制御回路を起動する。タイマ回路11は、Lレベルの出力電圧DSTBYに応答して所定の時間T11後に制御信号S11をオンにして基準電圧発生回路12をイネーブルする。また、タイマ回路11は、Lレベルの出力電圧DSTBYに応答して所定の時間T12(>T11)後に制御信号S12をオンにしてコンパレータ13をイネーブルする。コンパレータ13は入力される分圧電圧Vdiv1が基準電圧Vref1以上であるときは、比較結果信号であるHレベルの電圧VCCOKをコントローラ30に出力する一方、分圧電圧Vdiv1が基準電圧Vref1未満であるときは、比較結果信号であるLレベルの電圧VCCOKをコントローラ30に出力する。
電圧降下コンバータ4は3.3Vの電圧XVCCを1.8VのXVDDに変換して、PチャネルのMOSトランジスタQ1のドレイン及びNチャネルのMOSトランジスタQ2のドレイン、並びにタイマ回路21に出力される。電圧XVCCと接地電圧との間に、MOSトランジスタQ1と、MOSトランジスタQ2とが直接に接続される。MOSトランジスタQ1のゲートにはコントローラ30から制御電圧VQ1が印加されて、MOSトランジスタQ1がオン又はオフに制御される。MOSトランジスタQ2のゲートにはコントローラ30から制御電圧VQ2が印加されて、MOSトランジスタQ2がオン又はオフに制御される。
パワーオン回路3において、電圧XVDDは分圧回路24により所定の分圧電圧Vdiv2に分圧された後、コンパレータ23の非反転入力端子に印加される。タイマ回路21は、1.8Vの出力電圧XVDDに応答して所定の時間T21後に制御信号S21をオンにして基準電圧発生回路22をイネーブルする。また、タイマ回路21は、1.8Vの出力電圧XVDDに応答して所定の時間T22(>T21)後に制御信号S22をオンにしてコンパレータ23をイネーブルする。コンパレータ23は入力される分圧電圧Vdiv2が基準電圧Vref2以上であるときは、比較結果信号であるHレベルの電圧VDDOKをコントローラ30に出力する一方、分圧電圧Vdiv2が基準電圧Vref2未満であるときは、比較結果信号であるLレベルの電圧VDDOKをコントローラ30に出力する。
図7は図5のパワースイッチ制御回路によって実行されるパワーオン処理を示すフローチャートである。
図7のステップS10の初期化処理において、電圧VQ1,VQ2をともにHレベルに設定し、MOSトランジスタQ1をオフにし、MOSトランジスタQ2をオンにすることで表6の「ディープパワーダウンモード」に設定する。次いで、ステップS11においてコマンドデコーダ1の出力電圧DSTBYがLレベルであるか否かが判断され、YESとなったら当該パワースイッチ制御回路が起動される。ステップS12において、Lレベルの出力電圧DSTYBYに応答して所定の時間T11後に制御信号S11をオンにし、基準電圧発生回路12をイネーブルする。さらに、Lレベルの出力電圧DSTYBYに応答して所定の時間T12(>T11)後に制御信号S12をオンにしコンパレータ13をイネーブルする。なお、ステップS12,S13では、Lレベルの出力電圧DSTYBYに基づいて基準時刻を決めているが、本発明はこれに限らず、基準電圧発生回路12をイネーブルした後、基準電圧Vref1が所定値になったときにコンパレータ13をイネーブルするように構成してもよい。
次いで、ステップS14において電圧VCCOKがHレベルであるか否かが判断され、YESのときはステップS15に進む一方、NOのときはステップS16に進む。ステップS15では、電圧降下回路(VDC)4をイネーブルすることで、表6の3.3V動作モードに設定した後、ステップS17に進む。
ステップS16では、コントローラ30は制御電圧VQ1をLレベルにすることで、MOSトランジスタQ1をオフにし、表6の1.8V動作モードに設定した後、ステップS17に進む。
ステップS17では、例えば1.8Vの出力電圧XVDDに応答して所定の時間T21後に制御信号S22をオンにし基準電圧発生回路22をイネーブルする。次いで、ステップS18では、例えば1.8Vの出力電圧XVDDに応答して所定の時間T22(>T21)後に制御信号S23をオンにしコンパレータ23をイネーブルし、ステップS19に進む。なお、ステップS17,S18では、Lレベルの出力電圧DSTYBYに基づいて基準時刻を決めているが、本発明はこれに限らず、基準電圧発生回路22をイネーブルした後、基準電圧Vref2が所定値になったときにコンパレータ23をイネーブルするように構成してもよい。
次いで、ステップS19において、電圧VDDOKがHレベルであるか否かが判断され、YESとなったら、ステップS20においてヒューズ回路103f内の冗長回路設定データを読み出して設定し、ステップS21において当該半導体チップ200がスタンバイ状態になる。
以上のように構成されたパワースイッチ制御回路によれば、タイマ回路11を含み、パワースイッチ制御回路の起動後に基準電圧発生回路12を起動させた後、コンパレータ13を起動させるパワーオン回路2を備え、コントローラ30はコンパレータ13の起動後に、電圧VCCOKがHレベルのとき電圧降下コンバータ4を起動する一方、電圧VCCOKがLレベルのときMOSトランジスタQ1をオンするように制御する。また、タイマ回路21を含み、電圧降下コンバータ4の起動後に基準電圧発生回路22を起動させた後、コンパレータ23を起動させるパワーオン回路3を備え、コントローラ30は、コンパレータ23の起動後に、スタンバイ状態となる。従って、表6に示す3個の動作モードを選択的に切り替えることができる。構成されたパワースイッチ制御回路によれば、従来例に比較して少ないパッド数で電圧動作範囲の切り替えを行うことができる。
産業上の利用分野
以上詳述したように、本発明にかかるパワースイッチ制御回路とその制御方法によれば、従来例に比較して少ないパッド数で電圧動作範囲の切り替えを行うことができる。
1 コマンドデコーダ
2,3 パワーオン回路
11,21 タイマ回路
12,22 基準電圧発生回路
13,23 コンパレータ
30 コントローラ
100,200 半導体チップ
101 ロジック回路
102 アナログ回路
103 メモリ
103f ヒューズ回路
111,112 パワーオン回路
113 電圧降下コンバータ
P1〜P13 パッド
Q1,Q2 MOSトランジスタ
R1〜R12 抵抗
Sin コマンド信号
S10〜S22 制御信号
VQ1〜VQ2 制御電圧

Claims (2)

  1. パッド電圧と接地電圧との間に接続され、互いに直列に接続された第1及び第2のスイッチを備え、所定のコマンド信号に応答して、前記第1のスイッチがオンされかつ前記第2のスイッチがオフされて起動するパワースイッチ制御回路であって、
    前記パッド電圧を、前記パッド電圧未満の低電圧に変換する電圧変換回路と、
    所定の各基準電圧を発生する第1及び第2の基準電圧発生回路と、
    前記パッド電圧を第1の基準電圧と比較して、前記パッド電圧が前記第1の基準電圧以上であるときに第1の比較結果信号を出力する第1の比較回路と、
    前記低電圧を第2の基準電圧と比較して、前記低電圧が前記第2の基準電圧以上であるときに第2の比較結果信号を出力する第2の比較回路と、
    前記第1及び第2の比較結果信号に基づいて、前記電圧変換回路を起動し、前記第1及び第2のスイッチを制御する制御回路と、
    第1のタイマ回路を含み、前記パワースイッチ制御回路の起動後に前記第1の基準電圧発生回路を起動させた後、前記第1の比較回路を起動させる第1のパワーオン回路とを備え、
    前記制御回路は、前記第1の比較回路の起動後に、前記第1の比較結果信号が第1のレベルのとき前記電圧変換回路を起動する一方、前記第1の比較結果信号が第2のレベルのとき前記第1のスイッチをオンするように制御し、
    前記パワースイッチ制御回路はさらに、
    第2のタイマ回路を含み、前記電圧変換回路の起動後に前記第2の基準電圧発生回路を起動させた後、前記第2の比較回路を起動させる第2のパワーオン回路備え、
    前記パワースイッチ制御回路は、不揮発性記憶装置のための半導体チップに内蔵され、
    前記制御回路は、前記第2の比較回路を起動して、前記第2の比較結果信号が出力されたときに、前記不揮発性記憶装置の冗長回路の設定データを読み出して設定した後に、前記半導体チップがスタンバイ状態となることを特徴とするパワースイッチ制御回路。
  2. パッド電圧と接地電圧との間に接続され、互いに直列に接続された第1及び第2のスイッチを備え、所定のコマンド信号に応答して、前記第1のスイッチがオンされかつ前記第2のスイッチがオフされて起動するパワースイッチ制御回路の制御方法であって、
    前記パワースイッチ制御回路は、
    前記パッド電圧を、前記パッド電圧未満の低電圧に変換する電圧変換回路と、
    所定の各基準電圧を発生する第1及び第2の基準電圧発生回路と、
    前記パッド電圧を第1の基準電圧と比較して、前記パッド電圧が前記第1の基準電圧以上であるときに第1の比較結果信号を出力する第1の比較回路と、
    前記低電圧を第2の基準電圧と比較して、前記低電圧が前記第2の基準電圧以上であるときに第2の比較結果信号を出力する第2の比較回路と、
    前記第1及び第2の比較結果信号に基づいて、前記電圧変換回路を起動し、前記第1及び第2のスイッチを制御する制御回路とを備え、
    前記パワースイッチ制御回路は、不揮発性記憶装置のための半導体チップに内蔵され、
    前記制御方法は、
    第1のパワーオン回路が、前記パワースイッチ制御回路の起動後に前記第1の基準電圧発生回路を起動させた後、前記第1の比較回路を起動させるステップと、
    前記制御回路が、前記第1の比較回路の起動後に、前記第1の比較結果信号が第1のレベルのとき前記電圧変換回路を起動する一方、前記第1の比較結果信号が第2のレベルのとき前記第1のスイッチをオンするように制御するステップと、
    第2のパワーオン回路が、前記電圧変換回路の起動後に前記第2の基準電圧発生回路を起動させた後、前記第2の比較回路を起動させるステップと、
    前記制御回路が、前記第2の比較回路を起動して、前記第2の比較結果信号が出力されたときに、前記不揮発性記憶装置の冗長回路の設定データを読み出して設定した後に、前記半導体チップがスタンバイ状態となるステップとを含むことを特徴とするパワースイッチ制御回路の制御方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7126791B2 (ja) * 2020-05-20 2022-08-29 株式会社大一商会 遊技機
WO2022259802A1 (ja) * 2021-06-10 2022-12-15 ローム株式会社 半導体装置及び電圧印加方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9423046D0 (en) 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A voltage reference circuit
JP2000293241A (ja) * 1999-04-09 2000-10-20 Matsushita Electric Ind Co Ltd 電圧供給装置および電圧供給方法
US6787938B1 (en) 2000-07-27 2004-09-07 Stmicroelectronics, Inc. Method and circuit for switchover between a primary and a secondary power source
JP2005050442A (ja) 2003-07-30 2005-02-24 Sanyo Electric Co Ltd 冗長メモリ回路
JP2006005386A (ja) 2004-06-15 2006-01-05 Toshiba Corp パワーオン・リセット回路
US7378824B2 (en) * 2006-05-26 2008-05-27 Leadtrend Technology Corp. Voltage converter capable of avoiding voltage drop occurring in input signal
TW200824240A (en) * 2006-11-24 2008-06-01 Richtek Technology Corp A waveform valley estimation circuit of a switching component and the method thereof
CN101262175A (zh) * 2007-03-07 2008-09-10 华邦电子股份有限公司 脉冲宽度调变电路及激活脉冲宽度调变电路的方法
CN101459387B (zh) * 2008-11-10 2010-11-17 绿达光电(苏州)有限公司 多功能接脚之交流转直流系统及其方法
US8922191B2 (en) * 2010-12-28 2014-12-30 Lsi Corporation Peak current controlled switching voltage regulator system and method for providing a self power down mode
JP6040768B2 (ja) 2012-12-28 2016-12-07 ブラザー工業株式会社 スイッチング電源、電源供給システム及び画像形成装置
CN203616592U (zh) * 2013-11-18 2014-05-28 深圳市航嘉驰源电气股份有限公司 一种电源输出装置
TWI563788B (en) 2014-03-06 2016-12-21 Advanced Charging Technologies Llc An electrical circuit and a power module for providing electrical power to electronic devices, and a method of assembling a voltage reduction apparatus
JP2016024561A (ja) 2014-07-17 2016-02-08 ローム株式会社 パワーマネージメント回路、それを用いた電子機器
TWI652885B (zh) * 2014-08-20 2019-03-01 力智電子股份有限公司 電源管理裝置、直流對直流控制電路及其晶片致能方法
JP6050804B2 (ja) * 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置
JP5982510B2 (ja) * 2015-02-09 2016-08-31 力晶科技股▲ふん▼有限公司 電圧発生回路、レギュレータ回路、半導体記憶装置及び半導体装置
EP3276808B1 (en) * 2016-07-26 2018-12-26 NXP USA, Inc. Accurate non-isolated high voltage dc-dc feedback
US10569777B2 (en) * 2017-02-10 2020-02-25 Gm Global Technology Operations, Llc Stabilizing power supply voltage to a load during auto start
US10924009B2 (en) * 2017-03-17 2021-02-16 Semiconductor Components Industries, Llc System and method for controlling switching power supply
CN207382186U (zh) * 2017-09-08 2018-05-18 中国船舶重工集团公司第七0四研究所 直流双电源起动和切换限流电路
US9985522B1 (en) * 2017-09-13 2018-05-29 Nxp Usa, Inc. Digital control algorithm using only two target voltage thresholds for generating a pulse width modulated signal driving the gate of a power MOS to implement a switch mode power supply
CN108712062B (zh) * 2018-05-10 2020-04-10 深圳市芯茂微电子有限公司 开关控制电路、芯片、适配器及开关控制方法

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