JP3157812B2 - 昇圧回路及びこれを用いた半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は昇圧回路及びこれを
用いた半導体集積回路に関し、特に供給電圧より高い電
圧を必要とする不揮発性半導体記憶装置等に内蔵される
昇圧回路及びこれを用いた半導体集積回路（以下ＬＳ
Ｉ）に関する。

【０００２】

【従来の技術】近年ＬＳＩは、回路素子の微細化及び回
路の大規模化に伴い、電源電圧が低くなってきており、
一方、ＥＥＰＲＯＭ（電気的消去可能プログラマブルＲ
ＯＭ）等の不揮発性半導体記憶装置の書き込み及び消去
機能のように通常の電源電圧以上の高電圧を必要とする
ものがある。このため、供給電源電圧以上の高電圧を発
生しこれを供給する昇圧回路を備える。

【０００３】また、この種のＬＳＩは、処理能力の向上
と低消費電流化が要求されている。特に、昇圧回路に要
求される性能は、低消費電流動作、用途に応じた幅広い
動作電圧範囲、短時間に所定電位に到達すること、すな
わち、セットアップが完了すること、そして負荷回路等
他回路に影響を受けない安定した動作である。

【０００４】この要求に応えるために、例えばセットア
ップが完了するまでの時間、すなわちセットアップ時間
を短時間とするためには、昇圧用クロックを必要以上
に、すなわち通常使用する周波数以上に高速化したり、
ソフトウエア的にセットアップ完了までこの電源を用い
る回路動作を待たせるウェイト時間を設定する処置を取
ることになる。

【０００５】また、安定した動作を得るためには、例え
ば、性能に余裕を持たせるため、昇圧部の容量を大き目
に設計したり、昇圧用クロックを高周波側に振った周波
数とする、といった大きいマージンを持った設計を行う
必要を生じる。

【０００６】以上のことより、ハード、ソフト的に負担
を要することになり、この負担は使用制限といった形に
て現れることになってしまう。一般的には、セットアッ
プ時間を要する場合の処置は、ソフトウエア負担として
処理される場合が多い。

【０００７】従来の昇圧回路は、昇圧用クロックを電圧
検出により切替えるという構成を有していなかった。そ
のため、必要なセットアップ時間は、そのＬＳＩにおい
てハードウエアあるいはソフトウエアで設定されたクロ
ック周波数に依存する。

【０００８】従来の一般的な昇圧回路をブロックで示す
図５を参照すると、この従来の昇圧回路は、選択信号Ｃ
Ｓの制御に応答して複数のクロックＣＬＫ１，ＣＬＫ
２，・・・ＣＬＫｎのうちの１つを昇圧クロックＣＰＬ
Ｋとして選択し出力するクロック選択部１０１と、外部
から供給されるデータバス信号ＤＢのデータに対応した
選択信号ＣＳを出力するクロック制御部１０２と、昇圧
クロックＣＰＬＫの供給に応答して昇圧電圧ＣＰＯを出
力する昇圧部３とを備える。

【０００９】クロック選択部１０１は、選択信号ＣＳの
制御に応答して周波数が異なる複数のクロックＣＬＫ
１，ＣＬＫ２，・・・ＣＬＫｎのうちの１つを昇圧クロ
ックＣＰＬＫとして選択するセレクタ部１１を備える。

【００１０】クロック制御部１０２は、リセット信号Ｒ
の供給に応答してリセットし外部から供給されるデータ
バス信号ＤＢのバイナリデータに対応する選択信号ＣＳ
を出力するクロック選択レジスタ部２１を備える。

【００１１】昇圧部３は、例えば、所定容量のポンピン
グコンデンサと、昇圧クロックＣＰＬＫに同期してこの
コンデンサの一端を接地と電源ＶＤＤとのいずれか一方
に、他端を昇圧クロックＣＰＬＫ対応の所定電圧の充電
パルスを出力するパルス源と昇圧出力ＣＰＯとのいずれ
か一方にそれぞれ切り替えるスイッチとを有し、昇圧ク
ロックＣＰＬＫのＨレベルのとき上記ポンピングコンデ
ンサを上記充電パルスのＨレベルに充電し、昇圧クロッ
クＣＰＬＫのＬレベルのとき上記ポンピングコンデンサ
の上記充電パルスの電位に電源ＶＤＤを積み増して昇圧
出力ＣＰＯとして出力する公知のチャージポンプ回路を
含んで構成する。なお、上記ポンピングコンデンサの両
端の上記各スイッチの電源ＶＤＤの入力側及び昇圧出力
ＣＰＯの出力側にそれぞれ逆流阻止用としてダイオード
又は同等の機能を有するスイッチ回路を設けている。

【００１２】この種のチャージポンプ回路を用いた昇圧
部では、昇圧クロックＣＰＬＫの供給開始から昇圧出力
ＣＰＯが所定の電圧に到達するまでの時間であるセット
アップ時間は、ポンピングコンデンサの容量を含む充放
電回路の各パラメータを一定とすると、昇圧クロックＣ
ＰＬＫの周波数と負荷条件とから決まる。昇圧クロック
ＣＰＬＫ周波数一定とすると、負荷が軽い場合は、セッ
トアップ時間が短く、逆に重い場合は長くなる。また、
負荷を一定とすると、昇圧クロックＣＰＬＫ周波数が高
い程セットアップ時間が短くなる。しかし、昇圧クロッ
クＣＰＬＫ周波数が高い程、消費電流が増加するので、
これらセットアップ時間と消費電流とのトレ−ドオフが
必要である。

【００１３】次に、図５を参照して、従来の昇圧回路の
動作について説明すると、クロック制御部１０２のクロ
ック選択レジスタ部２１は、電源投入時等の初期状態
で、リセット信号Ｒの供給に応答してリセットされる。
次に外部から供給を受けるデータバス信号ＤＢを格納し
このデータバス信号ＤＢ対応の選択信号ＣＳを出力し
て、クロック選択部１０１に供給する。クロック選択部
１０１では、セレクタ部１１が、入力したクロックＣＬ
Ｋ１，ＣＬＫ２，・・・ＣＬＫｎのうち選択信号ＣＳの
指定する１つ、例えばＣＬＫ１を昇圧クロックＣＰＬＫ
として選択し、昇圧部３に供給する。昇圧部３は、昇圧
クロックＣＰＬＫの供給に応答して所定の昇圧動作を行
い昇圧出力ＣＰＯを出力する。

【００１４】以上述べたように、従来の昇圧回路では、
設計上あるいはある条件での実測の負荷状態に対応して
適切なセットアップ時間及び低消費電流が得られるよう
昇圧クロックＣＰＬＫの周波数対応のクロックＣＬＫを
選択し、一旦選択するとその周波数で固定していた。

【００１５】

【発明が解決しようとする課題】上述した従来の昇圧回
路及びこれを用いた半導体集積回路は、予め設定した条
件に従い昇圧クロック周波数を選択・設定した後は、こ
の設定周波数に固定して動作するので、負荷変動や温度
変化等によるセットアップ時間の変化に対応することが
できないという欠点があった。

【００１６】本発明の目的は、上記欠点を解消し、負荷
変動や温度変化等によるセットアップ時間の変化に対応
可能な昇圧回路及びこれを用いた半導体集積回路を提供
することにある。

【００１７】

【課題を解決するための手段】第１の発明の昇圧回路
は、設定された周波数の昇圧クロックの供給を受け電源
電圧より高い予め定めた電圧の昇圧電圧を発生し出力す
る昇圧手段を有する昇圧回路において、クロック選択信
号の制御により周波数を昇順に高くなるように設定した
第１〜第ｎ（２以上の整数）のクロックのうちの１つを
前記昇圧クロックの候補クロックとして選択するクロッ
ク選択手段と、外部データ信号の値により負荷状態に対
応した適切なセットアップ時間及び低消費電力が得られ
るよう設定される前記クロック選択信号を発生するクロ
ック選択信号発生手段と、前記昇圧電圧を一定の分圧比
で分圧した分圧電圧を基準電圧と比較し前記分圧電圧の
前記基準電圧に対する高低対応の第１，第２の値の一方
を比較信号として出力する昇圧電圧比較手段と、前記比
較信号が第１の値のときに第１のスイッチ信号を発生
し、前記比較信号が第２の値のときに第２のスイッチ信
号を発生するスイッチ制御手段と、前記第１のスイッチ
信号の供給を受け前記候補クロックを前記昇圧クロック
として選択して前記昇圧手段に供給する第１のスイッチ
手段と、前記第２のスイッチ信号の供給を受け最高周波
数の前記第ｎのクロックを前記昇圧クロックとして選択
して前記昇圧手段に供給する第２のスイッチ手段とを備
えて構成されている。

【００１８】第２の発明の半導体集積回路は、第１の発
明の昇圧回路が半導体チップに形成されていることを特
徴とするものである。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の昇圧回路は、従来と共通の昇圧クロックＣ
ＰＬＫの供給に応答して昇圧電圧ＣＰＯを出力する昇圧
部３に加えて、選択信号ＣＳの制御に応答して周波数を
昇順に高くなるように設定した複数のクロックＣＬＫ
１，ＣＬＫ２，・・・ＣＬＫｎのうちの１つを選択クロ
ックＳＣＫとして選択するとともに、制御信号ＣＸの制
御に応答して最高周波数のクロックＣＬＫｎと選択クロ
ックＳＣＫのいずれか一方を選択して昇圧クロックＣＰ
ＬＫとして出力するクロック選択部１と、外部から供給
されるデータバス信号ＤＢのデータに対応した選択信号
ＣＳを出力するとともに、比較信号ＣＭの供給に応答し
て制御信号ＣＸを出力するクロック制御部２と、昇圧電
圧ＣＰＯとリファレンス電圧ＶＲとを比較し比較信号Ｃ
Ｍを出力するコンパレータ部４と、電源電圧ＶＤＤから
所定のリファレンス電圧ＶＲを生成し出力するリファレ
ンス部５とを備える。

【００２０】クロック選択部１は、従来と共通の選択信
号ＣＳの制御に応答して周波数を昇順に高くなるように
設定した複数のクロックＣＬＫ１，ＣＬＫ２，・・・Ｃ
ＬＫｎのうちの１つを選択クロックＳＣＫとして選択す
るセレクタ部１１と、制御信号ＣＸの制御に応答して最
高周波数のクロックＣＬＫｎと選択クロックＳＣＫのい
ずれか一方を選択して昇圧クロックＣＰＬＫとして出力
するスイッチ部１２とを備える。

【００２１】クロック制御部２は、従来と共通のリセッ
ト信号Ｒの供給に応答して初期化され、外部から供給さ
れるディジタル信号であるデータバス信号ＤＢのバイナ
リデータをデコードして対応する選択信号ＣＳを出力す
るクロック選択レジスタ部２１と、リセット信号Ｒの供
給に応答して初期化され比較信号ＣＭの供給に応答して
制御信号ＣＸ及びその反転信号である反転制御信号ＣＸ
Ｂを出力するスイッチ制御部２２とを備える。

【００２２】以下において、説明の便宜上、本実施の形
態では４種類のクロック、すなわちｎを４とし、低周波
数側から順にクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，
及び最高周波数のクロックＣＬＫ４を用いるものとす
る。また、昇圧部３の出力ＣＰＯの所定電位までの到達
時間、すなわちセットアップ時間は、昇圧クロックＣＰ
ＬＫの周波数と直線関係で低減（反比例）するものとす
る。一方、昇圧部３の消費電流は昇圧クロックＣＰＬＫ
の周波数と直線関係で増加すなわち比例するものとす
る。

【００２３】この場合のクロック選択部１、クロック制
御部２の詳細な回路の一例を回路図で示す図２を参照す
ると、クロック選択部１のセレクタ部１１は、各々の入
力端にクロックＣＬＫ１〜ＣＬＫ４の各々の供給を受け
各々の出力端を共通接続し、選択信号ＣＳを構成し常に
１つだけがＨレベルとなる選択信号ＣＳ１〜ＣＳ４の各
々のＨレベルに応答して導通しクロックＣＬＫ１〜ＣＬ
Ｋ４の各々を通過させるトランスファゲートＴ１１１〜
Ｔ１１４を備え、クロックＣＬＫ１〜ＣＬＫ４の内の１
つを選択して選択クロックＳＣＫとして出力する。ま
た、上記選択動作と無関係にクロックＣＬＫ４を単独で
出力する。

【００２４】クロック選択部１のスイッチ部１２は、入
力端に選択クロックＳＣＫの供給を受け制御信号ＣＸの
Ｈレベルに応答して導通し、この選択クロックＳＣＫを
通過させるトランスファゲートＴ１２１と、入力端にク
ロックＣＬＫ４の供給を受け出力端をトランスファゲー
トＴ１２１の出力端と共通接続し制御信号ＣＸＢのＨレ
ベルに応答して導通し、このクロックＣＬＫ４を通過さ
せるトランスファゲートＴ１２２とを備え、選択クロッ
クＳＣＫとクロックＣＬＫ４とのいずれか一方を昇圧ク
ロックＣＰＬＫとして出力する。

【００２５】なお、トランスファゲートＴ１１１〜Ｔ１
１４及びＴ１２１，Ｔ１２２は、例えばＭＯＳトランジ
スタのドレイン・ソースのいずれか一方を入力端、他方
を出力端とし、ゲートに選択／制御信号を供給するよう
に構成することにより実現できる。

【００２６】クロック制御部２のクロック選択レジスタ
部２１は、リセット信号Ｒでリセットされ、２ビットの
データバス信号ＤＢの第１，第２ビットの値をそれぞれ
格納しデータ信号Ｄ１，Ｄ２をそれぞれ出力するレジス
タ２１１，２１２と、データ信号Ｄ１，Ｄ２の各々を反
転し反転データ信号Ｄ１Ｂ，Ｄ２Ｂをそれぞれ出力する
インバータＩ２１１，Ｉ２１２と、反転データ信号Ｄ１
Ｂ，Ｄ２Ｂの論理積（ＡＮＤ）をとり選択信号ＣＳ１を
出力するＡＮＤ回路Ｇ２１１と、データ信号Ｄ１と反転
データ信号Ｄ２ＢとのＡＮＤをとり選択信号ＣＳ２を出
力するＡＮＤ回路Ｇ２１２と、データ信号Ｄ２と反転デ
ータ信号Ｄ１ＢとのＡＮＤをとり選択信号ＣＳ３を出力
するＡＮＤ回路Ｇ２１３と、データ信号Ｄ１，Ｄ２のＡ
ＮＤをとり選択信号ＣＳ４を出力するＡＮＤ回路Ｇ２１
４とを備える。すなわち、これらインバータＩ２１１，
Ｉ２１２と、ＡＮＤ回路Ｇ２１１〜Ｇ２１４は公知の２
ビットデータのデコード回路を構成する。上述のよう
に、本実施の形態では、選択対象の入力クロックをクロ
ックＣＬＫ１〜ＣＬＫ４の４種としたので、データバス
信号ＤＢは２ビットのバイナリ信号でよい。ここでは、
説明の便宜上、データバス信号ＤＢの第１，第２の各ビ
ット対応のデータ信号Ｄ１，Ｄ２の値００，０１，１
０，及び１１の各々がそれぞれ選択信号ＣＳ１，ＣＳ
２，ＣＳ３，及びＣＳ４に対応するものとした。

【００２７】クロック制御部２のスイッチ制御部２２
は、比較信号ＣＭの供給に応答して制御信号ＣＸを発生
するスイッチ信号発生部２２１と、制御信号ＣＸを反転
し反転制御信号ＣＸＢを出力するインバータＩ２２１と
を備える。

【００２８】コンパレータ部４の詳細をブロックで示す
図３を参照すると、このコンパレータ部４は、昇圧電圧
ＣＰＯを比較対象の基準電圧ＶＲとほぼ同一レベルの比
較電圧ＶＣに変換する分圧回路４１と、比較電圧ＶＣと
基準電圧ＶＲとを比較し比較電圧ＶＣの方が高い場合に
Ｈレベルの比較信号ＣＭを出力し逆の場合はＬレベルを
出力するコンパレータ４２とを備える。分圧回路４１
は、直列接続した抵抗Ｒ４１１，Ｒ４１２の一端に昇圧
電圧ＣＰＯを入力し、他端を接地し、直列接続点から比
較電圧ＶＣを出力する。

【００２９】リファレンス部５は、例えば電源ＶＤＤを
分圧して所定の基準電圧ＶＲを発生する。

【００３０】次に、図１、図２及び図３を参照して本実
施の形態の電源投入時からの一連の動作について説明す
ると、まず、電源投入に同期して供給を受けるリセット
信号Ｒにより、クロック制御部２のクロック選択レジス
タ２１と、スイッチ制御部２２とを初期化する。この初
期化により、クロック制御部２のクロック選択レジスタ
２１では、レジスタ２１１，２１２の各々の値が０とな
り、データ信号Ｄ１，Ｄ２として００を出力する。この
結果、選択信号ＣＳ１がＨレベルとなり、他の選択信号
ＣＳ２〜ＣＳ４はＬレベルの状態でクロック選択部１の
セレクタ部１１に入力する。セレクタ部１１では選択信
号ＣＳ１のＨレベルに応答してトランスファゲートＴ１
１１が導通し、最低周波数のクロックＣＬＫ１を通過さ
せ選択クロックＳＣＫとして出力する。このとき、他の
選択信号ＣＳ２〜ＣＳ４がＬレベルであるので、トラン
スファゲートＴ１１２〜Ｔ１１４は遮断状態であり、従
ってクロックＣＬＫ２〜ＣＬＫ４は阻止され出力しな
い。

【００３１】このとき、スイッチ制御部２２のスイッチ
信号発生部２２１は、上記のようにリセット信号Ｒによ
り初期化されており、比較信号ＣＭの値とは無関係にス
イッチ制御信号ＣＸをＨレベルとする。このスイッチ制
御信号ＣＸのＨレベルに応答してスイッチ部１２のトラ
ンスファゲートＴ１２１が導通し、選択クロックＳＣＫ
を通過させ昇圧クロックＣＰＬＫとして出力する。一
方、反転スイッチ制御信号ＣＸＢはＬレベルであるの
で、トランスファゲートＴ１２２は遮断状態である。昇
圧部３は、昇圧クロックＣＰＬＫの供給に応答して昇圧
動作を開始する。昇圧動作開始前は昇圧出力ＣＰＯは接
地レベル（０Ｖ）であり、昇圧動作の開始後は時間経過
と共に昇圧出力ＣＰＯの電位が上昇していく。しかし、
この最低周波数のクロックＣＬＫ１では、昇圧部３の昇
圧出力ＣＰＯが所望の電位に到達するには相当の時間す
なわち長いセットアップ時間を必要とする。このセット
アップ時間中においては、この電源を用いる回路の正常
な動作が不可能であるので、この期間に対応して、動作
を待たせるウェイト時間を設定する必要がある。

【００３２】このウェイト時間中では、昇圧出力ＣＰＯ
が所定電位より低く、従ってこの昇圧出力ＣＰＯを分圧
した比較電圧ＶＣが基準電圧ＶＲより低い（ＶＣ＜Ｖ
Ｒ）。従って、コンパレータ部４のコンパレータ４２
は、この（ＶＣ＜ＶＲ）条件に応答して比較信号ＣＭを
Ｌレベルとする。スイッチ信号発生部２２１は、比較信
号ＣＭのＬレベルに応答してスイッチ制御信号ＣＸをＬ
レベルに変化させる。インバータＩ２２１はＬレベルの
御信号ＣＸを反転しＨレベルの反転スイッチ制御信号Ｃ
ＸＢを出力する。この反転スイッチ制御信号ＣＸＢのＨ
レベルに応答してスイッチ部１２のトランスファゲート
Ｔ１２２が導通し、最高周波数のクロックＣＬＫ４を通
過させ昇圧クロックＣＰＬＫとして出力する。一方、ス
イッチ制御信号ＣＸはＬレベルであるので、トランスフ
ァゲートＴ１２１は遮断状態となり、選択クロックＳＣ
Ｋを阻止する。昇圧部３は最高周波数のクロックＣＬＫ
４対応の昇圧クロックＣＰＬＫの供給に応答して昇圧動
作を高速化し、昇圧出力ＣＰＯの電位を急速に上昇させ
る。

【００３３】説明の便宜上、クロックＣＬＫ１，ＣＬＫ
２，ＣＬＫ３，ＣＬＫ４の各周波数を１ＭＨｚ，２ＭＨ
ｚ，３ＭＨｚ，４ＭＨｚとする。また、上述したよう
に、昇圧部３の出力ＣＰＯの所定電位までのセットアッ
プ時間は、昇圧クロックＣＰＬＫの周波数と反比例する
ものとしているので、クロックＣＬＫ４によるセットア
ップ時間は、クロックＣＬＫ１によるセットアップ時間
の１／４に短縮される。また、電流消費は昇圧クロック
ＣＰＬＫの周波数と比例するものとしているので、クロ
ックＣＬＫ４による昇圧動作の消費電流は、クロックＣ
ＬＫ１による場合の４倍となる。

【００３４】その後、昇圧部３の出力ＣＰＯが上昇し、
対応する比較電圧ＶＣが基準電圧ＶＲを超える（ＶＣ＞
ＶＲ）と、コンパレータ４２は、この（ＶＣ＞ＶＲ）条
件に応答して比較信号ＣＭをＨレベルとする。上記とは
逆に、スイッチ信号発生部２２１は、比較信号ＣＭのＨ
レベルに応答してスイッチ制御信号ＣＸをＨレベルに変
化させ、これによりスイッチ部１２のトランスファゲー
トＴ１２１が導通し、トランスファゲートＴ１２２が遮
断して再度選択クロックＳＣＫを昇圧クロックＣＰＬＫ
として選択・出力する。昇圧部３は、再度クロックＣＬ
Ｋ１対応の昇圧クロックＣＰＬＫで昇圧動作を継続す
る。このことにより、必要以上の高速クロックを用いる
ことがないので、低消費電流化が可能となる。

【００３５】また、昇圧出力ＣＰＯの電位が何らかの原
因で低下し、対応の比較電圧ＶＣが基準電圧以下となっ
た場合は、比較信号がＬレベルとなることにより、再度
最高速クロックＣＬＫ４に切り替えて昇圧を行い短時間
で所定の昇圧電圧に復旧できる。

【００３６】以上の説明では、データバス信号ＤＢの各
ビット値が初期値すなわちデータ信号Ｄ１，Ｄ２が００
の場合で説明したが、データ信号Ｄ１，Ｄ２が００以外
の０１，１０でも同様な動作が可能である。

【００３７】また、選択対象のクロック周波数の種類数
ｎを４として説明したが、この種類数ｎは２以上であれ
ば同様な効果が得られる。

【００３８】以上説明したように、本実施の形態の昇圧
回路は、電源電圧投入時などのように、昇圧出力電圧が
低く、比較電圧が基準電圧より低い場合には、強制的に
最高周波数のクロックを昇圧クロックとして選択するこ
とにより、セットアップ時間を短縮し、昇圧電圧が上昇
して上記比較電圧が上記基準電圧を越えると自動的に最
初に選択した周波数のクロックに復旧させる。

【００３９】これによりセットアップ時間の短縮化とと
もに、昇圧完了後はクロック選択レジスタが指定したク
ロックでの継続昇圧を行い、昇圧出力を供給することに
より低消費電流化も可能となる。

【００４０】次に、本願発明の第２の実施の形態をブロ
ックで示す図４を参照すると、この図に示す本実施の形
態の半導体集積回路は、１つのチップ上に形成され、上
述した第１の実施の形態の昇圧回路１００と、昇圧回路
１００に供給する複数のクロックＣＬＫ１，ＣＬＫ２，
ＣＬＫ３，ＣＬＫ４と後述の中央処理部用のクロックＣ
Ｋとを発生するクロック発生部２００と、全体制御を行
う中央処理部３００と、ＥＥＰＲＯＭ４００とを有す
る。

【００４１】図４を参照して本実施の形態の動作につい
て説明すると、これら昇圧回路１００、クロック発生部
２００、中央処理部３００及びＥＥＰＲＯＭ４００は動
作用の電源として電源ＶＤＤの供給を受けて動作する。
ＥＥＰＲＯＭ４００は、さらに昇圧回路１００から、電
源ＶＤＤより高圧の所定電圧の昇圧電圧ＣＰＯの供給を
受ける。クロック発生部２００は、クロックＣＬＫ１，
ＣＬＫ２，ＣＬＫ３，ＣＬＫ４とクロックＣＫとを発生
し、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４
を昇圧回路１００に、クロックＣＫを中央処理部３００
にそれぞれ供給する。通常時には、昇圧回路１００は、
中央処理部３００からのデータバス信号ＤＢの値に対応
して昇圧クロックとして例えばクロックＣＬＫ１を選択
し第１の実施の形態で説明した昇圧動作を行い、昇圧電
圧ＣＰＯを出力し、ＥＥＰＲＯＭ４００に供給する。Ｅ
ＥＰＲＯＭの消費電流の増加等により昇圧電圧ＣＰＯの
電圧が低下し、昇圧電圧ＣＰＯ対応の比較電圧が基準電
圧以下になると、第１の実施の形態で説明したように、
昇圧クロックとして最高周波数のクロックＣＬＫ４を選
択し、急速に昇圧電圧ＣＰＯの電圧の回復を図る。昇圧
電圧ＣＰＯの電圧が所定値に達すると再度当初のクロッ
クＣＬＫ１を昇圧クロックとして選択するよう切り替え
る。

【００４２】

【発明の効果】以上説明したように、本発明の昇圧回路
及びこれを用いた半導体集積回路は、分圧電圧の基準電
圧に対する高低対応の第１，第２の値の一方を比較信号
として出力する昇圧電圧比較手段と、比較信号の第１，
第２の値の各々に応答して第１，第２のスイッチ信号の
各々を発生するスイッチ制御手段と、上記第１のスイッ
チ信号の供給に応答して候補クロックを昇圧クロックと
して選択して昇圧手段に供給する第１のスイッチ手段
と、上記第２のスイッチ信号の供給に応答して最高周波
数の第ｎのクロックを上記昇圧クロックとして選択して
上記昇圧手段に供給する第２のスイッチ手段とを備える
ことにより、電源電圧投入時などのように、昇圧出力電
圧が低く、比較電圧が基準電圧より低い場合には、強制
的に最高周波数のクロックを昇圧クロックとして選択す
ることにより、セットアップ時間を短縮し、昇圧電圧が
上昇して上記比較電圧が上記基準電圧を越えると自動的
に最初に選択した周波数のクロックに復旧させるので、
これによりセットアップ時間の短縮化とともに、昇圧完
了後はクロック選択レジスタが指定したクロックでの継
続昇圧を行い、昇圧出力を供給することにより低消費電
流化も可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す昇圧回路のブ
ロック図である。

【図２】図１のクロック選択部とクロック制御部の詳細
を示す回路図である。

【図３】図１のコンパレータ部の詳細を示す回路図であ
る。

【図４】本発明の第２の実施の形態を示す図１の昇圧回
路を用いた半導体集積回路のブロック図である。

【図５】従来の昇圧回路の一例を示すブロック図であ
る。

【符号の説明】

１，１０１ クロック選択部 ２，１０２ クロック制御部 ３ 昇圧部 ４ コンパレータ部 ５ リファレンス部 １１ セレクタ部 ２１ クロック選択レジスタ部 ２２ スイッチ制御部 ２１１，２１２ レジスタ ２２１ スイッチ信号発生部 ４１ 分圧回路 ４２ コンパレータ １００ 昇圧回路 ２００ クロック発生部 ３００ 中央処理部 ４００ ＥＥＰＲＯＭ Ｇ２１１，Ｇ２１２，Ｇ２１３，Ｇ２１４ ＡＮＤ回
路 Ｉ２１１，Ｉ２１２，Ｉ２２１ インバータ Ｒ４１１，Ｒ４１２ 抵抗 Ｔ１１１，Ｔ１１２，Ｔ１１３，Ｔ１１４，Ｔ１２１，
Ｔ１２２ トランスファゲート

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 設定された周波数の昇圧クロックの供給
   を受け電源電圧より高い予め定めた電圧の昇圧電圧を発
   生し出力する昇圧手段を有する昇圧回路において、 クロック選択信号の制御により周波数を昇順に高くなる
   ように設定した第１〜第ｎ（２以上の整数）のクロック
   のうちの１つを前記昇圧クロックの候補クロックとして
   選択するクロック選択手段と、 外部データ信号の値により負荷状態に対応した適切なセ
   ットアップ時間及び低消費電力が得られるよう設定され
   る前記クロック選択信号を発生するクロック選択信号発
   生手段と、 前記昇圧電圧を一定の分圧比で分圧した分圧電圧を基準
   電圧と比較し前記分圧電圧の前記基準電圧に対する高低
   対応の第１，第２の値の一方を比較信号として出力する
   昇圧電圧比較手段と、 前記比較信号が第１の値のときに第１のスイッチ信号を
   発生し、前記比較信号が第２の値のときに第２のスイッ
   チ信号を発生するスイッチ制御手段と、 前記第１のスイッチ信号の供給を受け前記候補クロック
   を前記昇圧クロックとして選択して前記昇圧手段に供給
   する第１のスイッチ手段と、 前記第２のスイッチ信号の供給を受け最高周波数の前記
   第ｎのクロックを前記昇圧クロックとして選択して前記
   昇圧手段に供給する第２のスイッチ手段とを備えること
   を特徴とする昇圧回路。
2. 【請求項２】 前記昇圧電圧比較手段が、一端に前記昇
   圧電圧の供給を受ける第１の抵抗と一端を前記第１の抵
   抗の他端に接続して共通接続点を形成し他端を接地にそ
   れぞれ接続した第２の抵抗とから成り前記共通接続点か
   ら前記分圧電圧を出力する分圧回路と、 前記分圧電圧と前記基準電圧と比較して前記比較信号を
   出力するコンパレータとを備えることを特徴とする請求
   項１記載の昇圧回路。
3. 【請求項３】 前記第１及び第２のスイッチ手段が、Ｍ
   ＯＳトランジスタのドレイン・ソースのいずれか一方を
   入力端とし他方を出力端として、ゲートに前記第１又は
   第２のスイッチ制御信号を供給するように構成したトラ
   ンスファゲートを備えることを特徴とする請求項１記載
   の昇圧回路。
4. 【請求項４】 前記クロック選択手段が、前記第１〜第
   ｎのクロックの各々が入力する第１〜第ｎのＭＯＳトラ
   ンジスタのドレイン・ソースのいずれか一方を入力端と
   し他方を出力端として、ゲートに前記クロック選択信号
   により設定される第１〜第ｎのゲート制御信号の各々の
   供給を受けるように構成した第１〜第ｎのトランスファ
   ゲートを備えることを特徴とする請求項１記載の昇圧回
   路。
5. 【請求項５】 前記ｎが４であり、前記クロック選択信
   号発生手段が、リセット信号で初期化され、バイナリデ
   ータである前記外部データ信号の第１，第２ビットの値
   をそれぞれ格納し第１，第２のデータ信号をそれぞれ出
   力する第１，第２のレジスタと、 前記第１，第２データ信号の各々を反転し第１，第２の
   反転データ信号をそれぞれ出力する第１，第２のインバ
   ータと、 前記第１，第２の反転データ信号の論理積演算により前
   記第１のクロックを選択する第１のゲート制御信号を生
   成する第１のＡＮＤゲートと、 前記第２の反転データ信号と前記第１のデータ信号との
   論理積演算により前記第２のクロックを選択する第２の
   ゲート制御信号を生成する第２のＡＮＤゲートと、 前記第１の反転データ信号と前記第２のデータ信号との
   論理積演算により前記第３のクロックを選択する第３の
   ゲート制御信号を生成する第３のＡＮＤゲートと、 前記第１，第２のデータ信号の論理積演算により第４の
   クロックを選択する第４のゲート制御信号を生成する第
   ４のＡＮＤゲート とを備えることを特徴とする請求項１
   記載の昇圧回路。
6. 【請求項６】 請求項１乃至５のいずれか１つに記載の
   昇圧回路が半導体チップに形成されていることを特徴と
   する半導体集積回路。