JP2000312471A - 昇圧回路及びこれを用いた半導体集積回路 - Google Patents

昇圧回路及びこれを用いた半導体集積回路

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JP2000312471A JP11927399A JP11927399A JP2000312471A JP 2000312471 A JP2000312471 A JP 2000312471A JP 11927399 A JP11927399 A JP 11927399A JP 11927399 A JP11927399 A JP 11927399A JP 2000312471 A JP2000312471 A JP 2000312471A
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Abstract

(57)【要約】 【課題】負荷変動や温度変化等によるセットアップ時間
の変化に対応可能とする。 【解決手段】昇圧電圧CPO対応の比較電圧VCの基準
電圧VRに対する高低対応のHレベル,Lレベルの一方
を比較信号CMとして出力するコンパレータ部4と、比
較信号CMのHレベル,Lレベルの各々に応答してスイ
ッチ信号CX、CXBの各々を発生するスイッチ制御部
22と、スイッチ信号CXの供給に応答して選択クロッ
クSCKを昇圧クロックCPLKとして選択して昇圧部
3に供給するトランスファゲートT121と、スイッチ
信号CXBの供給に応答して最高周波数のクロックCL
Knを昇圧クロックCPLKとして選択して昇圧部3に
供給するトランスファゲートT122とを備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は昇圧回路及びこれを
用いた半導体集積回路に関し、特に供給電圧より高い電
圧を必要とする不揮発性半導体記憶装置等に内蔵される
昇圧回路及びこれを用いた半導体集積回路(以下LS
I)に関する。
【0002】
【従来の技術】近年LSIは、回路素子の微細化及び回
路の大規模化に伴い、電源電圧が低くなってきており、
一方、EEPROM(電気的消去可能プログラマブルR
OM)等の不揮発性半導体記憶装置の書き込み及び消去
機能のように通常の電源電圧以上の高電圧を必要とする
ものがある。このため、供給電源電圧以上の高電圧を発
生しこれを供給する昇圧回路を備える。
【0003】また、この種のLSIは、処理能力の向上
と低消費電流化が要求されている。特に、昇圧回路に要
求される性能は、低消費電流動作、用途に応じた幅広い
動作電圧範囲、短時間に所定電位に到達すること、すな
わち、セットアップが完了すること、そして負荷回路等
他回路に影響を受けない安定した動作である。
【0004】この要求に応えるために、例えばセットア
ップが完了するまでの時間、すなわちセットアップ時間
を短時間とするためには、昇圧用クロックを必要以上
に、すなわち通常使用する周波数以上に高速化したり、
ソフトウエア的にセットアップ完了までこの電源を用い
る回路動作を待たせるウェイト時間を設定する処置を取
ることになる。
【0005】また、安定した動作を得るためには、例え
ば、性能に余裕を持たせるため、昇圧部の容量を大き目
に設計したり、昇圧用クロックを高周波側に振った周波
数とする、といった大きいマージンを持った設計を行う
必要を生じる。
【0006】以上のことより、ハード、ソフト的に負担
を要することになり、この負担は使用制限といった形に
て現れることになってしまう。一般的には、セットアッ
プ時間を要する場合の処置は、ソフトウエア負担として
処理される場合が多い。
【0007】従来の昇圧回路は、昇圧用クロックを電圧
検出により切替えるという構成を有していなかった。そ
のため、必要なセットアップ時間は、そのLSIにおい
てハードウエアあるいはソフトウエアで設定されたクロ
ック周波数に依存する。
【0008】従来の一般的な昇圧回路をブロックで示す
図5を参照すると、この従来の昇圧回路は、選択信号C
Sの制御に応答して複数のクロックCLK1,CLK
2,・・・CLKnのうちの1つを昇圧クロックCPL
Kとして選択し出力するクロック選択部101と、外部
から供給されるデータバス信号DBのデータに対応した
選択信号CSを出力するクロック制御部102と、昇圧
クロックCPLKの供給に応答して昇圧電圧CPOを出
力する昇圧部3とを備える。
【0009】クロック選択部101は、選択信号CSの
制御に応答して周波数が異なる複数のクロックCLK
1,CLK2,・・・CLKnのうちの1つを昇圧クロ
ックCPLKとして選択するセレクタ部11を備える。
【0010】クロック制御部102は、リセット信号R
の供給に応答してリセットし外部から供給されるデータ
バス信号DBのバイナリデータに対応する選択信号CS
を出力するクロック選択レジスタ部21を備える。
【0011】昇圧部3は、例えば、所定容量のポンピン
グコンデンサと、昇圧クロックCPLKに同期してこの
コンデンサの一端を接地と電源VDDとのいずれか一方
に、他端を昇圧クロックCPLK対応の所定電圧の充電
パルスを出力するパルス源と昇圧出力CPOとのいずれ
か一方にそれぞれ切り替えるスイッチとを有し、昇圧ク
ロックCPLKのHレベルのとき上記ポンピングコンデ
ンサを上記充電パルスのHレベルに充電し、昇圧クロッ
クCPLKのLレベルのとき上記ポンピングコンデンサ
の上記充電パルスの電位に電源VDDを積み増して昇圧
出力CPOとして出力する公知のチャージポンプ回路を
含んで構成する。なお、上記ポンピングコンデンサの両
端の上記各スイッチの電源VDDの入力側及び昇圧出力
CPOの出力側にそれぞれ逆流阻止用としてダイオード
又は同等の機能を有するスイッチ回路を設けている。
【0012】この種のチャージポンプ回路を用いた昇圧
部では、昇圧クロックCPLKの供給開始から昇圧出力
CPOが所定の電圧に到達するまでの時間であるセット
アップ時間は、ポンピングコンデンサの容量を含む充放
電回路の各パラメータを一定とすると、昇圧クロックC
PLKの周波数と負荷条件とから決まる。昇圧クロック
CPLK周波数一定とすると、負荷が軽い場合は、セッ
トアップ時間が短く、逆に重い場合は長くなる。また、
負荷を一定とすると、昇圧クロックCPLK周波数が高
い程セットアップ時間が短くなる。しかし、昇圧クロッ
クCPLK周波数が高い程、消費電流が増加するので、
これらセットアップ時間と消費電流とのトレ−ドオフが
必要である。
【0013】次に、図5を参照して、従来の昇圧回路の
動作について説明すると、クロック制御部102のクロ
ック選択レジスタ部21は、電源投入時等の初期状態
で、リセット信号Rの供給に応答してリセットされる。
次に外部から供給を受けるデータバス信号DBを格納し
このデータバス信号DB対応の選択信号CSを出力し
て、クロック選択部101に供給する。クロック選択部
101では、セレクタ部11が、入力したクロックCL
K1,CLK2,・・・CLKnのうち選択信号CSの
指定する1つ、例えばCLK1を昇圧クロックCPLK
として選択し、昇圧回路3に供給する。昇圧回路3は、
昇圧クロックCPLKの供給に応答して所定の昇圧動作
を行い昇圧出力CPOを出力する。
【0014】以上述べたように、従来の昇圧回路では、
設計上あるいはある条件での実測の負荷状態に対応して
適切なセットアップ時間及び低消費電流が得られるよう
昇圧クロックCPLKの周波数対応のクロックCLKを
選択し、一旦選択するとその周波数で固定していた。
【0015】
【発明が解決しようとする課題】上述した従来の昇圧回
路及びこれを用いた半導体集積回路は、予め設定した条
件に従い昇圧クロック周波数を選択・設定した後は、こ
の設定周波数に固定して動作するので、負荷変動や温度
変化等によるセットアップ時間の変化に対応することが
できないという欠点があった。
【0016】本発明の目的は、上記欠点を解消し、負荷
変動や温度変化等によるセットアップ時間の変化に対応
可能な昇圧回路及びこれを用いた半導体集積回路を提供
することにある。
【0017】
【課題を解決するための手段】第1の発明の昇圧回路
は、設定された周波数の昇圧クロックの供給に応答して
電源電圧より高い所定の電圧の昇圧電圧を発生し出力す
る昇圧手段を有する昇圧回路において、クロック選択信
号の制御に応答して周波数を昇順に高くなるように設定
した第1〜第n(2以上の整数)のクロックのうちの1
つを前記昇圧クロックの候補クロックとして選択するク
ロック選択手段と、外部データ信号の値に対応する前記
クロック選択信号を発生するクロック選択信号発生手段
と、前記昇圧電圧を一定の分圧比で分圧した分圧電圧を
基準電圧と比較し前記分圧電圧の前記基準電圧に対する
高低対応の第1,第2の値の一方を比較信号として出力
する昇圧電圧比較手段と、前記比較信号の第1の値に応
答して第1のスイッチ信号を発生し、前記比較信号の第
2の値に応答して第2のスイッチ信号を発生するスイッ
チ制御手段と、前記第1のスイッチ信号の供給に応答し
て前記候補クロックを前記昇圧クロックとして選択して
前記昇圧手段に供給する第1のスイッチ手段と、前記第
2のスイッチ信号の供給に応答して最高周波数の前記第
nのクロックを前記昇圧クロックとして選択して前記昇
圧手段に供給する第2のスイッチ手段とを備えて構成さ
れている。
【0018】第2の発明の半導体集積回路は、第1の発
明の昇圧回路が半導体チップに形成されていることを特
徴とするものである。
【0019】
【発明の実施の形態】次に、本発明の実施の形態を図5
と共通の構成要素には共通の参照文字/数字を付して同
様にブロックで示す図1を参照すると、この図に示す本
実施の形態の昇圧回路は、従来と共通の昇圧クロックC
PLKの供給に応答して昇圧電圧CPOを出力する昇圧
部3に加えて、選択信号CSの制御に応答して周波数を
昇順に高くなるように設定した複数のクロックCLK
1,CLK2,・・・CLKnのうちの1つを選択クロ
ックSCKとして選択するとともに、制御信号CXの制
御に応答して最高周波数のクロックCLKnと選択クロ
ックSCKのいずれか一方を選択して昇圧クロックCP
LKとして出力するクロック選択部1と、外部から供給
されるデータバス信号DBのデータに対応した選択信号
CSを出力するとともに、比較信号CMの供給に応答し
て制御信号CXを出力するクロック制御部2と、昇圧電
圧CPOとリファレンス電圧VRとを比較し比較信号C
Mを出力するコンパレータ部4と、電源電圧VDDから
所定のリファレンス電圧VRを生成し出力するリファレ
ンス部5とを備える。
【0020】クロック選択部1は、従来と共通の選択信
号CSの制御に応答して周波数を昇順に高くなるように
設定した複数のクロックCLK1,CLK2,・・・C
LKnのうちの1つを選択クロックSCKとして選択す
るセレクタ部11と、制御信号CXの制御に応答して最
高周波数のクロックCLKnと選択クロックSCKのい
ずれか一方を選択して昇圧クロックCPLKとして出力
するスイッチ部12とを備える。
【0021】クロック制御部2は、従来と共通のリセッ
ト信号Rの供給に応答して初期化され、外部から供給さ
れるディジタル信号であるデータバス信号DBのバイナ
リデータをデコードして対応する選択信号CSを出力す
るクロック選択レジスタ部21と、リセット信号Rの供
給に応答して初期化され比較信号CMの供給に応答して
制御信号CX及びその反転信号である反転制御信号CX
Bを出力するスイッチ制御部22とを備える。
【0022】以下において、説明の便宜上、本実施の形
態では4種類のクロック、すなわちnを4とし、低周波
数側から順にクロックCLK1,CLK2,CLK3,
及び最高周波数のクロックCLK4を用いるものとす
る。また、昇圧部3の出力CPOの所定電位までの到達
時間、すなわちセットアップ時間は、昇圧クロックCP
LKの周波数と直線関係で低減(反比例)するものとす
る。一方、昇圧部3の消費電流は昇圧クロックCPLK
の周波数と直線関係で増加すなわち比例するものとす
る。
【0023】この場合のクロック選択部1、クロック制
御部2の詳細な回路の一例を回路図で示す図2を参照す
ると、クロック選択部1のセレクタ部11は、各々の入
力端にクロックCLK1〜CLK4の各々の供給を受け
各々の出力端を共通接続し、選択信号CSを構成し常に
1つだけがHレベルとなる選択信号CS1〜CS4の各
々のHレベルに応答して導通しクロックCLK1〜CL
K4の各々を通過させるトランスファゲートT111〜
T114を備え、クロックCLK1〜CLK4の内の1
つを選択して選択クロックSCKとして出力する。ま
た、上記選択動作と無関係にクロックCLK4を単独で
出力する。
【0024】クロック選択部1のスイッチ部12は、入
力端に選択クロックSCKの供給を受け制御信号CXの
Hレベルに応答して導通し、この選択クロックSCKを
通過させるトランスファゲートT121と、入力端にク
ロックCLK4の供給を受け出力端をトランスファゲー
トT121の出力端と共通接続し制御信号CXBのHレ
ベルに応答して導通し、このクロックCLK4を通過さ
せるトランスファゲートT122とを備え、選択クロッ
クSCKとクロックCLK4とのいずれか一方を昇圧ク
ロックCPLKとして出力する。
【0025】なお、トランスファゲートT111〜T1
14及びT121,T122は、例えばMOSトランジ
スタのドレイン・ソースのいずれか一方を入力端、他方
を出力端とし、ゲートに選択/制御信号を供給するよう
に構成することにより実現できる。
【0026】クロック制御部2のクロック選択レジスタ
部21は、リセット信号Rでリセットされ、2ビットの
データバス信号DBの第1,第2ビットの値をそれぞれ
格納しデータ信号D1,D2をそれぞれ出力するレジス
タ211,212と、データ信号D1,D2の各々を反
転し反転データ信号D1B,D2Bをそれぞれ出力する
インバータI211,I212と、反転データ信号D1
B,D2Bの論理積(AND)をとり選択信号CS1を
出力するAND回路G211と、データ信号D1と反転
データ信号D2BとのANDをとり選択信号CS2を出
力するAND回路G212と、データ信号D2と反転デ
ータ信号D1BとのANDをとり選択信号CS3を出力
するAND回路G213と、データ信号D1,D2のA
NDをとり選択信号CS4を出力するAND回路G21
4とを備える。すなわち、これらインバータI211,
I212と、AND回路G211〜G214は公知の2
ビットデータのデコード回路を構成する。上述のよう
に、本実施の形態では、選択対象の入力クロックをクロ
ックCLK1〜CLK4の4種としたので、データバス
信号DBは2ビットのバイナリ信号でよい。ここでは、
説明の便宜上、データバス信号DBの第1,第2の各ビ
ット対応のデータ信号D1,D2の値00,01,1
0,及び11の各々がそれぞれ選択信号CS1,CS
2,CS3,及びCS4に対応するものとした。
【0027】クロック制御部2のスイッチ制御部22
は、比較信号CMの供給に応答して制御信号CXを発生
するスイッチ信号発生部221と、制御信号CXを反転
し反転制御信号CXBを出力するインバータI221と
を備える。
【0028】コンパレータ部4の詳細をブロックで示す
図3を参照すると、このコンパレータ部4は、昇圧電圧
CPOを比較対象の基準電圧VRとほぼ同一レベルの比
較電圧VCに変換する分圧回路41と、比較電圧VCと
基準電圧VRとを比較し比較電圧VCの方が高い場合に
Hレベルの比較信号CMを出力し逆の場合はLレベルを
出力するコンパレータ42とを備える。分圧回路41
は、直列接続した抵抗R411,R412の一端に昇圧
電圧CPOを入力し、他端を接地し、直列接続点から比
較電圧VCを出力する。
【0029】リファレンス部5は、例えば電源VDDを
分圧して所定の基準電圧VRを発生する。
【0030】次に、図1、図2及び図3を参照して本実
施の形態の電源投入時からの一連の動作について説明す
ると、まず、電源投入に同期して供給を受けるリセット
信号Rにより、クロック制御部2のクロック選択レジス
タ21と、スイッチ制御部22とを初期化する。この初
期化により、クロック制御部2のクロック選択レジスタ
21では、レジスタ211,212の各々の値が0とな
り、データ信号D1,D2として00を出力する。この
結果、選択信号CS1がHレベルとなり、他の選択信号
CS2〜CS4はLレベルの状態でクロック選択部1の
セレクタ部11に入力する。セレクタ部11では選択信
号CS1のHレベルに応答してトランスファゲートT1
11が導通し、最低周波数のクロックCLK1を通過さ
せ選択クロックSCKとして出力する。このとき、他の
選択信号CS2〜CS4がLレベルであるので、トラン
スファゲートT112〜T114は遮断状態であり、従
ってクロックCLK2〜CLK4は阻止され出力しな
い。
【0031】このとき、スイッチ制御部22のスイッチ
信号発生部221は、上記のようにリセット信号Rによ
り初期化されており、比較信号CMの値とは無関係にス
イッチ制御信号CXをHレベルとする。このスイッチ制
御信号CXのHレベルに応答してスイッチ部12のトラ
ンスファゲートT121が導通し、選択クロックSCK
を通過させ昇圧クロックCPLKとして出力する。一
方、反転スイッチ制御信号CXBはLレベルであるの
で、トランスファゲートT122は遮断状態である。昇
圧部3は、昇圧クロックCPLKの供給に応答して昇圧
動作を開始する。昇圧動作開始前は昇圧出力CPOは接
地レベル(0V)であり、昇圧動作の開始後は時間経過
と共に昇圧出力CPOの電位が上昇していく。しかし、
この最低周波数のクロックCLK1では、昇圧部3の昇
圧出力CPOが所望の電位に到達するには相当の時間す
なわち長いセットアップ時間を必要とする。このセット
アップ時間中においては、この電源を用いる回路の正常
な動作が不可能であるので、この期間に対応して、動作
を待たせるウェイト時間を設定する必要がある。
【0032】このウェイト時間中では、昇圧出力CPO
が所定電位より低く、従ってこの昇圧出力CPOを分圧
した比較電圧VCが基準電圧VRより低い(VC<V
R)。従って、コンパレータ部4のコンパレータ42
は、この(VC<VR)条件に応答して比較信号CMを
Lレベルとする。スイッチ信号発生部221は、比較信
号CMのLレベルに応答してスイッチ制御信号CXをL
レベルに変化させる。インバータI221はLレベルの
御信号CXを反転しHレベルの反転スイッチ制御信号C
XBを出力する。この反転スイッチ制御信号CXBのH
レベルに応答してスイッチ部12のトランスファゲート
T122が導通し、最高周波数のクロックCLK4を通
過させ昇圧クロックCPLKとして出力する。一方、ス
イッチ制御信号CXはLレベルであるので、トランスフ
ァゲートT121は遮断状態となり、選択クロックSC
Kを阻止する。昇圧部3は最高周波数のクロックCLK
4対応の昇圧クロックCPLKの供給に応答して昇圧動
作を高速化し、昇圧出力CPOの電位を急速に上昇させ
る。
【0033】説明の便宜上、クロックCLK1,CLK
2,CLK3,CLK4の各周波数を1MHz,2MH
z,3MHz,4MHzとする。また、上述したよう
に、昇圧部3の出力CPOの所定電位までのセットアッ
プ時間は、昇圧クロックCPLKの周波数と反比例する
ものとしているので、クロックCLK4によるセットア
ップ時間は、クロックCLK1によるセットアップ時間
の1/4に短縮される。また、電流消費は昇圧クロック
CPLKの周波数と比例するものとしているので、クロ
ックCLK4による昇圧動作の消費電流は、クロックC
LK1による場合の4倍となる。
【0034】その後、昇圧部3の出力CPOが上昇し、
対応する比較電圧VCが基準電圧VRを超える(VC>
VR)と、コンパレータ42は、この(VC>VR)条
件に応答して比較信号CMをHレベルとする。上記とは
逆に、スイッチ信号発生部221は、比較信号CMのH
レベルに応答してスイッチ制御信号CXをHレベルに変
化させ、これによりスイッチ部12のトランスファゲー
トT121が導通し、トランスファゲートT122が遮
断して再度選択クロックSCKを昇圧クロックCPLK
として選択・出力する。昇圧部3は、再度クロックCL
K1対応の昇圧クロックCPLKで昇圧動作を継続す
る。このことにより、必要以上の高速クロックを用いる
ことがないので、低消費電流化が可能となる。
【0035】また、昇圧出力CPOの電位が何らかの原
因で低下し、対応の比較電圧VCが基準電圧以下となっ
た場合は、比較信号がLレベルとなることにより、再度
最高速クロックCLK4に切り替えて昇圧を行い短時間
で所定の昇圧電圧に復旧できる。
【0036】以上の説明では、データバス信号DBの各
ビット値が初期値すなわちデータ信号D1,D2が00
の場合で説明したが、データ信号D1,D2が00以外
の01,10でも同様な動作が可能である。
【0037】また、選択対象のクロック周波数の種類数
nを4として説明したが、この種類数nは2以上であれ
ば同様な効果が得られる。
【0038】以上説明したように、本実施の形態の昇圧
回路は、電源電圧投入時などのように、昇圧出力電圧が
低く、比較電圧が基準電圧より低い場合には、強制的に
最高周波数のクロックを昇圧クロックとして選択するこ
とにより、セットアップ時間を短縮し、昇圧電圧が上昇
して上記比較電圧が上記基準電圧を越えると自動的に最
初に選択した周波数のクロックに復旧させる。
【0039】これによりセットアップ時間の短縮化とと
もに、昇圧完了後はクロック選択レジスタが指定したク
ロックでの継続昇圧を行い、昇圧出力を供給することに
より低消費電流化も可能となる。
【0040】次に、本願発明の第2の実施の形態をブロ
ックで示す図4を参照すると、この図に示す本実施の形
態の半導体集積回路は、1つのチップ上に形成され、上
述した第1の実施の形態の昇圧回路100と、昇圧回路
100に供給する複数のクロックCLK1,CLK2,
CLK3,CLK4と後述の中央処理部用のクロックC
Kとを発生するクロック発生部200と、全体制御を行
う中央処理部300と、EEPROM400とを有す
る。
【0041】図4を参照して本実施の形態の動作につい
て説明すると、これら昇圧回路100、クロック発生部
200、中央処理部300及びEEPROM400は動
作用の電源として電源VDDの供給を受けて動作する。
EEPROM400は、さらに昇圧回路100から、電
源VDDより高圧の所定電圧の昇圧電圧CPOの供給を
受ける。クロック発生部200は、クロックCLK1,
CLK2,CLK3,CLK4とクロックCKとを発生
し、クロックCLK1,CLK2,CLK3,CLK4
を昇圧回路100に、クロックCKを中央処理部300
にそれぞれ供給する。通常時には、昇圧回路100は、
中央処理部300からのデータバス信号DBの値に対応
して昇圧クロックとして例えばクロックCLK1を選択
し第1の実施の形態で説明した昇圧動作を行い、昇圧電
圧CPOを出力し、EEPROM400に供給する。E
EPROMの消費電流の増加等により昇圧電圧CPOの
電圧が低下し、昇圧電圧CPO対応の比較電圧が基準電
圧以下になると、第1の実施の形態で説明したように、
昇圧クロックとして最高周波数のクロックCLK4を選
択し、急速に昇圧電圧CPOの電圧の回復を図る。昇圧
電圧CPOの電圧が所定値に達すると再度当初のクロッ
クCLK1を昇圧クロックとして選択するよう切り替え
る。
【0042】
【発明の効果】以上説明したように、本発明の昇圧回路
及びこれを用いた半導体集積回路は、分圧電圧の基準電
圧に対する高低対応の第1,第2の値の一方を比較信号
として出力する昇圧電圧比較手段と、比較信号の第1,
第2の値の各々に応答して第1,第2のスイッチ信号の
各々を発生するスイッチ制御手段と、上記第1のスイッ
チ信号の供給に応答して候補クロックを昇圧クロックと
して選択して昇圧手段に供給する第1のスイッチ手段
と、上記第2のスイッチ信号の供給に応答して最高周波
数の第nのクロックを上記昇圧クロックとして選択して
上記昇圧手段に供給する第2のスイッチ手段とを備える
ことにより、電源電圧投入時などのように、昇圧出力電
圧が低く、比較電圧が基準電圧より低い場合には、強制
的に最高周波数のクロックを昇圧クロックとして選択す
ることにより、セットアップ時間を短縮し、昇圧電圧が
上昇して上記比較電圧が上記基準電圧を越えると自動的
に最初に選択した周波数のクロックに復旧させるので、
これによりセットアップ時間の短縮化とともに、昇圧完
了後はクロック選択レジスタが指定したクロックでの継
続昇圧を行い、昇圧出力を供給することにより低消費電
流化も可能となるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示す昇圧回路のブ
ロック図である。
【図2】図1のクロック選択部とクロック制御部の詳細
を示す回路図である。
【図3】図1のコンパレータ部の詳細を示す回路図であ
る。
【図4】本発明の第2の実施の形態を示す図1の昇圧回
路を用いた半導体集積回路のブロック図である。
【図5】従来の昇圧回路の一例を示すブロック図であ
る。
【符号の説明】
1,101 クロック選択部 2,102 クロック制御部 3 昇圧部 4 コンパレータ部 5 リファレンス部 11 セレクタ部 21 クロック選択レジスタ部 22 スイッチ制御部 211,212 レジスタ 221 スイッチ信号発生部 41 分圧回路 42 コンパレータ 100 昇圧回路 200 クロック発生部 300 中央処理部 400 EEPROM G211,G212,G213,G214 AND回
路 I211,I212,I221 インバータ R411,R412 抵抗 T111,T112,T113,T114,T121,
T122 トランスファゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成12年8月1日(2000.8.1)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】
【課題を解決するための手段】第1の発明の昇圧回路
は、設定された周波数の昇圧クロックの供給を受け電源
電圧より高い予め定めた電圧の昇圧電圧を発生し出力す
る昇圧手段を有する昇圧回路において、クロック選択信
号の制御により周波数を昇順に高くなるように設定した
第1〜第n(2以上の整数)のクロックのうちの1つを
前記昇圧クロックの候補クロックとして選択するクロッ
ク選択手段と、外部データ信号の値により設定される前
記クロック選択信号を発生するクロック選択信号発生手
段と、前記昇圧電圧を一定の分圧比で分圧した分圧電圧
を基準電圧と比較し前記分圧電圧の前記基準電圧に対す
る高低対応の第1,第2の値の一方を比較信号として出
力する昇圧電圧比較手段と、前記比較信号第1の値
ときに第1のスイッチ信号を発生し、前記比較信号
2の値のときに第2のスイッチ信号を発生するスイッチ
制御手段と、前記第1のスイッチ信号の供給を受け前記
候補クロックを前記昇圧クロックとして選択して前記昇
圧手段に供給する第1のスイッチ手段と、前記第2のス
イッチ信号の供給を受け最高周波数の前記第nのクロッ
クを前記昇圧クロックとして選択して前記昇圧手段に供
給する第2のスイッチ手段とを備えて構成されている。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B025 AD10 AE05 AE06 5F038 BB05 BG03 BG05 BG08 CD06 CD15 CD16 DF01 DF08 DF14 5H730 AA14 BB02 BB57 FD01 FF09 FG07

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 設定された周波数の昇圧クロックの供給
    に応答して電源電圧より高い所定の電圧の昇圧電圧を発
    生し出力する昇圧手段を有する昇圧回路において、 クロック選択信号の制御に応答して周波数を昇順に高く
    なるように設定した第1〜第n(2以上の整数)のクロ
    ックのうちの1つを前記昇圧クロックの候補クロックと
    して選択するクロック選択手段と、 外部データ信号の値に対応する前記クロック選択信号を
    発生するクロック選択信号発生手段と、 前記昇圧電圧を一定の分圧比で分圧した分圧電圧を基準
    電圧と比較し前記分圧電圧の前記基準電圧に対する高低
    対応の第1,第2の値の一方を比較信号として出力する
    昇圧電圧比較手段と、 前記比較信号の第1の値に応答して第1のスイッチ信号
    を発生し、前記比較信号の第2の値に応答して第2のス
    イッチ信号を発生するスイッチ制御手段と、 前記第1のスイッチ信号の供給に応答して前記候補クロ
    ックを前記昇圧クロックとして選択して前記昇圧手段に
    供給する第1のスイッチ手段と、前記第2のスイッチ信
    号の供給に応答して最高周波数の前記第nのクロックを
    前記昇圧クロックとして選択して前記昇圧手段に供給す
    る第2のスイッチ手段とを備えることを特徴とする昇圧
    回路。
  2. 【請求項2】 前記昇圧電圧比較手段が、一端に前記昇
    圧電圧の供給を受ける第1の抵抗と一端を前記第1の抵
    抗の他端に接続して共通接続点を形成し他端を接地にそ
    れぞれ接続した第2の抵抗とから成り前記共通接続点か
    ら前記分圧電圧を出力する分圧回路と、 前記分圧電圧と前記基準電圧と比較して前記比較信号を
    出力するコンパレータとを備えることを特徴とする請求
    項1記載の昇圧回路。
  3. 【請求項3】 前記第1及び第2のスイッチ手段が、M
    OSトランジスタのドレイン・ソースのいずれか一方を
    入力端他方を出力端とし、ゲートに前記第1又は第2の
    スイッチ制御信号を供給するように構成したトランスフ
    ァゲートを備えることを特徴とする請求項1記載の昇圧
    回路。
  4. 【請求項4】 前記クロック選択手段が、前記第1〜第
    nのクロックの各々に対応して第1〜第nのMOSトラ
    ンジスタのドレイン・ソースのいずれか一方を入力端他
    方を出力端とし、ゲートに前記クロック選択信号対応の
    第1〜第nのゲート制御信号を供給するように構成した
    第1〜第nのトランスファゲートを備えることを特徴と
    する請求項1記載の昇圧回路。
  5. 【請求項5】 前記クロック選択信号発生手段が、リセ
    ット信号で初期化され、バイナリデータである前記外部
    データ信号の第1〜第m(mは、n=2m を満足する整
    数)ビットの値をそれぞれ格納し第1〜第mのデータ信
    号をそれぞれ出力する第1〜第mのレジスタと、 前記第1〜第mデータ信号の各々を反転し第1〜第mの
    反転データ信号をそれぞれ出力する第1〜第mのインバ
    ータと、 前記第1〜第mのデータ信号の各々と前記第1〜第mの
    反転データ信号の各々との所定の組合せ及びその所定論
    理演算により前記第1〜第nのクロックの各々に対応す
    る第1〜第nのゲート制御信号を生成する第1〜第nの
    論理演算手段とを備えることを特徴とする請求項1記載
    の昇圧回路。
  6. 【請求項6】 請求項1乃至5のいずれか1つに記載の
    昇圧回路が半導体チップに形成されていることを特徴と
    する半導体集積回路。
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