KR100528423B1 - 반도체집적회로및마이크로컴퓨터 - Google Patents

Abstract

본 발명은 불휘발성 메모리와 중앙처리장치를 포함하는 반도체 집적회로에 관한 것으로서, 플래시 메모리와 같은 전기적으로 프로그래밍 및 소거 가능한 불휘발성 메모리를 내장한 마이크로컴퓨터 등의 반도체 집적회로에 있어서 저전압동작을 포함하는 비교적 넓은 외부전원전압 범위에서 안정적으로 내장 불휘발성 메모리의 프로그래밍 및 소거를 가능하게 하기 위해, 전기적으로 프로그래밍 및 소거가능한 불휘발성 메모리와 불휘발성 메모리로 액세스 가능한 중앙처리장치를 1개의 반도체기판상에 형성한 반도체 집적회로로서, 반도체집적회로는 전압클램프수단과 승압회로를 구비하고, 반도체기판의 외부에서 공급되는 단일의 외부전원전압을 동작전원으로 함과 동시에 반도체집적회로의 외부전원전압의 허용범위가 제1 전압에서 제1 전압보다 작은 제2 전압까지로 되고, 전압 클램프수단은 외부전원전압을 받아서 제2 전압보다 작은 전압을 발생하고, 승압회로는 전압 클램프수단에서 출력된 전압을 받아서 전압 클램프수단에서 출력된 전압보다 큰 내부 정승압전압 또는 내부 부승압전압을 발생하고, 불휘발성 메모리는 내부 정승압전압 또는 내부 부승압전압을 사용해서 데이타의 소거 또는 프로그래밍을 실행하는 복수의 불휘발성 메모리셀을 갖는 구성으로 하였다.

이와 같은 구성으로 하는 것에 의해, 저전압동작을 포함하는 비교적 넓은 외부전원전압 범위에서 내장 불휘발성 메모리의 소거 및 프로그래밍을 가능하게 한다는 등의 효과가 얻어진다.

Description

반도체 집적회로 및 마이크로컴퓨터

본 발명은 불휘발성 메모리와 중앙처리장치를 포함하는 반도체 집적회로에 관한 것으로서, 예를 들면 플래시 메모리와 중앙처리장치를 내장한 1칩형 마이크로컴퓨터, 데이타 처리장치 또는 마이크로 프로세서의 외부동작전원을 단일화하는데 적용해서 유효한 기술에 관한 것이다.

플래시 메모리를 내장한 마이크로컴퓨터로서, 예를 들면 (주) 히다치세사쿠쇼의 H8/538F, H8/3048, H8/3434F 등이 있다.

플래시 메모리의 메모리셀 트랜지스터는 플로팅 게이트, 제어게이트, 소오스 및 드레인을 갖고, 플로팅 게이트내로의 전하주입상태에 따른 2진 정보를 유지한다. 예를 들면, 플로팅 게이트내에 전하가 주입되면 메모리셀의 임계값전압이 상승하고 제어게이트에서 본 임계값전압이 높게 되는 것에 의해, 메모리셀에는 전류가 흐르지 않게 된다. 또, 플로팅 게이트에서 전하를 방출해서 제어게이트에서 본 임계값전압을 낮게 하는 것에 의해 메모리셀에 전류가 흐른다. 특히 제한되지는 않지만, 상기 메모리셀의 임계값전압을 리드시의 워드선 선택레벨보다 높게 하는 동작을 소거동작(그것에 의해 선택되는 데이타는 논리값"1" : 소거상태), 상기 메모리셀의 임계값전압을 리드시의 워드선 선택레벨보다 낮게 하는 동작을 프로그래밍동작(그것에 의해 선택되는 데이타는 논리값"0" : 프로그래밍상태(programming state))이라고 한다. 또한, 메모리셀에 기억된 데이타의 소거상태와 프로그래밍상태는 상기와는 반대로 정의하는 경우도 있다.

상기 메모리셀 트랜지스터에 대한 소거나 프로그래밍에서는 플로팅 게이트를 고전계내에 두어야 하므로, 3V나 5V와 같은 일반적인 전원전압보다 레벨이 높은 소거 및 프로그래밍용 고전압을 필요로 한다. 그와 같은 고전압은 종래 외부전원으로서 공급되고 있었다.

그러나, 그와 같은 고전압을 외부전원에서 얻는 경우는 상기 마이크로컴퓨터가 실장되는 회로기판에 이들 고전압을 발생시키는 회로를 탑재해야 하고, 고전압이기 때문에 회로기판의 설계에 특별한 배려가 필요하게 되어, 사용상 편리함이 나쁘다는 문제가 있다.

본 발명자는 플래시 메모리를 내장한 마이크로컴퓨터를 3V나 5V와 같은 단일 전원에서 동작가능하게 하는 것에 대해서 검토하였다. 즉, 외부 단일전원을 내부에서 승압해서 프로그래밍 및 소거를 위한 고전압을 생성한다.

이 때, 저소비전력의 요청으로 인해 마이크로컴퓨터의 동작전원은 저전압화가 진행되어 3V로 되는 것이 있고, 또 5V 단일전원을 이용하는 시스템도 있다. 전원전압을 3V 또는 5V 중의 어느 것으로 할지는 마이크로컴퓨터가 응용되는 시스템의 사양에 따라 결정된다. 이 때문에, 반도체 제조업체로서는 3V에서 5V와 같은 비교적 넓은 범위의 전원에서 동작할 수 있도록 마이크로컴퓨터를 설계하는 것이 득책(得策)이다.

이것을 고려했을 때, 본 발명자의 검토에 의하면 이하의 점이 명확하게 되었다. 즉, 플래시 메모리에 대한 전하주입방식으로는 메모리셀 트랜지스터의 채널에 비교적 큰 전류를 흐르게 하여 드레인 근방에 열전자(hot electron)를 발생시키는 것에 의해, 플로팅 게이트에 전하를 주입하는 채널주입방식과 플로팅 게이트와 드레인 사이에 소정의 전계강도를 작용해서 드레인 근방의 비교적 얇은 터널 산화막에 터널전류를 흐르게 해서 전하를 주입하는 터널전류방식이 있다. 전자는 상대적으로 큰 전류를 필요로 하므로 내부승압에는 적합하지 않지만, 후자도 단지 내부승압을 실행하는 것만으로는 저전압동작을 포함하는 비교적 넓은 외부전원전압 범위에서 안정적으로 내장플래시 메모리의 프로그래밍 및 소거를 실현할 수 없다는 것이 명확하게 되었다.

본 발명의 목적은 플래시 메모리와 같은 전기적으로 프로그래밍 및 소거 가능한 불휘발성 메모리를 내장한 마이크로컴퓨터 등의 반도체 집적회로에 있어서, 저전압동작을 포함하는 비교적 넓은 외부전원전압 범위에서 안정적으로 내장 불휘발성 메모리의 프로그래밍 및 소거를 가능하게 하는 것이다.

본 발명의 다른 목적은 플래시 메모리와 같은 전기적으로 프로그래밍 및 소거 가능한 불휘발성 메모리를 내장한 마이크로컴퓨터 등의 반도체 집적회로의 사용상 편리함을 양호하게 하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 마이크로컴퓨터 등의 반도체 접적회로는 전기적으로 소거 및 프로그래밍 가능한 플래시 메모리 등의 불휘발성 메모리와 상기 불휘발성 메모리를 액세스할 수 있는 중앙처리장치를 1개의 반도체기판에 포함하고, 외부전원단자에 공급되는 단일의 전원전압을 동작전원으로 한다. 그리고, 상기 불휘발성 메모리는 전원전압 의존성이 작은 기준전압을 사용해서 상기 단일의 전원전압보다 레벨이 낮은 제1 전압으로 출력전압을 클램프하는 전압클램프수단; 상기 전압클램프수단의 출력전압을 정(正)의 고전압과 부(負)의 고전압으로 승압할 수 있는 승압수단 및 상기 승압수단에서 출력되는 정 및 부의 고전압을 사용해서 소거 및 프로그래밍이 실행되는 복수개의 불휘발성 메모리셀을 포함해서 이루어진다.

이 반도체 집적회로에 의하면, 상기 전압클램프수단은 전원전압 의존성이 작은 전압을 형성하고, 또한 그 전압레벨은 이 반도체 집적회로의 허용동작 전원전압의 허용범위내에서 외부에서 공급되는 단일 전원전압보다 낮은 전압으로 클램프되므로, 이 클램프전압에서 동작되는 승압수단이 생성하는 승압전압 즉 프로그래밍 및 소거전압은 외부전원전압에 의존하지 않는다. 따라서, 저전압동작을 포함하는 비교적 넓은 외부전원전압 범위에서 내장 불휘발성 메모리의 소거 및 프로그래밍을 가능하게 한다. 또한, 그것은 단일의 외부전원전압으로 달성할 수 있으므로, 불휘발성 메모리를 내장한 반도체 집적회로의 사용상 편리함을 향상시킨다.

승압동작 효율을 향상시키기 위해서는 승압전압이 소정레벨에 도달했을 때 차지펌프를 실행하는 MOS 트랜지스터에 대해 공통인 기판 바이어스전압을 변경한다. 예를 들면, 부의 고전압을 형성하는 승압노드에 p채널형 MOS 트랜지스터와 용량이 결합되고, 그들에 의한 차지펌프작용에 의해 부의 고전압을 생성하는 차지펌프회로를 갖고, 상기 MOS 트랜지스터에 대해 공통인 기판 바이어스전압을 상기 전압클램프수단의 출력전압에서 도중에 그것보다 레벨이 낮은 제2 전압으로 전환하는 전환수단을 더 구비한다. 상기 제2 전압은 상기 전환시점에 있어서의 승압전압보다 레벨이 높은 전압이다. 이 예에서는 기판바이어스전압이 저하되면 소위 기판바이어스효과에 의해 MOS 트랜지스터의 임계값전압이 작아지고 이것에 의해 차지펌프를 실행하는 MOS트랜지스터를 거쳐 전하가 이동되기 쉽게 된다. 이것이 승압동작효율을 향상시켜 규정의 승압전압을 얻을 때까지의 시간을 단축시킨다.

차지펌프에 의한 승압도중의 승압전압은 차지펌프용 MOS 트랜지스터의 스위치동작과 동기해서 상하로 변동(진동)한다. 이와 같은 리플(ripple)성분의 영향에 의해 기판 바이어스전압이 진동하는 것을 방지하기 위해서는 상기 전환수단에는 기판 바이어스전압의 전환후에 승압전압이 상하로 진동해도 기판 바이어스전압을 제2 전압으로 유지하는 히스테리시스(hyteresis)특성을 갖게 한다. 이와 같은 히스테리시스특성은 히스테리시스 비교기를 사용하거나 또는 SR플립플롭과 같은 회로에 의해 상태를 유지하는 것에 의해서 달성할 수 있다.

동일 전원으로 복수개의 차지펌프회로를 동작시킬 때 전원의 순간적 전압의 하강을 작게 하기 위해서는 각 차지펌프회로의 동작의 위상을 어긋나게 하는 것이 바람직하다. 예를 들면, 상기 승압수단은 부의 고전압을 형성하는 승압노드에 결합된 MOS트랜지스터와 용량에 의한 차지펌프작용에 의해 부의 고전압을 생성하는 부승압용 차지펌프회로 및 정의 승압전압을 형성하는 승압노드에 결합된 MOS트랜지스터와 용량에 의한 차지펌프작용에 의해 정의 고전압을 생성하는 정승압용 차지펌프회로를 갖고 있을 때, 상기 정승압용 차지펌프회로에 포함되는 상기 MOS 트랜지스터와 부승압용 차지펌프회로에 포함되는 상기 MOS트랜지스터의 온(ON)동작 기간의 위상을 서로 다르게 하면 좋다.

불휘발성 메모리에 대한 소거 및 프로그래밍에는 비교적 큰 전류를 필요로 하므로, 승압회로의 전원은 다른 회로의 전원에 직결되어 있지 않은 것이 바람직하다. 이러한 관점에 의하면, 상기 전압클램프수단은 전원전압 의존성이 작은 기준전압 발생회로; 상기 기준전압 발생회로에서 출력되는 기준전압을 참조전압으로 해서 출력회로를 상기 제1 전압으로 부귀환 제어하는 제1 정전압 발생회로 및; 제1 정전압 발생회로에서 출력되는 전압을 참조전압으로 해서 출력회로를 상기 제1 전압으로 부귀환 제어하는 제2 정전압 발생회로를 갖고, 제2 정전압 발생회로의 출력전압이 상기 정승압수단 및 부승압수단에 공급되는 것인 것이 바람직하다.

상기 제1 정전압 발생회로에서 출력되는 전압을 참조전압으로 해서 출력회로를 부귀환 제어하는 제3 정전압 발생회로를 더 갖고, 제3 정전압 발생회로의 출력전압을 리드계의 동작전원전압으로 할 수 있다.

프로세스편차 등에 대해서 상기 전압클램프수단의 출력전압을 미세 조정가능하게 하기 위해 트리밍회로를 마련하는 것이 바람직하다. 이 때, 상기 트리밍회로를 트리밍 조정정보에 따라 제어하는 트리밍 제어수단 및 상기 트리밍 제어수단에 공급될 트리밍 조정정보가 설정되는 레지스터수단을 마련한다. 이 레지스터수단은 상기 불휘발성 메모리의 특정영역에서 상기 트리밍 조정정보의 전송을 받는다. 이것에 의해, 소프트웨어에 의해 트리밍을 자유롭게 실행할 수 있다. 퓨즈를 사용한 경우와 같이 일단 프로그램한 후에 변경할 수 없다는 제약이 없다.

상기 트리밍 조정정보가 불휘발성 메모리의 리드전압에도 영향을 미치는 경우 불휘발성 메모리에서 레지스터수단으로의 트리밍 조정정보의 전송은 불휘발성 메모리에 대한 리드시에 규정보다 긴 시간을 소비하도록 할 때 실행하는 것이 오동작방지에 있어서 바람직하다. 즉, 그와 같은 전송을 반도체 집적회로의 리세트동작과 동기해서 실행하면 좋다. 이것에 의해, 트리밍동작의 확정까지의 내부전압의 변동을 리세트중에 확정할 수 있어 리세트동작후에는 리드동작을 안정하게 할 수 있다. 상기 트리밍 조정정보가 불휘발성 메모리의 프로그래밍 및 소거전압에만 영향을 미치는 경우에는 트리밍 조정정보의 전송은 리세트기간 중 또는 리세트 해제후의 최초의 벡터페치(명령페치)전에 실행하면 좋다.

테스트모드에 있어서의 트리밍정보의 선택이라는 점을 고려하면, 테스트모드에 있어서 상기 중앙처리장치는 상기 레지스터수단을 액세스할 수 있는 것이 바람직하다.

반도체 집적회로의 웨이퍼 완성상태가 프로그래밍상태(예를 들면 임계값전압이 낮은 논리값"0"의 상태)에서 반도체 집적회로의 출하가 소거상태(예를 들면 임계값전압이 높은 논리값"1"의 상태)로 되는 경우, 프로그래밍상태와 소거상태에서 트리밍상태가 양 극단으로 되어 전압클램프수단의 출력전압에 큰 차가 생기지 않도록 하는 것이 바람직하다. 그 때문에, 상기 트리밍 제어수단은 트리밍 조정정보의 값에 따라 상기 트리밍회로의 트리밍위치를 결정하는 것으로서, 트리밍 조정정보가 전체 비트 논리값"1"일 때의 트리밍위치와 트리밍 조정정보가 전체 비트 논리값"0"일 때의 트리밍위치를 서로 인접하도록 선택하는 선택논리를 갖고, 웨이퍼 완성상태에 있어서 불휘발성 메모리가 프로그래밍상태로 되었을 때와 출하시에 불휘발성 메모리가 소거상태로 되었을 때의 쌍방에 있어서 상기 전압클램프수단의 출력전압의 상이를 최소로 한다.

승압수단에 의해 규정의 승압전압을 얻기 위해서는 적지 않은 시간을 필요로 하고 그 시간은 프로세스 편차의 영향도 받는다. 프로그래밍 및 소거동작은 승압전압이 규정전압에 도달하고 나서 개시되지 않으면 안된다. 그와 같은 관리를 중앙처리장치에 의한 소프트웨어에 의해 실현한다. 즉, 상기 불휘발성 메모리를 제어하기 위한 제어 레지스터를 갖고, 상기 제어 레지스터는 상기 승압수단에 프로그래밍용 승압동작의 개시를 지시하는 프로그래밍 셋업비트; 승압전압을 사용한 프로그래밍동작의 개시를 지시하는 프로그래밍 인에이블 비트; 상기 승압수단에 소거용 승압동작의 개시를 지시하는 소거 셋업비트 및; 승압전압을 사용한 소거동작의 개시를 지시하는 소거 인에이블 비트를 갖는다. 이것에 의해, 소거나 프로그래밍동작이 지시되고 나서 실제로 소거나 프로그래밍을 개시하는 타이밍을 관리하는 타이머 등의 하드웨어를 삭감할 수 있다.

또, 상기 제어 레지스터에 상기 승압수단에 의한 승압동작의 준비상태를 지시하는 프로그래밍 인에이블 비트를 마련하고, 이 프로그래밍 인에이블 비트가 진(眞)의 값인 것을 조건으로 상기 소거 셋업 비트와 프로그래밍 셋업 비트에 의한 지시를 접수가능하게 하는 것에 의해, 프로그래밍 또는 소거동작은 상기 프로그래밍 인에이블 비트가 진의 값인 것을 조건으로 실행할 수 있으므로, 중앙처리장치의 폭주 등에 의해 불휘발성 메모리가 바람직하지 않게 리라이트되는 사태의 발생을 저지하는 데 도움이 된다.

불휘발성 메모리에 대한 바람직하지 않은 리라이트 저지의 신뢰성을 더욱 향상시키기 위해서는 상기 제어 레지스터는 외부단자의 상태에 따른 값이 설정되는 보호비트를 추가하고, 상기 보호비트는 그것이 진의 값(소정값)인 것을 조건으로 상기 승압 인에이블 비트의 진의 값(소정값)으로의 설정을 가능하게 하는 인터록(interlock)을 실행하도록 하면 좋다.

소거나 프로그래밍시에 필요한 고전압의 인가가 내부회로에 가하는 부담을 적게 하기 위해서는 워드선 등을 일단 접지전위로 하고 나서 인가전압을 전환하도록 하는 것이 바람직하다. 예를 들면, 전기적으로 소거 및 프로그래밍 가능한 플래시 메모리 및 상기 플래시 메모리를 액세스할 수 있는 중앙처리장치를 1개의 반도체기판에 포함하고, 외부전원단자에 공급되는 단일의 전원전압을 동작전원으로 하는 마이크로컴퓨터에 있어서, 상기 플래시 메모리는 제어게이트가 워드선에, 드레인이 비트선에, 그리고 소오스가 소오스선에 결합된 복수개의 메모리셀 트랜지스터를 갖는 메모리셀 어레이, 메모리셀 트랜지스터에 대한 프로그래밍 및 소거동작용 고전압을 생성하는 승압회로; 어드레스신호에 따라 워드선 선택신호를 형성하는 어드레스 디코더; 리드동작시의 워드선 선택레벨을 접지전위에 대해 제1 극성으로 하고 프로그래밍시의 워드선 선택레벨을 접지전위에 대해 제2 극성으로 하는 워드드라이버회로 및; 프로그래밍 동작의 개시 및 종료시에 있어서 전체 워드선을 강제로 접지전위로 되게 하고 상기 워드 드라이버의 동작전원을 접지전위로 전환하며 상기 어드레스 디코더의 선택신호의 선택레벨의 극성을 논리적으로 반전시키고 워드드라이버의 동작전원을 전환하는 타이밍 제어수단을 갖는다.

[발명의 실시예]

[마이크로 컴퓨터칩》

도 3에는 본 발명의 1예에 관한 마이크로컴퓨터(마이크로프로세서 또는 데이타 처리장치)의 블럭도가 도시되어 있다. 동일 도면에 도시되는 마이크로컴퓨터(1)은 특히 제한되지는 않지만 공지의 반도체 집적회로 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판에 형성되어 있다.

동일 도면에 도시되는 마이크로컴퓨터(1)은 특히 제한되지는 않지만 중앙처리장치(CPU)(2), 플래시 메모리(FLE0, FLE1)(3), 플래시 메모리용 제어 레지스터(FLC)(4), 랜덤 액세스 메모리(RAM)(5), 인터럽트 컨트롤러(INTC)(6), 승산기(MULT)(7), 타이머(ATU)(8), 버스 및 시스템 컨트롤러(BSC, SYS)(9), 워치독타이머(WDT)(10), 다이렉트 메모리 액세스 컨트롤러(DMA)(11), 클럭펄스 발생기(CPG)(12), 직렬통신 인터페이스(SCI)(13), 위상동기루프회로(PLL)(14), 아날로그/디지탈 변환기(A/D_0, A/D_1), 그리고 복수개의 포트입출력PA, PB, PC, PD, PE, PG, PH, PM을 갖는다. 상기 각 회로블럭은 도시를 생략하는 어드레스버스, 데이타버스 및 제어버스 등에 결합되어 있다.

특히, 제한되지는 않지만, 마이크로컴퓨터(1)은 조립기기 제어에 이용되고, CPU(2)의 동작프로그램은 플래시 메모리(3)에 저장된다. RAM(5)는 CPU(2)의 작업영역 또는 데이타의 일시기억영역으로 된다.

도 3의 마이크로컴퓨터(1)은 외부전원단자Pvcc에 공급되는 단일의 외부전원전압Vcc를 동작전원으로 한다. Pvss는 접지단자이다. 접지단자에 공급되는 전위는 접지전압Vss이다. 상기 외부전원전압Vcc는 특히 제한되지는 않지만 소위 3V 및 5V전원(허용오차는 ±10%)에 대응되고, 2. 7V∼5. 5V의 범위의 전압이 외부전원전압의 허용범위로 된다.

도 3에 있어서, RES는 마이크로컴퓨터의 리세트단자(리세트신호), VppMON, VssMON은 내부 승압전압의 모니터단자, Pfwe는 플래시 메모리(3)에 대한 프로그래밍 보호단자이다. 특히, VppMON은 내부 정승압전압 모니터용이고, VssMON은 내부 부승압전압 모니터용이다.

《플래시 메모리》

도 4에는 상기 플래시 메모리(3)의 전체적인 블럭도와 제어레지스터(4)가 도시되어 있다. 도 4에서는 도 3에 있어서 FLE0으로 표시되는 1개의 플래시 메모리(3)을 대표적으로 도시하고 있다. FLE1로 표시되는 다른쪽의 플래시 메모리(3)도 완전히 동일하므로 도시를 생략하고 있다.

도 4에 있어서, (17)은 데이타버스, (18)은 어드레스버스이다. 특히, 제한되지는 않지만 대표적으로 도시된 CPU(2), RAM(5) 및 플래시 메모리(3)은 어드레스버스(18) 및 데이타버스(17)을 공유한다. 도 3에 도시되는 제어레지스터(4)는 도 4에 있어서 소거 블럭지정 레지스터EBR1, 프로그래밍 제어 레지스터FLMCR1, 기준 전압 트리밍 레지스터TRMR1, TRMR2를 포함하고 있다. 각 제어 레지스터EBR1, FLMCR1, TRMR1, TRMR2는 CPU(2)에 의해 액세스 가능하게 된다. 레지스터TRMR1, TRMR2에 대한 CPU액세스에는 후술하는 제한이 있다.

메모리셀 어레이(30)에는 다수의 불휘발성 메모리셀이 배치되어 있다. 불휘발성 메모리셀은 특히 도시하지는 않지만 소오스, 드레인, 플로팅 게이트 및 제어게이트를 갖고, 게이트 산화막(절연막)은 터널현상에 의한 터널전류를 흐르게 할 수 있도록 얇게 되어 있다. 소오스는 소오스선에, 드레인은 비트선에, 제어게이트는 워드선에 결합된다. X디코더(X-DEC)(31)은 어드레스버스(18)에서 어드레스버퍼(32)에 페치된 X어드레스신호를 디코드해서 워드선의 선택신호를 형성한다. 워드드라이버(WDRV)(33)은 워드선 선택신호에 의해 선택된 워드선을 동작모드(프로그래밍, 소거, 리드 등)에 따른 소정의 선택레벨로 구동한다. 상기 비트선은 Y셀렉터(34)를 거쳐 선택된 것이 프로그래밍회로(35) 또는 센스앰프(36)에 접속된다. 센스앰프(36)은 메모리셀에서 리드된 데이타를 검출하여 그 논리값에 따른 데이타를 출력버퍼(37)에 인가하고, 출력버퍼(37)은 데이타 출력동작의 지시에 따라 데이타버스(17)로의 출력동작을 실행한다. 프로그래밍회로(35)는 데이타버스(17)에서 입력버퍼(38)에 인가된 프로그래밍데이타에 따른 프로그래밍전압을 Y셀렉터(34)에 의해 선택된 비트선에 인가한다. Y디코더(Y-DEC)(31Y)는 어드레스버스(18)에서 어드레스버퍼(32)에 페치된 Y어드레스신호를 디코드해서 상기 Y셀렉터(34)의 선택신호를 형성한다. 소오스 및 기판제어부(39)는 소거블럭지정 레지스터EBR1에 의해 지정된 소거블럭의 소오스선을 선택하는 제어를 실행함과 동시에 소거나 프로그래밍동작에 따라 메모리셀 어레이(30)의 기판전압을 제어한다.

도 4에 있어서, (40)은 플래시 메모리의 전원회로(내부전압 발생회로)로서, 상기 단일 외부전원전압Vcc에 따라 프로그래밍 및 소거를 위한 고전압이나 리드계의 동작전압을 생성한다. 이 전원회로(40)은 기준전압회로, 리드용 클램프 전원회로, 승압용 클램프 전원회로, 제1 정승압회로, 제2 정승압회로, 부승압회로, 그리고 상기 회로에 의해 형성된 각종 전압을 선택해서 플래시 메모리(3)의 내부회로로 공급하는 전압공급 스위치군을 갖고 있다.

트리밍 제어부(42)는 프로세스 편차 등에 대해 전원회로의 특성을 조정하기 위한 제어회로이다. 트리밍 제어부(42)에 대한 제어데이타는 상기 기준전압 트리밍 레지스터TRMR1 및 승압전압 트리밍 레지스터TRMR2에서 인가된다. 상기 전원회로(40)에서 생성되는 각종 동작전원은 플래시 메모리의 동작에 따라 선택되어 소오스 제어부(39), 프로그래밍회로(35) 및 워드드라이버(33) 등에 인가된다. 이 때의 전원공급에 관한 프로그래밍 시퀀스나 소거시퀀스 등은 전원제어부(41)이 실행한다. 전원제어부(41)은 프로그래밍 시퀀서 및 소거시퀀서 등을 갖는다. 프로그래밍 시퀀스나 소거시퀀스를 위한 제어데이타는 상기 프로그래밍 제어 레지스터FLMCR1에서 인가된다. (43)으로 표시되는 회로블럭은 플래시 메모리(3)의 그 밖의 제어논리이다.

도 5에는 상기 메모리셀 어레이(30)의 구성예가 도시된다. 특히 제한되지는 않지만, 도시된 구조에 있어서 비트선은 주비트선(300)과 부비트선(301)에 의해 구성되고, 불휘발성 메모리셀(302)의 드레인이 부비트선(301)과 결합된다. 주비트선(300)과 부비트선(301)은 선택 MOS 트랜지스터(303)에 의해 선택적으로 도통된다. 불휘발성 메모리셀(302)의 소오스는 1군마다 소정의 소오스선(304)에 공통 접속되어 있다. (305)는 워드선, (306)은 상기 선택 MOS 트랜지스터의 선택선이다.

도 6에는 소거동작의 전압인가상태의 1예가 도시된다. 소거의 최소단위는 소오스선을 공통으로 하는 블럭단위이다. 소거 선택 소오스선은 -9. 5V, 선택선(306)은 -9. 5V, 소거선택 워드선은 9. 5V, 소거비선택 워드선은 0V(접지전위Vss)로 된다. 이것에 의해, 소거대상 블럭(307)의 불휘발성 메모리셀(302)의 플로팅 게이트에 전자가 주입되고, 상기 불휘발성 메모리셀의 임계값 전압이 높아진다. 즉, 데이타의 소거는 게이트 절연막을 거쳐 드레인(소오스)및 채널부에서 플로팅 게이트로의 전자터널링현상을 이용해서 실행된다.

도 7에는 프로그래밍동작의 전압인가상태의 1예가 도시된다. 프로그래밍은 워드선마다 실행된다. 프로그래밍 선택 워드선은 -9. 5V, 프로그래밍 선택 비트선은 6. 5V, 프로그래밍 비선택 비트선은 0V, 프로그래밍 선택 선택선은 9. 5V, 소오스선은 개방(open)(플로팅)상태로 된다. 이것에 의해, 프로그래밍선택으로 된 불휘발성 메모리셀(302)의 플로팅 게이트에서 전자가 방출되어 상기 메모리셀의 임계값전압이 낮아지게 된다. 즉, 데이타의 프로그래밍은 게이트 절연막을 거쳐 플로팅 게이트에서 드레인(소오스) 및 채널부로의 전자터널현상을 이용해서 실행된다.

도 8에는 플래시 메모리의 각 부에 있어서의 동작전원이 블럭도로 도시되어 있다. 도 8에 있어서, (33Z)로 표시되는 것은 상기 선택선(306)의 드라이버(ZDRV)이다. 이 드라이버(33Z)에는 블럭선택에 할당된 어드레스신호를 디코드하는 Z디코더(Z-DEC)(31Z)로부터의 디코드신호가 공급된다. Z드라이버(33Z)는 Z디코더(31Z)에서 출력되는 선택신호에 따라 선택선을 구동한다. (33Y)로 표시되는 것은 Y선택 드라이버로서, Y셀렉터(34)의 스위치 제어신호의 레벨을 결정한다. 상기 도 4에서는 Y선택 드라이버(33Y), Z드라이버(33Z) 및 Z디코더(31Z)는 도시를 생략하고 있다.

도 9에는 도 8에 도시되는 각종 동작전원의 의미가 도시되어 있다. 그들 각종 동작전원의 전압과 동작의 관계는 도 10에 도시되어 있다. 도 11에는 상기 각종 동작전원이 취할 수 있는 전압을 정리해서 도시하고 있다. 9. 5V 및 6. 5V는 정승압에 의해 생성되고, -9. 5V는 부승압에 의해 생성된다.

《전원회로》

도 1에는 상기 전원회로(40)의 주요부가 개략적으로 도시되어 있다. 전원회로(40)은 전원전압 의존성이 작은 기준전압을 사용해서 상기 외부전원전압Vcc(2. 7V∼5. 5V)보다 레벨이 낮은 제1 전압Vfix(2. 5V)로 출력전압을 클램프하는 전압클램프수단(44)를 갖고, 상기 전압Vfix(클램프전압Vfix라고도 한다)를 동작전원으로 하는 승압회로를 갖는다. 승압회로는 3개의 차지펌프회로(45), (46), (47) 및 그들에 대해 공통인 링발진기(48)에 의해 구성된다. 차지펌프회로(45)와 링발진기(48)은 제1 정승압회로를 구성하고, 클램프전압Vfix에 따라 9. 5V의 정승압전압을 형성한다. 상기 차지펌프회로(46)과 링 발진기(48)은 제2 정승압회로를 구성하고, 클램프전압Vfix에 따라 6. 5V의 정승압전압을 형성한다. 상기 차지펌프회로(47)과 링 발진기(48)은 부승압회로를 구성하고, 클램프전압Vfix에 따라 -9. 5V의 부승압전압을 형성한다.

상기 전압클램프수단(44)는 전원전압 의존성이 작은 클램프전압Vfix를 형성하고, 또한 클램프전압Vfix는 2. 7V∼5. 5V의 허용범위내에서 외부로부터 공급되는 단일 전원전압Vcc보다 낮은 전압(2. 5V)으로 클램프되므로, 이 클램프전압Vfix에서 동작되는 정 및 부의 승압회로가 생성하는 승압전압 즉 프로그래밍 및 소거전압은 외부전원전압Vcc에 의존하지 않는 안정한 전압으로 된다. 비교예로서 도 2에 도시한 구성에 있어서 링발진기 및 차지펌프회로의 동작전원은 외부전원전압Vcc로 되므로 승압전압은 외부전원전압Vcc에 의해 변동한다.

《클램프전원》

도 12에는 상기 전압클램프수단(44)의 1예가 도시된다. 이 전압클램프수단(44)는 기준전압 발생회로(400), 제1 정전압 발생회로(401), 제2 정전압 발생회로(승압용 클램프 전원회로)(402) 및 제3 정전압 발생회로(리이드용 클램프 전원회로)(403)으로 이루어진다.

기준전압 발생회로(400)은 실리콘의 밴드갭(band gap) 등을 이용해서 전원전압 의존성 및 온도의존성이 작은 기준전압Vref를 발생시키는 회로이다. 기준전압 발생회로(400)의 동작전원은 Vcc이다. 이와 같은 기준전압 발생회로(400)은 공지이므로 그 상세한 회로구성에 대해서는 도시를 생략한다. 이 예에 있어서, 상기 기준전압Vref는 1. 4V±0. 3V로 된다.

제1 정전압 발생회로(401)은 상기 기준전압Vref를 참조전압으로 해서 출력회로를 클램프전압Vrefa로 부귀환 제어하는 회로이다. 구체적으로는 n채널형 MOS트랜지스터Q1과 귀환저항회로(래더저항회로)FBR1에 의해 구성된 소오스-폴로워회로를 출력회로로서 구비함과 동시에 CMOS 연산증폭기OP1을 갖고, 연산증폭기OP1의 비반전 입력단자(+)에서 상기 기준전압Vref를 받고, 연산증폭기OP1의 반전입력단자(-)에서 출력회로로부터의 귀환신호를 받고, 연산증폭기OP1의 출력에 의해 상기 MOS트랜지스터Q1의 컨덕턴스를 제어한다. 클램프전압Vrefa는 귀환저항회로FBR1의 분압비와 기준전압Vref에 의해 결정되는 일정한 전압으로 된다. 이 클램프 전압Vrefa는 논리적으로는 전원전압Vcc에 의존하지 않는다. 이 예에 따르면, 클램프전압Vrefa는 2. 5V로 되도록 귀환저항회로FBR1을 사용해서 조정되게 된다.

제1 정전압 발생회로(401)의 더욱 상세한 1예는 도 16 및 도 17에 도시되어 있다. 도 16에 도시되는 바와 같이 귀환저항회로FBR1의 분압비는 스위치(410)에 의해 선택가능하게 되어 있다. 즉, 귀환저항회로FBR1은 저항분압비를 조정할 수 있는 트리밍 저항회로를 구성한다. 도 17에 있어서 BIAS는 차동증폭회로 및 출력회로의 전류원 트랜지스터를 바이어스하는 신호로서, 도시하지 않은 바이어스회로에서 출력된다. FSTBYW는 대기신호로 되고 마이크로컴퓨터(1)의 저소비전력 모드에 있어서의 내부노드의 상태를 결정하고 또한 불필요한 전류관통경로를 차단(컷오프) 제어한다.

제2 정전압 발생회로(402)는 상기 클램프전압Vrefa를 참조전압으로 해서 출력회로를 클램프전압VfixB로 부귀환 제어하는 회로이다. 구체적으로는 n채널형 MOS 트랜지스터Q2와 귀환저항회로FBR2에 의해 구성된 소오스-폴로워회로를 출력회로로서 구비함과 동시에 CMOS 연산증폭기OP2를 갖고, 연산증폭기OP2의 비반전 입력단자(+)에서 상기 클램프전압Vrefa를 받고, 연산증폭기OP2의 반전입력단자(-)에서 출력회로로부터의 귀환신호를 받고, 연산증폭기OP2의 출력에 의해 상기 MOS 트랜지스터Q2의 컨덕턴스를 제어한다. 클램프전압VfixB는 귀환저항회로FBR2의 분압비와 클램프전압Vrefa에 의해 결정되는 일정한 전압으로 된다. 이 클램프전압Vrefa는 논리적으로는 전원전압Vcc에 의존하지 않는다. 이 예에 따르면, 클램프전압VfixB는 2. 5V로 되도록 귀환저항회로FBR2의 분압비가 결정되어 있다. 도 12의 클램프전압VfixB는 도 1에 도시되는 Vfix에 대응된다.

제3 정전압 발생회로(403)은 상기 클램프전압Vrefa를 참조전압으로 해서 출력회로를 클램프전압VfixA로 부귀환 제어하는 회로이다. 구체적으로는 n채널형 MOS트랜지스터Q3과 귀환저항회로FBR3에 의해 구성된 소오스-폴로워회로를 출력회로로서 구비함과 동시에 연산증폭기OP3을 갖고, 연산증폭기OP3의 비반전 입력단자(+)에서 상기 클램프전압Vrefa를 받고, 연산증폭기OP3의 반전입력단자(-)에서 출력회로로부터의 귀환신호를 받고, 연산증폭기OP3의 출력에 의해 상기 MOS 트랜지스터Q3의 컨덕턴스를 제어한다. 귀환신호는 2. 5V 출력용의 n채널형 MOS 트랜지스터Q4 또는 4. 0V 출력용의 n채널형 MOS트랜지스터Q5를 통해 귀환된다. 클램프전압VfixA는 귀환저항회로FBR3의 분압비와 클램프전압Vrefa에 의해 결정되는 거의 일정한 전압으로 된다. 이 클램프전압Vrefa는 논리적으로는 전원전압Vcc에 의존하지 않는다. 이 예에 따르면, 트랜지스터Q4를 선택했을 때 클램프전압VfixA가 2. 5V로 되도록, 또 트랜지스터Q5를 선택했을 때 클램프전압VfixA가 4. 0V로 되도록 귀환저항회로FBR3의 분압비가 결정되어 있다. 클램프전압VfixA는 리드계의 동작전원으로 된다. 클램프전압VfixA를 2. 5V로 할지 4. 0V로 할지는 동작모드에 따라서 선택되고, 예를 들면 리드동작에서는 워드선의 외란(disturb)을 경감시키는 관점에서 리드시의 워드선 선택레벨로서 VfixA=4. 0V를 사용한다. 이 때, 센스앰프전원으로는 Vcc를 사용한다. 한편, 소거검증이나 프로그래밍검증에 있어서는 프로그래밍이나 소거레벨이 전원전압Vcc에 의존하지 않도록 Y셀렉터의 드라이버나 센스앰프의 전원으로는 VfixA=2. 5V를 사용한다.

클램프전압VfixB는 프로그래밍 및 소거에 이용되는 고전압을 승압하기 위한 동작전원으로 되고, 그 밖의 리드계동작의 전원으로 되는 클램프전압VfixA와는 분리되어 있다. 프로그래밍/소거에는 비교적 큰 전류를 필요로 하고 그것을 공급하기 위한 승압회로에는 비교적 큰 전류가 흐르므로, 승압계와 그 밖의 전원계를 별개로 하는 것에 의해 승압동작에 의한 전원전압의 변동이 그 밖의 회로에 미치는 영향을 최소한으로 억제하는 것이 가능하게 된다.

《승압회로》

도 13에는 제1 및 제2 정승압회로의 1예로서의 상기 차지펌프(45), (46) 및 그들 주변회로가 도시된다. 특히 도시하지는 않지만, 상기 차지펌프회로(45), (46)은 각각 MOS 트랜지스터와 용량소자가 결합된 복수개의 승압노드를 갖고, 상기 MOS 트랜지스터와 용량에 의한 차지펌프작용에 의해 고전압을 생성한다. 클럭드라이버(420), (421)은 차지펌프회로(45), (46)에 차지펌프동작을 실행시키기 위한 복수 상(phase)의 구동신호를 생성한다. 상기 클럭드라이버(420), (421)의 동작전원은 상기 클램프전압VfixB로 된다. 상기 구동신호는 위상을 어긋나게 해서 상기 복수개의 MOS 트랜지스터를 스위치 제어함과 동시에 용량의 한쪽의 전극에 순차 규칙적인 전압변화를 인가하고, 이것에 의해 용량의 한쪽의 전극에 순차 규칙적으로 인가되는 변화에 따라 변화되는 다른쪽의 전극의 전압이 MOS 트랜지스터를 거쳐 순차 후단으로 전달된다. 상기 구동신호는 상기 링발진기(48)에서 출력되는 클럭신호CLK와 동기해서 생성된다. 차지펌프회로(46), (45)에 의해 생성되는 승압전압VPP6, VPP9를 규정의 전압으로 유지하기 위해 비교기(422), (423)이 마련되어 있다. 비교기(422), (423)에는 승압전압VPP6, VPP9를 저항회로(428), (429)에 의해 저항분압한 전압VCMP6, VCMP9가 공급되고, 상기 클램프전압Vrefa와 비교된다. 전압VCMP6, VCMP9는 승압전압이 규정의 전압(VPP6=6. 5V, VPP=9. 5V)로 되었을 때 전압Vrefa이상으로 된다. 비교기(422), (423)은 그 상태를 검출하는 것에 의해 검출신호(424), (425)를 로우레벨에서 하이레벨로 반전시킨다. 검출신호(424), (425)는 논리합게이트(426), (427)에 의해 클럭신호CLK와 논리합이 취해지고 상기 클럭드라이버(420), (421)로 공급된다. 따라서, 승압전압VPP6, VPP9가 규정의 전압에 도달하면 논리합 게이트(426), (427)의 출력이 하이레벨로 고정되고, 그동안 차지펌프회로(45), (46)에 의한 승압동작이 일시 정지된다. 또한, (430), (431)은 승압동작의 완료에 의해 차단되는 스위치회로이다.

도 14에는 부전압 승압회로의 1예로서의 차지펌프회로(47) 및 그의 주변회로가 도시된다. 특히 도시하지는 않지만, 상기 차지펌프회로(47)은 각각 MOS 트랜지스터와 용량소자가 결합된 복수개의 승압노드를 갖고, 상기 MOS 트랜지스터와 용량에 의한 차지펌프작용에 의해 부의 고전압을 생성한다. 클럭드라이버(434)는 차지펌프회로(47)이 차지펌프동작을 실행하도록 하기 위한 복수 상의 구동신호를 생성한다. 상기 클럭드라이버(434)의 동작전원은 상기 클램프전압VfixB로 된다. 상기 구동신호는 위상을 어긋나게 해서 상기 복수개의 MOS 트랜지스터를 스위치 제어함과 동시에 용량의 한쪽의 전극에 순차 규칙적인 전압변화를 인가하고, 이것에 의해 용량의 한쪽의 전극에 순차 규칙적으로 인가되는 변화에 따라 변화되는 다른쪽의 전극의 전압이 MOS 트랜지스터를 거쳐 순차 후단으로 전달된다. 상기 구동신호는 도 13에 도시되는 상기 링발진기(48)에서 출력되는 클럭신호CLK와 동기해서 생성된다. 차지펌프회로(47)에 의해 생성되는 부의 승압전압VPPMNS9를 규정의 전압으로 유지하기 위해 비교기(435)가 마련되어 있다. 비교기(435)에는 승압전압VPPMNS9를 저항회로(436)에 의해 저항분압한 전압VPCMP9가 공급되고 접지전위Vss와 비교된다. 전압VPCMP9는 승압전압VPPMNS9가 규정의 전압(VPPMNS9=-9. 5V)로 되었을 때 접지전압Vss보다 낮게 된다. 비교기(435)는 그 상태를 검출하는 것에 의해 검출신호(437)을 로우레벨에서 하이레벨로 반전시킨다. 검출신호(437)은 논리합 게이트(438)에 의해 클럭신호CLK와 논리합이 취해지고 상기 클럭드라이버(434)로 공급된다. 따라서, 승압전압VPPMNS9가 규정의 전압에 도달하면 논리합 게이트(438)의 출력이 하이레벨로 고정되고, 그동안 차지펌프회로(47)에 의한 승압동작이 일시 정지된다. 또한, (439)는 승압동작의 완료에 의해 차단되는 스위치회로이다.

상기 차지펌프회로(47)에서 출력되는 부의 승압전압VPPMNS9는 상기 모니터단자VssMON에서 관측할 수 있도록 되어 있다. (440)으로 표시되는 회로는 테스트모드에 있어서 온동작되는 스위치회로이다. 상기 정의 승압전압VPP6, VPP9는 도 15에 예시되는 바와 같이 모니터단자VppMON에서 선택적으로 관측할 수 있다. (441), (442)는 정의 승압전압VPP6, VPP9를 모니터단자VppMON로 전달시키는 스위치회로이다. MONE는 하이레벨에 의해 모니터단자VppMON에 의한 승압전압의 모니터를 지시하는 인에이블신호, MONS는 VPP6 또는 VPP9 중의 어느쪽을 모니터할지를지시하는 신호이고, 상기 스위치회로(441), (442)는 테스트모드에 있어서의 신호MONE, MONS의 상태에 따라 온동작이 배타적으로 실행되고, 이것에 의해 원하는 승압전압VPP6 또는 VPP9를 관측할 수 있다.

도 13에 있어서, OSE로 표시되는 것은 링 발진기(48)에 대한 발진동작의 개시지시신호이다. VPE1로 표시되는 신호는 클럭드라이버(421) 및 차지펌프회로(46)에 대한 승압동작의 개시를 지시하는 신호이다. VPE2로 표시되는 것은 클럭드라이버(420) 및 차지펌프회로(45)에 대한 승압동작의 개시를 지시하는 신호이다. 도 14에 있어서 VPE3으로 표시되는 신호는 클럭드라이버(434) 및 차지펌프회로(47)에 대한 승압동작의 개시를 지시하는 신호이다.

상기 3종류의 클럭드라이버(420), (421) 및 (434)는 그의 동작전원이 공통의 클램프전원VfixB로 되고, 또 1개의 링 발진기(48)을 클럭원으로서 이용한다. 이 때, 도 13에 예시되는 바와 같이 차지펌프회로(46)의 클럭드라이버(421)에는 지연회로(444)를 거쳐 클럭신호CLK가 공급된다. 차지펌프회로(45)의 클럭드라이버(420)에는 직렬2단의 지연회로(444), (445)를 거쳐 클럭신호CLK가 공급된다. 한편, 도 14에 예시되는 바와 같이, 차지펌프회로(47)의 클럭드라이버(434)에는 지연회로를 거치지 않고 클럭신호CLK가 공급된다. 따라서, 도 18에 예시되는 바와 같이 링 발진기(48)에서 출력되는 클럭신호CLK는 순차 위상이 어긋나서 -9. 5V승압용 클럭신호, +6. 5V용 클럭신호 및 +9. 5V용 클럭신호로서 클럭드라이버(434), (421), (420)으로 공급된다. 클럭드라이버(434), (421), (420)에 의해 형성되는 차지펌프회로(47), (46), (45)의 구동신호는 상기 각각 위상이 어긋난 클럭신호와 동기된다. 즉, 클럭드라이버(434), (421), (420)은 상기 클럭신호의 변화와 동기해서 트랜지스터가 스위치 동작되고, 회로에 흐르는 전류는 그 스위치동작과 동기해서 변화된다. 따라서, 클럭드라이버(434), (421), (420)으로 공급되는 클럭신호의 위상이 어긋나 있으므로, 클럭드라이버(434), (421), (420)의 전체에서 발생하는 순간적인 전류변화는 작아져 승압용 클램프 전원회로(402)와 같은 전원회로의 부담을 작게 할 수 있다. 이것은 승압동작의 안정화, 더 나아가서는 프로그래밍 및 소거동작의 안정화에 기여한다.

《차지펌프회로의 기판 바이어스전압 변경》

도 19에는 상기 부전압 승압용 차지펌프회로(47) 및 클럭드라이버(434)의 1예가 도시된다. 도 19에 그 일부만 도시된 차지펌프회로(47)에 있어서 NP로 표시되는 것은 승압노드이다. 인접하는 승압노드 사이에는 전하전송용의 p채널형 MOS트랜지스터Q10이 배치되어 있다. 또, 각 승압노드NP에는 차지펌프용의 용량소자C1의 한쪽의 전극이 결합되어 있다. 상기 MOS트랜지스터Q10의 게이트에는 다른 용량소자C2의 한쪽의 전극이 결합되어 있다. MOS트랜지스터Q10의 게이트와 그 전단의 승압노드NP 사이에는 p채널형 전송 MOS트랜지스터Q11, Q12가 병렬 배치되고, MOS트랜지스터Q11의 게이트는 승압노드NP에, MOS트랜지스터Q12의 게이트는 MOS트랜지스터Q10의 게이트에 결합되어 있다. MOS트랜지스터Q13, Q14는 승압노드NP를 초기화하기 위한 트랜지스터이다. 용량소자C1의 용량값은 C2의 용량값보다 크게 되어 있다. 이와 같이, 차지펌프회로(47)은 상기 MOS 트랜지스터Q10∼Q13과 용량소자C1, C2를 1조로 하는 단위회로가 복수개 직렬로 접속되어 구성되어 있다.

클럭드라이버(434)는 클럭신호CLK를 순차 지연시켜 위상이 다른 3상의 클럭신호ψa∼ψc를 생성하고, 그 3상의 클럭신호ψa∼ψc에 따라서 4개의 구동신호DS1∼DS4를 출력한다. 도 20에는 도 19에 도시된 클럭드라이버(434)의 논리구성에 의해 생성되는 클럭신호ψa∼ψc 및 구동신호DS1∼DS4의 파형이 도시된다.

상기 구동신호DS1, DS2는 상기 용량소자C1의 다른쪽의 전극에 교대로 공급되고, 상기 구동신호DS3, DS4는 상기 용량소자C2의 다른쪽의 전극에 교대로 공급된다. 예를 들면, DS4의 하이레벨(t1)에 의해 MOS트랜지스터Q10이 오프(OFF)되고 DS2의 하이레벨(t1)에 의해 승압노드의 레벨이 상승된 상태에 있어서, 그 전단의 승압노드NP가 DS1의 로우레벨(t2)에 의해 저하되면 트랜지스터Q11을 거쳐 그의 인접하는 MOS트랜지스터Q10의 게이트도 레벨이 저하되고, 그 직후에 DS3이 로우레벨(t3)로 변화되는 것에 의해 상기 승압노드NP의 레벨이 더욱 저하된다. 저하된 레벨은 MOS트랜지스터Q10을 거쳐 다음단의 승압노드NP로 이동된다. 이와 같은 차지펌프동작에 의해 전압VPPMNS9는 서서히 부전압으로 승압된다.

또, 도 19에 도시되는 NOR게이트(450)은 도 14에서 설명한 OR게이트(438)의 기능을 대체한다.

상기 구동신호D1∼D4는 접지전위Vss와 클램프전압VfixB 사이에서 변화된다. 승압동작의 개시시점에 있어서 차지펌프회로(47)의 MOS트랜지스터Q10, Q11, Q12의 게이트에는 클램프전압VfixB가 인가된다. 승압동작이 진행됨에 따라 상기 게이트전압을 저하된다. 따라서, 승압동작의 개시시점에 있어서 그들 MOS 트랜지스터Q10, Q11, Q12에 공통인 기판 바이어스전압은 적어도 클램프전압VfixB로 되지 않으면, 상기 트랜지스터의 pn접합부분이 바람직하지 않게 순방향 바이어스상태로 되어 오동작을 발생시킬 우려가 있다.

이 예에서는 상기 MOS트랜지스터Q10, Q11, Q12는 그들에 공통인 웰영역에 형성되어 있다. 그들 MOS트랜지스터Q10, Q11, Q12에 공통인 기판 바이어스전압(웰바이어스전압)은 승압동작의 개시시점에서 클램프전압VfixB로 되어 도중에 접지전압Vss로 전환된다.

도 21에는 차지펌프회로의 상기 기판 바이어스전압을 전환하기 위한 구성이 도시되어 있다. 도 21에 있어서, (460)으로 표시되는 것은 기판 바이어스전압을 클램프전압VfixB 또는 접지전압Vss로 전환하는 스위치수단이다. 이 스위치수단(460)의 스위치상태는 특히 제한되지는 않지만 세트/리세트형 플립플롭(SR-FF)(461)의 출력단자Q의 상태에 따라 결정된다. 이 플립플롭(461)의 리세트단자R에는 승압 인에이블신호VPE3의 반전신호가 공급되고, 승압동작이 실행되지 않는 상태에 있어서 리세트상태로 된다. 이 리세트상태에 있어서 스위치수단(460)은 클램프전압VfixB를 기판 바이어스전압(462)로서 선택한다. 상기 플립플롭(461)의 세트단자S는 비교기(463)의 출력신호(464)를 받는다. 이 비교기(463)은 상기 저항회로(436)의 분압점ND1의 전위가 접지전위Vss 이하인지를 감시한다. 분압점ND1은 승압전압VPPMNS9가 접지전위Vss보다 낮은 소정의 전압으로 되었을 때 접지전위Vss로 된다. 따라서, 승압전압VPPMNS9가 접지전위Vss보다 낮은 소정의 전압으로 되었을 때, 플립플롭(461)은 세트상태로 되고 이것에 의해 스위치수단(460)은 기판 바이어스전압(462)로서 접지전압Vss를 선택한다. 또한, 도 14에 있어서 상기 스위치수단(460)은 클램프전압VfixB와 접지전압Vss를 동작전원으로 하는 인버터에 의해 구성되어 있다.

부전압승압의 도중에 기판 바이어스전압(462)를 클램프전압VfixB보다 레벨이 낮은 접지전압Vss로 전환하면, 소위 기판 바이어스효과에 의해 MOS 트랜지스터Q10, Q11, Q12의 임계값전압이 작아지고, 이것에 의해 차지펌프를 실행하는 MOS트랜지스터Q10, Q11, Q12를 거쳐 전하가 이동되기 쉬워진다. 따라서, 동작전원(VfixB=2. 5V)에 대해 목적으로 하는 승압전압(VPPMNS9=-9. 5V)의 레벨차가 가장 큰 부전압 승압동작의 효율을 향상시킬 수 있어 규정의 부승압전압을 얻을 때까지의 시간을 단축할 수 있다.

예를 들면, 도 22에는 부전압 승압동작에 있어서의 승압전압VPPMNS9의 천이상태가 도시된다. 동일 도면에 있어서, (a)는 상기 기판 바이어스전압을 전환하지 않고 클램프전압VfixB로 고정했을 때의 승압전압VPPMNS9의 천이상태를 나타낸다. (b)는 기판 바이어스전압을 도중에 전환했을 때의 천이상태를 나타낸다. (a)에 비해 (b)의 경우에는 부전압 승압동작 효율이 향상되고 규정의 부승압전압을 얻을 때까지의 시간이 단축되어 있다.

상기 기판 바이어스전압이 일단 접지전압Vss로 전환되면 그 후에 비교기(463)의 출력이 반전되어도 플립플롭(461)은 세트상태를 유지한다. 즉, 플립플롭(461)은 기판 바이어스전압의 전환후에 승압전압VPPMNS9가 상하로 변동해도 기판 바이어스전압을 접지전위Vss로 유지하는 히스테리시스특성을 갖는다고 할 수 있다. 이와 같은 히스테리시스특성은 SR플립플롭(461) 대신 비교기(463)에 히스테리시스 비교기를 사용해도 실현할 수 있다.

도 22에 도시되는 바와 같이, 차지펌프에 의한 승압도중의 승압전압은 차지펌프용 MOS트랜지스터Q10, Q11, Q12의 스위치동작과 동기해서 상하로 진동된다. 상기 플립플롭(461)로 대표되는 히스테리시스특성을 갖는 회로의 출력신호에 의해 차지펌프회로(47)의 기판 바이어스전압의 전환을 실행하는 것에 의해, 부승압전압의 리플성분의 영향에 의해 일단 변경된 기판 바이어스전압이 원래의 기판 바이어스로 재차 변경되는 것과 같은 기판 바이어스의 바람직하지 않은 진동을 방지할 수 있다.

《전원회로의 소프트웨어 트리밍》

도 12 및 도 16에 도시되는 상기 정전압 발생회로(401)의 귀환저항회로FBR1, 도 14에 도시되는 저항회로(436)은 트리밍 가능한 저항회로(트리밍 저항회로)로 된다. 그 구성은 도 16에서 설명한 바와 같이 다수의 스위치(410) 중에서 1개의 스위치를 온동작시키고 출력노드로서 채용할 분압점을 결정하는 소위 래더저항회로와 같은 회로이다. 귀환저항회로FBR1에 있어서는 스위치(410)에 의해 선택된 출력노드에 있어서의 저항분압비에 따라 귀환저항값이 결정된다. 마찬가지로, 저항회로(436)에 있어서는 스위치(410)에 의해 선택된 노드(ND1)에 있어서의 저항분압비에 따른 전압이 비교기(463)에 인가된다. 상기 귀환저항회로FBR1을 트리밍 가능하게 하는 것은 프로세스 편차에 대해 전원회로(40)의 원래의 전압Vrefa를 소요의 레벨에 맞춰 클램프전압VfixA, VfixB를 바람직한 전압으로 한다는 의의를 갖는다. 또, 부승압회로측의 저항회로(436)을 트리밍 가능하는 것은 가장 승압폭이 큰 부승압전압VPPMNS9에 관한 승압레벨제어와 웰바이어스전압 전환점을 특히 조정 가능하게 해서 부승압 동작을 최적화하는 의의를 갖는다. 또한, 정승압회로측의 저항회로(428), (429)에 대해서도 트리밍 가능하게 해도 좋다.

상기 저항회로(트리밍 저항회로라고도 한다)(FBR1) 및 (436)의 출력노드에 있어서의 저항분압비를 결정하기 위한 스위치(410)의 선택신호는 도 23에 예시되는 바와 같이 셀렉터(470)에 의해 생성된다. 도 23의 예에 따르면, 셀렉터(470)은 트리밍정보를 디코드하고 1개의 스위치 선택신호를 선택레벨로 한다. 셀렉터(470)은 트리밍 저항회로FBR1과 트리밍 저항회로(436)으로 개별화되어 있고, 도 4에 도시되는 트리밍 제어부(42)에 포함되어 있다.

저항회로FBR1의 트리밍정보는 기준전압 트리밍 레지스터TRMR1에서 저항회로FBR1의 셀렉터(470)으로 공급되고, 저항회로(436)의 트리밍정보는 승압전압 트리밍 레지스터TRMR2에서 저항회로(436)의 셀렉터(470)으로 공급된다. 도 25에 예시되는 바와 같이, 기준전압 트리밍 레지스터TRMR1에 설정되는 트리밍정보(기준전압 트리밍정보)는 VR0∼VR4, TEVR로 된다. 승압전압 트리밍 레지스터TRMR2에 설정되는 트리밍정보(승압전압 트리밍정보)는 VM0∼VM4, TEVM으로 된다.

도 23에 예시되는 바와 같이, 플래시 메모리(3)의 메모리셀 어레이(30)에는 상기 기준전압 트리밍정보와 승압전압 트리밍정보를 저장하기 위한 전용기억영역(300)이 할당되어 있다. 이 예에 따르면, 영역(300)의 정보는 마이크로컴퓨터(1)의 리세트동작과 동기해서 상기 레지스터TRMR1, TRMR2로 전송된다. 이 전송제어는 특히 제한되지는 않지만, 도 24에 도시되는 바와 같이 하드웨어에 의해 자동적으로 실행된다. 즉, 리세트신호RST가 어서트되면 플래시 메모리(3)의 제어부(43)은 상기 영역(300)의 데이타를 데이타버스(17)상으로 리드하기 위해, 어드레스버퍼(32), 센스앰프(36), 출력버퍼(37) 등을 제어해서 자동적으로 상기 영역(300)의 데이타를 외부로 리드시킨다. 한편, 상기 레지스터TRMR1, TRMR2는 리세트신호RST의 어서트와 동기해서 데이타버스(17)에서 데이타를 입력할 수 있도록 제어된다. 이것에 의해, 영역(300)의 데이타가 레지스터TRMR1, TRMR2로 자동적으로 전송된다.

상기 기준전압 트리밍정보와 승압전압 트리밍정보는 프로세스 편차 등을 흡수하기 위해 디바이스 테스트시에 결정된다. 도 24에 따라 설명한 데이타전송은 마이크로컴퓨터(1)에 테스트모드가 설정되는 경우에도 실행된다. 디바이스 테스트의 초기의 단계에서는 웨이퍼 완성상태에 있어서, 플래시 메모리(3)이 프로그래밍상태(영역(300)의 트리밍정보는 전체 비트 논리값"0"의 상태)이므로, 레지스터TRMR1, TRMR2의 트리밍정보는 전체 비트 논리값"0"으로 되어 있다. 테스트모드에 있어서 상기 레지스터TRMR1, TRMR2는 CPU(2)에 의해 리드, 라이트 가능하게 된다. 디바이스 테스트시에는 상기 모니터단자VppMON, VssMON에서 정 및 부의 승압전압을 모니터해서 그것이 규정의 전압으로 되도록 기준전압 트리밍정보 및 승압전압 트리밍정보를 결정한다. 이와 같이 결정된 기준전압 트리밍정보 및 승압전압 트리밍정보는 소정의 테스트모드하에서 CPU(2)에 의해 상기 플래시 메모리(3)의 소정영역(300)에 저장된다. 그 후, 마이크로컴퓨터(1)이 리세트될 때마다 상기 최적으로 결정된 기준전압 트리밍정보 및 승압전압 트리밍정보에 따라 전원회로(40)이 제어된다. 상기 소정영역(300)은 통상 동작모드(또는 사용자모드)에서는 액세스가 금지된다. 소정의 테스트모드를 재차 설정하면 상기 영역을 액세스해서 기준전압 트리밍정보 및 승압전압 트리밍정보를 재설정하는 것도 가능하다. 반도체 제조업체에 의한 디바이스 테스트는 웨이퍼단계의 테스트 이외에 출하시의 테스트도 있다. 각 테스트단계에서 기준전압 트리밍정보 및 승압전압 트리밍정보를 설정하는 것도 가능하다. 출하단계의 테스트를 거쳐 최후에 기준전압 트리밍정보 및 승압전압 트리밍정보를 상기 소정영역(300)에 프로그래밍하는 것이 상정된다.

이 예에 따르면, 마이크로컴퓨터의 웨이퍼 완성상태에 있어서 플래시 메모리(3)은 프로그래밍상태(예를 들면, 임계값전압이 낮은 논리값"0"의 상태)로 된다. 마이크로컴퓨터의 출하시에 있어서 플래시 메모리는 소거상태(예를 들면 임계값전압이 높은 논리값"1"의 상태)로 된다. 프로그래밍상태와 소거상태에서 트리밍상태가 양 극단으로 되어 전원회로의 출력전압에 큰 차가 생기지 않도록 하는 것이 바람직하다. 예를 들면, 출하단계의 테스트를 거쳐 최후에 기준전압 트리밍정보 및 승압전압 트리밍정보를 상기 소정영역(300)에 프로그래밍하는 경우, 웨이퍼단계의 테스트시에 초기적으로 얻어지는 승압전압과 출하시의 테스트시에 초기적으로 얻어지는 승압전압 사이에 무시할 수 없는 큰 차가 존재하는 경우에는 테스트 또는 검사효율이 저하하는 것이 고려된다. 또, 트리밍이 불필요한 마이크로컴퓨터칩의 경우에는 소거상태 그대로 출하할 수 있다.

그 때문에, 상기 셀렉터(470)은 도 23에 예시되는 바와 같이 트리밍 조정정보가 전체 비트 논리값"1"일 때의 트리밍위치와 트리밍 조정정보가 전체 비트 논리값"0"일 때의 트리밍위치를 서로 인접하도록 선택하는 선택논리를 갖는다. 이것에 의해, 웨이퍼 완성상태에 있어서 플래시 메모리(3)이 프로그래밍상태로 되었을 때와 출하시에 플래시 메모리가 소거상태로 되었을 때의 쌍방에 있어서 상기 전원회로의 출력전압의 상이를 최소로 할 수 있다. 예를 들면, 도 23의 예에 따르면 웨이퍼 완성상태에 있어서 플래시 메모리(3)이 프로그래밍상태(영역(300)의 트리밍정보는 전체 비트 논리값"0"의 상태)일 때 "000"으로 표시되고 트리밍위치에서 스위치가 선택되고, 마이크로컴퓨터의 출하시에 있어서 플래시 메모리가 소거상태(영역(300)의 트리밍정보는 전체 비트 논리값"1"의 상태)일 때 "111"로 표시되고, 트리밍위치에서 스위치가 선택된다.

도 12에서 명확한 바와 같이, 상기 트리밍 조정정보는 플래시 메모리(3)의 리드전압에도 영향을 미친다. 즉, 트리밍대상으로 되는 귀환전환회로FBR1을 포함한 정전압회로(401)이 출력하는 클램프전압Vrefa는 리드전원을 생성하는 리드용 클램프 전원회로(403)의 참조전압으로 된다. 이 때, 플래시 메모리(3)에서 레지스터TRMR1로의 트리밍 조정정보의 전송은 플래시 메모리(3)에 대한 리드동작의 규정 액세스시간보다 긴 시간을 소비해서 리드액세스를 실행할 수 있을 때 실행하는 것이 오동작을 방지하는 데 있어서 바람직하다. 왜냐하면, 리드전압이 다소 규정된 값보다 낮은 경우라도 리드시간을 길게 하면 정확하게 메모리 어레이에서 데이타를 리드할 수 있기 때문이다. 이 점에 있어서 마이크로컴퓨터(1)은 트리밍 조정정보의 초기적인 전송을 리세트동작과 동기해서 실행하도록 되어 있다. 따라서, 트리밍동작의 확정까지의 내부전압의 변동을 리세트중에 확정할 수 있어 리세트동작 후에는 리드동작을 안정하게 할 수 있다. 상기 트리밍 조정정보가 플래시 메모리(3)의 프로그래밍 및 소거전압에만 영향을 미치는 경우에는 트리밍 조정정보의 전송은 리세트 기간 중 또는 리세트 해제 후의 최초의 벡터페치(명령페치)전에 실행하면 좋다.

《플래시 메모리에 대한 프로그래밍 시퀀스》

상기 플래시 메모리(3)의 프로그래밍 제어 레지스터FLMCR1 및 소거블럭 지정레지스터EBR1의 상세한 1예는 도 25에 도시되어 있다. 소거블럭 지정레지스터EBR1의 비트EB0∼EB7은 소거블럭 지정 데이타이다.

프로그래밍 제어 레지스터FLMCR1은 P, E, PV, EV, PSU, ESU, SWE, FWE의 각 제어비트를 갖고, 그들 진의 값은 특히 제한되지는 않지만 논리값"1"로 된다.

프로그래밍 인에이블 비트SWE는 상기 전원회로(40)에 의한 승압동작의 준비상태를 지시한다. 예를 들면, 프로그래밍 인에이블 비트SWE가 논리값"1"로 되면, 도 13에 도시되는 제어신호OSE가 어서트되고, 이것에 의해 링발진기(48)이 발진동작을 개시하고 클럭신호CLK를 출력한다. 또, 승압용 클램프전원VfixB가 활성화된다.

프로그래밍 셋업비트PSU는 상기 전원회로(40)에 프로그래밍용 승압동작의 개시를 지시한다. 이 예에 따르면, 프로그래밍 셋업비트PSU가 논리값"1"로 되면, 도 13에 도시되는 제어신호VPE1, VPE2, VPE3이 어서트되고, 클럭드라이버(420), (421), (434)와 차지펌프회로(45), (46), (47)의 동작이 개시되고, 전압VPP6, VPP9, VPPMNS9는 +6. 5V, +9. 5V, -9. 5V로의 승압동작이 개시된다. 실질적으로, 승압동작이 실행되기 위해서는 링발진기(48)로부터의 클럭신호CLK의 공급이 전제이다.

프로그래밍 인에이블 비트P는 승압전압VPP6, VPP9, VPPMNS9를 사용한 프로그래밍동작의 개시를 지시한다.

소거 셋업비트ESU는 상기 전원회로(40)에 소거용 승압동작의 개시를 지시한다. 이 예에 따르면, 소거 셋업비트ESU가 논리값"1"로 되면, 도 13에 도시되는 제어신호VPE2와 도 14에 도시되는 제어신호VPE3이 어서트되고, 클럭드라이버(420), (434)와 차지펌프회로(45), (47)의 동작이 개시되고, 전압VPP9, VPPMNS9는 +9. 5V, -9. 5V로의 승압동작이 개시된다. 실질적으로 승압동작이 실행되기 위해서는 링 발진기(48)로부터의 클럭신호CLK의 공급이 전제이다.

소거 인에이블 비트E는 승압전압VPP9, VPPMNS9를 사용한 소거동작의 개시를 지시한다.

승압수단에 의해 규정의 승압전압을 얻기 위해서는 적지 않은 시간을 필요로 하고 그 시간은 프로세스 편차의 영향을 받는다. 프로그래밍이나 소거동작은 승압전압이 규정전압에 도달하고 나서 개시되지 않으면 안된다. 이 때, 승압동작의 개시부터 프로그래밍을 개시할 때까지의 시간은 비트PSU를 논리값"1"로 설정하고 나서 비트P를 논리값"1"로 설정할 때까지의 시간에 의해서 결정할 수 있다. 마찬가지로, 승압동작의 개시부터 소거를 개시할 때까지의 시간은 비트ESU를 논리값"1"로 설정하고 나서 비트E를 논리값"1"로 설정할 때까지의 시간에 의해서 결정할 수 있다. 그들 비트의 설정은 CPU(2)에 의한 소프트웨어의 실행에 의해 실현된다. 이것에 의해, 소거나 프로그래밍 동작이 지시되고 나서 실제로 소거 및 프로그래밍을 개시하는 타이밍을 관리하는 타이머 등의 하드웨어를 삭감할 수 있다. 또, 회로 특성에 따라 그와 같은 시간설정을 임의로 결정할 수 있다.

또, 프로그래밍 인에이블 비트SWE가 진의 값인 것을 조건으로 상기 소거 셋트업비트ESU와 프로그래밍 셋업비트PSU에 의한 승압동작의 개시가 실질적으로 접수가능하게 되므로, 프로그래밍 또는 소거동작은 상기 프로그래밍 인에이블 비트SWE가 진의 값인 것을 조건으로 실행가능하게 된다. 따라서, CPU(2)의 폭주 등에 의해 플래시 메모리(3)이 바람직하지 않게 프로그래밍되는 사태의 발생을 저지하는 데 도움이 된다.

상기 프로그래밍 제어 레지스터FLMCR1의 보호비트FWE는 외부단자Pfwe의 상태에 따른 값이 설정된다. FWE는 리드전용비트로 된다. 이 보호비트FWE는 그것이 진의 값 예를 들면 논리값"1"인 것을 조건으로 상기 승압 인에이블비트SWE의 논리값"1"로의 설정을 가능하게 하는 인터록을 실행한다. 즉, 승압 인에이블비트SWE의 초기화신호의 하나로서 보호비트FWE를 사용한다. FWE=1일 때만 승압 인에이블비트SWE의 세트/클리어가 가능하게 되고, FWE=0에서는 승압 인에이블비트는 초기상태로 된다. 예를 들면, 데이타버스로부터의 대응신호선과 상기 보호비트FWE와의 논리곱을 취하는 도시를 생략하는 논리곱(AND)게이트를 마련하고, 승압 인에이블비트SWE비트는 그 논리곱 게이트의 출력으로 할 수 있다. 이것에 의해, 인터록을 실현할 수 있다. 보호비트FWE에 의한 인터록을 추가하는 것에 의해, SWE와 FWE에 의한 프로그래밍 보호를 2중으로 할 수 있어 플래시 메모리(3)에 대한 바람직하지 않은 리프로그램 저지의 신뢰성을 더욱 향상시킬 수 있다.

도 26 및 도 27에는 CPU(2)에 의한 소거동작의 제어흐름도의 1예가 도시된다. CPU(2)는 레지스터FLMCR1의 SWE비트를 논리값"1"로 설정한다(S1). 이 설정이 가능하게 되기 위해서는 외부단자Pfwe에 논리값"1"의 신호가 인가되어 보호비트FWE가 논리값"1"로 되어 있는 것이 필요하다. 이것에 의해, 링 발진기가 발진개시된다. 그리고, 적절한 레지스터에 n=1을 대입하고(S2), 레지스터EBR1에 소거블럭을 설정한다(S3). 다음에, 레지스터FLMCR1의 ESU비트의 논리값"1"을 설정한다(S4). 이것에 의해, 클럭드라이버(420), (434)와 차지펌프회로(45), (47)에 의한 승압동작이 개시된다. 일정시간 경과후, FLMCR1의 E비트를 논리값"1"로 설정하면 소거동작이 개시된다(S5). 소거동작의 종료 후 FLMCR1의 E비트를 논리값"0"으로 클리어하면 소거동작이 정지된다(S6). 그리고, FLMCR1의 ESU비트를 논리값"0"으로 클리어해서 승압동작을 정지시킨다(S7). 이 후, FLMCR1의 EV비트를 논리값"1"로 설정하는 것에 의해(S8), 상기 소거동작에 대한 소거검증이 실행되게 된다. 소거검증동작에서는 검증어드레스로의 더미라이트(S9)와 검증데이타의 리드(S10)을 실행한 후, 리드한 검증데이타가 전체 비트 논리값"1"인지의 판정을 실행한다(S11). 전체 비트 논리값"1"이면 최후 어드레스에 도달할 때까지 어드레스 인크리먼트를 실행하고(S12, S13), 어드레스 인크리먼트시마다 상기 처리를 반복한다. S11에서 리드한 데이타가 논리값"1"이 아닌 경우에는 소거동작이 불충분하므로 EV비트를 클리어하고(S14), 소거의 반복회수가 상한(N)에 도달해 있지 않은 경우에는(S15의 NG) 재차 S4로 되돌아가 소거상태를 진행시킨다. S12에 있어서 최후 어드레스까지 처리가 진행한 경우에는 소거검증은 정상완료로 된다. S15에 있어서, 소거회수가 상한에 도달한 경우에는 소거검증은 이상(異常) 종료로 된다.

도 28 및 도 29에는 CPU(2)에 의한 프로그래밍동작의 제어흐름도의 1예가 도시된다. CPU(2)는 레지스터FLMCR1의 SWE비트를 논리값"1"로 설정한다(T1). 이 설정이 가능하게 되기 위해서는 외부단자Pfwe에 논리값"1"의 신호가 인가되어 보호비트FWE가 논리값"1"로 되어 있는 것이 필요하다. 이것에 의해, 링 발진기가 발진개시된다. 그리고, 적절한 레지스터에 n=1을 대입하고(T2), 적절한 플래그flag를 클리어(=0)한다(T3). 그리고, 예를 들면 32바이트의 프로그래밍 데이타를 플래시 메모리(3)에 연속 라이트한다(T4). 라이트 데이타는 플래시 메모리(3)의 프로그래밍 회로에 포함되는 데이타 레지스터에 유지된다. 다음에, 레지스터FLMCR1의 PSU비트의 논리값"1"을 설정한다(T5). 이것에 의해, 클럭드라이버(420), (421), (434)와 차지펌프회로(45), (46), (47)에 의한 승압동작이 개시된다. 일정시간 경과후, FLMCR1의 P비트를 논리값"1"로 설정하면 프로그래밍동작이 개시된다(T6). 프로그래밍동작의 종료 후 FLMCR1의 P비트를 논리값"0"으로 클리어하면 프로그래밍동작이 정지된다(T7). 그리고, FLMCR1의 PSU비트를 논리값"0"으로 클리어해서 승압동작을 정지시킨다(T8).

이 후, FLMCR1의 PV비트를 논리값"1"로 설정하는 것에 의해(T9), 상기 프로그래밍동작에 대한 라이트검증이 실행되게 된다. 라이트검증 동작에서는 검증어드레스로의 더미라이트(T10)과 검증데이타의 리드(T11)을 실행한 후, 리드한 검증데이타와 라이트된 원래의 데이타에 따라 리라이트 데이타를 연산하고, 연산된 리라이트 데이타가 전체 비트 논리값"1"인지의 판정을 실행한다(T12). 리라이트 데이타의 연산은 도 30에 도시된 바와 같이 해서 실행한다. 리라이트 데이타가 전체 비트"1"이면 리라이트 데이타를 RAM으로 전송하고(T13), 32바이트의 데이타의 검증이 완료할 때까지 어드레스 인크리먼트를 실행하고(T14, T15), 어드레스 인크리먼트시마다 상기 처리를 반복한다. 스텝T12에서 리라이트 데이타가 전체 비트"1"이 아닌 경우에는 플래그flag를 "1"로 세트하고(T16) 상기 스텝T14로 진행한다. 32바이트의 검증동작을 완료하면 PV비트를 클리어하고(T17), 플래그flag를 판정한다(T18). flag=0이면 32바이트의 프로그래밍은 정상이므로, SWE비트를 클리어하고(T19) 프로그래밍 동작을 종료한다. 스텝T18에 있어서, flag=1이면 라이트회수가 기정의 상한값N에 도달해 있지 않은지를 판정하고(T20), 기정값에 도달해 있을 때는 SWE비트를 클리어해서(T21) 이상 종료로 된다. 프로그래밍동작의 반복회수가 상한(N)에 도달해 있지 않은 경우에는 카운터n을 인크리먼트하여(T22) 상기 스텝T3으로 되돌아간다.

도 31에는 프로그래밍시에 필요한 고전압의 인가가 내부회로에 가하는 부담을 적게 하기 위해 워드선 구동전압 전환방식의 1예가 도시된다. 개략적으로는 워드선을 일단 접지전위Vss로 하고 나서 동작전압을 전환한다. 즉, PSU비트에 의해 프로그래밍용 승압회로의 승압동작이 지시되었을 때, 도 31의 (B)에 표시되는 기간에 모든 워드선이 강제로 접지전위Vss로 된다. 다음에, 도 31의 (C)에 표시되는 기간에 워드드라이버WDRV의 전원VPPX2, VSSXW, VSSXS가 각각 접지전위Vss로 전환된다. 다음에, 어드레스 제어의 란에 기재된 바와 같이 워드선 선택의 극성이 반전된다. 예를 들면, 어드레스신호에 따라 워드선 선택신호를 형성하는 X어드레스 디코더의 선택레벨을 하이레벨(리드동작시)에서 로우레벨(라이트 동작시)로 논리 반전시킨다. 그 후에 도 31의 (E)에 표시되는 바와 같이, 워드드라이버의 전원을 프로그래밍용 전원으로 전환한다. 프로그래밍을 종료할 때도 마찬가지로 전체 워드선을 강제로 접지전위Vss로 되도록 하고, 드라이버의 전원VPPX1, VSSXW, VSSXS를 접지전위Vss로 전환하고, 워드선 선택논리의 극성을 변경하여 전원의 전환을 실행한다. 상기 전원의 전환은 전원회로(40)에 포함되는 전원공급 스위치군에서 실행하고, 그 제어는 전원제어부(41)의 프로그래밍 시퀀서가 실행한다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니고 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경가능한 것은 물론이다.

예를 들면, 외부 단일전원은 2. 7∼5. 5V에 한정되지 않는다. 승압전압은 6. 5V, 9. 5V, -9. 5V에 한정되지 않고 변경가능하다. 마찬가지로, 클램프전압도 2. 5V에 한정되지 않는다. 또, 프로그래밍 및 소거의 전압인가상태도 상기에 한정되지 않는다. 또, 승압회로나 클램프회로의 구성은 적절히 변경할 수 있다. 또, 전류공급능력이 크면 리드계와 승압계로 나눈 클램프전원을 공통화하는 것도 가능하다. 마이크로컴퓨터의 내장모듈은 적의로 변경할 수 있다. 또, 플래시 메모리는 NOR, AND 등의 적절한 회로형식을 채용하는 것이 가능하다. 플래시 메모리는 프로그램 메모리를 대체하는 용도에 한정되지 않고 오로지 데이타 저장용도에 사용하는 것이라도 좋다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명은 그 배경으로 된 이용분야인 기기조립 제어용도의 마이크로컴퓨터에 적용한 경우에 대해서도 설명했지만, 본 발명은 그것에 한정되지 않고 범용용도의 마이크로컴퓨터 그 밖의 전용컨트롤러LSI 등 반도체 집적회로에 널리 적용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.

즉, 전압클램프수단은 전원전압 의존성이 작은 전압을 형성하고, 또한 그 전압레벨은 허용범위내에서 외부로부터 공급되는 단일 전원전압보다 낮은 전압으로 클램프되므로, 이 클램프전압에서 동작되는 승압수단이 생성하는 승압전압, 즉 프로그래밍 및 소거전압은 외부전원전압에 의존하지 않는다. 따라서, 저전압동작을 포함하는 비교적 넓은 외부전원전압 범위에서 내장 불휘발성 메모리의 소거 및 프로그래밍을 가능하게 한다. 또한, 그것은 단일의 외부전원전압으로 달성할 수 있으므로, 불휘발성 메모리를 내장한 반도체 집적회로의 사용상 편리함을 향상시킬 수 있다.

승압전압이 소정레벨에 도달했을 때 차지펌프를 실행하는 MOS 트랜지스터에 대해 공통인 기판 바이어스전압을 변경하는 것에 의해 승압동작 효율을 향상시킬 수 있다.

상기 기판 바이어스전압의 전환후에 승압전압이 상하로 진동해도 기판 바이어스전압을 전환후의 전압으로 유지하는 히스테리시스특성을 갖게 하는 것에 의해, 차지펌프에 의한 승압도중의 승압전압이 차지펌프용 MOS 트랜지스터의 스위치동작과 동기해서 상하로 진동할 때의 리플성분의 영향에 의해 기판 바이어스전압이 진동하는 것을 방지할 수 있다.

각 차지펌프회로의 동작의 위상을 어긋나게 하는 것에 의해, 동일 전원으로 복수개의 차지펌프회로를 동작시킬 때 전원의 순간적 전압의 하강을 작게 할 수 있다.

상기 불휘발성 메모리의 특정영역에서 트리밍 조정정보의 전송을 받는 레지스터수단의 값에 따라서 전압클램프수단의 출력전압을 트리밍 가능하게 하는 것에 의해, 소프트웨어에 의해 트리밍을 자유롭게 실행할 수 있고 칩마다 프로세스 편차의 영향을 흡수하는 것도 가능하게 된다.

트리밍 조정정보의 레지스터수단으로의 전송을 반도체 집적회로의 리세트동작과 동기해서 실행하는 것에 의해, 트리밍동작의 확정까지의 내부전압의 변동을 리세트중에 확정할 수 있어 신뢰성을 향상시킬 수 있다.

테스트모드에 있어서 상기 중앙처리장치가 상기 레지스터수단을 액세스할 수 있도록 하면 테스트모드에 있어서 트리밍정보를 용이하게 결정할 수 있다.

반도체 집적회로의 웨이퍼 완성상태가 프로그래밍상태(예를 들면 임계값전압이 낮은 논리값"0"의 상태)에서 반도체 집적회로의 출하가 소거상태(예를 들면 임계값전압이 높은 논리값"1"의 상태)로 되는 경우, 트리밍 조정정보가 전체 비트 논리값"1"일 때의 트리밍위치와 트리밍 조정정보가 전체 비트 논리값"0"일 때의 트리밍위치를 서로 인접하도록 선택하는 선택논리를 채용하는 것에 의해, 프로그래밍상태와 소거상태에서 트리밍상태가 양 극단으로 되어 전압클램프수단의 출력전압에 큰 차가 생기지 않도록 할 수 있다.

승압수단에서 규정의 승압전압을 얻은 후에 프로그래밍이나 소거를 개시하기 위한 관리를 프로그래밍 셋업비트나 소거 셋업비트를 사용해서 중앙처리장치에 의한 소프트웨어에 의해서 실현하는 것에 의해, 타이머 등의 하드웨어를 삭감할 수 있다.

제어 레지스터에 상기 승압수단에 의한 승압동작의 준비상태를 지시하는 프로그래밍 인에이블 비트를 마련하고, 이 프로그래밍 인에이블 비트가 진의 값인 것을 조건으로 상기 소거 셋업비트와 프로그래밍 셋업비트에 의한 지시를 접수가능하게 하는 것에 의해, 프로그래밍 또는 소거동작은 상기 프로그래밍 인에이블 비트가 진의 값인 것을 조건으로 실행할 수 있으므로, 중앙처리장치의 폭주 등에 의해 불휘발성 메모리가 바람직하지 않게 리프로그래밍되는 사태의 발생을 저지하는 데 도움이 된다.

제어 레지스터는 외부단자의 상태에 따른 값이 설정되는 보호비트를 추가하고, 상기 보호비트는 그것이 진의 값인 것을 조건으로 상기 승압 인에이블비트의 진의 값으로의 설정을 가능하게 하는 인터록을 실행하도록 하면, 불휘발성 메모리에 대한 바람직하지 않은 리프로그래밍 저지의 신뢰성을 더욱 향상시킬 수 있다.

워드선 등을 일단 접지전위로 하고 나서 인가전압을 전환하도록 하도록 하면, 소거나 프로그래밍시에 필요한 고전압의 인가가 내부회로에 가하는 부담을 적게 할 수 있다.

도 1은 전원회로의 주요부를 개략적으로 도시한 블럭도,

도 2는 도 1의 비교예를 도시한 블럭도,

도 3은 본 발명의 1예에 관한 마이크로컴퓨터의 블럭도,

도 4는 마이크로컴퓨터에 내장되는 플래시 메모리의 전체적인 블럭도,

도 5는 메모리셀 어레이의 구성예를 도시한 회로도,

도 6은 소거동작의 전압인가상태의 1예를 도시한 회로도,

도 7은 프로그래밍동작의 전압인가상태의 1예를 도시한 회로도,

도 8은 플래시 메모리의 각 부에 있어서의 동작전원을 도시한 블럭도,

도 9는 도 8에 도시되는 각종 동작전원의 의미를 도시한 설명도,

도 10은 도 8에 도시되는 각종 동작전원의 전압과 동작의 관계를 도시한 설명도,

도 11은 도 8의 각종 동작전원이 취할 수 있는 전압을 정리해서 도시한 설명도,

도 12는 전압클램프수단의 1예를 도시한 회로도,

도 13은 제1 및 제2 정승압회로의 1예를 도시한 회로도,

도 14는 부전압 승압회로의 1예를 도시한 회로도,

도 15는 정의 승압전압을 선택적으로 모니터할 수 있게 하는 회로의 설명도,

도 16은 제1 정전압 발생회로의 트리밍 저항회로의 설명도,

도 17은 제1 정전압 발생회로의 상세한 1예를 도시한 회로도,

도 18은 승압동작 클럭신호의 파형설명도,

도 19는 부전압 승압용 차지펌프회로 및 클럭드라이버의 1예를 도시한 회로도,

도 20은 도 19에 도시된 클럭드라이버의 논리구성에 의해 생성되는 클럭신호 및 구동신호의 파형설명도,

도 21은 상기 차지펌프회로의 기판 바이어스전압을 전환하기 위한 구성을 개략적으로 도시한 블럭도,

도 22는 부전압 승압동작에 있어서의 승압전압의 천이상태를 도시한 설명도,

도 23은 트리밍 저항회로에 있어서의 트리밍방식의 개념도,

도 24는 마이크로컴퓨터의 리세트동작과 동기해서 트리밍 조정정보를 플래시 메모리에서 제어 레지스터로 전송하는 방식의 설명도,

도 25는 제어 레지스터의 1예를 도시한 포맷도,

도 26은 CPU에 의한 소거동작 제어의 일부를 도시한 흐름도,

도 27은 CPU에 의한 소거동작 제어의 나머지를 도시한 흐름도,

도 28은 CPU에 의한 프로그래밍동작 제어의 일부를 도시한 흐름도,

도 29는 CPU에 의한 프로그래밍동작 제어의 나머지를 도시한 흐름도,

도 30은 리프로그래밍 데이타의 연산방법의 설명도,

도 31은 프로그래밍시에 필요한 고전압의 인가가 내부회로에 가하는 부담을 적게 하기 위해 워드선 구동전압 전환처리의 1예를 도시한 타이밍도.

[부호의 설명]

1 : 마이크로컴퓨터, 2 : 중앙처리장치, 3 : 플래시 메모리,

4 : 플래시 메모리용 제어 레지스터, FLMCR1 : 프로그래밍 제어 레지스터,

TRMR1 : 기준전압 트리밍 레지스터,

TRMR2 : 승압전압 트리밍 레지스터, Vcc : 외부단일 전원전압,

Vss : 접지전압, Pvcc : Vcc 외부단자, Pvss : Vss 외부단자,

VppMON, VssMON : 모니터단자, Pfwe : 프로그래밍 보호단자,

RES : 리세트단자, 30 : 메모리셀 어레이, 31 : X디코더,

31Y : Y디코더, 33 : 워드 드라이버, 40 : 전원회로, 41 : 전원제어부,

42 : 트리밍 제어부, 44 : 전압클램프수단,

45, 46 : 정승압용 차지펌프회로, 47 : 부승압용 차지펌프회로,

48 : 링발진기, 300 : 주비트선, 301 : 부비트선,

302 : 불휘발성 메모리셀, 304 : 소오스선, 305 : 워드선,

400 : 기준전압 발생회로, 401 : 제1 정전압회로,

402 : 제2 정전압회로, 403 : 제3 정전압회로,

FBR1 : 귀환저항회로(트리밍 저항회로), FBR2, FBR3 : 귀환저항회로,

Vref : 기준전압, Vrefa, VfixA, VfixB : 클램프전압, CLK : 클럭신호,

420, 421, 434 : 클럭드라이버, 436 : 트리밍 저항회로,

444, 445 : 지연회로, VPP6, VPP9 : 정의 승압전압,

460 : 기판 바이어스전압의 전환수단, VPPMNS9 : 부의 승압전압,

461 : SR플립플롭, 464 : 비교기, NP : 승압노드,

Q10, Q11, Q12 : 부승압용 p채널형 MOS트랜지스터,

C1, C2 : 부승압용 용량소자, DS1∼DS4 : 구동신호, 470 : 셀렉터,

330 : 플래시 메모리에 있어서의 트리밍정보 저장영역,

FWE : 보호비트, SWE : 프로그래밍 인에이블 비트,

ESU : 소거 셋업비트, PSU : 라이트 셋업비트,

E : 소거 인에이블비트, P : 라이트 인에이블비트.

Claims (18)

1. 전기적으로 프로그래밍 및 소거 가능한 불휘발성 메모리와 상기 불휘발성 메모리로 액세스 가능한 중앙처리장치를 1개의 반도체기판상에 형성한 반도체 집적회로로서,

   상기 반도체집적회로는 전압클램프수단과 승압회로를 구비하고, 상기 반도체 기판의 외부에서 공급되는 단일의 외부전원전압을 동작전원으로 함과 동시에 상기 반도체집적회로의 상기 외부전원전압의 허용범위가 제1 전압에서 상기 제1 전압보다 작은 제2 전압까지로 되고,

   상기 전압 클램프수단은 상기 외부전원전압을 받아서 상기 제2 전압보다 작은 전압을 발생하고,

   상기 승압회로는 상기 전압 클램프수단에서 출력된 전압을 받아서 상기 전압 클램프수단에서 출력된 전압보다 큰 내부 정승압전압 또는 내부 부승압전압을 발생하고,

   상기 불휘발성 메모리는 상기 내부 정승압전압 또는 상기 내부 부승압전압을 사용해서 데이타의 소거 또는 프로그래밍을 실행하는 복수의 불의발성 메모리셀을 갖고,

   상기 전압 클램프수단은,

   상기 외부 전원전압을 받아서 기준전압을 발생하는 기준전압 발생회로,

   상기 기준전압을 참조전압으로 해서 제1 클램프전압을 출력하는 제1 정전압발생회로 및

   상기 제1 정전압 발생회로에서 출력된 전압을 참조전압으로 해서 제2 클램프전압을 출력하는 제2 정전압 발생회로를 갖고,

   상기 제1 정전압 발생회로는 상기 제1 클램프전압을 부귀환하는 회로를 포함하고,

   상기 제2 정전압 발생회로는 상기 제2 클램프전압을 부귀환하는 회로를 포함하고,

   상기 승압회로에는 상기 제2 클램프전압이 공급되는 것을 특징으로 하는 반도체 집적회로.
2. 제1항에 있어서,

   상기 전압 클램프수단은 상기 기준전압을 참조전압으로 해서 제3 클램프전압을 출력하는 제3 정전압 발생회로를 더 갖고,

   상기 제3 정전압 발생회로는 상기 제3 클램프전압을 부귀환하는 회로를 포함하고,

   상기 제3 클램프전압은 리드계의 동작전원전압으로 되는 것을 특징으로 하는반도체 집적회로.
3. 제1항에 있어서,

   상기 승압회로는

   상기 내부 부승압전압을 발생하기 위해 P형 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 차지펌프회로,

   승압동작개시부터 상기 승압회로가 출력하는 전압이 상기 내부 부승압전압까지 도달하는 도중에 상기 P형 MOS 트랜지스터의 임계값이 작아지도록 기판바이어스전압을 전환하기 위한 스위치수단을 갖는 것을 특징으로 하는 반도체 집적회로.
4. 제3항에 있어서,

   상기 P형 MOS 트랜지스터의 기판 바이어스전압은 상기 승압동작 개시후, 상기 스위치수단에 의해 전환된 경우에는 상기 승압동작중은 전환되지 않는 것을 특징으로 하는 반도체 집적회로.
5. 제1항에 있어서,

   상기 승압회로는 상기 내부 부승압전압을 발생하기 위해 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 부전압 승압회로 및 상기 내부 정승압전압을발생하기 위해 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 정전압 승 압회로를 갖는 것을 특징으로 하는 반도체 집적회로.
6. 제1항에 있어서,

   상기 반도체 집적회로는 상기 승압회로가 출력하는 전압을 미세조정하기 위한 트리밍회로, 트리밍 조정정보에 따라서 상기 트리밍회로를 제어하기 위한 트리밍 제어부 및 상기 트리밍 조정정보를 상기 트리밍 제어부로 공급하기 위해 상기트리밍 조정정보가 설정되는 레지스터를 갖고,

   상기 레지스터는 상기 트리밍 조정정보를 상기 불휘발성 메모리의 특정의 영역으로부터 공급받는 것을 특징으로 하는 반도체 집적회로.
7. 제6항에 있어서 ,

   상기 레지스터는 상기 반도체 집적회로의 리세트동작에 있어서 상기 트리밍조정정보가 설정되는 것을 특징으로 하는 반도체 집적회로.
8. 제7항에 있어서 ,

   상기 중앙처리장치는 상기 레지스터로 액세스 가능한 것을 특징으로 하는 반도체 집적회로.
9. 전기적으로 프로그래밍 및 소거 가능한 불휘발성 메모리와 상기 불휘발성 메모리로 액세스 가능한 중앙처리장치를 1개의 반도체기판상에 형성한 반도체 집적회로로서 ,

   상기 반도체집적회로는 전압클램프수단과 승압회로를 구비하고, 상기 반도체기판의 외부에서 공급되는 단일의 외부전원전압을 동작전원으로 하고,

   상기 전압 클램프수단은 상기 외부전원전압을 받아서 상기 외부전원전압에 대한 의존성이 작은 기준전압을 참조전압으로 해서 상기 외부전원전압보다 작은 내부전압을 발생하고,

   상기 승압회로는 상기 전압 클램프수단에서 출력된 전압을 받아서 상기 전압 클램프수단에서 출력된 전압보다 큰 내부 정승압전압 또는 내부 부승압전압을 발생하고,

   상기 불휘발성 메모리는 상기 내부 정승압전압 또는 상기 내부 부승압전압을사용해서 데이타의 소거 또는 프로그래밍을 실행하는 복수의 불휘발성 메모리셀을 갖고,

   상기 전압 클램프수단은,

   상기 외부 전원전압을 받아서 기준전압을 발생하는 기준전압 발생회로,

   상기 기준전압을 참조전압으로 해서 제1 클램프전압을 출력하는 제1 정전압발생회로 및

   상기 제1 정전압 발생회로에서 출력된 전압을 참조전압으로 해서 제2 클램프전압을 출력하는 제2 정전압 발생회로를 갖고,

   상기 제1 정전압 발생회로는 상기 제1 클램프전압을 부귀환하는 회로를 포함하고,

   상기 제2 정전압 발생회로는 상기 제2 클램프전압을 부귀환하는 회로를 포함하고,

   상기 승압회로에는 상기 제2 클램프전압이 공급되는 것을 특징으로 하는 반도체 집적회로.
10. 제9항에 있어서,

    상기 전압 클램프수단은 상기 기준전압을 참조전압으로 해서 제3 클램프전압을 출력하는 제3 정전압 발생회로를 더 갖고,

    상기 제3 정전압 발생회로는 상기 제3 클램프전압을 부귀환하는 회로를 포함하고,

    상기 제3 클램프전압은 리드계의 동작전원전압으로 되는 것을 특징으로 하는 반도체 집적회로.
11. 제9항에 있어서,

    상기 승압회로는

    상기 내부 부승압전압을 발생하기 위해 P형 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 차지펌프회로 및

    승압동작개시부터 상기 승압회로가 출력하는 전압이 상기 내부 부승압전압까지 도달하는 도중에 상기 P형 MOS 트랜지스터의 임계값이 작아지도록 기판바이어스

    전압을 전환하기 위한 스위치수단을 갖는 것을 특징으로 하는 반도체 집적회로.
12. 제9항에 있어서,

    상기 P형 MOS 트랜지스터의 기판 바이어스전압은 상기 승압동작 개시후, 상기 스위치수단에 의해 전환된 경우에는 상기 승압동작중은 전환되지 않는 것을 특징으로 하는 반도체 집적회로.
13. 제9항에 있어서,

    상기 승압회로는 상기 내부 부승압전압을 발생하기 위해 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 부전압 승압회로 및 상기 내부 정승압전압을발생하기 위해 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 정전압 승 압회로를 갖는 것을 특징으로 하는 반도체 집적회로.
14. 제9항에 있어서,

    상기 반도체 집적회로는 상기 승압회로가 출력하는 전압을 미세조정하기 위한 트리밍회로, 트리밍 조정정보에 따라서 상기 트리밍회로를 제어하기 위한 트리밍 제어부 및 상기 트리밍 조정정보를 상기 트리밍 제어부로 공급하기 위해 상기트리밍 조정정보가 설정되는 레지스터를 갖고,

    상기 레지스터는 상기 트리밍 조정정보를 상기 불휘발성 메모리의 특정의 영역으로부터 공급받는 것을 특징으로 하는 반도체 집적회로.
15. 제14항에 있어서 ,

    상기 레지스터는 상기 반도체 집적회로의 리세트동작에 있어서 상기 트리밍조정정보가 설정되는 것을 특징으로 하는 반도체 집적회로.
16. 제15항에 있어서 ,

    상기 중앙처리장치는 상기 레지스터로 액세스 가능한 것을 특징으로 하는 반도체 집적회로.
17. 소정전압을 받아서 승압전압을 발생하기 위한 승압회로를 구비하는 반도체 집적회로로서,

    상기 승압회로는 상기 승압전압을 발생하기 위해 MOS 트랜지스터와 캐패시터에 접속되는 승압노드를 갖는 차지펌프회로 및

    승압 동작개시부터 상기 승압회로가 출력하는 전압이 상기 승압전압까지 도달하는 도중에 상기 MOS 트랜지스터의 임계값이 작아지도록 기판 바이어스 전압을 전환하기 위한 스위치수단을 갖는 것을 특징으로 하는 반도체 집적회로.
18. 제17항에 있어서,

    상기 승압회로는 부의 승압전압을 발생하는 회로이고,

    상기 MOS 트랜지스터는 P형 MOS 트랜지스터이고,

    상기 스위치수단은 상기 기판 바이어스전압을 상기 소정전압에서 접지전압으로 전환하는 것을 특징으로 하는 반도체 집적회로.