CN113346739B - 电荷泵电路系统、三维存储器及三维存储器系统 - Google Patents

Abstract

本申请提供了一种电荷泵电路系统、三维存储器及三维存储器系统。该电荷泵电路系统包括：时钟模块，用于生成初始时钟信号；延时模块，包括M个并联的延时单元，每个延时单元用于生成与初始时钟信号具有相位差的延时时钟信号，并且M个延时时钟信号与初始时钟信号依次具有相位差；以及电荷泵模块，包括N个并联的电荷泵单元，每个电荷泵单元用于由对应的延时时钟信号控制生成与输入电压相比具有增益的输出电压，其中，M小于或者等于N。该电荷泵电路系统及三维存储器能够使供电电压端和接地端的电压变化更加平缓，从而有利于电荷泵电路系统及三维存储器的稳定运行。

Description

电荷泵电路系统、三维存储器及三维存储器系统

技术领域

本申请涉及半导体技术领域，更具体地，涉及电荷泵电路系统及三维存储器及三维存储器系统。

背景技术

随着半导体技术的发展，基于低功耗、低成本的设计要求，三维存储器的电源电压通常比较低。然而，为了实现存储信息的读写，通常需要将远高于电源电压的编程电压或读取电压施加于字线。电荷泵电路被广泛应用于三维存储器中，它能够通过储能电容使较低的电源电压转换为较高的编程电压或读取电压。

对于一些大容量(1TB及以上)的三维存储器，为确保电荷泵电路的在不同的倍压阶段或者不同的操作模式下的动态强度，电荷泵电路通常包括例如四个或八个电路结构相同的电荷泵单元。举例而言，当电荷泵电路处于MP(Multiplane,多平面)的操作模式时，电荷泵电路中的这些电荷泵单元并行地为当前未执行编程或读取操作的字线进行预充电。

在现有的电荷泵电路中，这些电荷泵单元在预充电阶段由同一时钟信号控制，由于电荷泵单元的工作原理，多个电荷泵单元所产生的瞬间峰值电流会使电源端和接地端的电压产生波动，从而影响三维存储器的正常运行。因而，在电荷泵电路工作过程中改善峰值电流过大的问题是本领域技术人员致力于解决的技术问题之一。

发明内容

本申请一方面提供了一种电荷泵电路系统。该电荷泵电路系统包括：时钟模块，用于生成初始时钟信号；延时模块，包括M个并联的延时单元，每个延时单元用于生成与初始时钟信号具有相位差的延时时钟信号，并且M个延时时钟信号与初始时钟信号依次具有相位差；以及电荷泵模块，包括N个并联的电荷泵单元，每个电荷泵单元用于由对应的延时时钟信号控制生成与输入电压相比具有增益的输出电压，其中，M小于或者等于N。

在一些实施方式中，延时单元可包括延时电路，延时电路包括多个级联的子延时电路，子延时电路的数量与延时时钟信号的相位差正相关。

在一些实施方式中，子延时电路可为反相器。

在一些实施方式中，延时时钟信号的时钟沿相对于初始时钟信号的时钟沿的延时时长可小于初始时钟信号的周期的一半。

在一些实施方式中，子延时电路可包括：第一晶体管和第二晶体管，其中，第一晶体管的栅极端和第二晶体管的栅极端接收上一级时钟信号，第一晶体管的第二端与第二晶体管的第一端连接，第一晶体管的第一端与子延时电路的供电电压端连接，第二晶体管的第二端接地。

在一些实施方式中，第一晶体管可为PMOS晶体管，第一晶体管的第一端为源极端，并且第一晶体管的第二端为漏极端；以及第二晶体管可为NMOS晶体管，第二晶体管的第一端为漏极端，并且第二晶体管的第二端为源极端。

在一些实施方式中，子延时电路还可包括：第三晶体管和第四晶体管，其中，第三晶体管的栅极端与接地端连接，第四晶体管的栅极端与子延时电路的供电电压端连接，第三晶体管的第一端与第一晶体管的第二端连接，第四晶体管的第二端与第二晶体管的第一端连接，第三晶体管的第二端与第四晶体管的第一端连接。

在一些实施方式中，第三晶体管可为PMOS晶体管，第三晶体管的第一端为源极端，并且第三晶体管的第二端为漏极端；以及第四晶体管可为NMOS晶体管，第四晶体管的第一端为漏极端，第二晶体管的第二端为源极端。

在一些实施方式中，延时单元还可包括输入缓冲电路，输入缓冲电路连接于时钟模块和延时电路之间。

在一些实施方式中，延时单元还可包括输出缓冲电路，输出缓冲电路连接于延时电路和对应的电荷泵单元之间。

在一些实施方式中，电路系统还可包括反馈模块，反馈模块与电荷泵电路系统的输出端和时钟模块连接，用于根根输出端的电压调整初始时钟信号。

在一些实施方式中，反馈模块可包括：第一电阻，第二电阻，比较器以及时钟控制电路，其中，第一电阻的一端与输出端连接，第一电阻的另一端通过第二电阻接地；比较器的一个输入端与第一电阻的另一端连接，另一个输入端与参考电压端连接，比较器的输出端用于生成比较信号；时钟控制电路与时钟模块连接，用于根据比较信号调整初始时钟信号。

在一些实施方式中，电路系统还可包括时钟逻辑模块，时钟逻辑模块连接于P个延时单元和对应的P个电荷泵单元之间，响应于比较信号和延时时钟信号，使得延时时钟信号在当前时钟周期内控制对应的电荷泵单元生成与输入电压相比具有增益的输出电压，其中，P小于或者等于M。

在一些实施方式中，时钟逻辑模块可包括：反相器、第一至第三异或门以及第一至第二D触发器，其中，第一异或门的一个输入端接收比较信号，另一个输入端与第一D触发器的输出端连接，第一异或门的输出端与第一D触发器的一个输入端连接；第二异或门的一个输入端接收比较信号，另一个输入端与第二D触发器的输出端连接，第二异或门的输出端与第二D触发器的一个输入端连接；第一D触发器的另一个输入端接收延时时钟信号；第二D触发器的另一个输入端接收经过反相器的延时钟信号；以及第三异或门的两个输入端与第一D触发器的输出端和第二D触发器的输出端连接，第三异或门的输出端与对应的电荷泵单元连接。

在一些实施方式中，电荷泵单元可包括：时钟驱动电路，用于根据延时时钟信号生成时钟驱动信号和反相时钟驱动信号；时钟升压电路，用于根据时钟驱动信号和反相时钟驱动信号生成增益时钟信号和反相增益时钟信号；以及电荷泵升压电路，用于根据增益时钟信号和反相增益时钟信号生成与输入电压相比具有增益的输出电压。

在一些实施方式中，时钟升压电路可包括：对称的子时钟升压电路，子时钟升压电路包括：第五晶体管至第九晶体管以及第一电容，其中，第五晶体管、第六晶体管、第八晶体管以及第九晶体管的栅极端由时钟驱动信号或者反相时钟驱动信号控制，第五晶体管的第一端与时钟升压电路的供电电压端连接，第五晶体管的第二端与第六晶体管的第一端连接，第五晶体管的第二端还与第一电容的一端连接，第六晶体管的第二端接地；第七晶体管的栅极端与对称的子时钟升压电路的第七晶体管的第二端连接，第七晶体管的第一端与时钟升压电路的供电电压端连接，第七晶体管的第二端与第八晶体管的第一端连接，第七晶体管的第二端还与第一电容的另一端连接；第八晶体管的第二端与第九晶体管的第一端连接，并输出增益时钟信号或者反相增益时钟信号；以及第九晶体管的第二端接地。

在一些实施方式中，第五晶体管可为PMOS晶体管，第五晶体管的第一端为源极端，并且第五晶体管的第二端为漏极端；第六晶体管可为NMOS晶体管，第六晶体管的第一端为漏极端，并且第六晶体管的第二端为源极端；第七晶体管可为NMOS晶体管，第七晶体管的第一端为漏极端，并且第七晶体管的第二端为源极端；第八晶体管可为PMOS晶体管，第八晶体管的第一端为源极端，并且第七晶体管的第二端为漏极端；以及第九晶体管可为NMOS晶体管，第九晶体管的第一端为漏极端，并且第九晶体管的第二端为源极端。

在一些实施方式中，电荷泵升压电路可包括：对称的子电荷泵升压电路，子电荷泵升压电路通过第二电容与对应的子时钟升压电路连接。

在一些实施方式中，电荷泵单元还可包括缓冲器，连接于时钟驱动电路和子时钟升压电路之间。

在一些实施方式中，多个电荷泵单元组成电荷泵单元组，电荷泵单元组的输出端可与电荷泵电路系统的输出端之间配置有开关。

在一些实施方式中，电路系统可包括多路选择器，多路选择器连接于电荷泵单元组和对应的多个延时单元之间，并用于接收对应的多个延时时钟信号和异步时钟信号，并进行信号选择。

本申请另一方面提供了一种三维存储器。该三维存储器包括如上文中描述的任一实施方式的电荷泵电路系统。

本申请另一方面还提供了一种三维存储器系统，该三维存储器系统包括：如上文中描述的三维存储器；以及控制器，耦合至三维存储器，以控制三维存储器存储数据。

本申请实施方式提供的电荷泵电路系统、三维存储器及三维存储器系统，通过增设延时模块使作用于多个电荷泵单元的多个延时时钟信号具有依次递增的相位差，能够使各个电荷泵单元在不同的时刻产生峰值电流，从而降低电荷泵电路系统中多个电荷泵单元的总峰值电流，进而使电荷泵电路系统的供电电压端和接地端的电压变化更加平缓，从而有利于电荷泵电路系统及三维存储器的稳定运行。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的电荷泵电路系统的框图；

图2是根据本申请实施方式的延时单元的电路图；

图3是根据本申请实施方式的延时时钟信号的波形图；

图4是根据本申请实施方式的电荷泵单元的电路图；

图5是根据本申请实施方式的电荷泵电路系统与现有的电荷泵电路系统的波形对比图；

图6是根据本申请另一实施方式的电荷泵电路系统的框图；

图7是根据本申请实施方式的反馈模块40的电路图；

图8是根据本申请实施方式的时钟逻辑模块的电路图；

图9是本申请另一实施方式的延时时钟信号的波形图和当前实施方式的电荷泵电路系统与前一实施方式的电荷泵电路系统的波形对比图；以及

图10是根据本申请实施方式的三维存储器的内部框图；以及

图11是根据本申请实施方式的三维存储器系统的内部框图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

图1是根据本申请实施方式的电荷泵电路系统100的框图。如图1所示，电荷泵电路系统100包括：时钟模块10、延时模块20和电荷泵模块30。

时钟模块10用于生成初始时钟信号clk_in，能够为电荷泵电路系统100提供工作节拍。初始时钟信号clk_in可具有固定的时钟周期和时钟频率，并且可具有两个电平，即低电平和高电平。高电平可以根据电路的要求而不同。示例性地，时钟模块10可通过提供方波输出的振荡器来生成初始时钟信号clk_in。

延时模块20包括七个并联的延时单元21～27，用于连接时钟模块10的输出端，并生成与初始时钟信号clk_in具有相位差的七个延时时钟信号clk_de1～clk_de7。七个延时时钟信号clk_de1～clk_de7相对于初始时钟信号clk_in的相位差可依次增加，以使得七个延时时钟信号clk_de1～clk_de7的时钟沿相互交错。

电荷泵模块30包括八个并联的电荷泵单元31～38，电荷泵单元32～38与对应的延时单元21～27的输出端连接，每个电荷泵单元31～38能够由初始时钟信号clk_in或者对应的延时时钟信号clk_de1～clk_de7控制生成与输入电压Vin相比具有增益的输出端Vout的电压。

应理解的是，本申请实施方式中延时单元和电荷泵单元的数量不限于此，本申请在此不做具体地限定。延时模块可具有M个延时单元，电荷泵模块可具有N个电荷泵单元，并且M≤N。换言之。延时模块中延时单元的数量应小于或者等于电荷泵模块中电荷泵单元的数量。

在一些实施方式中，每个延时单元21～27可具有相同的电路结构。图2是根据本申请实施方式的延时单元21的电路图。如图2所示，延时单元21可包括：输入缓冲电路211、延时电路212和输出缓冲电路213。

输入缓冲电路211的输入端可与时钟模块10连接，输入缓冲电路211的输出端可与延时电路212连接。换言之，输入缓冲电路211可连接于时钟模块10和延时电路212之间。示例性地，输入缓冲电路211可包括PMOS晶体管和NMOS晶体管的组合。

延时电路212作为延时单元21实现延时功能的主要组成部分，可包括多个级联的子延时电路，例如k个子延时电路2121～212k。每个子延时电路2121～212k可具有相同的电路结构。具体地，第一子延时电路2121可包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4。

第一PMOS晶体管Q1的栅极端和第二NMOS晶体管Q2的栅极端可通过输入缓冲电路211与时钟模块10连接，并接收初始时钟信号clk_in。第一PMOS晶体管Q1的源极端与子延时电路2121的供电电压端Vdd连接，第二NMOS晶体管Q2的源极端接地。第三PMOS晶体管Q3的栅极端与接地端Vss连接，第四NMOS晶体管Q4的栅极端与子延时电路2121的供电电压端Vdd连接，第三PMOS晶体管Q3的源极端与第一PMOS晶体管Q1的漏极端连接，第四NMOS晶体管Q4的源极端与第二NMOS晶体管Q2的漏极端连接，第三PMOS晶体管Q3的漏极端与第四NMOS晶体管Q4的漏极端连接。并且第三PMOS晶体管Q3的漏极端或者第四NMOS晶体管Q4的漏极端作为第一子延时电路2121的输出端。

应注意的是，第一子延时电路2121可不包括第三PMOS晶体管Q3和第四NMOS晶体管Q4。第一PMOS晶体管Q1的漏极端可与第二NMOS晶体管Q2的漏极端直接连接，并且第一PMOS晶体管Q1的漏极端或者第二NMOS晶体管Q2的漏极端可作为第一子延时电路2121的输出端。第一子延时电路2121可为反相器。

第三PMOS晶体管和第四NMOS晶体管能够进一步地控制子延时电路的延时时长，从而有效地减少子延时电路的功率消耗。此外，子延时电路中的器件数量、组成以及布置方式本申请在此不做具体地限定，子延时电路还可包括能够实现初始时钟信号延时预定时长的其它形式的电路结构。

在第一子延时电路2121中，当初始时钟信号clk_in由低电平翻转为高电平并保持高电平时，第二NMOS晶体管Q2和第四NMOS晶体管Q4导通，第一PMOS晶体管Q1和第三PMOS晶体管Q3关断。第一子延时电路2121可输出高电平。当初始时钟信号clk_in由高电平翻转为低电平并保持低电平时，第一PMOS晶体管Q1和第三PMOS晶体管Q3导通，第二NMOS晶体管Q2和第四NMOS晶体管Q4关断。第一子延时电路2121可输出低电平。

在子延时电路中，MOS晶体管的导通和关断均需要一定的时间，通过控制晶体管的导通和关断的时间，能够实现经过子延时电路的初始时钟信号延时预定的时长。进一步地，通过调整配置的子延时电路的数量，能够控制初始时钟信号经过具有不同数量的子延时电路后，生成具有不同延时时长的延时时钟信号。换言之，子延时电路的数量可与延时时钟信号的相位差正相关。当延时电路包括多个级联的子延时电路时，每个子延时电路的第一PMOS晶体管的栅极端和第二NMOS晶体管的栅极端可接收上一级的时钟信号，例如来自时钟模块的初始时钟信号或者前一子延时电路的输出的时钟信号。

本申请实施方式提供的延时电路的结构简单，能够灵活地控制初始时钟信号的延时时长。在集成电路中所需的制造面积较小，并且该延时电路无需额外的反馈电路，因而其功率损耗较小。此外，子延时电路可使初始时钟信号的上升沿和下降沿延时相同的相位，换言之，可使延时时钟信号的上升沿和下降沿的延时时长相等，同时不会改变上升和下降的速率。

输出缓冲电路213的输入端与可延时电路212连接。具体地，输出缓冲电路213的输入端可与级联的多个子延时电路2121～212k中的最后一个子延时电路212k的输出端连接。并且输出缓冲电路213的输出端可与电荷泵模块30中的电荷泵单元32连接。换言之，输出缓冲电路213可连接于延时电路212和对应的电荷泵单元32之间。示例性地，输入缓冲电路211可包括多个PMOS晶体管和多个NMOS晶体管的组合，并用于调整转换速率。

应理解的是，本申请实施方式中的延时电路212可与时钟模块10和电荷泵模块30中对应的电荷泵单元32直接连接。换言之，延时单元中可不包括输入缓冲电路211以及输出缓冲电路213。

图3是根据本申请实施方式的延时时钟信号clk_de1～clk_de7的波形图。如图3所示，延时时钟信号clk_de1～clk_de7与初始时钟信号clk_in的相位差依次增加。延时时钟信号clk_de1～clk_de7与初始时钟信号clk_in形成一组时钟信号，用于控制电荷泵模块30中的电荷泵单元31～38的工作状态。

在一些实施方式中，延时时钟信号clk_de1～clk_de7的时钟沿相对于初始时钟信号clk_in的时钟沿的延时时长可小于初始时钟信号clk_in的周期的一半。这样可确保延时时钟信号clk_de1～clk_de7在每一个时钟周期内均能够控制电荷泵模块30中对应的电荷泵单元31～38的工作状态。

在一些实施方式中，每个电荷泵单元31～38可具有相同的电路结构。下面将结合附图对与延时单元21连接的电荷泵单元32的电路结构进行详细地描述。图4是根据本申请实施方式的电荷泵单元32的电路图。如图4所示，电荷泵单元32可包括：时钟驱动电路321、缓冲器322/322’、时钟升压电路323和电荷泵升压电路324。

时钟驱动电路321的输入端可与延时单元21的输出端连接。具体地，时钟驱动电路321的输入端可与延时单元21的输出缓冲电路213的输出端连接，用于生成控制时钟升压电路323的时钟驱动信号clk_pre1和反相时钟驱动信号clk_pre_pb1。

对称配置的两个缓冲器322和322’可对时钟驱动信号clk_pre1和反相时钟驱动信号clk_pre_pb1进行整形并传送至时钟升压电路323。

时钟升压电路323可包括对称配置的两个子时钟升压电路3231和3232，用于根据经过缓冲器322和322’的时钟驱动信号clk_pre1和反相时钟驱动信号clk_pre_pb1生成增益时钟信号clk_bst1和反相增益时钟信号clk_bst_pb1。

在一些实施方式中，子时钟升压电路3231可包括第五PMOS晶体管Q5、第六NMOS晶体管Q6、第七NMOS晶体管Q7、第八PMOS晶体管Q8、第九NMOS晶体管Q9和第一电容C1。

具体地，在子时钟升压电路3231中，第五PMOS晶体管Q5、第六NMOS晶体管Q6、第八PMOS晶体管Q8以及第九NMOS晶体管Q9的栅极端由时钟驱动信号clk_pre1控制，第五PMOS晶体管Q5的源极端与子时钟升压电路3231的供电电压端Vsup连接。第五PMOS晶体管Q5的漏极端与第六NMOS晶体管Q6的漏极端连接，第五PMOS晶体管Q5的漏极端还与第一电容C1的一端连接，第六NMOS晶体管Q6的源极端接地。第七NMOS晶体管Q7的栅极端与对称的子时钟升压电路3232中的第七NMOS晶体管Q7’的源极端连接，第七NMOS晶体管Q7的漏极端与子时钟升压电路3231的供电电压端Vsup连接。第七NMOS晶体管Q7的源极端与第八PMOS晶体管Q8的源极端连接，第七NMOS晶体管Q7的源极端还与第一电容C1的另一端连接。第八PMOS晶体管Q8的漏极端与第九NMOS晶体管Q9的漏极端连接，并输出增益时钟信号clk_bst1。第九NMOS晶体管Q9的源极端接地。

对称的另一子时钟升压电路3232的电路结构和组成与子时钟升压电路3231完全相同。具体地，子时钟升压电路3232可包括第五PMOS管Q5’、第六NMOS管Q6’、第七NMOS管Q7’、第八PMOS晶体管Q8’以及第九NMOS管Q9’。并且第五PMOS晶体管Q5’、第六NMOS晶体管Q6’、第八PMOS晶体管Q8’以及第九NMOS晶体管Q9’的栅极端由可由经过缓冲器322’的反相时钟驱动信号clk_pre_pb1控制，第八PMOS晶体管Q8’的漏极端输出反相增益时钟信号clk_bst_pb1。

应理解的是，子时钟升压电路中的器件数量、组成以及布置方式本申请在此不做具体地限定，子时钟升压电路还可包括能够使时钟驱动信号或反相时钟驱动信号转换为增益时钟信号或反相增益时钟信号的其它形式的电路结构。

电荷泵升压电路324可包括对称配置的两个子电荷泵升压电路。两个子电荷泵升压电路可分别与子时钟升压电路3231和3232连接，用于根据增益时钟信号clk_bst1和反相增益时钟信号clk_bst_pb1生成电荷泵单元32的输出端Vout2的电压，并且电荷泵单元32的输出端Vout2的电压相比于电荷泵单元32的输入电压Vin具有增益。示例性地，电荷泵升压电路324可采用诸如CTS电荷泵电路、交叉耦合电荷泵电路或者四相时钟电荷泵电路等实现。

在一些实施方式中，对称的两个子电荷泵升压电路可通过第二电容C2和C2’分别与子时钟升压电路3231和3232中的第八PMOS晶体管Q8和Q8’的漏极端(第九NMOS晶体管Q9和Q9’漏极端)连接。两个第二电容C2和C2’用于使电荷泵单元32进一步地倍压，并使电荷泵单元32的输出端Vout2电压与输入电压Vin相比具有更大的增益。

当延时时钟信号clk_de1处于高电平状态时，时钟驱动信号clk_pre1也处于高电平状态。此时，第六NMOS晶体管Q6导通，第七NMOS晶体管Q7和第九NMOS晶体管Q9导通。第七NMOS晶体管Q7的栅极端与对称的子时钟升压电路3232中的第七NMOS晶体管Q7’的漏极端，即节点A’连接，并且对称的子时钟升压电路3232处于放电状态，节点A’的电压为2Vsup。因此，第七NMOS晶体管Q7导通。子时钟升压电路3231通过其供电电压端Vsup、第七NMOS晶体管Q7、第一电容C1、第六NMOS晶体管Q6接地，形成电路通路。第一电容C1右端的电压为Vsup，并且第一电容C1左端的电压为0V，第一电容C1右端电压和左端电压之差为Vsup。

当延时时钟信号clk_de1从高电平翻转为低电平时，相应地，时钟驱动信号clk_pre1也从高电平翻转为低电平。此时，第五PMOS管Q5导通，第一电容C1的左端电压为Vsup，由于第一电容C1右端电压和左端电压之差不能突变，因而第一电容C1的右端电压为2Vsup，即节点B的电压为2Vsup，从而使第八PMOS管Q8导通(可参考子时钟升压电路3232的电路导通状态)。子时钟升压电路3231输出具有2倍增益供电电压的时钟增益信号clk_bst1。

相似地，对称的另一子时钟升压电路3232也可以生成具有2倍增益供电电压的反相子时钟升压电路clk_bst_pb1。

在一些实施方式中，与上文中所描述的倍压原理相似，可通过子时钟升压电路3231和3232中的第九NMOS晶体管Q9和Q9’在时钟驱动信号clk_pre1和反相时钟驱动信号clk_pre_pb1的作用下的导通和关断，使第二电容C2和C2’的右端电压进一步地增加，从而使与第二电容C2和C2’的右端连接的电荷升压电路324接收到具有更大增益的时钟增益信号clk_bst1和反相时钟增益信号clk_bst1_pb，进而使电荷泵单元32的输出端Vout2的电压与输入电压Vin相比具有更大的增益。

在现有的电荷泵电路系统中，通常不包括延时模块。由于对驱动能力的需要，用于储能的电容(例如第一电容C1/C1’以及第二电容C2/C2’)需要配置较大的电容值。然而，在时钟驱动信号或反相时钟驱动信号翻转的瞬间，较大的电容值会使流经晶体管的电流急剧增加。当多个电荷泵单元采用同一时钟信号时，瞬间的总峰值电流也会进一步地急剧增加。并且这一瞬间的总峰值电流还会使其供电电压端和接地端的电压产生波动，从而影响电荷泵电路系统和三维存储器的正常运行。

图5是根据本申请实施方式的电荷泵电路系统100与现有的电荷泵电路系统的波形对比图。如图5所示，clk_in表示电荷泵电路系统100的初始时钟信号波形图。Isup/Iss表示电荷泵电路系统中一个电荷泵单元的供电电压端/接地端的电流波形图，Isup*/Iss*表示电荷泵电路系统100与现有的电荷泵电路系统中多个电荷泵单元的供电电压端/接地端的电流波形对比图，Vsup表示电荷泵电路系统100与现有的电荷泵电路系统中供电电压端的电压波形对比图。Vss表示电荷泵电路系统100与现有的电荷泵电路系统中接地端的电压波形对比图。其中，在Isup*/Iss*、Vsup以及Vss表示的波形图中虚线表示现有的电荷泵电路系统，实线表示本申请实施方式提供的电荷泵电路系统100。由上文的描述可知，随着初始时钟信号clk_in的每一次翻转，会使单个电荷泵单元或者多个电荷泵单元的峰值电路上升。同时，会使供电电压端Vsup的电压下降，接地端Vss的电压上升，从而造成现有的电荷泵电路系统的不稳定。

本申请提供的电荷泵电路系统100，通过增设延时模块使作用于多个电荷泵单元的多个延时时钟信号具有依次递增的相位差，能够使各个电荷泵单元在不同的时刻产生峰值电流，从而降低电荷泵电路系统中多个电荷泵单元的总峰值电流，进而使电荷泵电路系统的供电电压端和接地端的电压变化更加平缓，从而有利于电荷泵电路系统及三维存储器的稳定运行。

在一个示例性实施方式中，在供电电压为2.2V，温度为25℃，TT工艺角的条件下，并且执行读取操作时，本申请提供的电荷泵电路系统100与现有的电荷泵电路系统相比，供电电压端的峰值电流从638mA下降为479mA，接地端的峰值电流从565mA下降为432mA，并且电荷泵电路系统能够以相同的上升速率输出目标电压值。

在另一个示例性实施方式中，在供电电压为2.4V，温度为40℃，FF工艺角的条件下，本申请提供的电荷泵电路系统100与现有的电荷泵电路系统相比，供电电压端的峰值电流从853mA下降为664mA，接地端的峰值电流从758mA下降为598mA。

在另一个示例性实施方式中，在供电电压为2.0V，温度为125℃，SS工艺角的条件下，本申请提供的电荷泵电路系统100与现有的电荷泵电路系统相比，供电电压端的峰值电流从653mA下降为370mA，接地端的峰值电流从572mA下降为335mA。

图6是根据本申请另一实施方式的电荷泵电路系统200的框图。相同的附图标记指代相同的电路结构，下文中将不再赘述相同附图标记的电路结构。与本申请实施方式的电荷泵电路系统100相比，电荷泵电路系统200还包括反馈模块40和时钟逻辑模块50。

反馈模块40可与电荷泵电路系统200的输出端以及时钟模块10连接，并且可用于根据电荷泵电路系统200的输出端Vout的电压将初始时钟信号clk_in调整为标准时钟信号clk_st。反馈模块40具有使电荷泵电路系统200的输出端的电压保持相对恒定的作用。

图7是根据本申请实施方式的反馈模块40的电路图。如图7所示，反馈模块40可包括第一电阻R1、第二电阻R2、比较器41以及时钟控制电路42。

具体地，第一电阻R1的一端与电荷泵电路系统200的输出端Vout连接，第一电阻R1的另一端通过第二电阻R2接地。比较器41的一个输入端与第一电阻R1的另一端连接，比较器41的另一个输入端与参考电压端Vref连接，比较器41的输出端用于生成比较信号flg。时钟控制电路42与时钟模块10连接，用于根据比较信号flg调整初始时钟信号clk_in。进一步地，时钟控制电路42可将初始时钟信号clk_in调整为标准时钟信号clk_st。标准时钟信号clk_st可与延时模块20中的各个延时单元21～27的输入端连接，用于生成延时时钟信号clk_de1～clk_de7。可选地，反馈模块40可根据电荷泵电路系统200的输出端Vout的电压调整初始时钟信号clk_in的占空比，从而使周期相同而占空比不同的时钟信号作用于电荷泵模块30中的各个电荷泵单元31～38，进而使经过电荷泵模块30的输出端Vout的电压值处于稳定状态。

在一些实施方式中，如图6所示，时钟逻辑模块50可连接于四个的延时单元24～27和四个的电荷泵单元35～38之间，响应于比较信号flg和延时时钟信号clk_de4～clk_de7，判断各个延时时钟信号clk_de4～clk_de7是否在当前时钟周期内控制对应的电荷泵单元35～38生成与输入电压Vin相比具有增益的电荷泵单元35～38的输出端电压。应注意的是，时钟逻辑模块50中用于接收的延时时钟信号的数量不限于此，本申请在此不做具体地限定。时钟逻辑模块50中用于接收的延时时钟信号的数量可小于或者等于延时单元的数量。换言之，时钟逻辑模块可连接于P个延时单元和对应的P个电荷泵单元之间，并且P≤M。

在一些实施方式中，图8是根据本申请实施方式的时钟逻辑模块50的电路图。如图8所示，时钟逻辑模块50可连接于延时单元27和电荷泵单元38之间。时钟逻辑模块50可包括：反相器51、第一异或门52、第二异或门53、第三异或门54、第一D触发器55以及第二D触发器56。

具体地，第一异或门52的一个输入端用于接收比较信号flg，另一个输入端与第一D触发器55的输出端连接，第一异或门52的输出端与第一D触发器55的输入端连接。第二异或门53的一个输入端用于接收比较信号flg，另一个输入端与第二D触发器56的输出端连接，第二异或门53的输出端与第二D触发器56的输入端连接。第一D触发器55的另一个输入端用于接收延时时钟信号clk_de7。第二D触发器56用于接收经过反相器51的延时钟信号clk_de7。第三异或门54的两个输入端与第一D触发器55的输出端和第二D触发器56的输出端连接，第三异或门54的输出端与对应的电荷泵单元38连接。

应理解的是，时钟逻辑模块50可包括如图8所示的对应数量的多个电路结构，并使对应数量的延时时钟信号分别经过上述电路，从而判断各个延时时钟信号是否在当前时钟周期内控制对应的电荷泵单元工作。作为一种选择，时钟逻辑模块50可包括如图8所示的一个电路结构，并使对应数量的延时时钟信号按照相位差的次序依次经过上述电路，从而判断这些延时时钟信号是否在当前时钟周期内控制对应的电荷泵单元工作。

表1为根据本申请实施方式的时钟逻辑模块50中各个器件的状态变化情况。在表1中，en表示时钟逻辑模块50的使能信号，flg表示比较信号，psync表示第一D触发器55的输出端的信号，nsync表示第二D触发器56的输出端的信号，clk_sync表示第三异或门54的输出端的信号，同时作为时钟逻辑模块50的输出端的信号。

en	flg	clk_de*	psync	nsync	clk_sync
						0	X	X	0	0	0
1	0	↑	保持	保持	保持
						1	0	↓	保持	保持	保持
1	1	↑	翻转	保持	翻转
						1	1	↓	保持	翻转	翻转

表1

图9是本申请另一实施方式的延时时钟信号clk_de1～clk_de7的波形图以及当前实施方式的电荷泵电路系统200与前一实施方式的电荷泵电路系统100的波形对比图。如图9所示，延时时钟信号clk_de1～clk_de7与初始时钟信号clk_in的相位差依次增加。经过时钟逻辑模块50后的延时时钟信号clk_de1～clk_de6未发生变化，且与图3示出的延时时钟信号clk_de1～clk_de6的波形相同。因而，图9省略示出了电荷泵电路系统200中的延时时钟信号clk_de2～clk_de5的波形。在本申请实施方式的电荷泵电路系统200与电荷泵电路系统100的延时时钟信号clk_de7波形对比图以及多个电荷泵单元的供电电压端/接地端的电流Isup*/Iss*的波形对比图中，点划线表示电荷泵电路系统100，实线表示电荷泵电路系统200。

下面以延时时钟信号clk_de7作为一个示例，并结合表1详细地说明延时时钟信号clk_de7经过时钟逻辑模块50中的状态变化情况。在t1时刻，当延时时钟信号clk_de7将要从低电平翻转为高电平时，由于比较信号flg处于低电平状态，则判断延时时钟信号clk_de7仍保持低电平状态。在t2时刻，当延时时钟信号clk_de7再次将要从低电平翻转为高电平时，由于比较信号flg处于高电平状态，则判断延时时钟信号clk_de7从低电平翻转为高电平。经过时钟逻辑模块50后的延时时钟信号clk_de7可使对应的电荷泵单元38在t1～t2时间段内使电荷泵单元38停止工作，从而能够进一步地降低电荷泵模块中多个电荷泵单元31～38引起的总峰值电流。同时，增设时钟逻辑模块50还具有降低电荷泵电路系统200的平均功率损耗的效果。

在一个示例性实施方式中，在供电电压为2.2V，温度为25℃，TT工艺角的条件下，并且执行读取操作时，本申请提供的电荷泵电路系统200与电荷泵电路系统100相比，供电电压端的峰值电流从479mA下降为415mA，接地端的峰值电流从432mA下降为354mA。电荷泵电路系统200仍能够以相同的上升速率输出目标电压值。

在另一个示例性实施方式中，在供电电压为2.4V，温度为40℃，FF工艺角的条件下，并且执行编程操作时，本申请提供的电荷泵电路系统200与电荷泵电路系统100相比，供电电压端的峰值电流从467mA下降为438mA，接地端的峰值电流从417mA下降为389mA。

在一些实施方式中，如图1和图6所示，在本申请实施方式的电荷泵电路系统100和200中，两个电荷泵单元可形成电荷泵单元组。举例而言，电荷泵单元31和电荷泵单元32可形成第一电荷泵单元组。并且该第一电荷泵单元组的输出端可与电荷泵电路系统的输出端之间配置有开关SW1。这样可使预设的电荷泵单元组中的各个电荷泵单元的输出端生成输出电压，从而有利于节省电荷泵电路系统的总功率消耗。值得注意的是，电荷泵单元组的数量以及每个电荷泵单元组中电荷泵单元的数量，本申请在此不做具体地限定。

在一些实施方式中，电荷泵单元组的输入端可与对应的延时单元之间配置有多路选择器(未示出)，多路选择器可用于接收对应的延时时钟信号和异步时钟信号并进行信号选择。这样可使各个电荷泵单元选择性地接收同步时钟信号或异步时钟信号，从而使电荷泵电路系统具有灵活的操作模式。

本申请另一方面还提供了一种三维存储器，图10是根据本申请实施方式的三维存储器1000的内部框图。如图10所示，三维存储器1000可包括用于存储数据的存储单元阵列1100和与存储单元阵列1100电耦合的外围电路1200。外围电路1200可包括诸如逻辑控制电路、地址解码器、页缓冲器、I/O电路以及电荷泵电路系统100/200等电路功能模块。逻辑控制电路可被配置为响应于来自I/O电路的命令CMD(例如编程命令和读取命令)和地址ADDR来控制地址解码器、页缓冲器以及电荷泵电路系统100/200等电路功能模块实现相应的功能。其中，电荷泵电路系统100/200可由上文中任一实施方式所提供，本申请在此不再赘述。并且可在控制逻辑电路的控制下生成将要提供给包括字线WL、虚设字线DWL、顶部选择线TSL以及底部选择线BSL所需的电压，例如编程电压Vpgm和读取电压Vread。

本申请提供的三维存储器中的各个电荷泵单元能够在不同的时刻产生峰值电流，从而使电荷泵电路系统的供电电压端和接地端的电压变化更加平缓，有利于三维存储器的稳定运行。

本申请另一方面还提供了一种三维存储器系统20000，图11是根据本申请实施方式的三维存储器系统20000的内部框图。如图11所示，三维存储器系统20000可包括三维存储器1000和控制器2000。

三维存储器1000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。

控制器2000可通过通道CH控制三维存储器1000，并且三维存储器1000可响应于来自主机3000的请求基于控制器2000的控制而执行操作。三维存储器1000可通过通道CH从控制器2000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器1000可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储器系统20000可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (23)

1.电荷泵电路系统，其特征在于，包括：

时钟模块，用于生成初始时钟信号；

延时模块，包括M个并联的延时单元，每个所述延时单元用于生成与所述初始时钟信号具有相位差的延时时钟信号，并且M个所述延时时钟信号与所述初始时钟信号依次具有相位差；

电荷泵模块，包括N个并联的电荷泵单元，每个所述电荷泵单元用于由对应的所述延时时钟信号控制生成与输入电压相比具有增益的输出电压，其中，M小于或者等于N；以及

时钟逻辑模块，连接于P个所述延时单元和对应的P个所述电荷泵单元之间，用于使得所述延时时钟信号在当前时钟周期内控制对应的所述电荷泵单元生成与输入电压相比具有增益的输出电压，其中，P小于或者等于M。

2.根据权利要求1所述的电路系统，其特征在于，所述延时单元包括延时电路，所述延时电路包括多个级联的子延时电路，所述子延时电路的数量与所述延时时钟信号的相位差正相关。

3.根据权利要求2所述的电路系统，其特征在于，所述子延时电路为反相器。

4.根据权利要求2所述的电路系统，其特征在于，所述延时时钟信号的时钟沿相对于所述初始时钟信号的时钟沿的延时时长小于所述初始时钟信号的周期的一半。

5.根据权利要求2至4中任一项所述的电路系统，其特征在于，所述子延时电路包括：第一晶体管和第二晶体管，其中，所述第一晶体管的栅极端和所述第二晶体管的栅极端接收上一级时钟信号，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第一晶体管的第一端与所述子延时电路的供电电压端连接，所述第二晶体管的第二端接地。

6.根据权利要求5所述的电路系统，其特征在于，所述第一晶体管为PMOS晶体管，所述第一晶体管的第一端为源极端，并且所述第一晶体管的第二端为漏极端；以及

所述第二晶体管为NMOS晶体管，所述第二晶体管的第一端为漏极端，并且所述第二晶体管的第二端为源极端。

7.根据权利要求6所述的电路系统，其特征在于，所述子延时电路还包括：第三晶体管和第四晶体管，其中，所述第三晶体管的栅极端与接地端连接，所述第四晶体管的栅极端与所述子延时电路的供电电压端连接，所述第三晶体管的第一端与所述第一晶体管的第二端连接，所述第四晶体管的第二端与所述第二晶体管的第一端连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接。

8.根据权利要求7所述的电路系统，其特征在于，所述第三晶体管为PMOS晶体管，所述第三晶体管的第一端为源极端，并且所述第三晶体管的第二端为漏极端；以及

所述第四晶体管为NMOS晶体管，所述第四晶体管的第一端为漏极端，所述第二晶体管的第二端为源极端。

9.根据权利要求8所述的电路系统，其特征在于，所述延时单元还包括输入缓冲电路，所述输入缓冲电路连接于所述时钟模块和所述延时电路之间。

10.根据权利要求9所述的电路系统，其特征在于，所述延时单元还包括输出缓冲电路，所述输出缓冲电路连接于所述延时电路和对应的所述电荷泵单元之间。

11.根据权利要求1或10所述的电路系统，其特征在于，所述电路系统还包括反馈模块，所述反馈模块与所述电荷泵电路系统的输出端和所述时钟模块连接，用于根据 所述输出端的电压调整所述初始时钟信号。

12.根据权利要求11所述的电路系统，其特征在于，所述反馈模块包括：第一电阻，第二电阻，比较器以及时钟控制电路，其中，

所述第一电阻的一端与所述输出端连接，所述第一电阻的另一端通过所述第二电阻接地；

所述比较器的一个输入端与所述第一电阻的另一端连接，另一个输入端与参考电压端连接，所述比较器的输出端用于生成比较信号；

所述时钟控制电路与所述时钟模块连接，用于根据所述比较信号调整所述初始时钟信号。

13.根据权利要求12所述的电路系统，其特征在于，所述时钟逻辑模块响应于所述比较信号和所述延时时钟信号，使得所述延时时钟信号在当前时钟周期内控制对应的所述电荷泵单元生成与输入电压相比具有增益的输出电压，其中，P小于或者等于M。

14.根据权利要求13所述的电路系统，其特征在于，所述时钟逻辑模块包括：反相器、第一至第三异或门以及第一至第二D触发器，其中，

所述第一异或门的一个输入端接收所述比较信号，另一个输入端与所述第一D触发器的输出端连接，所述第一异或门的输出端与所述第一D触发器的一个输入端连接；

所述第二异或门的一个输入端接收所述比较信号，另一个输入端与所述第二D触发器的输出端连接，所述第二异或门的输出端与所述第二D触发器的一个输入端连接；

所述第一D触发器的另一个输入端接收所述延时时钟信号；

所述第二D触发器的另一个输入端接收经过所述反相器的所述延时时钟信号；以及

所述第三异或门的两个输入端与所述第一D触发器的输出端和所述第二D触发器的输出端连接，所述第三异或门的输出端与对应的所述电荷泵单元连接。

15.根据权利要求1或14所述的电路系统，其特征在于，所述电荷泵单元包括：

时钟驱动电路，用于根据所述延时时钟信号生成时钟驱动信号和反相时钟驱动信号；

时钟升压电路，用于根据所述时钟驱动信号和所述反相时钟驱动信号生成增益时钟信号和反相增益时钟信号；以及

电荷泵升压电路，用于根据所述增益时钟信号和所述反相增益时钟信号生成与输入电压相比具有增益的输出电压。

16.根据权利要求15所述的电路系统，其特征在于，所述时钟升压电路包括：对称的子时钟升压电路，所述子时钟升压电路包括：第五晶体管至第九晶体管以及第一电容，其中，

所述第五晶体管、所述第六晶体管、所述第八晶体管以及所述第九晶体管的栅极端由所述时钟驱动信号或者所述反相时钟驱动信号控制，所述第五晶体管的第一端与所述时钟升压电路的供电电压端连接，所述第五晶体管的第二端与所述第六晶体管的第一端连接，所述第五晶体管的第二端还与所述第一电容的一端连接，所述第六晶体管的第二端接地；

所述第七晶体管的栅极端与对称的所述子时钟升压电路的所述第七晶体管的第二端连接，所述第七晶体管的第一端与所述时钟升压电路的供电电压端连接，所述第七晶体管的第二端与所述第八晶体管的第一端连接，所述第七晶体管的第二端还与所述第一电容的另一端连接；

所述第八晶体管的第二端与所述第九晶体管的第一端连接，并输出所述增益时钟信号或者所述反相增益时钟信号；以及

所述第九晶体管的第二端接地。

17.根据权利要求16所述的电路系统，其特征在于，所述第五晶体管为PMOS晶体管，所述第五晶体管的第一端为源极端，并且所述第五晶体管的第二端为漏极端；

所述第六晶体管为NMOS晶体管，所述第六晶体管的第一端为漏极端，并且所述第六晶体管的第二端为源极端；

所述第七晶体管为NMOS晶体管，所述第七晶体管的第一端为漏极端，并且所述第七晶体管的第二端为源极端；

所述第八晶体管为PMOS晶体管，所述第八晶体管的第一端为源极端，并且所述第七晶体管的第二端为漏极端；以及

所述第九晶体管为NMOS晶体管，所述第九晶体管的第一端为漏极端，并且所述第九晶体管的第二端为源极端。

18.根据权利要求17所述的电路系统，其特征在于，所述电荷泵升压电路包括：对称的子电荷泵升压电路，所述子电荷泵升压电路通过第二电容与对应的所述子时钟升压电路连接。

19.根据权利要求18所述的电路系统，其特征在于，所述电荷泵单元还包括缓冲器，连接于所述时钟驱动电路和所述子时钟升压电路之间。

20.根据权利要求1所述的电路系统，其特征在于，多个所述电荷泵单元组成电荷泵单元组，所述电荷泵单元组的输出端与所述电荷泵电路系统的输出端之间配置有开关。

21.根据权利要求20所述的电路系统，其特征在于，所述电路系统包括多路选择器，所述多路选择器连接于所述电荷泵单元组和对应的多个所述延时单元之间，并用于接收对应的多个所述延时时钟信号和异步时钟信号，并进行信号选择。

22.三维存储器，其特征在于，所述三维存储器包括如权利要求1至21中任一项所述的电荷泵电路系统。

23.三维存储器系统，其特征在于，包括：

如权利要求22所述的三维存储器；以及

控制器，耦合至所述三维存储器，以控制所述三维存储器存储数据。

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