JPH07122992B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07122992B2 JPH07122992B2 JP3017759A JP1775991A JPH07122992B2 JP H07122992 B2 JPH07122992 B2 JP H07122992B2 JP 3017759 A JP3017759 A JP 3017759A JP 1775991 A JP1775991 A JP 1775991A JP H07122992 B2 JPH07122992 B2 JP H07122992B2
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- power supply
- circuit
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Description
【０００１】
【産業上の利用分野】この発明は、外部から供給される
電源電圧を集積回路の内部で降圧して内部電源電圧とし
て使用するようにした半導体集積回路に関する。
電源電圧を集積回路の内部で降圧して内部電源電圧とし
て使用するようにした半導体集積回路に関する。
【０００２】
【従来の技術】スタティック型半導体メモリ（以下、Ｓ
ＲＡＭと称する）等のように、多数の素子が集積化され
た半導体集積回路（以下、ＩＣと称する）では、高集積
化を図るためトランジスタの大きさが年々、縮小化され
ている。これに伴い、従来から使用されている５Ｖの標
準電源電圧をＩＣに供給すると、内部の微細化されたト
ランジスタが破壊される等、信頼性上の問題が生じてく
る。
ＲＡＭと称する）等のように、多数の素子が集積化され
た半導体集積回路（以下、ＩＣと称する）では、高集積
化を図るためトランジスタの大きさが年々、縮小化され
ている。これに伴い、従来から使用されている５Ｖの標
準電源電圧をＩＣに供給すると、内部の微細化されたト
ランジスタが破壊される等、信頼性上の問題が生じてく
る。
【０００３】従来、このような問題が発生する恐れがあ
る高集積化されたＩＣでは、図１８に示すように、内部
降圧回路91を設け、外部から供給される標準の５Ｖの電
源電圧Ｖext をこの内部降圧回路91で例えば３Ｖ程度の
内部電源電圧Ｖint に降圧した後、微細化されたトラン
ジスタを含む内部回路92に供給している。
る高集積化されたＩＣでは、図１８に示すように、内部
降圧回路91を設け、外部から供給される標準の５Ｖの電
源電圧Ｖext をこの内部降圧回路91で例えば３Ｖ程度の
内部電源電圧Ｖint に降圧した後、微細化されたトラン
ジスタを含む内部回路92に供給している。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
ＩＣを、電源ユニットで得られる標準の５Ｖの電源電圧
で常時動作させる場合には問題は生じない。しかしなが
ら、このＩＣがＳＲＡＭであり、しかも電池によってデ
ータを保持させるいわゆるバッテリーバックアップ動作
を行う場合に問題が生じる。すなわち、従来では、電源
ユニットで得られる電源電圧で動作させる時はもちろん
のこと、バッテリーによるバックアップ動作時にも内部
降圧回路91では電流が消費される。このため、バックア
ップ動作時にバッテリーの消耗が激しくなり、長期間の
バッテリーバックアップ動作が行えなくなる。
ＩＣを、電源ユニットで得られる標準の５Ｖの電源電圧
で常時動作させる場合には問題は生じない。しかしなが
ら、このＩＣがＳＲＡＭであり、しかも電池によってデ
ータを保持させるいわゆるバッテリーバックアップ動作
を行う場合に問題が生じる。すなわち、従来では、電源
ユニットで得られる電源電圧で動作させる時はもちろん
のこと、バッテリーによるバックアップ動作時にも内部
降圧回路91では電流が消費される。このため、バックア
ップ動作時にバッテリーの消耗が激しくなり、長期間の
バッテリーバックアップ動作が行えなくなる。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、外部電源電圧を降圧し
て内部電源電圧として使用するものにおいて、長期間の
バッテリーバックアップ動作が可能な半導体集積回路を
提供することである。
されたものであり、その目的は、外部電源電圧を降圧し
て内部電源電圧として使用するものにおいて、長期間の
バッテリーバックアップ動作が可能な半導体集積回路を
提供することである。
【０００６】
【課題を解決するための手段】この発明の半導体集積回
路は、所定の機能を有する内部回路と、外部から電源電
圧が印加される電源端子と、上記電源端子の電圧値を検
出する電圧検出手段と、上記電圧検出手段の検出結果に
応じて活性化制御され、活性時に上記電源端子に供給さ
れる外部電源電圧を降圧して上記内部回路に内部電源電
圧として供給する電圧降圧手段と、上記電源端子と上記
内部回路との間に接続され、上記電源端子に印加される
電圧を上記電圧検出手段の検出結果に応じて上記内部回
路に供給制御する制御手段とを具備したことする。
路は、所定の機能を有する内部回路と、外部から電源電
圧が印加される電源端子と、上記電源端子の電圧値を検
出する電圧検出手段と、上記電圧検出手段の検出結果に
応じて活性化制御され、活性時に上記電源端子に供給さ
れる外部電源電圧を降圧して上記内部回路に内部電源電
圧として供給する電圧降圧手段と、上記電源端子と上記
内部回路との間に接続され、上記電源端子に印加される
電圧を上記電圧検出手段の検出結果に応じて上記内部回
路に供給制御する制御手段とを具備したことする。
【０００７】
【作用】電圧検出手段により電源端子の電圧値が検出さ
れる。この検出値が所定値より大きい場合には電圧降圧
手段が活性化され、外部電源電圧が降圧されて内部回路
に内部電源電圧として供給される。一方、バッテリーバ
ックアップ動作時のように電圧検出手段による検出値が
所定値より小さい場合には電圧降圧手段は活性化され
ず、代わりに電源端子に印加される電圧が制御手段を介
して内部回路に供給される。このバッテリーバックアッ
プ動作時、電圧降圧手段は動作せず、電流を消費しない
ので、バッテリーによる長時間動作が可能になる。
れる。この検出値が所定値より大きい場合には電圧降圧
手段が活性化され、外部電源電圧が降圧されて内部回路
に内部電源電圧として供給される。一方、バッテリーバ
ックアップ動作時のように電圧検出手段による検出値が
所定値より小さい場合には電圧降圧手段は活性化され
ず、代わりに電源端子に印加される電圧が制御手段を介
して内部回路に供給される。このバッテリーバックアッ
プ動作時、電圧降圧手段は動作せず、電流を消費しない
ので、バッテリーによる長時間動作が可能になる。
【０００８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【０００９】図１はこの発明をＳＲＡＭに実施した、こ
の発明の第１の実施例の回路構成を示すブロック図であ
る。図において、11は集積回路の外部から電源電圧Ｖex
t が供給される外部電源端子である。この端子11には外
部電源電圧Ｖext として、この集積回路が通常の動作、
すなわちデータの書き込み動作や読み出し動作を行う時
は電源回路で得られる標準の５Ｖの電圧が供給される。
一方、スタンドバイ動作時には、バッテリーからの例え
ば３Ｖ程度の電圧が上記端子11に供給される。上記端子
11に供給される外部電源電圧Ｖext は外部電圧検出回路
12、内部降圧回路13及びスイッチ回路14にそれぞれ与え
られる。
の発明の第１の実施例の回路構成を示すブロック図であ
る。図において、11は集積回路の外部から電源電圧Ｖex
t が供給される外部電源端子である。この端子11には外
部電源電圧Ｖext として、この集積回路が通常の動作、
すなわちデータの書き込み動作や読み出し動作を行う時
は電源回路で得られる標準の５Ｖの電圧が供給される。
一方、スタンドバイ動作時には、バッテリーからの例え
ば３Ｖ程度の電圧が上記端子11に供給される。上記端子
11に供給される外部電源電圧Ｖext は外部電圧検出回路
12、内部降圧回路13及びスイッチ回路14にそれぞれ与え
られる。
【００１０】上記外部電圧検出回路12は、外部電源電圧
Ｖext の値を検出し、この検出値が所定電圧Ｖ０よりも
小さい時には“Ｌ”レベル、大きい時には“Ｈ”レベル
となるような制御信号φ０を発生する。ただし、Ｖ０は
０Ｖと５Ｖとの間の値である。そして、この外部電圧検
出回路12で発生される制御信号φ０は上記内部降圧回路
13及び上記スイッチ回路14に並列に供給される。
Ｖext の値を検出し、この検出値が所定電圧Ｖ０よりも
小さい時には“Ｌ”レベル、大きい時には“Ｈ”レベル
となるような制御信号φ０を発生する。ただし、Ｖ０は
０Ｖと５Ｖとの間の値である。そして、この外部電圧検
出回路12で発生される制御信号φ０は上記内部降圧回路
13及び上記スイッチ回路14に並列に供給される。
【００１１】上記内部降圧回路13は上記制御信号φ０の
レベルに応じて活性化され、活性化されている時は５Ｖ
の外部電源電圧Ｖext を降圧して例えば３Ｖ程度の内部
電源電圧Ｖint を発生する。また、上記スイッチ回路14
は図示するように、例えばＰチャネルのＭＯＳＦＥＴで
構成されており、上記制御信号φ０のレベルに応じて導
通制御され、外部電源電圧Ｖext を通過もしくは遮断す
る。上記内部降圧回路13の出力及びスイッチ回路14の出
力は、例えばデータ記憶機能を有するメモリセルを含む
内部回路15に電源電圧として供給される。
レベルに応じて活性化され、活性化されている時は５Ｖ
の外部電源電圧Ｖext を降圧して例えば３Ｖ程度の内部
電源電圧Ｖint を発生する。また、上記スイッチ回路14
は図示するように、例えばＰチャネルのＭＯＳＦＥＴで
構成されており、上記制御信号φ０のレベルに応じて導
通制御され、外部電源電圧Ｖext を通過もしくは遮断す
る。上記内部降圧回路13の出力及びスイッチ回路14の出
力は、例えばデータ記憶機能を有するメモリセルを含む
内部回路15に電源電圧として供給される。
【００１２】次に上記構成でなる回路の動作を図２の信
号波形図を用いて説明する。いま、この集積回路が通常
動作、すなわちデータの書き込み動作や読み出し動作を
行う時は、電源ユニットからの５Ｖの電圧が端子11に外
部電源電圧Ｖext として印加される。この時の電圧Ｖex
t の値は、外部電圧検出回路12における検出値Ｖ０より
も大きいので、制御信号φ０は“Ｈ”レベルとなる。こ
の制御信号φ０により内部降圧回路13が活性化され、一
方、スイッチ回路14は非導通状態になり、外部電源電圧
Ｖext が内部降圧回路13で降圧される。そして、内部降
圧回路13からの３Ｖ程度の出力電圧が内部電源電圧Ｖin
t として内部回路15に供給される。
号波形図を用いて説明する。いま、この集積回路が通常
動作、すなわちデータの書き込み動作や読み出し動作を
行う時は、電源ユニットからの５Ｖの電圧が端子11に外
部電源電圧Ｖext として印加される。この時の電圧Ｖex
t の値は、外部電圧検出回路12における検出値Ｖ０より
も大きいので、制御信号φ０は“Ｈ”レベルとなる。こ
の制御信号φ０により内部降圧回路13が活性化され、一
方、スイッチ回路14は非導通状態になり、外部電源電圧
Ｖext が内部降圧回路13で降圧される。そして、内部降
圧回路13からの３Ｖ程度の出力電圧が内部電源電圧Ｖin
t として内部回路15に供給される。
【００１３】一方、この集積回路がスタンドバイ動作を
行う時は、バッテリーからの例えば３Ｖ程度の電圧が端
子11に外部電源電圧Ｖext として印加される。この時の
電圧Ｖext の値は外部電圧検出回路12における検出値Ｖ
０よりも小さい。このため、制御信号φ０は“Ｌ”レベ
ルになる。この制御信号φ０により内部降圧回路13は非
活性状態となり、一方、スイッチ回路14は導通状態にな
る。このため、端子11に供給されたバッテリーからの電
圧が、スイッチ回路14を介してそのまま内部電源電圧Ｖ
int として内部回路15に供給される。
行う時は、バッテリーからの例えば３Ｖ程度の電圧が端
子11に外部電源電圧Ｖext として印加される。この時の
電圧Ｖext の値は外部電圧検出回路12における検出値Ｖ
０よりも小さい。このため、制御信号φ０は“Ｌ”レベ
ルになる。この制御信号φ０により内部降圧回路13は非
活性状態となり、一方、スイッチ回路14は導通状態にな
る。このため、端子11に供給されたバッテリーからの電
圧が、スイッチ回路14を介してそのまま内部電源電圧Ｖ
int として内部回路15に供給される。
【００１４】このように上記実施例によれば、バッテリ
ーによるバックアップ動作時には、内部降圧回路13の動
作を停止させて無駄な電流が消費されないようにしたの
で、バッテリーの消耗を押さえることができ、もって長
期間のバッテリーバックアップ動作が可能となる。次に
この発明の第２の実施例を図３により説明する。この実
施例では、前記外部電圧検出回路12に換えて新たな外部
電圧検出回路16が設けられている。
ーによるバックアップ動作時には、内部降圧回路13の動
作を停止させて無駄な電流が消費されないようにしたの
で、バッテリーの消耗を押さえることができ、もって長
期間のバッテリーバックアップ動作が可能となる。次に
この発明の第２の実施例を図３により説明する。この実
施例では、前記外部電圧検出回路12に換えて新たな外部
電圧検出回路16が設けられている。
【００１５】上記新たな外部電圧検出回路16は外部電源
電圧Ｖext の値を検出し、この検出値が所定電圧Ｖ１よ
りも小さい時には“Ｌ”レベル、大きい時には“Ｈ”レ
ベルとなるような制御信号φ１と、検出値がＶ２よりも
小さい時には“Ｌ”レベル、大きい時には“Ｈ”レベル
となるような制御信号φ２とを発生する。ただし、Ｖ１
とＶ２は共に０Ｖと５Ｖとの間の値であり、Ｖ１＜Ｖ２
であるとする。そして、この外部電圧検出回路16で発生
される一方の制御信号φ１は上記内部降圧回路13に供給
され、他方の制御信号φ２は上記スイッチ回路14に供給
される。
電圧Ｖext の値を検出し、この検出値が所定電圧Ｖ１よ
りも小さい時には“Ｌ”レベル、大きい時には“Ｈ”レ
ベルとなるような制御信号φ１と、検出値がＶ２よりも
小さい時には“Ｌ”レベル、大きい時には“Ｈ”レベル
となるような制御信号φ２とを発生する。ただし、Ｖ１
とＶ２は共に０Ｖと５Ｖとの間の値であり、Ｖ１＜Ｖ２
であるとする。そして、この外部電圧検出回路16で発生
される一方の制御信号φ１は上記内部降圧回路13に供給
され、他方の制御信号φ２は上記スイッチ回路14に供給
される。
【００１６】上記内部降圧回路12は上記制御信号φ１の
レベルに応じて活性化され、活性化されている時に５Ｖ
の外部電源電圧Ｖext を降圧して例えば３Ｖ程度の内部
電源電圧Ｖint を発生する。また、上記スイッチ回路14
は前記図１の実施例の場合と同様に、例えばＰチャネル
のＭＯＳトランジスタで構成されており、上記制御信号
φ２のレベルに応じて導通制御され、これにより外部電
源電圧Ｖext を通過もしくは遮断する。
レベルに応じて活性化され、活性化されている時に５Ｖ
の外部電源電圧Ｖext を降圧して例えば３Ｖ程度の内部
電源電圧Ｖint を発生する。また、上記スイッチ回路14
は前記図１の実施例の場合と同様に、例えばＰチャネル
のＭＯＳトランジスタで構成されており、上記制御信号
φ２のレベルに応じて導通制御され、これにより外部電
源電圧Ｖext を通過もしくは遮断する。
【００１７】次に上記構成でなる回路の動作を図４の波
形図を用いて説明する。いま、この集積回路が通常動作
を行う時は、電源回路からの５Ｖの電圧が端子11に外部
電源電圧Ｖext として供給される。この時の電圧Ｖext
の値は外部電圧検出回路16における２つの検出値Ｖ１、
Ｖ２それぞれよりも大きいので、一方及び他方の制御信
号φ１、φ２は共に“Ｈ”レベルとなる。このとき、制
御信号φ１により内部降圧回路13が活性化され、一方、
スイッチ回路14は非導通状態になるので、外部電源電圧
Ｖext が内部降圧回路13で降圧され、その３Ｖ程度の出
力電圧が内部電源電圧Ｖint として内部回路15に供給さ
れる。
形図を用いて説明する。いま、この集積回路が通常動作
を行う時は、電源回路からの５Ｖの電圧が端子11に外部
電源電圧Ｖext として供給される。この時の電圧Ｖext
の値は外部電圧検出回路16における２つの検出値Ｖ１、
Ｖ２それぞれよりも大きいので、一方及び他方の制御信
号φ１、φ２は共に“Ｈ”レベルとなる。このとき、制
御信号φ１により内部降圧回路13が活性化され、一方、
スイッチ回路14は非導通状態になるので、外部電源電圧
Ｖext が内部降圧回路13で降圧され、その３Ｖ程度の出
力電圧が内部電源電圧Ｖint として内部回路15に供給さ
れる。
【００１８】一方、この集積回路がスタンドバイ動作を
行う時は、バッテリーからの例えば３Ｖ程度の電圧が端
子11に外部電源電圧Ｖext として供給される。この時の
電圧Ｖext の値は外部電圧検出回路16における２つの検
出値Ｖ１、Ｖ２それぞれよりも小さいので、一方及び他
方の制御信号φ１、φ２は共に“Ｌ”レベルとなる。こ
のとき、制御信号φ１により内部降圧回路13は非活性状
態となり、一方、スイッチ回路14が導通状態になる。こ
のため、端子11に供給されたバッテリーからの電圧が、
スイッチ回路14を介してそのまま内部電源電圧Ｖint と
して内部回路15に供給される。
行う時は、バッテリーからの例えば３Ｖ程度の電圧が端
子11に外部電源電圧Ｖext として供給される。この時の
電圧Ｖext の値は外部電圧検出回路16における２つの検
出値Ｖ１、Ｖ２それぞれよりも小さいので、一方及び他
方の制御信号φ１、φ２は共に“Ｌ”レベルとなる。こ
のとき、制御信号φ１により内部降圧回路13は非活性状
態となり、一方、スイッチ回路14が導通状態になる。こ
のため、端子11に供給されたバッテリーからの電圧が、
スイッチ回路14を介してそのまま内部電源電圧Ｖint と
して内部回路15に供給される。
【００１９】このように上記実施例でも、バッテリーに
よるバックアップ動作時には、内部降圧回路13の動作を
停止させて無駄な電流が消費されないようにしたので、
バッテリーの消耗を押さえることができ、もって長期間
のバッテリーバックアップ動作が可能となる。
よるバックアップ動作時には、内部降圧回路13の動作を
停止させて無駄な電流が消費されないようにしたので、
バッテリーの消耗を押さえることができ、もって長期間
のバッテリーバックアップ動作が可能となる。
【００２０】しかも、上記実施例では、外部電圧検出回
路16で値が異なる２つの検出値Ｖ１、Ｖ２を設定してい
るため、次のような効果も得ることができる。すなわ
ち、ＳＲＡＭ等のメモリでは一瞬たりとも電源電圧が供
給されない事態が発生すると、記憶データの破壊等の不
都合が生じる。前記図１の実施例回路の場合、外部電圧
検出回路12で発生された１つの制御信号φ０を用いて内
部降圧回路13とスイッチ回路14の動作を同時に制御する
と、内部回路15に電源電圧が一時的に供給されなくなる
恐れがある。このため、図３の実施例回路では、外部電
圧検出回路16において値が異なる２つの検出値Ｖ１、Ｖ
２を設定し、図４に示すように２つの制御信号φ１、φ
２のレベルが同時に切り替わらないようにしている。こ
れを具体的に説明すると、外部電源電圧Ｖext の値が低
下し、検出値Ｖ２よりもわずかに小さくなると、制御信
号φ２が“Ｌ”レベルになり、スイッチ回路14が導通す
る。このとき、電圧Ｖext の値は検出値Ｖ１よりも大き
いため、制御信号φ１は以前の“Ｈ”レベルのままであ
る。従って、このとき内部降圧回路13は動作している。
そして、外部電源電圧Ｖext の値がさらに低下し、検出
値Ｖ１よりも小さくなると、制御信号φ１が“Ｌ”レベ
ルに変化し、このとき内部降圧回路13は始めて非活性と
なる。すなわち、内部降圧回路13が動作を停止する前に
スイッチ回路１４が導通するため、電源電圧が一瞬たり
とも内部回路１５に対して供給されない事態を防ぐこと
ができる。
路16で値が異なる２つの検出値Ｖ１、Ｖ２を設定してい
るため、次のような効果も得ることができる。すなわ
ち、ＳＲＡＭ等のメモリでは一瞬たりとも電源電圧が供
給されない事態が発生すると、記憶データの破壊等の不
都合が生じる。前記図１の実施例回路の場合、外部電圧
検出回路12で発生された１つの制御信号φ０を用いて内
部降圧回路13とスイッチ回路14の動作を同時に制御する
と、内部回路15に電源電圧が一時的に供給されなくなる
恐れがある。このため、図３の実施例回路では、外部電
圧検出回路16において値が異なる２つの検出値Ｖ１、Ｖ
２を設定し、図４に示すように２つの制御信号φ１、φ
２のレベルが同時に切り替わらないようにしている。こ
れを具体的に説明すると、外部電源電圧Ｖext の値が低
下し、検出値Ｖ２よりもわずかに小さくなると、制御信
号φ２が“Ｌ”レベルになり、スイッチ回路14が導通す
る。このとき、電圧Ｖext の値は検出値Ｖ１よりも大き
いため、制御信号φ１は以前の“Ｈ”レベルのままであ
る。従って、このとき内部降圧回路13は動作している。
そして、外部電源電圧Ｖext の値がさらに低下し、検出
値Ｖ１よりも小さくなると、制御信号φ１が“Ｌ”レベ
ルに変化し、このとき内部降圧回路13は始めて非活性と
なる。すなわち、内部降圧回路13が動作を停止する前に
スイッチ回路１４が導通するため、電源電圧が一瞬たり
とも内部回路１５に対して供給されない事態を防ぐこと
ができる。
【００２１】また、外部電源電圧Ｖext の値が上昇する
場合でも、内部降圧回路13が動作を開始した後にスイッ
チ回路14が非導通となるため、電源電圧が一瞬たりとも
内部回路15に対して供給されない事態を防ぐことができ
る。
場合でも、内部降圧回路13が動作を開始した後にスイッ
チ回路14が非導通となるため、電源電圧が一瞬たりとも
内部回路15に対して供給されない事態を防ぐことができ
る。
【００２２】図５はこの発明の第３の実施例の構成を示
すブロック図である。この実施例回路は、前記外部電源
端子11に供給される電源電圧Ｖext の値に応じてスイッ
チ回路14の動作を制御すると共に、電源電圧Ｖext の値
と集積回路の外部から供給されるチップ選択信号（チッ
プ・イネーブル信号）／ＣＥによって内部降圧回路13の
動作を制御するようにしたものである。なお、前記図１
と対応する箇所には同じ符号を付して説明を行う。
すブロック図である。この実施例回路は、前記外部電源
端子11に供給される電源電圧Ｖext の値に応じてスイッ
チ回路14の動作を制御すると共に、電源電圧Ｖext の値
と集積回路の外部から供給されるチップ選択信号（チッ
プ・イネーブル信号）／ＣＥによって内部降圧回路13の
動作を制御するようにしたものである。なお、前記図１
と対応する箇所には同じ符号を付して説明を行う。
【００２３】この実施例回路では、前記内部降圧回路13
が通常動作用の第１の内部降圧回路21と、スタンドバイ
動作用の第２の内部降圧回路22とから構成されている。
上記両内部降圧回路21，22には外部電源端子11に供給さ
れる電源電圧Ｖext が与えられる。
が通常動作用の第１の内部降圧回路21と、スタンドバイ
動作用の第２の内部降圧回路22とから構成されている。
上記両内部降圧回路21，22には外部電源端子11に供給さ
れる電源電圧Ｖext が与えられる。
【００２４】また、両内部降圧回路21，22には、基準電
圧発生回路23で発生される基準電圧Ｖref が供給されて
いる。この基準電圧発生回路23は、活性化されている期
間に外部電源電圧Ｖext から一定の基準電圧Ｖref を発
生する。
圧発生回路23で発生される基準電圧Ｖref が供給されて
いる。この基準電圧発生回路23は、活性化されている期
間に外部電源電圧Ｖext から一定の基準電圧Ｖref を発
生する。
【００２５】また、図において、24は集積回路の外部か
らチップ選択信号／ＣＥが供給される外部制御端子であ
る。この端子24に供給されるチップ選択信号／ＣＥはＡ
ＮＤゲート25の一方入力端及び遅延回路26に入力され
る。上記遅延回路26は、上記チップ選択信号／ＣＥを所
定期間遅延する。そして、この遅延回路26の出力は上記
ＡＮＤゲート25の他方入力端に入力される。さらに、こ
のＡＮＤゲート25の出力はＮＡＮＤゲート27及びＮＯＲ
ゲート28それぞれの一方入力端に供給される。
らチップ選択信号／ＣＥが供給される外部制御端子であ
る。この端子24に供給されるチップ選択信号／ＣＥはＡ
ＮＤゲート25の一方入力端及び遅延回路26に入力され
る。上記遅延回路26は、上記チップ選択信号／ＣＥを所
定期間遅延する。そして、この遅延回路26の出力は上記
ＡＮＤゲート25の他方入力端に入力される。さらに、こ
のＡＮＤゲート25の出力はＮＡＮＤゲート27及びＮＯＲ
ゲート28それぞれの一方入力端に供給される。
【００２６】一方、外部電圧検出回路12で発生される制
御信号φ０はスイッチ回路14及び上記第２の内部降圧回
路22に直接に供給されると共に、インバータ29を介して
上記ＮＡＮＤゲート27及びＮＯＲゲート28それぞれの他
方入力端に供給される。
御信号φ０はスイッチ回路14及び上記第２の内部降圧回
路22に直接に供給されると共に、インバータ29を介して
上記ＮＡＮＤゲート27及びＮＯＲゲート28それぞれの他
方入力端に供給される。
【００２７】上記基準電圧発生回路23は上記ＮＡＮＤゲ
ート27の出力に基づき、通常動作用の第１の内部降圧回
路21は上記ＮＯＲゲート28の出力に基づき、スタンドバ
イ動作用の第２の内部降圧回路22は制御信号φ０に基づ
きそれぞれ活性化される。
ート27の出力に基づき、通常動作用の第１の内部降圧回
路21は上記ＮＯＲゲート28の出力に基づき、スタンドバ
イ動作用の第２の内部降圧回路22は制御信号φ０に基づ
きそれぞれ活性化される。
【００２８】なお、上記両内部降圧回路21，22は共に同
様の回路構成にされているが、内部の対応するトランジ
スタの素子寸法等を異ならせることにより、スタンドバ
イ動作用の第２の内部降圧回路22の消費電流が通常動作
用の第１の内部降圧回路21のそれよりも少なくなるよう
にされている。
様の回路構成にされているが、内部の対応するトランジ
スタの素子寸法等を異ならせることにより、スタンドバ
イ動作用の第２の内部降圧回路22の消費電流が通常動作
用の第１の内部降圧回路21のそれよりも少なくなるよう
にされている。
【００２９】次に上記構成でなる回路の動作を図６の信
号波形図を用いて説明する。いま、電源ユニットからの
５Ｖの電圧が端子11に外部電源電圧Ｖext として供給さ
れており、かつチップ選択信号／ＣＥが“Ｌ”レベルに
されている通常動作時では、電圧Ｖext の値が前記検出
値Ｖ０よりも大きいので、外部電圧検出回路12で発生さ
れる制御信号φ０は“Ｈ”レベルとなる。従って、スイ
ッチ回路14は非導通状態になる。また、制御信号φ０に
より第２の内部降圧回路22が活性化される。さらに、チ
ップ選択信号／ＣＥが“Ｌ”レベルにされているので、
ＡＮＤゲート25の出力も“Ｌ”レベルとなる。また、イ
ンバータ29の出力が“Ｌ”レベルであるため、ＮＡＮＤ
ゲート27及びＮＯＲゲート28それぞれの出力は共に
“Ｈ”レベルとなる。従って、基準電圧発生回路23及び
第１の内部降圧回路22が共に活性化される。そして、活
性化された基準電圧発生回路23で発生される基準電圧Ｖ
ref が第１、第２の内部降圧回路21，22に供給されるこ
とにより、両内部降圧回路21，22ではこの基準電圧Ｖre
f を基準として外部電源電圧Ｖext が降圧され、それぞ
れで降圧された内部電源電圧Ｖint が内部回路15に供給
される。すなわち、この状態の時は第１、第２の内部降
圧回路21，22によって並列に外部電源電圧Ｖext が降圧
され、降圧後の電圧Ｖint が内部回路15に供給される。
号波形図を用いて説明する。いま、電源ユニットからの
５Ｖの電圧が端子11に外部電源電圧Ｖext として供給さ
れており、かつチップ選択信号／ＣＥが“Ｌ”レベルに
されている通常動作時では、電圧Ｖext の値が前記検出
値Ｖ０よりも大きいので、外部電圧検出回路12で発生さ
れる制御信号φ０は“Ｈ”レベルとなる。従って、スイ
ッチ回路14は非導通状態になる。また、制御信号φ０に
より第２の内部降圧回路22が活性化される。さらに、チ
ップ選択信号／ＣＥが“Ｌ”レベルにされているので、
ＡＮＤゲート25の出力も“Ｌ”レベルとなる。また、イ
ンバータ29の出力が“Ｌ”レベルであるため、ＮＡＮＤ
ゲート27及びＮＯＲゲート28それぞれの出力は共に
“Ｈ”レベルとなる。従って、基準電圧発生回路23及び
第１の内部降圧回路22が共に活性化される。そして、活
性化された基準電圧発生回路23で発生される基準電圧Ｖ
ref が第１、第２の内部降圧回路21，22に供給されるこ
とにより、両内部降圧回路21，22ではこの基準電圧Ｖre
f を基準として外部電源電圧Ｖext が降圧され、それぞ
れで降圧された内部電源電圧Ｖint が内部回路15に供給
される。すなわち、この状態の時は第１、第２の内部降
圧回路21，22によって並列に外部電源電圧Ｖext が降圧
され、降圧後の電圧Ｖint が内部回路15に供給される。
【００３０】次に５Ｖの電圧が端子11に供給されている
期間にチップ選択信号／ＣＥが“Ｈ”レベルにされる
と、ＡＮＤゲート25の出力が遅延回路26における遅延時
間の後に“Ｈ”レベルになる。このとき、インバータ29
の出力は“Ｌ”レベルのままであるため、ＮＡＮＤゲー
ト27の出力は“Ｈ”レベルのままであるが、ＮＯＲゲー
ト28の出力は以前の“Ｈ”レベルから“Ｌ”レベルに反
転する。従って、チップ選択信号によるスタンドバイ動
作時は、内部降圧回路13内の消費電流が小さい方の第２
の内部降圧回路22のみが活性化され、この内部降圧回路
22によって外部電源電圧Ｖext が降圧され、降圧後の電
圧Ｖint が内部回路15に供給される。
期間にチップ選択信号／ＣＥが“Ｈ”レベルにされる
と、ＡＮＤゲート25の出力が遅延回路26における遅延時
間の後に“Ｈ”レベルになる。このとき、インバータ29
の出力は“Ｌ”レベルのままであるため、ＮＡＮＤゲー
ト27の出力は“Ｈ”レベルのままであるが、ＮＯＲゲー
ト28の出力は以前の“Ｈ”レベルから“Ｌ”レベルに反
転する。従って、チップ選択信号によるスタンドバイ動
作時は、内部降圧回路13内の消費電流が小さい方の第２
の内部降圧回路22のみが活性化され、この内部降圧回路
22によって外部電源電圧Ｖext が降圧され、降圧後の電
圧Ｖint が内部回路15に供給される。
【００３１】さらに、バッテリーからの例えば３Ｖ程度
の電圧が端子11に外部電源電圧Ｖext として供給される
バッテリーバックアップ動作時には、電圧Ｖext の値が
外部電圧検出回路12における検出値Ｖ０よりも小さいの
で、図１の実施例回路の場合と同様に、制御信号φ０が
“Ｌ”レベルとなる。そして、制御信号φ０により内部
降圧回路13内の両内部降圧回路21，22が共に非活性状態
となり、さらに基準電圧発生回路23も非活性状態とな
り、無駄な消費電流の大幅な削減が図られる。
の電圧が端子11に外部電源電圧Ｖext として供給される
バッテリーバックアップ動作時には、電圧Ｖext の値が
外部電圧検出回路12における検出値Ｖ０よりも小さいの
で、図１の実施例回路の場合と同様に、制御信号φ０が
“Ｌ”レベルとなる。そして、制御信号φ０により内部
降圧回路13内の両内部降圧回路21，22が共に非活性状態
となり、さらに基準電圧発生回路23も非活性状態とな
り、無駄な消費電流の大幅な削減が図られる。
【００３２】しかも、この場合は、制御信号φ０により
スイッチ回路14が導通状態になり、端子11に供給されて
いるバッテリーからの電圧がそのまま内部回路15に内部
電源電圧Ｖint として供給される。
スイッチ回路14が導通状態になり、端子11に供給されて
いるバッテリーからの電圧がそのまま内部回路15に内部
電源電圧Ｖint として供給される。
【００３３】図７に示すこの発明の第４の実施例回路で
は、上記図５の実施例回路の外部電圧検出回路12に換え
て、前記図３の実施例の場合と同様に２種類の制御信号
φ１、φ２を発生する新たな外部電圧検出回路16を設け
るようにしたものである。
は、上記図５の実施例回路の外部電圧検出回路12に換え
て、前記図３の実施例の場合と同様に２種類の制御信号
φ１、φ２を発生する新たな外部電圧検出回路16を設け
るようにしたものである。
【００３４】上記外部電圧検出回路16で発生される一方
の制御信号φ１は前記第２の内部降圧回路22に直接に供
給されると共にインバータ29を介して上記ＮＡＮＤゲー
ト27及びＮＯＲゲート28それぞれの他方入力端に供給さ
れる。他方の制御信号φ２は前記スイッチ回路14に供給
される
の制御信号φ１は前記第２の内部降圧回路22に直接に供
給されると共にインバータ29を介して上記ＮＡＮＤゲー
ト27及びＮＯＲゲート28それぞれの他方入力端に供給さ
れる。他方の制御信号φ２は前記スイッチ回路14に供給
される
【００３５】なお、この実施例の場合、外部電圧検出回
路16における２つの検出値Ｖ１、Ｖ２それぞれには、外
部電源電圧Ｖext にノイズが混入したときの誤動作を防
止するため、図８に示すようなヒステリシス特性を持た
せている。なお、前記図３の実施例回路の場合にもこの
ようなヒステリシス特性を持たせることができる。次に
上記図５及び図７の各実施例回路における個々の回路の
詳細な構成について説明する。
路16における２つの検出値Ｖ１、Ｖ２それぞれには、外
部電源電圧Ｖext にノイズが混入したときの誤動作を防
止するため、図８に示すようなヒステリシス特性を持た
せている。なお、前記図３の実施例回路の場合にもこの
ようなヒステリシス特性を持たせることができる。次に
上記図５及び図７の各実施例回路における個々の回路の
詳細な構成について説明する。
【００３６】図９は、前記基準電圧Ｖref を発生する基
準電圧発生回路23の詳細な回路図である。この回路はＰ
チャネルのＭＯＳＦＥＴ41，42及びＮチャネルのＭＯＳ
ＦＥＴ43からなるカレントミラー回路で発生される一定
電流を、前記ＮＡＮＤゲート27の出力で制御されるＮチ
ャネルのＭＯＳＦＥＴ44に流すことにより、外部電源電
圧Ｖext からＰチャネルのＭＯＳＦＥＴ２個分の閾値電
圧を差し引いた電圧がノードＡに得られる。また、定電
流源として動作するＰチャネルのＭＯＳＦＥＴ45に上記
ノードＡの電圧を供給し、このＦＥＴ45の負荷として動
作するＰチャネルのＭＯＳＦＥＴ46をＮＡＮＤゲート27
の出力の反転信号で制御することにより、上記両ＦＥＴ
45，46の直列接続点であるノードＢからほぼＰチャネル
のＭＯＳＦＥＴ２個分の閾値電圧に相当する基準電圧Ｖ
ref が得られる。
準電圧発生回路23の詳細な回路図である。この回路はＰ
チャネルのＭＯＳＦＥＴ41，42及びＮチャネルのＭＯＳ
ＦＥＴ43からなるカレントミラー回路で発生される一定
電流を、前記ＮＡＮＤゲート27の出力で制御されるＮチ
ャネルのＭＯＳＦＥＴ44に流すことにより、外部電源電
圧Ｖext からＰチャネルのＭＯＳＦＥＴ２個分の閾値電
圧を差し引いた電圧がノードＡに得られる。また、定電
流源として動作するＰチャネルのＭＯＳＦＥＴ45に上記
ノードＡの電圧を供給し、このＦＥＴ45の負荷として動
作するＰチャネルのＭＯＳＦＥＴ46をＮＡＮＤゲート27
の出力の反転信号で制御することにより、上記両ＦＥＴ
45，46の直列接続点であるノードＢからほぼＰチャネル
のＭＯＳＦＥＴ２個分の閾値電圧に相当する基準電圧Ｖ
ref が得られる。
【００３７】図１０は前記第１、第２の内部降圧回路2
1，22の詳細な回路図である。これらの回路は前記のよ
うに共に同様の回路構成にされており、前記基準電圧発
生回路23で発生される基準電圧Ｖref と内部電源電圧Ｖ
int とを比較する電圧コンパレータ51と、このコンパレ
ータ51から出力される差電圧により導通制御されるＰチ
ャネルのＭＯＳＦＥＴ52とから構成されている。
1，22の詳細な回路図である。これらの回路は前記のよ
うに共に同様の回路構成にされており、前記基準電圧発
生回路23で発生される基準電圧Ｖref と内部電源電圧Ｖ
int とを比較する電圧コンパレータ51と、このコンパレ
ータ51から出力される差電圧により導通制御されるＰチ
ャネルのＭＯＳＦＥＴ52とから構成されている。
【００３８】この回路では、電圧コンパレータ51により
内部電源電圧Ｖint と基準電圧Ｖref とが比較され、Ｖ
int がＶref よりも小さくなると、電圧コンパレータ51
の出力電圧が小さくなってＦＥＴ52の導通抵抗が低下
し、Ｖint が上昇する。逆に、Ｖint がＶref よりも大
きくと、電圧コンパレータ51の出力電圧が大きくなって
ＦＥＴ52の導通抵抗が低下し、Ｖint が降下する。この
ようにしてＶint がＶref と一致するように制御され
る。
内部電源電圧Ｖint と基準電圧Ｖref とが比較され、Ｖ
int がＶref よりも小さくなると、電圧コンパレータ51
の出力電圧が小さくなってＦＥＴ52の導通抵抗が低下
し、Ｖint が上昇する。逆に、Ｖint がＶref よりも大
きくと、電圧コンパレータ51の出力電圧が大きくなって
ＦＥＴ52の導通抵抗が低下し、Ｖint が降下する。この
ようにしてＶint がＶref と一致するように制御され
る。
【００３９】図１１は上記図１０の内部降圧回路の電圧
コンパレータ51をさらに詳細に示したものである。ここ
で、上記電圧コンパレータ51は図示のように、Ｐチャネ
ルのＭＯＳＦＥＴ61，62及びＮチャネルのＭＯＳＦＥＴ
63，64，65からなる通常のＣＭＯＳ構成の電圧コンパレ
ータに対して、スタンドバイ動作時もしくはバッテリー
バックアップ動作時に直流電流が発生することを防止す
るため、前記ＮＯＲゲート28の出力又は制御信号φ０も
しくはφ１が供給されるＰチャネルのＭＯＳＦＥＴ66，
67とＮチャネルのＭＯＳＦＥＴ68とが追加されたもので
ある。なお、前記のように、第１、第２の内部降圧回路
21，22の消費電流を異ならせるため、互いに対応するＦ
ＥＴの素子寸法が異なるように形成されている。
コンパレータ51をさらに詳細に示したものである。ここ
で、上記電圧コンパレータ51は図示のように、Ｐチャネ
ルのＭＯＳＦＥＴ61，62及びＮチャネルのＭＯＳＦＥＴ
63，64，65からなる通常のＣＭＯＳ構成の電圧コンパレ
ータに対して、スタンドバイ動作時もしくはバッテリー
バックアップ動作時に直流電流が発生することを防止す
るため、前記ＮＯＲゲート28の出力又は制御信号φ０も
しくはφ１が供給されるＰチャネルのＭＯＳＦＥＴ66，
67とＮチャネルのＭＯＳＦＥＴ68とが追加されたもので
ある。なお、前記のように、第１、第２の内部降圧回路
21，22の消費電流を異ならせるため、互いに対応するＦ
ＥＴの素子寸法が異なるように形成されている。
【００４０】図１２は前記図７内の外部電圧検出回路16
の詳細な回路図である。この回路は、直列接続された３
個の抵抗により外部電源電圧Ｖext を分割してノードＦ
１、Ｆ２に値が異なる２つの基準電圧を発生する基準電
圧発生回路71と、上記一方のノードＦ１の電圧が供給さ
れこのノードの電圧と外部電源電圧Ｖext を比較して前
記のようなヒステリシス特性を有する制御信号φ１を出
力する第１の制御信号発生回路72と、上記他方のノード
Ｆ２の電圧が供給されこのノードの電圧と外部電源電圧
Ｖext とを比較して前記のようなヒステリシス特性を有
する制御信号φ２を出力する第２の制御信号発生回路73
とから構成されている。
の詳細な回路図である。この回路は、直列接続された３
個の抵抗により外部電源電圧Ｖext を分割してノードＦ
１、Ｆ２に値が異なる２つの基準電圧を発生する基準電
圧発生回路71と、上記一方のノードＦ１の電圧が供給さ
れこのノードの電圧と外部電源電圧Ｖext を比較して前
記のようなヒステリシス特性を有する制御信号φ１を出
力する第１の制御信号発生回路72と、上記他方のノード
Ｆ２の電圧が供給されこのノードの電圧と外部電源電圧
Ｖext とを比較して前記のようなヒステリシス特性を有
する制御信号φ２を出力する第２の制御信号発生回路73
とから構成されている。
【００４１】上記第１、第２の制御信号発生回路72，73
は同様な構成にされており、一方の回路73で例示するよ
うに、電圧Ｖext とノードＣとの間に挿入され、ノード
Ｆ２（もしくはＦ１）の電圧がゲートに供給されるＰチ
ャネルのＭＯＳＦＥＴ81と、上記ノードＣと接地電圧と
の間に挿入され、電圧Ｖext がゲートに供給されるＮチ
ャネルのＭＯＳＦＥＴ82と、上記ノードＣと接地電圧と
の間に挿入されたＮチャネルのＭＯＳＦＥＴ83と、上記
ノードＣの信号を反転するＣＭＯＳ型のインバータ84
と、このインバータ84の出力を反転するＣＭＯＳ型のイ
ンバータ85と、このインバータ85の出力を反転するイン
バータ86及びこのインバータ86の出力を反転して前記制
御信号φ２（もしくはφ１）を出力するインバータ87が
設けられている。そして、インバータ86の出力は上記Ｆ
ＥＴ83のゲートに帰還されている。
は同様な構成にされており、一方の回路73で例示するよ
うに、電圧Ｖext とノードＣとの間に挿入され、ノード
Ｆ２（もしくはＦ１）の電圧がゲートに供給されるＰチ
ャネルのＭＯＳＦＥＴ81と、上記ノードＣと接地電圧と
の間に挿入され、電圧Ｖext がゲートに供給されるＮチ
ャネルのＭＯＳＦＥＴ82と、上記ノードＣと接地電圧と
の間に挿入されたＮチャネルのＭＯＳＦＥＴ83と、上記
ノードＣの信号を反転するＣＭＯＳ型のインバータ84
と、このインバータ84の出力を反転するＣＭＯＳ型のイ
ンバータ85と、このインバータ85の出力を反転するイン
バータ86及びこのインバータ86の出力を反転して前記制
御信号φ２（もしくはφ１）を出力するインバータ87が
設けられている。そして、インバータ86の出力は上記Ｆ
ＥＴ83のゲートに帰還されている。
【００４２】上記のような回路において、外部電源電圧
Ｖext が５Ｖの時は２つの制御信号発生回路72，73内の
各ＰチャネルのＭＯＳＦＥＴ81がオン状態であり、制御
信号φ１、φ２は共に“Ｈ”レベルになっている。そし
て、外部電源電圧Ｖext が３Ｖ程度に下がり、この電圧
Ｖext とノードＦ２の電圧との電位差が上記ＦＥＴ81の
閾値電圧よりも小さくなると、制御信号発生回路73内の
ＦＥＴ81がオフし、制御信号φ２が“Ｌ”レベルにな
る。さらに外部電源電圧Ｖext が下がり、電圧Ｖext と
ノードＦ１の電圧との電位差が上記ＦＥＴ81の閾値電圧
よりも小さくなると、制御信号発生回路72内のＦＥＴ81
がオフし、制御信号φ１が“Ｌ”レベルになる。なお、
上記両制御信号発生回路72，73において、前記のような
ヒステリシス特性を持たせる必要がない場合には、帰還
用のＦＥＴ83が省略される。
Ｖext が５Ｖの時は２つの制御信号発生回路72，73内の
各ＰチャネルのＭＯＳＦＥＴ81がオン状態であり、制御
信号φ１、φ２は共に“Ｈ”レベルになっている。そし
て、外部電源電圧Ｖext が３Ｖ程度に下がり、この電圧
Ｖext とノードＦ２の電圧との電位差が上記ＦＥＴ81の
閾値電圧よりも小さくなると、制御信号発生回路73内の
ＦＥＴ81がオフし、制御信号φ２が“Ｌ”レベルにな
る。さらに外部電源電圧Ｖext が下がり、電圧Ｖext と
ノードＦ１の電圧との電位差が上記ＦＥＴ81の閾値電圧
よりも小さくなると、制御信号発生回路72内のＦＥＴ81
がオフし、制御信号φ１が“Ｌ”レベルになる。なお、
上記両制御信号発生回路72，73において、前記のような
ヒステリシス特性を持たせる必要がない場合には、帰還
用のＦＥＴ83が省略される。
【００４３】図１３はこの発明の第５の実施例に係る構
成を示している。前記図７の実施例回路では基準電圧発
生回路23の動作を、前記ＡＮＤゲート25及びインバータ
29の各出力を受けるＮＡＮＤゲート27の出力で制御する
ようにしている。これに対し、この図１３の実施例回路
では、前記外部電圧検出回路16で発生される制御信号φ
１によって基準電圧発生回路23の動作を制御するように
回路接続を変更したものである。
成を示している。前記図７の実施例回路では基準電圧発
生回路23の動作を、前記ＡＮＤゲート25及びインバータ
29の各出力を受けるＮＡＮＤゲート27の出力で制御する
ようにしている。これに対し、この図１３の実施例回路
では、前記外部電圧検出回路16で発生される制御信号φ
１によって基準電圧発生回路23の動作を制御するように
回路接続を変更したものである。
【００４４】従って、この実施例回路では、チップ選択
信号／ＣＥのレベルにかかわらずに、外部電源電圧Ｖex
t の値がＶ１よりも大きいときに基準電圧発生回路23が
活性化され、基準電圧Ｖref が発生される。しかし、内
部降圧回路13内の第１の内部降圧回路21の動作は前記図
７の実施例回路の場合と同様にチップ選択信号／ＣＥの
レベルに応じて決定される。
信号／ＣＥのレベルにかかわらずに、外部電源電圧Ｖex
t の値がＶ１よりも大きいときに基準電圧発生回路23が
活性化され、基準電圧Ｖref が発生される。しかし、内
部降圧回路13内の第１の内部降圧回路21の動作は前記図
７の実施例回路の場合と同様にチップ選択信号／ＣＥの
レベルに応じて決定される。
【００４５】図１４はこの発明の第６の実施例に係る構
成を示している。この図１４の実施例回路では、前記図
７の実施例回路の場合と同様に基準電圧発生回路23の動
作が前記ＮＡＮＤゲート27の出力によって制御されると
共に、内部降圧回路13内の第２の内部降圧回路22の動作
もこのＮＡＮＤゲート27の出力によって制御されるよう
に回路接続を変更したものである。
成を示している。この図１４の実施例回路では、前記図
７の実施例回路の場合と同様に基準電圧発生回路23の動
作が前記ＮＡＮＤゲート27の出力によって制御されると
共に、内部降圧回路13内の第２の内部降圧回路22の動作
もこのＮＡＮＤゲート27の出力によって制御されるよう
に回路接続を変更したものである。
【００４６】図１５はこの発明の第７の実施例に係る構
成を示している。この実施例回路は前記図７の実施例回
路中の１個の基準電圧発生回路23に替えて２個の基準電
圧発生回路101 ，102 を設けるようにしたのである。な
お、ここでは前記チップ選択信号／ＣＥと遅延回路26の
出力を受ける前記ＡＮＤゲート25の代わりにＡＮＤゲー
ト31が用いられている。
成を示している。この実施例回路は前記図７の実施例回
路中の１個の基準電圧発生回路23に替えて２個の基準電
圧発生回路101 ，102 を設けるようにしたのである。な
お、ここでは前記チップ選択信号／ＣＥと遅延回路26の
出力を受ける前記ＡＮＤゲート25の代わりにＡＮＤゲー
ト31が用いられている。
【００４７】上記一方の基準電圧発生回路101 及び第１
の内部降圧回路21の動作はＡＮＤゲート103 の出力で制
御される。このＡＮＤゲート103 には前記ＡＮＤゲート
31の出力がインバータ104 を介して入力され、かつ前記
制御信号φ１が直接入力されている。また、上記他方の
基準電圧発生回路102 及び第２の内部降圧回路22の動作
は前記制御信号φ１で制御される。
の内部降圧回路21の動作はＡＮＤゲート103 の出力で制
御される。このＡＮＤゲート103 には前記ＡＮＤゲート
31の出力がインバータ104 を介して入力され、かつ前記
制御信号φ１が直接入力されている。また、上記他方の
基準電圧発生回路102 及び第２の内部降圧回路22の動作
は前記制御信号φ１で制御される。
【００４８】すなわち、上記実施例回路では、制御信号
φ１が“Ｈ”レベルのときに他方の基準電圧発生回路10
2 が活性化され、この基準電圧発生回路102 で発生され
る基準電圧Ｖref2が第２の内部降圧回路22に供給され
る。そして、この第２の内部降圧回路22では、外部電源
電圧Ｖext 及び基準電圧Ｖref2に基づいて内部電源電圧
Ｖintが発生される。さらに、制御信号φ１が“Ｈ”レ
ベルでかつチップ選択信号／ＣＥが“Ｌ”レベルのとき
は、一方の基準電圧発生回路101 も活性化され、この基
準電圧発生回路101 で発生される基準電圧Ｖref1が第１
の内部降圧回路２１に供給される。そして、この第１の
内部降圧回路２１では、外部電源電圧Ｖext 及び基準電
圧Ｖref1に基づいて内部電源電圧Ｖint が発生される。
φ１が“Ｈ”レベルのときに他方の基準電圧発生回路10
2 が活性化され、この基準電圧発生回路102 で発生され
る基準電圧Ｖref2が第２の内部降圧回路22に供給され
る。そして、この第２の内部降圧回路22では、外部電源
電圧Ｖext 及び基準電圧Ｖref2に基づいて内部電源電圧
Ｖintが発生される。さらに、制御信号φ１が“Ｈ”レ
ベルでかつチップ選択信号／ＣＥが“Ｌ”レベルのとき
は、一方の基準電圧発生回路101 も活性化され、この基
準電圧発生回路101 で発生される基準電圧Ｖref1が第１
の内部降圧回路２１に供給される。そして、この第１の
内部降圧回路２１では、外部電源電圧Ｖext 及び基準電
圧Ｖref1に基づいて内部電源電圧Ｖint が発生される。
【００４９】図１６はこの発明の第８の実施例に係る構
成を示している。この実施例回路では、上記図１５の実
施例回路における第２の基準電圧発生圧回路102 の動作
を前記制御信号φ１で制御する代わりに、新たに前記イ
ンバータ104 及び制御信号φ１を受けるＯＲゲート105
を設け、このＯＲゲート105 の出力で第２の基準電圧発
生圧回路102 の動作が制御されるように回路接続を変更
したものである。なお、第２の内部降圧回路22の動作は
前記の場合と同様に制御信号φ１で制御される。
成を示している。この実施例回路では、上記図１５の実
施例回路における第２の基準電圧発生圧回路102 の動作
を前記制御信号φ１で制御する代わりに、新たに前記イ
ンバータ104 及び制御信号φ１を受けるＯＲゲート105
を設け、このＯＲゲート105 の出力で第２の基準電圧発
生圧回路102 の動作が制御されるように回路接続を変更
したものである。なお、第２の内部降圧回路22の動作は
前記の場合と同様に制御信号φ１で制御される。
【００５０】図１７はこの発明の第９の実施例に係る構
成を示している。この実施例回路では、上記図１６の実
施例の場合と同様に第２の基準電圧発生圧回路102 の動
作をＯＲゲート105 の出力で制御すると共に、前記第２
の内部降圧回路22の動作もこのＯＲゲート105 の出力で
制御するように変更したものである。
成を示している。この実施例回路では、上記図１６の実
施例の場合と同様に第２の基準電圧発生圧回路102 の動
作をＯＲゲート105 の出力で制御すると共に、前記第２
の内部降圧回路22の動作もこのＯＲゲート105 の出力で
制御するように変更したものである。
【００５１】
【発明の効果】以上説明したようにこの発明によれば、
長期間のバッテリーバックアップ動作が可能な半導体集
積回路を提供することができる。
長期間のバッテリーバックアップ動作が可能な半導体集
積回路を提供することができる。
【図１】この発明の第１の実施例の回路構成を示すブロ
ック図。
ック図。
【図２】上記第１の実施例を説明するための信号波形
図。
図。
【図３】この発明の第２の実施例の回路構成を示すブロ
ック図。
ック図。
【図４】上記第２の実施例を説明するための信号波形
図。
図。
【図５】この発明の第３の実施例の回路構成を示すブロ
ック図。
ック図。
【図６】上記第３の実施例を説明するための信号波形
図。
図。
【図７】この発明の第４の実施例の回路構成を示すブロ
ック図。
ック図。
【図８】上記第４の実施例を説明するための信号波形
図。
図。
【図９】上記図５及び図７の各実施例回路内の基準電圧
発生回路の詳細な構成を示す回路図。
発生回路の詳細な構成を示す回路図。
【図１０】上記図５及び図７の各実施例回路内の内部降
圧回路の詳細な構成を示す回路図。
圧回路の詳細な構成を示す回路図。
【図１１】上記図１０の内部降圧回路のさらに詳細な構
成を示す回路図。
成を示す回路図。
【図１２】上記図３の実施例回路内の外部電圧検出回路
の詳細な構成を示す回路図。
の詳細な構成を示す回路図。
【図１３】この発明の第５の実施例の回路構成を示すブ
ロック図。
ロック図。
【図１４】この発明の第６の実施例の回路構成を示すブ
ロック図。
ロック図。
【図１５】この発明の第７の実施例の回路構成を示すブ
ロック図。
ロック図。
【図１６】この発明の第８の実施例の回路構成を示すブ
ロック図。
ロック図。
【図１７】この発明の第９の実施例の回路構成を示すブ
ロック図。
ロック図。
【図１８】従来回路のブロック図。
11…外部電源端子、12…外部電圧検出回路、13…内部降
圧回路、14…スイッチ回路、15…内部回路、16…外部電
圧検出回路、21…第１の内部降圧回路、22…第２の内部
降圧回路、23…基準電圧発生回路、24…外部制御端子、
25…ＡＮＤゲート、26…遅延回路、27…ＮＡＮＤゲー
ト、28…ＮＯＲゲート、29…インバータ、31…ＡＮＤゲ
ート、 101…第１の基準電圧発生回路、 102…第２の基
準電圧発生回路、 103…ＡＮＤゲート、 104…インバー
タ、 105…ＯＲゲート。
圧回路、14…スイッチ回路、15…内部回路、16…外部電
圧検出回路、21…第１の内部降圧回路、22…第２の内部
降圧回路、23…基準電圧発生回路、24…外部制御端子、
25…ＡＮＤゲート、26…遅延回路、27…ＮＡＮＤゲー
ト、28…ＮＯＲゲート、29…インバータ、31…ＡＮＤゲ
ート、 101…第１の基準電圧発生回路、 102…第２の基
準電圧発生回路、 103…ＡＮＤゲート、 104…インバー
タ、 105…ＯＲゲート。
Claims (10)
- 【請求項１】 所定の機能を有する内部回路と、外部から電源電圧が供給される電源端子と 、上記電源端子の電圧値を検出し、この検出値が所定値よ
りも小さいときには第１のレベルとなり大きいときには
第２のレベルとなる制御信号を発生する電圧検出手段
と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記制御信号が第２のレベルの
ときに活性化され、上記電源端子に供給される外部電源
電圧を降圧して上記内部回路に内部電源電圧として供給
する第１の電圧降圧手段と 、上記制御信号が第２のレベルのときに活性化され、上記
電源端子に供給される外部電源電圧を降圧して上記内部
回路に内部電源電圧として供給し、上記内部回路に対す
る電流供給能力が上記第１の電圧降圧手段よりも小さく
された第２の電圧降圧手段と 、上記電源端子と上記内部回路との間に接続され、上記制
御信号が第１のレベルのときに上記電源端子に供給され
る外部電源電圧を上記内部回路に与える制御手段と を具
備したことを特徴とする半導体集積回路 。 - 【請求項２】 前記制御手段がＭＯＳＦＥＴからなるス
イッチ回路で構成されている請求項１に記載の半導体集
積回路。 - 【請求項３】 所定の機能を有する内部回路と、外部から電源電圧が供給される電源端子と 、上記電源端子の電圧値を第１及び第２の電圧値と比較
し、第１の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第１の制御信号
と、第２の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第２の制御信号
とを発生する電圧検出手段と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、上記電源端子に供給される外
部電源電圧を降圧して上記内部回路に内部電源電圧とし
て供給する第１ の電圧降圧手段と 、上記第１の制御信号が第２のレベルのときに活性化さ
れ、上記電源端子に供給される外部電源電圧を降圧して
上記内部回路に内部電源電圧として供給し、上記内部回
路に対する電流供給能力が上記第１の電圧降圧手段より
も小さくされた第２の電圧降圧手段と 、上記電源端子と上記内部回路との間に接続され、上記第
２の制御信号が第１のレベルのときに上記電源端子に供
給される外部電源電圧を上記内部回路に与える制御手段
と を具備したことを特徴とする半導体集積回路 。 - 【請求項４】 前記制御手段がＭＯＳＦＥＴからなるス
イッチ回路で構成されている請求項３に記載の半導体集
積回路。 - 【請求項５】 所定の機能を有する内部回路と、外部から電源電圧が供給される電源端子と 、上記電源端子の電圧値を第１及び第２の電圧値と比較
し、第１の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第１の制御信号
と、第２の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第２の制御信号
とを発生する電圧検出手段と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、第１の基準電圧を発生する第
１の基準電圧発生回路と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、上記電源端子に供給される外
部電源電圧を降圧して上記第１の基準電圧に応じた値の
電圧を発生して上記内部回路に内部電源電圧として供給
する第１の電圧降圧手段と 、上記第１の制御信号が第２のレベルのときに活性化さ
れ、第２の基準電圧を発生する第２の基準電圧発生回路
と 、上記第１の制御信号が第２のレベルのときに活性化さ
れ、上記電源端子に供給される外部電源電圧を降圧して
上記第２の基準電圧に応じた値の電圧を発生して上記内
部回路に内部電源電圧として供給し、上記内部回路に対
する電流供給能力 が上記第１の電圧降圧手段よりも小さ
くされた第２の電圧降圧手段と 、上記電源端子と上記内部回路との間に接続され、上記第
１の制御信号が第１のレベルのときに上記電源端子に供
給される外部電源電圧を上記内部回路に与える制御手段
と を具備したことを特徴とする半導体集積回路 。 - 【請求項６】 前記制御手段がＭＯＳＦＥＴからなるス
イッチ回路で構成されている請求項５に記載の半導体集
積回路。 - 【請求項７】 所定の機能を有する内部回路と、外部から電源電圧が供給される電源端子と 、上記電源端子の電圧値を第１及び第２の電圧値と比較
し、第１の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第１の制御信号
と、第２の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第２の制御信号
とを発生する電圧検出手段と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、第１の基準電圧を発生する第
１の基準電圧発生回路と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、上記電源端子に供給される外
部電源電圧を降圧して上記第１の基準電圧に応じた値の
電圧を発生して上記内部回路に内部電源電圧として供給
する第１の電圧降圧手段と 、上記チップ選択信号が通常動作時に対応したレベルのと
きもしくは上記第１の制御信号が第２のレベルのときに
活性化され、第２の基準電圧を発生する第２の基準電圧
発生回路と 、上記第１の制御信号が第２のレベルのときに活性化さ
れ、上記電源端子に供給される外部電源電圧を降圧して
上記第２の基準電圧に応じた値の電圧を発生して上記内
部回路に内部電源電圧として供給し、上記内部回路に対
する電流供給能力が上記第１の電圧降圧手段よりも小さ
くされた第２の電圧降圧手段と 、上記電源端子と上記内部回路との間に接続され、上記第
１の制御信号が第１のレベルのときに上記電源端子に供
給される外部電源電圧を上記内部回路に与える 制御手段
と を具備したことを特徴とする半導体集積回路 。 - 【請求項８】 前記制御手段がＭＯＳＦＥＴからなるス
イッチ回路で構成されている請求項７に記載の半導体集
積回路。 - 【請求項９】 所定の機能を有する内部回路と、外部から電源電圧が供給される電源端子と 、上記電源端子の電圧値を第１及び第２の電圧値と比較
し、第１の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第１の制御信号
と、第２の電圧値よりも小さいときには第１のレベルと
なり大きいときには第２のレベルとなる第２の制御信号
とを発生する電圧検出手段と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、第１の基準電圧を発生する第
１の基準電圧発生回路と 、外部から供給されるチップ選択信号が通常動作時に対応
したレベルのときでかつ上記第１の制御信号が第２のレ
ベルのときに活性化され、上記電源端子に供給される外
部電源電圧を降圧して上記第１の基準電圧に応じた値の
電圧を発生して上記内部回路に内部電源電圧として供給
する第１の電圧降圧手段と 、上記チップ選択信号が通常動作時に対応したレベルのと
きもしくは上記第１の制御信号が第２のレベルのときに
活性化され、第２の基準電圧を発生する第２の基準電圧
発生回路と 、上記チップ選択信号が通常動作時に対応したレベルのと
きもしくは上記第１の制御信号が第２のレベルのときに
活性化され、上記電源端子に供給される外部電源電圧を
降圧して上記第２の基準電圧に応じた値の電圧を発生し
て上記内部回路に内部電源電圧として供給し、上記内部
回路に対する電流供給能力が上記第１の電圧降圧手段よ
りも小さくされた第２の電圧降圧手段と 、上記電源端子と上記内部回路との間に接続され、上記第
１の制御信号が第１のレベルのときに上記電源端子に供
給される外部電源電圧を上記内部回路に与える制御手段
と を具備したことを特徴とする半導体集積回路 。 - 【請求項１０】 前記制御手段がＭＯＳＦＥＴからなる
スイッチ回路で構成されている請求項９に記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017759A JPH07122992B2 (ja) | 1990-02-08 | 1991-02-08 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-27086 | 1990-02-08 | ||
| JP2708690 | 1990-02-08 | ||
| JP3017759A JPH07122992B2 (ja) | 1990-02-08 | 1991-02-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212786A JPH04212786A (ja) | 1992-08-04 |
| JPH07122992B2 true JPH07122992B2 (ja) | 1995-12-25 |
Family
ID=26354321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017759A Expired - Fee Related JPH07122992B2 (ja) | 1990-02-08 | 1991-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122992B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
| KR19990010546A (ko) * | 1997-07-16 | 1999-02-18 | 윤종용 | 저전압 반도체 장치의 전원 구동 회로 |
| JP4488800B2 (ja) * | 2004-06-14 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7248531B2 (en) * | 2005-08-03 | 2007-07-24 | Mosaid Technologies Incorporated | Voltage down converter for high speed memory |
| JP5605143B2 (ja) * | 2010-10-01 | 2014-10-15 | ミツミ電機株式会社 | 電流制御回路 |
| JP7327980B2 (ja) * | 2019-04-11 | 2023-08-16 | ローム株式会社 | 電圧監視装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4730122A (en) * | 1986-09-18 | 1988-03-08 | International Business Machines Corporation | Power supply adapter systems |
| JPH03209695A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 集積回路装置 |
-
1991
- 1991-02-08 JP JP3017759A patent/JPH07122992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04212786A (ja) | 1992-08-04 |
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