KR100817080B1 - 내부 전원 전압들을 독립적으로 제어할 수 있는 반도체메모리 장치 및 그 장치를 이용하는 방법 - Google Patents

내부 전원 전압들을 독립적으로 제어할 수 있는 반도체메모리 장치 및 그 장치를 이용하는 방법 Download PDF

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Abstract

내부 전원 전압들을 독립적으로 제어할 수 있는 반도체 메모리 장치 및 그 장치를 이용하는 방법이 개시된다. 상기 반도체 메모리 장치는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 기준 전압 발생부, 내부 기준 전압 발생부 및 내부 전원 전압 발생부를 구비하는 것을 특징으로 한다. 상기 기준 전압 발생부는 외부 전압에 응답하여 기준 전압을 출력하고, 상기 내부 기준 전압 발생부는 상기 기준 전압을 변환하여 복수의 내부 기준 전압으로 출력한다. 상기 내부 전원 전압 발생부는 상기 각각의 내부 기준 전압을 변환하여 복수의 내부 전원 전압들을 출력한다. 상기 복수의 내부 기준 전압들 중 제 1 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 1 내부 전원 전압을 발생시키는 기준이 되고, 상기 복수의 내부 기준 전압들 중 상기 제 2 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 상기 제 2 내부 전원 전압을 발생시키는 기준이 된다. 상기 반도체 메모리 장치 및 그 장치를 이용하는 방법은 내부 승압 전압 및 메모리 셀 어레이에 공급되는 어레이 전압을 독립적으로 제어함으로써, 각각의 전압 테스트를 용이하게 하여 내부 승압 전압과 관련된 신뢰성을 향상시킬 수 있는 장점이 있다.

Description

내부 전원 전압들을 독립적으로 제어할 수 있는 반도체 메모리 장치 및 그 장치를 이용하는 방법{Semiconductor memory device for controlling internal power supply voltage independently and method using the device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2a 및 도 2 b는 도 1의 제 1 내부 기준 전압 발생 수단의 일 실시예를 나타내는 회로도이다.
도 3은 도 1의 제 1 내부 전원 전압 발생 수단의 회로도이다.
도 4는 본 발명의 실시예에 따른 내부 전원 전압 발생 방법의 흐름도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 내부 전원 전압 발생 방법의 흐름도이다.
본 발명은 내부 전원 전압 발생에 관한 것으로, 특히 내부 전원 전압들을 독 립적으로 제어할 수 있는 반도체 메모리 장치 및 그 장치를 이용하는 방법에 관한 것이다.
반도체 메모리 장치가 고속화 및 고집적화되면서, 반도체 메모리 장치는 동작 전류를 줄이기 위해 내부 전원 전압 발생 회로(Internal Power Supply Voltage Generating Circuit)를 사용한다. 즉, 상기 내부 전원 전압 발생 회로는 내부 기준 전압(VREFA)을 받아들여서 외부 전압(External Vcc)으로부터 내부 전원 전압(VINTA)을 발생한다. 상기 내부 전원전압을 발생하기 위한 상기 내부 전원 전압 발생 회로의 일예는 미국특허 6,087,891에 개시된 바와 같다.
내부 승압 전압(Vpp)은 상기 내부 전원 전압 발생 회로로부터 제공된 내부 전원 전압(VINTA)을 승압한 전압이다. 예를 들어, DRAM(Dynamic Random Access Memory)에서, 내부 승압 전압(Vpp)은 안정적인 워드 라인 전압을 보장을 위하여 사용된다. 또한, 셀 어레이와 감지 증폭 회로를 분리하기 위한 분리 게이트 회로, DRAM 또는 SRAM의 로우 드라이버(row driver) 회로 및 클럭 드라이버(clock driver) 회로 등에서 사용된다.
종래 기술의 경우, 내부 승압 전압(Vpp) 및 메모리 셀 어레이에 공급 되는 내부 전원 전압(VINTA), 즉 어레이 전압은 내부 기준 전압(VREFA)과 연동되어 변화한다. 즉, 내부 기준 전압(VREFA)을 크게 하거나 작게 하면, 내부 승압 전압(Vpp) 및 어레이 전압(VINTA)도 동시에 크거나 작게 변화한다. 그리고, 내부 승압 전압(Vpp)은 내부 승압 전압 발생부에서 일정한 크기(Vpp/VREFA)의 게인(gain)만큼 제어되므로 승압 전압(Vpp)과 어레이 전압(VINTA)을 독립적으로 제어하기 어렵다. 즉, 종래 기술에 의할 경우 내부 승압 전압(Vpp) 및 어레이 전압(VINTA)을 독립적으로 제어할 수 없는 문제점이 있었다.
본 발명이 이루고자하는 기술적 과제는 내부 전원 전압들을 독립적으로 제어할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 메모리 장치를 이용하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 기준 전압 발생부, 내부 기준 전압 발생부 및 내부 전원 전압 발생부를 구비하는 것을 특징으로 한다. 상기 기준 전압 발생부는 외부 전압에 응답하여 기준 전압을 출력하고, 상기 내부 기준 전압 발생부는 상기 기준 전압을 변환하여 복수의 내부 기준 전압으로 출력한다. 상기 내부 전원 전압 발생부는 상기 각각의 내부 기준 전압을 변환하여 복수의 내부 전원 전압들을 출력한다. 상기 복수의 내부 기준 전압들 중 제 1 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 1 내부 전원 전압을 발생시키는 기준이 되고, 상기 복수의 내부 기준 전압들 중 상기 제 2 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 상기 제 2 내부 전원 전압을 발생시키는 기준이 된다.
상기 내부 기준 전압 발생부는 상기 기준 전압을 상기 제 1 내부 기준 전압으로 변환하여 출력하는 제 1 내부 기준 전압 발생 수단 및 상기 기준 전압을 상기 제 2 내부 기준 전압으로 변환하여 출력하는 제 2 내부 기준 전압 발생 수단을 구비하는 것이 바람직하다.
상기 각각의 내부 기준 전압 발생 수단은 상기 각각의 내부 기준 전압으로부터 일정 레벨의 비교 전압을 생성하여 출력하는 비교 전압 발생 회로, 상기 기준 전압과 상기 비교 전압을 비교하여 출력하는 비교 회로 및 상기 비교 회로의 출력 신호에 응답하여 상기 각각의 내부 기준 전압의 레벨을 제어하는 내부 기준 전압 제어 회로를 구비하는 것이 바람직하다.
상기 비교 전압 발생 회로는 상기 각각의 내부 기준 전압으로부터 전압 분배를 하는 복수의 저항들 및 상기 저항들 중 적어도 하나 이상의 저항의 사용 여부를 결정하는 적어도 하나 이상의 퓨즈를 구비하는 것이 바람직하다.
상기 비교 전압 발생 회로는 상기 각각의 내부 기준 전압으로부터 전압 분배를 하는 복수의 저항들 및 상기 저항들 중 적어도 하나 이상의 저항의 사용 여부를 결정하는 적어도 하나 이상의 트랜지스터를 구비하는 것이 바람직하다.
상기 내부 기준 전압 제어 회로는 상기 비교 회로의 출력단과 게이트가 연결되고, 상기 외부 전압이 제1단에 연결되며 상기 내부 기준 전압 발생 수단의 출력단 및 상기 비교 전압 발생 회로와 제2단이 연결되는 트랜지스터인 것이 바람직하다.
상기 내부 전원 전압 발생부는 상기 제 1 내부 기준 전압을 상기 제 1 내부 전원 전압으로 변환하여 출력하는 제 1 내부 전원 전압 발생 수단 및 상기 제 2 내부 기준 전압을 상기 제 2 내부 전원 전압으로 변환하여 출력하는 제 2 내부 전원 전압 발생 수단을 구비하는 것이 바람직하다.
상기 각각의 내부 전원 전압 발생 수단은 상기 기준 전압과 상기 각각의 내부 전원 전압을 비교하여 출력하는 비교 회로 및 상기 비교 회로의 출력 신호에 응답하여 상기 각각의 내부 전원 전압의 레벨을 제어하는 내부 전원 전압 제어 회로를 구비하는 것이 바람직하다.
상기 내부 전원 전압 제어 회로는 상기 비교 회로의 출력단과 게이트가 연결되고, 상기 외부 전압이 제1단에 연결되며 상기 내부 전원 전압 발생 수단의 출력단 및 상기 비교 회로의 입력단과 제2단이 연결되는 트랜지스터인 것이 바람직하다.
상기 내부 전원 전압 발생 장치는 상기 제 1 내부 전원 전압을 변환하여 내부 승압 전압을 발생하는 내부 승압 전압 발생부를 더 구비하는 것이 바람직하다.
상기 제 2 내부 전원 전압은 상기 메모리 셀 어레이에 공급되는 어레이 전압인 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 기준 전압 발생부, 내부 기준 전압 발생부 및 내부 전원 전압 발생부를 구비한다. 상기 내부 기준 전압 발생부는 상기 기준 전압을 변환하여 적어도 하나 이상의 내부 기준 전압을 출력한다. 즉, 상기 내부 기준 전압 발생부는 테스트 MRS(Mode Register Set) 신호에 응답하여 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하거나 또는 상기 복수의 내부 전원 전압들 각각을 발 생시키는 기준이 되는 복수의 내부 기준 전압들을 발생한다.
상기 내부 기준 전압 발생부는 상기 테스트 MRS 신호가 디스에이블 된 경우 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하고, 상기 테스트 MRS 신호가 인에이블 된 경우 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 내부 전원 전압 발생 방법은 외부전압에 응답하여 기준 전압을 출력하는 단계, 상기 기준 전압을 변환하여 복수의 내부 기준 전압들을 출력하는 단계 및 상기 각각의 내부 기준 전압을 변환하여 복수의 내부 전원 전압들을 출력하는 단계를 구비하고, 상기 복수의 내부 기준 전압들 중 제 1 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 1 내부 전원 전압을 발생시키는 기준이 되고, 상기 복수의 내부 기준 전압들 중 제 2 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 2 내부 전원 전압을 발생시키는 기준이 되는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 내부 전원 전압 발생 방법은 외부전압에 응답하여 기준 전압을 출력하는 단계, 상기 기준 전압을 변환하여 적어도 하나 이상의 내부 기준 전압을 출력하는 단계 및 상기 내부 기준 전압을 복수의 내부 전원 전압들로 변환하여 출력하는 단계를 구비하고, 상기 적어도 하나 이상의 내부 기준 전압을 출력하는 단계는 테스트 MRS(Mode Register Set) 신호에 응답하여 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공 통의 내부 기준 전압을 발생하거나 또는 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 단계를 구비하는 것을 특징으로 한다. 상기 적어도 하나 이상의 내부 기준 전압을 출력하는 단계는 상기 테스트 MRS 신호가 디스에이블 된 경우, 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하는 단계 및 상기 테스트 MRS 신호가 인에이블 된 경우, 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 단계를 구비하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 기준 전압 발생부(110), 내부 기준 전압 발생부(120), 내부 전원 전압 발생부(140), 메모리 셀 어레이(160) 및 내부 승압 전압 발생부(170)를 구비한다.
기준 전압 발생부(110)는 외부 전압(VEXT)에 응답하여 기준 전압(VREF)을 출력한다. 내부 기준 전압 발생부(120)는 기준 전압(VREF)을 변환하여 복수의 내부 기준 전압들(VREFA_1, VREF_2)을 출력한다. 내부 기준 전압 발생부(120)는 복수개 의 내부 기준 전압 발생 수단(122, 125)을 구비한다. 도 1의 경우 편의상 제 1 내부 기준 전압 발생 수단(122) 및 제 2 내부 기준 전압 발생 수단(125)을 구비하는 경우에 관하여만 도시하였다. 그러나, 상기 내부 기준 전압 발생 수단을 더 구비하는 경우에도 독립적인 상기 내부 기준 전압을 더 출력함으로써 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술 분야에서 통상의 지식을 가진 당업자에게 자명한 사항이다. 제 1 내부 기준 전압 발생 수단(122)은 기준 전압(VREF)을 변환하여 제 1 내부 기준 전압(VREFA_1)을 출력한다. 또한, 제 2 내부 기준 전압 발생 수단(125)은 기준 전압(VREF)을 변환하여 제 2 내부 기준 전압(VREFA_2)을 출력한다. 즉, 내부 기준 전압 발생부(120)는 동일한 기준 전압(VREF)을 입력받아 상기 각각의 내부 기준 전압 발생 수단을 통하여 각각 변환된 내부 기준 전압을 출력한다.
내부 전원 전압 발생부(140)는 상기 각각의 내부 기준 전압(VREFA_1, VREFA_2)을 변환하여 복수의 내부 전원 전압들(VINTA_1, VINTA_2)을 출력한다. 내부 전원 전압 발생부(140)는 복수개의 내부 전원 전압 발생 수단(142, 145)을 구비한다. 도 1의 경우 편의상 제 1 내부 전원 전압 발생 수단(122) 및 제 2 내부 전원 전압 발생 수단(125)을 구비하는 경우에 관하여만 도시하였다. 그러나, 상기 내부 기준 전압 발생 수단을 더 구비하는 경우, 상기 내부 전원 전압 발생 수단을 더 구비하여 독립적인 상기 내부 전원 전압을 더 출력함으로써 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다. 제 1 내부 전원 전압 발생 수단(142)은 제 1 내부 기준 전압(VREFA_1)을 변환하여 제 1 내부 전원 전압(VINTA_1)을 출력한다. 또한, 제 2 내부 전원 전압 발생 수단(145)은 제 1 내부 기준 전 압(VREFA_2)을 변환하여 제 2 내부 전원 전압(VINTA_2)을 출력한다. 즉, 제 1 내부 기준 전압(VREFA_1)은 제 1 내부 전원 전압(VINTA_1)을 발생시키는 기준이 된다. 그리고, 제 2 내부 기준 전압(VREFA_2)은 제 2 내부 전원 전압(VINTA_2)을 발생시키는 기준이 된다.
제 1 내부 전원 전압(VINTA_1)은 메모리 셀 어레이(160)로 공급된다. 즉, 제 1 내부 전원 전압(VINTA_1)은 메모리 셀 어레이(160)에 공급되는 어레이 전압이다. 또한, 제 2 내부 전원 전압(VINTA_2)은 내부 승압 전압 발생부(160)를 거쳐서 내부 승압 전압(Vpp)으로 변환된다. 즉, 내부 승압 전압 발생부(160)는 제 2 내부 전원 전압(VINTA_2)을 변환하여 내부 승압 전압(Vpp)을 발생시킨다.
기준 전압 발생부(110)는 외부 전압(VEXT)으로부터 전압 분배를 하여 기준 전압(VREF)을 생성하는 것이 바람직하다. 일반적으로, 기준 전압 발생부(110)는 저항에 의하여 외부 전압(VEXT)을 전압 분배하여 기준 전압(VREF)을 생성한다.
기준 전압 발생부(110), 메모리 셀 어레이(160) 및 내부 승압 전압 발생부(170)의 내부 회로는 당업자에게 자명한 사항이므로 구체적인 회로도는 생략하였다. 이하에서는, 내부 기준 전압 발생부(120) 및 내부 전원 전압 발생부(140)의 구체적 회로에 대하여 설명한다.
도 2a는 도 1의 제 1 내부 기준 전압 발생 수단(122)의 일 실시예를 나타내는 회로도이다.
제 2 내부 기준 전압 발생 수단(125)은 제 1 내부 기준 전압 발생 수단(122)과 동일한 회로를 이용할 수 있다. 따라서, 이하에서는 제 1 내부 기준 전압 발생 수단(122)에 관하여만 설명한다. 도 2a를 참조하면, 제 1 내부 기준 전압 발생 수단(122)은 비교 회로(210), 내부 기준 전압 제어 회로(220) 및 비교 전압 발생 회로(230)를 구비한다. 비교 회로(210)는 기준 전압(VREF) 및 비교 전압 발생 회로(230)에서 출력하는 비교 전압을 비교하여 출력한다. 내부 기준 전압 제어 회로(220)는 비교 회로(210)의 출력 신호에 응답하여 제 1 내부 기준 전압(VREFA_1)의 레벨을 제어한다. 비교 전압 발생 회로(230)는 제 1 내부 기준 전압(VREFA_1)으로부터 일정 레벨의 상기 비교 전압을 생성하여 출력한다.
비교 전압 발생 회로(230)는 복수의 저항들(R1, R2, r) 및 적어도 하나 이상의 퓨즈(F)를 구비한다. 즉, 비교 전압 발생 회로(230)는 제 1 내부 기준 전압(VREFA_1)을 상기 복수의 저항들(R1, R2, r)을 이용하여 전압 분배를 한다. 상기 복수의 저항들 중 일정한 저항(r)에는 퓨즈(F)가 연결되어 있고, 퓨즈(F)의 퓨징 여부에 따라 상기 전압 분배의 비율이 달라진다. 예를 들어, 도 2a의 경우, 퓨즈(F)가 퓨징되지 않은 경우는 제 1 내부 기준 전압(VREFA_1)은 R1 : R2 의 비율로 전압 분배가 된다. 그러나, 퓨즈(F)가 퓨징된 경우는 제 1 내부 기준 전압(VREFA_2)은 (R1+r) : R2 의 비율로 전압 분배가 된다. 도 2a는 편의상 하나의 정항(r)에 하나의 퓨즈(F)가 연결되는 경우를 도시하였으나, 상기와 같은 저항 및 퓨즈를 복수 개 구비함으로써 상기 전압 분배를 비율을 미세하게 조절할 수 있음은 당업자에게 자명한 사항이다. 퓨즈(F)의 퓨징 여부는 도 1의 테스트 MRS(Test Mode Register Set) 신호에 의하여 제어하는 것이 바람직하다.
비교 회로(210)는 기준 전압(VREF) 및 비교 전압 발생 회로(230)에서 출력하 는 상기 비교 전압을 비교하여 출력하는 비교기인 것이 바람직하다. 내부 기준 전압 제어 회로(220)는 PMOS 트랜지스터(P220)인 것이 바람직하다. 상기 PMOS 트랜지스터(P220)는 비교 회로(210)의 출력단과 게이트가 연결되고, 외부 전압(VEXT)이 제1단에 연결되면 내부 기준 전압 발생 수단(122)의 출력단 및 비교 전압 발생 회로(230)와 제2단이 연결되는 것이 바람직하다.
도 2b는 도 1의 제 1 내부 기준 전압 발생 수단(122)의 다른 일 실시예를 나타내는 회로도이다.
도 2a와 동일한 이유로 이하에서는 제 1 내부 기준 전압 발생 수단(122)에 관하여만 설명한다. 도 2b를 참조하면, 제 1 내부 기준 전압 발생 수단(122)은 비교 회로(250), 내부 기준 전압 제어 회로(260) 및 비교 전압 발생 회로(270)를 구비한다. 비교 회로(250) 및 내부 기준 전압 제어 회로(260)는 도 1a와 동일하게 구성되고 동일한 기능을 수행하므로 설명을 생략한다.
비교 전압 발생 회로(270)는 복수의 저항들(R1, R2, r) 및 적어도 하나 이상의 트랜지스터(P270)를 구비한다. 즉, 도 2a와 마찬가지로 비교 전압 발생 회로(270)는 제 1 내부 기준 전압(VREFA_1)을 상기 복수의 저항들(R1, R2, r)을 이용하여 전압 분배를 한다. 상기 복수의 저항들 중 일정한 저항(r)에는 도 2a의 퓨즈(F)대신에 트랜지스터(P270)가 연결되어 있고, 트랜지스터(P270)의 턴 온(turn-on) 또는 턴 오프(turn-off) 여부에 따라 상기 전압 분배의 비율이 달라진다. 예를 들어, 도 2b의 경우, 트랜지스터(P270)가 턴 온된 경우는 제 1 내부 기준 전압(VREFA_1)은 R1 : R2 의 비율로 전압 분배가 된다. 그러나, 트랜지스터(P270)가 턴 오프된 경우는 제 1 내부 기준 전압(VREFA_1)은 (R1+r) : R2 의 비율로 전압 분배가 된다. 도 2b는 편의상 하나의 저항(r)에 하나의 트랜지스터(P270)가 연결되는 경우를 도시하였으나, 상기와 같은 저항 및 트랜지스터를 복수 개 구비함으로써 상기 전압 분배를 비율을 미세하게 조절할 수 있음은 당업자에게 자명한 사항이다. 트랜지스터(P270)의 턴 온 여부는 테스트 MRS(Test Mode Register Set) 신호에 의하여 제어하는 것이 바람직하다. 또한, 상기 트랜지스터는 PMOS 트랜지스터인 것이 바람직하다. 다만, 상기 트랜지스터를 NMOS 트랜지스터를 사용하여도 상기 테스트 MRS 신호를 제어함으로써 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
도 3은 도 1의 제 1 내부 전원 전압 발생 수단(142)의 회로도이다.
제 2 내부 전원 전압 발생 수단(145)은 제 1 내부 전원 전압 발생 수단(142)과 동일한 회로를 이용할 수 있다. 따라서, 이하에서는 제 1 내부 전원 전압 발생 수단(142)에 관하여만 설명한다. 도 3을 참조하면, 제 1 내부 전원 전압 발생 수단(142)은 비교 회로(310) 및 내부 전원 전압 제어 회로(320)를 구비한다. 비교 회로(310)는 제 1 내부 기준 전압(VREFA_1) 및 제 1 내부 전원 전압(VINTA_1)을 비교하여 출력한다. 내부 전원 전압 제어 회로(320)는 비교 회로(310)의 출력 신호에 응답하여 제 1 내부 전원 전압(VINTA_1)의 레벨을 제어한다.
비교 회로(210)는 제 1 내부 기준 전압(VREFA_1) 및 제 1 내부 전원 전압(VINTA_1)을 비교하여 출력하는 비교기인 것이 바람직하다. 내부 전원 전압 제어 회로(320)는 PMOS 트랜지스터(P320)인 것이 바람직하다. 상기 PMOS 트랜지스 터(P220)는 비교 회로(310)의 출력단과 게이트가 연결되고, 외부 전압(VEXT)이 제1단에 연결되면 내부 전원 전압 발생 수단(142)의 출력단 및 비교 회로(310)의 입력단과 제2단이 연결되는 것이 바람직하다.
도 4는 본 발명의 실시예에 따른 내부 전원 전압 발생 방법의 흐름도이다.
도 1 및 도 4를 참조하면, 기준 전압 발생부(110)는 외부 전압(VEXT)에 응답하여 기준 전압(VREF)을 출력한다(S410 단계). 기준 전압 발생부(110)는 저항에 의하여 외부 전압(VEXT)을 전압 분배하여 기준 전압(VREF)을 생성하는 것이 바람직하다. 내부 기준 전압 발생부(120)는 기준 전압(VREF)을 변환하여 복수의 내부 기준 전압들(VREFA_1, VREFA_2)을 출력한다(S420 단계). 즉, 제 1 내부 기준 전압 발생 수단(122)은 기준 전압(VREF)을 변환하여 제 1 내부 기준 전압(VREFA_1)을 출력한다. 그리고, 제 2 내부 기준 전압 발생 수단(125)은 기준 전압(VREF)을 변환하여 제 2 내부 기준 전압(VREFA_2)을 출력한다. 제 1 내부 기준 전압 발생 수단(122) 또는 제 2 내부 기준 전압 발생 수단(125)은 상기 테스트 MRS 신호에 의하여 제어되는 것이 바람직하다. 내부 전원 전압 발생부(140)는 상기 각각의 내부 기준 전압을 변환하여 복수의 내부 전원 전압들을 출력한다(S430 단계). 즉, 제 1 내부 전원 전압 발생 수단(142)은 제 1 내부 기준 전압(VREFA_1)을 변환하여 제 1 내부 전원 전압(VINTA_1)을 출력한다. 그리고, 제 2 내부 전원 전압 발생 수단(145)은 제 1 내부 기준 전압(VREFA_2)을 변환하여 제 2 내부 전원 전압(VINTA_2)을 출력한다. 제 1 내부 전원 전압(VINTA_1)은 메모리 셀 어레이(160)에 공급된다(S440 단계). 즉, 제 1 내부 전원 전압(VINTA_1)은 메모리 셀 어레이(160)에 공급되는 어레이 전 압이다. 또한, 제 2 내부 전원 전압(VINTA_2)은 내부 승압 전압 발생부(170)로 전달되고, 내부 승압 전압 발생부(170)는 제 2 내부 전원 전압(VINTA_2)을 변환하여 내부 승압 전압(Vpp)을 생성하여 출력한다(S450 단계).
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(500)의 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(500)는 기준 전압 발생부(510), 내부 기준 전압 발생부(520) 및 내부 전원 전압 발생부(540)를 구비한다. 기준 전압 발생부(510) 및 내부 전원 전압 발생부(530)는 도 1의 기준 전압 발생부(110) 및 내부 전원 전압 발생부(130)와 동일하게 동작하므로 설명을 생략한다.
내부 기준 전압 발생부(520)는 테스트 MRS(Mode Register Set) 신호(TEST_MRS)에 응답하여 공통의 내부 기준 전압 또는 복수의 기준 전압들을 발생한다. 테스트 MRS 신호(TEST_MRS)가 디스에이블 된 경우, 내부 기준 전압 발생부(520)는 내부 전원 전압들(VINTA_1, VINTA_2)의 기준이 되는 공통의 내부 기준 전압(VREFA_1)만을 출력한다. 그리고, 테스트 MRS 신호(TEST_MRS)가 인에이블 된 경우, 내부 기준 전압 발생부(520)는 내부 전원 전압들(VINTA_1, VINTA_2)의 기준이 되는 복수의 내부 기준 전압들(VREFA_1, VREFA_2)를 출력한다. 즉, 테스트 MRS 신호(TEST_MRS)의 인에이블 여부에 따라서 종래 기술과 같이 동작하거나 또는 도 1의 반도체 메모리 장치(100)와 같이 동작할 수 있다.
내부 기준 전압 발생부(520)는 기준 전압(VREF)을 제 1 내부 기준 전압(VREF_1)으로 변환하여 출력하는 제 1 내부 기준 전압 발생 수단 및 기준 전 압(VREF)을 제 2 내부 기준 전압(VREF_2)으로 변환하여 출력하는 제 2 내부 기준 전압 발생 수단을 구비할 수 있다. 상기 제 1 내부 기준 전압 발생 수단 및 상기 제 2 내부 기준 전압 발생 수단은 테스트 MRS 신호(TEST_MRS)가 인에이블 된 경우 제 1 내부 기준 전압(VREFA_1) 및 제 2 내부 기준 전압(VREFA_2)을 출력한다.
도 6은 본 발명의 다른 실시예에 따른 내부 전원 전압 발생 방법의 흐름도이다.
도 5 및 도 6을 참조하면, 기준 전압 발생부(510)는 외부 전압(VEXT)에 응답하여 기준 전압(VREF)을 출력한다(S610 단계). 내부 기준 전압 발생부(520)로 입력되는 테스트 MRS 신호(TEST_MRS)의 인에이블 여부를 판단한다(S620 단계). 테스트 MRS 신호(TEST_MRS)가 인에이블 된 경우, 내부 기준 전압 발생부(520)는 기준 전압(VREF)을 변환하여 복수의 내부 기준 전압들(VREFA_1, VREFA_2)을 출력하고(S630 단계), 내부 전원 전압 발생부(540)는 상기 각각의 내부 기준 전압을 변환하여 복수의 내부 전원 전압들을 출력한다(S640 단계). 테스트 MRS 신호(TEST_MRS)가 디스에이블 된 경우, 내부 기준 전압 발생부(520)는 기준 전압(VREF)을 변환하여 공통의 내부 기준 전압(VREFA_1)을 출력하고(S650 단계), 내부 전원 전압 발생부(540)는 상기 공통의 내부 기준 전압(VREFA_1)을 변환하여 복수의 내부 전원 전압들을 출력한다(S660 단계).
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 내부 전원 전압들을 독립적으로 제어할 수 있는 반도체 메모리 장치 및 그 장치를 이용하는 방법은 내부 승압 전압 및 메모리 셀 어레이에 공급되는 어레이 전압을 독립적으로 제어함으로써, 각각의 전압 테스트를 용이하게 하여 내부 승압 전압과 관련된 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (30)

  1. 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    외부 전압에 응답하여 기준 전압을 출력하는 기준 전압 발생부;
    상기 기준 전압을 변환하여 복수의 내부 기준 전압들을 출력하는 내부 기준 전압 발생부; 및
    상기 각각의 내부 기준 전압을 복수의 내부 전원 전압들로 변환하여 출력하는 내부 전원 전압 발생부를 구비하고,
    상기 복수의 내부 기준 전압들 중 제 1 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 1 내부 전원 전압을 발생시키는 기준이 되고, 상기 복수의 내부 기준 전압들 중 제 2 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 2 내부 전원 전압을 발생시키는 기준이 되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부 기준 전압 발생부는,
    상기 기준 전압을 상기 제 1 내부 기준 전압으로 변환하여 출력하는 제 1 내부 기준 전압 발생 수단; 및
    상기 기준 전압을 상기 제 2 내부 기준 전압으로 변환하여 출력하는 제 2 내부 기준 전압 발생 수단을 구비하고,
    상기 제 1 내부 기준 전압 및 제 2 내부 기준 전압은 상기 기준 전압으로부 터 독립적으로 변환되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 각각의 내부 기준 전압 발생 수단은,
    상기 각각의 내부 기준 전압으로부터 일정 레벨의 비교 전압을 생성하여 출력하는 비교 전압 발생 회로;
    상기 기준 전압과 상기 비교 전압을 비교하여 출력하는 비교 회로; 및
    상기 비교 회로의 출력 신호에 응답하여 상기 각각의 내부 기준 전압의 레벨을 제어하는 내부 기준 전압 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 비교 전압 발생 회로는,
    상기 각각의 내부 기준 전압으로부터 전압 분배를 하는 복수의 저항들; 및
    상기 저항들 중 적어도 하나 이상의 저항의 사용 여부를 결정하는 적어도 하나 이상의 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 퓨즈는,
    테스트 MRS(Mode Register Set) 신호에 의하여 퓨징 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 비교 전압 발생 회로는,
    상기 각각의 내부 기준 전압으로부터 전압 분배를 하는 복수의 저항들; 및
    상기 저항들 중 적어도 하나 이상의 저항의 사용 여부를 결정하는 적어도 하나 이상의 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 트랜지스터는,
    테스트 MRS(Mode Register Set) 신호에 의하여 턴 온 또는 턴 오프 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제3항에 있어서, 상기 내부 기준 전압 제어 회로는,
    상기 비교 회로의 출력단과 게이트가 연결되고, 상기 외부 전압이 제1단에 연결되며 상기 내부 기준 전압 발생 수단의 출력단 및 상기 비교 전압 발생 회로와 제2단이 연결되는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항에 있어서, 상기 비교 회로는,
    상기 기준 전압과 상기 비교 전압을 비교하여 출력하는 비교기인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 내부 전원 전압 발생부는,
    상기 제 1 내부 기준 전압을 상기 제 1 내부 전원 전압으로 변환하여 출력하는 제 1 내부 전원 전압 발생 수단; 및
    상기 제 2 내부 기준 전압을 상기 제 2 내부 전원 전압으로 변환하여 출력하는 제 2 내부 전원 전압 발생 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 각각의 내부 전원 전압 발생 수단은,
    상기 각각의 내부 기준 전압과 상기 각각의 내부 전원 전압을 비교하여 출력하는 비교 회로; 및
    상기 비교 회로의 출력 신호에 응답하여 상기 각각의 내부 전원 전압의 레벨을 제어하는 내부 전원 전압 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 내부 전원 전압 제어 회로는,
    상기 비교 회로의 출력단과 게이트가 연결되고, 상기 외부 전압이 제1단에 연결되며 상기 내부 전원 전압 발생 수단의 출력단 및 상기 비교 회로의 입력단과 제2단이 연결되는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 비교 회로는,
    상기 내부 기준 전압과 상기 내부 전원 전압을 비교하여 출력하는 비교기인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서, 상기 기준 전압 발생부는,
    상기 외부 전압으로부터 전압 분배를 하여 상기 기준 전압을 생성하는 복수의 저항들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 2 내부 전원 전압을 변환하여 내부 승압 전압을 발생하는 내부 승압 전압 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1항에 있어서, 상기 제 2 내부 전원 전압은,
    상기 메모리 셀 어레이에 공급되는 어레이 전압인 것을 특징으로 하는 반도체 메모리 장치.
  17. 외부전압에 응답하여 기준 전압을 출력하는 단계;
    상기 기준 전압을 변환하여 복수의 내부 기준 전압들을 출력하는 단계; 및
    상기 각각의 내부 기준 전압을 변환하여 복수의 내부 전원 전압들을 출력하는 단계를 구비하고,
    상기 복수의 내부 기준 전압들 중 제 1 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 1 내부 전원 전압을 발생시키는 기준이 되고, 상기 복수의 내부 기준 전압들 중 제 2 내부 기준 전압은 상기 복수의 내부 전원 전압들 중 제 2 내부 전원 전압을 발생시키는 기준이 되는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  18. 제17항에 있어서, 상기 복수의 내부 기준 전압을 출력하는 단계는,
    상기 각각의 내부 기준 전압으로부터 일정 레벨의 비교 전압을 생성하여 출력하는 단계;
    상기 기준 전압과 상기 비교 전압을 비교하는 단계; 및
    상기 비교 결과에 응답하여 상기 각각의 내부 기준 전압의 레벨을 제어하여 출력하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  19. 제18항에 있어서, 상기 비교 전압을 생성하여 출력하는 단계는,
    상기 각각의 내부 기준 전압으로부터 저항들에 의한 전압 분배를 한 상기 비교 전압을 생성하여 출력하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  20. 제19항에 있어서, 상기 비교 전압을 생성하여 출력하는 단계는,
    상기 저항들 중 적어도 하나 이상의 저항의 사용 여부를 결정하는 적어도 하나 이상의 퓨즈의 퓨징여부에 따라 상기 저항값을 변경하는 단계를 더 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  21. 제19항에 있어서, 상기 비교 전압을 생성하여 출력하는 단계는,
    상기 저항들 중 적어도 하나 이상의 저항의 사용 여부를 결정하는 적어도 하나 이상의 트랜지스터의 턴 온 또는 턴 오프 여부에 따라 상기 저항값을 변경하는 단계를 더 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  22. 제17항에 있어서, 상기 복수의 내부 전원 전압을 출력하는 단계는,
    상기 각각의 내부 기준 전압과 상기 각각의 내부 전원 전압을 비교하는 단계; 및
    상기 비교 결과에 응답하여 상기 각각의 내부 전원 전압의 레벨을 제어하여 출력하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  23. 제17항에 있어서, 상기 기준 전압을 출력하는 단계는,
    상기 외부 전압으로부터 저항들에 의한 전압 분배를 하여 상기 기준 전압을 출력하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  24. 제17항에 있어서, 상기 내부 전원 전압 발생 방법은,
    상기 내부 전원 전압 중 제 1 내부 전원 전압을 변환하여 내부 승압 전압을 발생하는 단계를 더 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  25. 제17항에 있어서, 상기 내부 전원 전압 발생 방법은,
    상기 내부 전원 전압 중 제 2 내부 전원 전압을 메모리 셀 어레이에 공급하는 단계를 더 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  26. 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    외부 전압에 응답하여 기준 전압을 출력하는 기준 전압 발생부;
    상기 기준 전압을 변환하여 적어도 하나 이상의 내부 기준 전압을 출력하는 내부 기준 전압 발생부; 및
    상기 내부 기준 전압을 복수의 내부 전원 전압들로 변환하여 출력하는 내부 전원 전압 발생부를 구비하고,
    상기 내부 기준 전압 발생부는 테스트 MRS(Mode Register Set) 신호에 응답하여 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하거나 또는 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서, 상기 내부 기준 전압 발생부는,
    상기 테스트 MRS 신호가 디스에이블 된 경우 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하고, 상기 테스트 MRS 신호가 인에이블 된 경우 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 내부 기준 전압 발생부는,
    상기 기준 전압을 상기 제 1 내부 기준 전압으로 변환하여 출력하는 제 1 내부 기준 전압 발생 수단; 및
    상기 기준 전압을 상기 제 2 내부 기준 전압으로 변환하여 출력하는 제 2 내부 기준 전압 발생 수단을 구비하고,
    상기 제 1 내부 기준 전압 발생 수단 및 상기 제 2 내부 기준 전압 발생 수단은 상기 테스트 MRS 신호가 인에이블 된 경우 상기 제 1 내부 기준 전압 및 상기 제 2 내부 기준 전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 외부전압에 응답하여 기준 전압을 출력하는 단계;
    상기 기준 전압을 변환하여 적어도 하나 이상의 내부 기준 전압을 출력하는 단계; 및
    상기 내부 기준 전압을 복수의 내부 전원 전압들로 변환하여 출력하는 단계를 구비하고,
    상기 적어도 하나 이상의 내부 기준 전압을 출력하는 단계는,
    테스트 MRS(Mode Register Set) 신호에 응답하여 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하거나 또는 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  30. 제29항에 있어서, 상기 적어도 하나 이상의 내부 기준 전압을 출력하는 단계는,
    상기 테스트 MRS 신호가 디스에이블 된 경우, 상기 복수의 내부 전원 전압들을 발생시키는 기준이 되는 공통의 내부 기준 전압을 발생하는 단계; 및
    상기 테스트 MRS 신호가 인에이블 된 경우, 상기 복수의 내부 전원 전압들 각각을 발생시키는 기준이 되는 복수의 내부 기준 전압들을 발생하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
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