KR100857440B1 - 반도체 메모리 장치의 기준 전압 생성 회로 - Google Patents

Abstract

본 발명은 파워 업 신호가 디스에이블되고 기준 전압이 기설정된 전압 레벨 이하이면 제어 신호를 디스에이블시키는 제어 수단, 및 상기 제어 신호가 디스에이블되면 초기화되고, 상기 제어 신호가 인에이블되면 타겟 레벨의 상기 기준 전압을 생성하는 기준 전압 생성 수단을 포함한다.

파워 업 신호, 기준 전압

Description

반도체 메모리 장치의 기준 전압 생성 회로{Circuit for Generating Reference Voltage of Semiconductor Memory Apparatus}

도 1은 일반적인 반도체 메모리 장치의 기준 전압 생성 회로의 블록도,

도 2는 도 1의 기준 전압 생성 수단의 회로도,

도 3은 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 블록도,

도 4는 도 2의 제어 수단의 제 1 실시예에 따른 회로도,

도 5는 도 2의 제어 수단의 제 2 실시예에 따른 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 제어 수단 10: 기준 전압 생성 수단

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 기준 전압 생성 회로에 관한 것이다.

일반적인 기준 전압 생성 회로는 도 1에 도시된 것처럼, 파워 업 신호(pwrup)에 응답하여 기준 전압(Vref)을 생성한다.

반도체 메모리 장치에 외부 전압이 인가되고 외부 전압의 레벨이 상승한다. 상기 파워 업 신호(pwrup)는 기설정된 외부 전압 레벨에서 인에이블되는 신호이다. 상기 파워 업 신호(pwrup)를 생성하는 회로는 트랜지스터를 구비한다. 따라서 트랜지스터의 제조 공정, 온도, 및 전압(P.V.T) 변화에 따라 상기 파워 업 신호(pwrup)가 기설정된 외부 전압 레벨보다 높은 전압 레벨에서 인에이블되는 경우가 발생한다. 일반적으로 1.5볼트의 외부 전압을 공급받는 반도체 메모리 장치는 외부 전압 레벨이 1.3볼트에 도달하면 상기 파워 업 신호(pwrup)를 발생시킨다. 자세히 설명하면 반도체 메모리 장치는 1.5볼트의 외부 전압을 공급받는다. 외부 전압은 접지 레벨부터 증가하여 최고 1.5볼트까지 상승하게 된다. 이때, 반도체 메모리 장치는 외부 전압 레벨이 1.3볼트에 도달하면 상기 파워 업 신호(pwrup)를 발생시킨다. 하지만 P.V.T 변화로 인해 반도체 메모리 장치는 외부 전압 레벨이 1.3볼트에 도달하였음에도 불구하고 상기 파워 업 신호(pwrup)를 발생시키지 않을 수 있다. 예를 들어, P.V.T 변화에 민감한 경우를 가정한다면 1.3볼트의 외부 전압 레벨에서 발생되어야 할 파워 업 신호(pwrup)가 1.6볼트에 도달하여야만 발생하는 경우가 발생할 수 있다. 이 경우에는 반도체 메모리 장치에 공급되는 외부 전압 레벨이 최고 1.5볼트이므로 상기 파워 업 신호(pwrup)는 발생되지 않는다.

도 2에 도시된 바와 같이, 기준 전압 생성 수단(10)은 상기 파워 업 신호(pwrup)에 응답하여 상기 기준 전압(Vref)을 생성한다. 도 2의 노드 A(node A)가 접지(VSS) 레벨일 경우 즉, 상기 파워 업 신호(pwrup)가 하이 레벨로 디스에이블이면 상기 기준 전압 생성 수단(10)은 초기화된다. 이때, 상기 파워 업 신호(pwrup) 는 로우로 인에이이블되는 신호이다.

상기 기준 전압 생성 수단(10)은 노드 A(node A)가 접지 레벨일 경우 트랜지스터(P3)를 턴온시켜 전압을 출력한다. 이때, 일반적인 기준 전압 생성 회로가 초기화되었을 때 출력되는 기준 전압을 초기화 기준 전압이라고 한다. 상기 초기화 기준 전압은 타겟 레벨의 기준 전압이 아니다. 도 2의 4개의 트랜지스터(P1, P2, N1, N2)가 모두 턴온되고 트랜지스터(N3)가 턴오프되면 일반적인 기준 전압 생성 회로는 타겟 레벨의 기준 전압을 출력한다.

결국, 상기 파워 업 신호(pwrup)는 인에이블되어 트랜지스터(N3)를 턴오프 시켜야 종래의 기준 전압 생성 회로에서 타겟 레벨의 기준 전압을 출력한다.

이러한 일반적인 기준 전압 생성 회로는 상기 파워 업 신호(pwrup)가 인에이블 되지 않으면 타겟 레벨을 일정하게 유지하는 기준 전압을 생성하지 못한다.

예를 들어, 외부 전압(VDD)의 레벨이 최고 1.5볼트까지 상승하고 상기 외부 전압(VDD) 레벨이 1.3볼트에서 인에이블되는 상기 파워 업 신호(pwrup)에 응답하여 기준 전압 생성 회로는 기준 전압(Vref)을 생성한다고 가정한다.

반도체 메모리 장치가 외부 전압을 인가 받고 외부 전압 레벨이 상승한다. 기준 전압 생성 회로는 디스에이블된 파워 업 신호를 입력 받아 초기화 기준 전압(Vref)을 생성한다. 하지만 외부 전압(VDD)의 레벨이 1.5볼트에 도달한 이후에도 상기 파워 업 신호(pwrup)가 P.V.T 변화등의 이유로 인에이블되지 않으면 상기 기준 전압 생성 수단(10)은 타겟 레벨(1.3볼트)를 일정하게 유지하는 상기 기준 전압(Vref)을 생성하지 못하는 문제점이 발생한다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 파워 업 신호의 인에이블 타이밍과는 무관하게 일정한 레벨의 기준 전압을 생성하는 반도체 메모리 장치의 기준 전압 생성 회로를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 파워 업 신호가 디스에이블되고 기준 전압이 기설정된 전압 레벨 이하이면 제어 신호를 디스에이블시키는 제어 수단, 및 상기 제어 신호가 디스에이블되면 초기화되고, 상기 제어 신호가 인에이블되면 타겟 레벨의 상기 기준 전압을 생성하는 기준 전압 생성 수단을 포함한다.

본 발명에 따른 다른 실시예의 반도체 메모리 장치의 기준 전압 생성 회로는 기준 전압이 기설정된 전압 레벨을 초과하면 제어 신호를 인에이블시키는 제어 신호 생성 수단, 및 상기 제어 신호가 디스에이블되면 초기화되고, 상기 제어 신호가 인에이블되면 타겟 레벨의 상기 기준 전압을 생성하는 기준 전압 생성 수단을 포함한다. 이하, 파워 업 신호를 하이로 인에이블되는 신호로 설명하지만 로우로 인에이블 되는 파워 업 신호를 사용할 수 있음은 자명하다.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.

도 3은 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 블록도이다.

기준 전압 생성 회로는 제어 수단(100), 및 기준 전압 생성 수단(10)을 포함한다.

상기 제어 수단(100)은 파워 업 신호(pwrup)가 인에이블되거나 기준 전 압(Vref)이 기설정된 전압 레벨을 초과하면 제어 신호(ctrl)를 인에이블 시킨다.

상기 기준 전압 생성 수단(10)은 인에이블된 상기 제어 신호(ctrl)를 입력 받아 타겟 레벨의 상기 기준 전압(Vref)을 생성한다.

도 4는 도 2의 제어 수단의 제 1 실시예에 따른 회로도이다.

제어 수단(100)은 기준 전압(Vref)이 기설정된 전압 레벨을 초과하거나 파워 업 신호(pwrup)가 인에이블되면 로우로 인에이블된 제어 신호(ctrl)를 생성한다.

상기 제어 수단(100)은 전압 승압부(110), 및 신호 조합부(120)를 포함한다.

상기 전압 승압부(110)는 상기 기준 전압(Vref)이 상기 기설정된 전압 레벨을 초과하면 외부 전압(VDD) 레벨의 승압 전압(V_bst)을 생성한다. 따라서 상기 전압 승압부(110)는 레벨 쉬프터(110)로 구현할 수 있다.

상기 레벨 쉬프터(110)는 제 1 내지 제 4 트랜지스터(P11, P12, N11, N12), 및 제 1 인버터(IV11)를 포함한다.

상기 제 1 트랜지스터(P11)는 외부 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 2 트랜지스터(P12)는 외부 전압(VDD)을 인가 받는 소오스, 및 상기 제 1 트랜지스터(P11)의 드레인에 연결된 게이트를 포함한다. 상기 제 3 트랜지스터(N11)는 피드백된 기준 전압(Vref)을 인가 받는 게이트, 상기 제 1 트랜지스터(P11)의 드레인에 연결된 드레인, 및 접지단(VSS)에 연결된 소오스를 포함한다. 상기 제 1 인버터(IV11)는 상기 피드백된 기준 전압(Vref)을 인가 받는다. 상기 제 4 트랜지스터(N12)는 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는 게이트, 상기 제 2 트랜지스터(P12)의 드레인에 연결된 드레인, 및 접지단(VSS)에 연결된 소 오스를 포함한다. 이때, 상기 승압 전압(V_bst)은 상기 제 2 트랜지스터(P12)와 상기 제 4 트랜지스터(N12)가 연결된 노드에서 출력된다.

상기 신호 조합부(120)는 외부 전압(VDD) 레벨의 상기 승압 전압(V_bst) 또는 하이로 인에이블된 상기 파워 업 신호(pwrup)를 입력 받아 로우로 인에이블되는 상기 제어 신호(ctrl)를 생성하는 제 1 노어 게이트(NOR11)를 포함한다.

도 5는 도 2의 제어 수단의 제 2 실시예에 따른 회로도이다.

제어 수단(100)은 기준 전압(Vref)이 기설정된 전압 레벨을 초과하거나 파워 업 신호(pwrup)가 하이로 인에이블되면 로우로 인에이블된 제어 신호(ctrl)를 생성한다.

제 2 실시예에 따른 제어 수단(100)의 전압 승압부(130)는 도 4의 레벨 쉬프터(110)와 마찬가지로 기설정된 전압 레벨을 초과하는 상기 기준 전압(Vref)를 인가 받았을 경우 외부 전압(VDD) 레벨의 승압 전압(V_bst)을 생성한다. 이때, 제 1 실시예에 따른 레벨 쉬프터(110)와는 달리 인버터 타입(type)으로도 상기 전압 승압부(130)를 구현할 수 있다.

제 2 실시예에 따른 제어 수단(100)은 전압 승압부(130), 및 신호 조합부(140)를 포함한다.

상기 전압 승압부(130)는 제 5 내지 제 8 트랜지스터(P21, P22, N21, N22)를 포함한다. 상기 제 5 트랜지스터(P21)는 피드백된 상기 기준 전압(Vref)을 인가 받는 게이트, 외부 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 6 트랜지스터(N21)는 상기 피드백된 기준 전압(Vref)을 인가 받는 게이트, 상기 제 5 트랜지 스터(P21)의 드레인에 연결된 드레인, 접지단(VSS)에 연결된 소오스를 포함한다. 상기 제 7 트랜지스터(P22)는 상기 제 5 트랜지스터(P21)와 상기 제 6 트랜지스터(N21)가 연결된 노드에 연결된 게이트, 외부 전압(VDD)을 인가 받는 소오스를 포함한다. 상기 제 8 트랜지스터(N22)는 상기 제 5 트랜지스터(P21)와 상기 제 6 트랜지스터(N21)가 연결된 노드에 연결된 게이트, 상기 제 7 트랜지스터(P22)의 드레인에 연결된 드레인, 및 접지단(VSS)에 연결된 소오스를 포함한다. 이때, 상기 승압 전압(V_bst)은 상기 제 7 트랜지스터(P22)와 상기 제 8 트랜지스터(N22)가 연결된 노드에서 출력된다.

상기 신호 조합부(140)는 외부 전압(VDD) 레벨의 상기 승압 전압(V_bst) 또는 하이로 인에이블된 상기 파워 업 신호(pwrup)를 입력 받아 로우로 인에이블되는 상기 제어 신호(ctrl)를 생성하는 제 2 노어 게이트(NOR21)를 포함한다.

이와 같이 생성된 본 발명에 따른 기준 전압 생성 회로의 동작은 다음과 같다.

반도체 메모리 장치에 외부 전압(VDD)이 인가된다.

파워 업 신호(pwrup)는 반도체 메모리 장치에 외부 전압(VDD)이 인가되고 외부 전압(VDD) 레벨이 기설정된 전압 레벨까지 도달하면 하이 레벨로 인에이블된다.

상기 신호 조합부(120, 140)는 승압 전압(V_bst)과 상기 파워 업 신호(pwrup)를 입력 받는다. 따라서 상기 신호 조합부(120, 140)는 상기 파워 업 신호(pwrup)의 로우 구간에서 상기 승압 전압(V_bst)의 전압 레벨에 따라 상기 제어 신호(ctrl)의 전위 레벨을 결정한다. 이때, 상기 승압 전압(V_bst)는 로우 레벨이 다. 이유는 기준 전압(V_ref)의 레벨이 로우 레벨이기 때문이다.

결국, 상기 신호 조합부(120, 140)의 출력 신호 즉, 상기 제어 신호(ctrl) 레벨은 하이 레벨이다.

도 2를 참조하면, 상기 제어 신호(ctrl)가 하이 레벨일 경우 트랜지스터(N3)가 턴온된다. 따라서 노드 A(node A)는 접지(VSS) 레벨로 초기화 된다. 이때, 도 2의 6개의 트랜지스터(P1, P2, P3, N1, N2, N4)가 턴온된다.

상기 6개의 트랜지스터(P1, P2, P3, N1, N2, N3)가 턴온된 이후 기준 전압 생성 수단(10)은 기준 전압(Vref)을 출력한다. 이때, 상기 기준 전압(V_ref)은 타겟 레벨을 일정하게 유지하는 전압이 아니다. 이유는 노드 A(node A)가 접지(VSS) 레벨로 트랜지스터(P3)를 턴온시켰기 때문이다.

타겟 레벨이 아닌 상기 기준 전압(Vref)은 피드백되어 전압 승압부(110, 130)에 인가된다.

상기 전압 승압부(110, 130)는 타겟 레벨이 아닌 상기 기준 전압(Vref)이 기설정된 전압 레벨을 초과하면 외부 전압(VDD) 레벨인 승압 전압(V_bst)을 생성한다. 이때, 상기 기설정된 전압은 도 4의 트랜지스터(N11)와 도 5의 트랜지스터(N21)의 문턱 전압이다.

상기 신호 조합부(120, 140)는 외부 전압(VDD) 레벨인 승압 전압(V_bst)를 인가 받아 상기 파워 업 신호(pwrup)와는 무관없이 상기 제어 신호(ctrl)를 로우로 인에이블시킨다.

로우로 인에이블된 상기 제어 신호(ctrl)는 상기 트랜지스터(N3)를 턴오프한 다. 이때, 두개의 트랜지스터(P2, N2), 및 저항 소자(R11)의 분배비에 따라 노드 A(node A)의 전위 레벨이 결정된다. 따라서 트랜지스터(P3)는 노드 A(node A)의 전위 레벨에 따라 자신의 출력 전압을 결정한다.

결국, 상기 기준 전압 생성 수단(10)은 안정화된 즉, 타겟 레벨의 일정한 기준 전압(Vref)을 출력한다.

본 발명에 따른 기준 전압 생성 회로는 파워 업 신호의 인에이블 타이밍과는 무관하게 타겟 레벨의 기준 전압(Vref)을 생성할 수 있다.

또한 본 발명에 따른 기준 전압 생성 회로는 신호 조합부(120, 140)에 입력되는 파워 업 신호 대신 접지단을 연결시키거나 신호 조합부(120, 140)를 기준 전압만을 인가 받는 인버터로 구현하여 파워 업 신호를 사용하지 않고도 구현할 수 있음은 자명하다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 파워 업 신호 의 인에이블 타이밍과는 무관하게 일정한 레벨의 기준 전압을 생성함으로써 반도체 메모리 장치의 안정성을 높이는 효과가 있다.

Claims (11)

1. 파워 업 신호가 디스에이블되고 기준 전압이 기설정된 전압 레벨 이하이면 제어 신호를 디스에이블시키는 제어 수단; 및

   상기 제어 신호가 디스에이블되면 초기화되고, 상기 제어 신호가 인에이블되면 타겟 레벨의 상기 기준 전압을 생성하는 기준 전압 생성 수단을 포함하는 반도체 메모리 장치의 기준 전압 생성 회로.
2. 제 1 항에 있어서,

   상기 제어 수단은

   상기 파워 업 신호가 인에이블되거나 상기 기준 전압이 상기 기설정된 전압 레벨을 초과하면 상기 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
3. 제 2 항에 있어서,

   상기 제어 수단은

   상기 기준 전압의 레벨을 승압하여 승압 전압을 생성하는 전압 승압부, 및

   상기 승압 전압을 인가 받거나 상기 파워 업 신호가 인에이블되면 인에이블된 상기 제어 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
4. 제 3 항에 있어서,

   상기 전압 승압부는

   레벨 쉬프터인 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
5. 제 3 항에 있어서,

   상기 전압 승압부는

   상기 기준 전압을 외부 전압으로 승압하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
6. 제 5 항에 있어서,

   상기 전압 승압부는

   직렬로 연결된 짝수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
7. 기준 전압이 기설정된 전압 레벨을 초과하면 제어 신호를 인에이블시키는 제어 신호 생성 수단; 및

   상기 제어 신호가 디스에이블되면 초기화되고, 상기 제어 신호가 인에이블되면 타겟 레벨의 상기 기준 전압을 생성하는 기준 전압 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
8. 제 7 항에 있어서,

   상기 제어 신호 생성 수단은

   상기 기준 전압의 레벨을 외부 전압 레벨로 승압하여 상기 제어 신호를 인에이블시키기 위한 승압 전압을 생성하는 전압 승압부, 및

   상기 승압 전압을 인가 받아 상기 제어 신호를 인에이블시키는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
9. 제 8 항에 있어서,

   상기 전압 승압부는

   레벨 쉬프터인 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
10. 제 8 항에 있어서,

    상기 전압 승압부는

    직렬로 연결된 짝수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
11. 제 8 항에 있어서,

    상기 신호 조합부는

    인버터인 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.

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