JP5941577B1 - 半導体記憶装置 - Google Patents
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Abstract
Description
複数のワード線のうちの1本のワード線に接続された選択用トランジスタと、それぞれ複数のビット線のうちの1本のビット線に上記選択用トランジスタを介して接続されかつそれぞれ複数値を記憶する第1の蓄電キャパシタとをそれぞれ備えた複数のメモリセルを有する多値DRAMである半導体記憶装置であって、
上記複数のビット線に対応してそれぞれ設けられ、第2の蓄電キャパシタを含む複数のサンプルホールド回路と、
上記複数のビット線に対応してそれぞれ上記各サンプルホールド回路の後段に設けられ、上記各メモリセルからデータを上記各サンプルホールド回路を介してそれぞれ読み出してディジタル値に変換する複数のシングルスロープ型AD変換器と、
上記変換されたディジタル値に対応する電圧を、上記各メモリセルをリフレッシュするために上記各メモリセルに印加して書き込むとともに、所定の書き込みデータのディジタル値に対応する電圧を上記各メモリセルに印加して書き込む制御手段とを備えたことを特徴とする。
11…AD変換器及び入出力ゲート回路(ADC及びI/Oゲート回路)、
12…定電圧発生回路、
13…ビットコンバータ、
14…データ入力バッファ、
15…データ出力バッファ、
16,17…アンドゲート、
18…CASクロック発生器、
19…RASクロック発生器、
20…リフレッシュコントローラ、
21…リフレッシュカウンタ、
22…ロウアドレスバッファ、
23…コラムアドレスバッファ、
24…ロウデコーダ、
25…コラムデコーダ、
30…メモリコントローラ、
31…サンプルホールド回路、
32…2ビットAD変換器、
40…コラムAD変換器、
41…コンパレータ、
42…ラッチ、
50…ADCコントローラ、
51…バイナリカウンタ、
52…ランプ電圧発生器、
61…アドレス入力端子、
62…データ入出力端子、
A1…オペアンプ、
BL,BL1〜BLM…ビット線、
C,Csh…蓄電キャパシタ、
MC…メモリセル。
Q,Q10〜Q14…MOSトランジスタ、
WL,WL1〜WLN…ワード線。
Claims (4)
- 複数のワード線のうちの1本のワード線に接続された選択用トランジスタと、それぞれ複数のビット線のうちの1本のビット線に上記選択用トランジスタを介して接続されかつそれぞれ複数値を記憶する第1の蓄電キャパシタとをそれぞれ備えた複数のメモリセルを有する多値DRAMである半導体記憶装置であって、
上記複数のビット線に対応してそれぞれ設けられ、第2の蓄電キャパシタを含む複数のサンプルホールド回路と、
上記複数のビット線に対応してそれぞれ上記各サンプルホールド回路の後段に設けられ、上記各メモリセルからデータを上記各サンプルホールド回路を介してそれぞれ読み出してディジタル値に変換する複数のシングルスロープ型AD変換器と、
上記変換されたディジタル値に対応する電圧を、上記各メモリセルをリフレッシュするために上記各メモリセルに印加して書き込むとともに、所定の書き込みデータのディジタル値に対応する電圧を上記各メモリセルに印加して書き込む制御手段とを備えたことを特徴とする半導体記憶装置。 - 上記変換されたディジタル値を二値データに変換して読み出しデータとして出力し、上記書き込みデータを複数値のディジタル値に変換して上記制御手段に出力するビットコンバータをさらに備えたことを特徴とする請求項1記載の半導体記憶装置。
- 上記制御手段は、上記ディジタル値に対応する数の互いに異なる複数の電圧を発生する電圧発生手段を含むことを特徴とする請求項1又は2記載の半導体記憶装置。
- 上記第1の蓄電キャパシタと第2の蓄電キャパシタとは同一のプロセスで形成されることを特徴とする請求項1〜3のうちのいずれか1つに記載の半導体記憶装置。
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