JP2019500713A - フラッシュメモリシステム用低電力センスアンプ - Google Patents

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Abstract

フラッシュメモリシステムに用いられる低電力センスアンプの複数の実施形態が開示される。いくつかの実施形態では、センスアンプに対する負荷は、１つ以上のビット線をセンスアンプに選択的に接続することによって調整され得、１つ以上のビット線はそれぞれ、追加のメモリセルに結合される。

Description

フラッシュメモリシステムに用いられる低電力センスアンプの複数の実施形態が開示される。
［優先権の主張］
本出願は、参照により本明細書に組み込まれている、２０１５年１２月３１日に出願された「Ｌｏｗ Ｐｏｗｅｒ Ｓｅｎｓｅ Ａｍｐｉｆｉｅｒ Ｆｏｒ Ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する中国特許出願第２０１５１１０３０４５４．４号の優先権を主張する。
フラッシュメモリシステムは周知である。典型的なフラッシュメモリシステムにおいて、センスアンプは、フラッシュメモリセルからデータを読み出すために使用される。図１は、従来技術のセンスアンプ１００を示す。センスアンプ１００は、読み出し対象セルである、選択されたフラッシュメモリセル１０２を含む。センスアンプ１００はまた、選択されたフラッシュメモリセル１０２が比較される基準フラッシュメモリセル１２２を含む。ＰＭＯＳトランジスタ１０４、１０６、１２４、及び１２６、並びにＮＭＯＳトランジスタ１０８、１１０、１１２、１２８、及び１３０は、図示のように配置される。ＰＭＯＳトランジスタ１０４は、ＣＡＳＲＥＦ（カラムアドレスストローブ基準（column address strobe reference））により制御され、ＰＭＯＳ１０６は、ＳＥＮ＿Ｂ（センスアンプイネーブル、アクティブロー）により制御され、ＮＭＯＳトランジスタ１０８、１１２、及び１２８は、ＡＴＤ（受信したアドレスの変更を検出する、アドレス遷移検出）によって制御され、ＮＭＯＳトランジスタ１１０及び１３０は、ＢＬ（ビット線）をアクティブにするＹＭＵＸ（Ｙマルチプレクサ）によって制御される。選択されたフラッシュメモリセル１０２は、ＷＬ（ワード線）及びＳＬ（ソース線）を受信し、基準メモリセル１２２は、ＳＬ（ソース線）を受信する。コンパレータ１３０は、選択されたフラッシュメモリセル１０２及び基準メモリセル１２２によって引き込まれた電流に直接関係する２つの入力を受信し、出力ＳＯＵＴは、選択されたフラッシュメモリセル１０２に記憶されたデータ値を直接示す。
従来技術のセンスアンプ１００の１つの欠点は、基準メモリセル１２２及びその関連する回路機構によって一定の電流が引き込まれることであり、それによって有意な消費電力が生じる。加えて、基準メモリセル１２２とその関連する回路機構は、典型的には、選択されたメモリセル１０２が位置する読み出しバンクとは別の読み出しバンク内に設けられ、追加のＹ復号のために大きなダイ面積及びより多くの消費電力を必要とする。また、ＣＡＳＲＥＦ信号もノイズに敏感であり、ＣＡＳＲＥＦ回路も有意な待機電流を消費する。
必要とされるものは、従来技術のセンスアンプソリューションよりも消費電力の少ないフラッシュメモリシステムのために改良されたセンスアンプ設計である。更に必要とされるものは、メモリセルの別個の読み出しバンクを必要としないセンスアンプの実施形態である。更に必要とされるものは、マージン０／１モード中に必要とされ得るように、選択されたフラッシュメモリセル１０２及び基準メモリセル１２２によって引き込まれる電流のわずかな差を正確に検出することができるセンスアンプである。
フラッシュメモリシステムに用いられる低電力センスアンプの複数の実施形態が開示される。
フラッシュメモリシステム内の従来技術のセンスアンプを示す。 フラッシュメモリシステム用の低電力センスアンプの一実施形態を示す。 図２の低電力センスアンプに用いられるタイミング比較回路を示す。 図２の低電力センスアンプに用いられる別のタイミング比較回路を示す。 本明細書に開示されるセンスアンプの実施形態のうちの１つを用いるフラッシュメモリシステムを示す。 プログラム可能なビット線負荷を有するセンスアンプを含むフラッシュメモリシステムを示す。 図５のシステムに用いられるプログラム可能なビット線負荷回路の一実施形態を示す。 図５のシステムに用いられるプログラム可能なビット線負荷回路の別の実施形態を示す。 図５のシステムに用いられるプログラム可能なビット線負荷回路の別の実施形態を示す。
図２は、センスアンプ２００を示す。センスアンプ２００は、基準回路２８０及び読み出し回路２９０を含む。
基準回路２８０は、基準メモリセル２０６、ＮＭＯＳトランジスタ２０２、２０４、及び２２０、ＰＭＯＳトランジスタ２１２、基準ビット線２０８、レベルシフタ２１４、インバータ２１８、並びにＮＯＲゲート２１６を含み、すべて図示のように構成される。ＮＭＯＳトランジスタ２０２は、ＡＴＤ（アドレス遷移検出）により制御され、ＮＭＯＳトランジスタ２０４はＹＭＵＸ（Ｙマルチプレクサ）により制御され、ＮＭＯＳトランジスタ２２０はバイアス信号により制御される。ＮＯＲゲート２１６は、その入力のうちの１つとしてＡＴＤを受信する。
読み出し回路２９０は、選択されたメモリセル２３６、ＮＭＯＳトランジスタ２３２、２３４、及び２５０、ＰＭＯＳトランジスタ２４２、ビット線２３８、レベルシフタ２４４、インバータ２４８、並びにＮＯＲゲート２４６を含み、すべて図示のように構成される。ＮＭＯＳトランジスタ２３２は、ＡＴＤ（アドレス遷移検出）により制御され、ＮＭＯＳトランジスタ２３４はＹＭＵＸ（Ｙマルチプレクサ）により制御され、ＮＭＯＳトランジスタ２５０はバイアス信号により制御される。ＮＯＲゲート２４６は、その入力のうちの１つとしてＡＴＤを受信する。このように、基準回路２８０及び読み出し回路２９０は、基準回路２８０が基準メモリセル２０６を含み、読み出し回路２９０が選択されたメモリセル２３６を含む点以外は同一である。
動作時に、センスアンプ２００は以下のように作用する。読み出し動作に先立ち、バイアス信号はハイであり、インバータ２１８及び２４８の出力で電圧をプルアップして、ＮＭＯＳトランジスタ２２０及び２５０を介して接地し、それにより、ＲＯＵＴ及びＳＯＵＴがハイになる。読み出し動作の開始時において、ＡＴＤはハイになり、メモリシステムで受信されたアドレスの変更の検出を表すが、これは、読み出し動作の開始と同時に発生する。ＮＭＯＳトランジスタ２０２及び２３２は、ＹＭＵＸによるＮＭＯＳトランジスタ２０４及び２３４と同時にオンになる。これにより、基準セル２０６及び選択されたメモリセル２３６は、電流を引き込むことが可能になる。同時に、基準ビット線２０８及びビット線２３８は、充電を開始する。バイアスはまた、読み出し動作の開始時にローになる。この段階で、ＰＭＯＳトランジスタ２１２及び２４２がオフになり、ゲート上の電圧はハイになる。
次いで、ＡＴＤがローになり、ＮＭＯＳトランジスタ２０２及び２３２が遮断される。基準ビット線２０８は、基準セル２０６を介して放電を開始する。そのため、基準ビット線２０８の電圧は低下し、ある時点でＰＭＯＳトランジスタ２１２がオンになる程度の低さ（ＶＲＥＦより下）まで下がる。これにより、ＲＯＵＴがローに下がる。一方、ビット線２３８も、選択されたメモリセル２３６を介して放電される。そのため、ビット線２３８の電圧は低下し、ある時点でＰＭＯＳ２４２トランジスタがオンになる程度の低さ（ＶＲＥＦより下）まで下がる。これにより、ＳＯＵＴがローに下がる。ＲＯＵＴ／ＳＯＵＴがローに下がると、それぞれのセンスアンプは、そのバイアス電流を遮断するためのローカルフィードバック（２１６、２１８、又は２４６、２４８）を有し、それによって消費電力を低減させる。
本質的には、基準回路２８０と読み出し回路２９０との間に競合状態が存在する。選択されたメモリセル２３６が基準セル２０６より多くの電流を引き込む場合（選択されたメモリセル２３６が値「１」を記憶している場合がこれに当てはまる）、ＳＯＵＴは、ＲＯＵＴがローに下がる前にローに下がる。しかし、選択されたメモリセル２３６が基準セル２０６より少ない電流を引き込む場合（選択されたメモリセル２３６が値「０」を記憶している場合がこれに当てはまる）、ＳＯＵＴは、ＲＯＵＴがローに下がった後にローに下がる。このように、ＳＯＵＴ及びＲＯＵＴがローに下がるタイミングは、選択されたメモリセル２３６に記憶されている値を示す。
ＳＯＵＴ及びＲＯＵＴは、タイミング比較回路２６０への入力であり、その出力は、選択されたメモリセル２３６に記憶されている値を示すＤＯＵＴとなる。
図３Ａは、タイミング比較回路２６０の第１の実施形態を示す。ここで、タイミング比較回路２６０は、ＳＯＵＴをＤ入力とし、ＲＯＵＴをアクティブロークロックＣＫとし、ＤＯＵＴを出力とした、フリップフロップ３１０を含む。ＲＯＵＴがＳＯＵＴより前にローになると、ＤＯＵＴは「０」を出力し、選択されたメモリセル２３６が「０」を記憶していることを示す。ＲＯＵＴがＳＯＵＴよりも後にローになると、ＤＯＵＴは「１」を出力し、選択されたメモリセル２３６が「１」を記憶していることを示す。
図３Ｂは、タイミング比較回路２６０の第２の実施形態を描写する。タイミング比較回路２６０は、図示のように構成されたインバータ３２０及び３２２並びにＮＡＮＤゲート３２４及び３２６を含み、ＳＯＵＴ及びＲＯＵＴを入力とし、ＤＯＵＴを出力とする。ＲＯＵＴがＳＯＵＴより前にローになると、ＤＯＵＴは「０」を出力し、選択されたメモリセル２３６が「０」を記憶していることを示す。ＲＯＵＴがＳＯＵＴよりも後にローになると、ＤＯＵＴは「１」を出力し、選択されたメモリセル２３６が「１」を記憶していることを示す。
図４は図２、３Ａ、及び３Ｂのセンスアンプ２００を用いるフラッシュメモリシステム４００を示す。フラッシュメモリシステム４００は、主アレイ４１０（選択されたフラッシュメモリセル２３６などのフラッシュメモリセルのアレイを含む）、基準アレイ４２０（基準メモリセル２０６などの基準メモリセルのアレイを含む）、Ｎ＋１ ＹＭＵＸ４３０、Ｎ＋１センスアンプ４４０（それぞれセンスアンプ２００の設計による）、及びＮ＋１タイミング比較回路４５０（それぞれ図３Ａ又は３Ｂの設計による）を含む。ここで、フラッシュメモリシステム４００は、一度にＮ＋１ビットを読み取る（感知する）ことができる。それぞれのビットは、１つのＹＭＵＸ４３０、１つのセンスアンプ４４０、及び１つのタイミング比較回路４５０が関連付けられ、使用される。
センスアンプ２００は、従来技術のセンスアンプ１００よりも消費電力が少なく、センスアンプ２００は、センス動作中により大きい基準電流の代わりに小さいバイアス電流を使用し、小さいバイアス電流は、ＳＯＵＴがローになると自動的に遮断される。また、基準セル及び選択されたメモリセルに同じタイプのＹＭＵＸを使用することで、良好なトランジスタ整合が得られる。この実施形態では、追加の読み出しバンクを必要としない。
別の実施形態を図５に示す。この図は、フラッシュメモリシステム５００を示す。フラッシュメモリシステム５００は、主アレイ４１０、基準アレイ４２０、ＹＭＵＸ４３０、センスアンプ４４０、基準センスアンプ４４５、主アレイ５６０、ダミーアレイ４７０、ＹＭＵＸ４５０、基準ＹＭＵＸ４８０、及び基準ＹＭＵＸ４９０を含む。動作中、選択されたメモリセル２３６は、センスアンプ４４０のうちの１つに接続される。その同一のセンスアンプが、主アレイ５６０内のメモリセルに結合された１つ以上のビット線に接続される。同様に、動作中、基準メモリセル２０６は、基準センスアンプ４４５に接続され、基準センスアンプ４４５は、ダミーアレイ４７０内のメモリセルに結合された１つ以上のビット線に接続される。このように、センスアンプに接続されるビット線及びメモリセルの数は変更可能であり、これは、特定の動作条件（マージン０／１読み出しモードなど）に望ましい特徴である。
図４の設計の一実施形態を図６に示す。図６において、センスアンプ４４０は、ＹＭＵＸ４５０を介して主アレイ４６０内の代表のメモリセル６１１、６１２、及び６１３に選択的に結合されている。基準センスアンプ４４５は、ＲＹＭＵＸ４９０を介して、基準アレイ４７０内の代表の基準メモリセル６６１、６６２、及び６６３に選択的に結合されている。このように、センスアンプに接続されるビット線及びメモリセルの数は変更可能であり、これは、動作条件（温度など）が変化することから、望ましい特徴であり得る。
図４の設計の別の実施形態を図７に示す。図７において、センスアンプ４４０は、ＹＭＵＸ４５０を介して、主アレイ４６０内のそれぞれのメモリセル６１１、６１２、及び６１３にそれぞれ選択的に結合されている。基準センスアンプ４４５は、ＲＹＭＵＸ４９０を介して、基準アレイ４７０内の基準メモリセル６６１に固定的に結合されている。このように、この実施形態では、基準センスアンプ４４５は、１つの基準メモリセル及びビット線にのみ結合される。
図４の設計の別の実施形態を図８に示す。図８において、センスアンプ４４０は、ＹＭＵＸ４５０を介して主アレイ４６０内のそれぞれのメモリセル６１１、６１２、及び６１３に選択的に結合されている。センスアンプ４４０はまた、追加のＹＭＵＸ８０１に結合されている。基準センスアンプ４４５は、ＲＹＭＵＸ４９０を介して、基準アレイ４７０内のそれぞれの基準メモリセル６６１、６６２、及び６６３に選択的に結合されている。また、基準センスアンプ４４５は、追加のＲＹＭＵＸ８１１及び基準メモリセル８５１に結合されている。
図５の実施形態は、マージン０／１テストモードを実施する新しい方法を提供する。センスアンプ上のビット線負荷は、０／１マージンテストモードに対して微小な電流差を識別するために（１ビット線からＮ＋１ビット線まで）拡大される。電流ミラーは使用されず、このため、回路機構の面積が小さくて済み、従来技術のカップリング及び不整合オフセットの両方が低減される。
本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (9)

  1. フラッシュメモリシステムであって、
    読み出し対象の選択されたメモリセルと、第１のビット線と、を含み、読み出し動作中に、前記第１のビット線が前記選択されたフラッシュメモリセルを介して放電される、第１の回路と、
    基準フラッシュメモリセルと、第２のビット線と、を含み、読み出し動作中に、前記第２のビット線が前記基準フラッシュメモリセルを介して放電される、第２の回路と、
    前記第１のビット線の電圧が、読み出し動作中に前記第２のビット線の電圧よりも前に電圧閾値を下回ったときに、第１の値を出力するための、及び前記第２のビット線の前記電圧が、読み出し動作中に前記第１のビット線の前記電圧よりも前に前記電圧閾値を下回ったときに、第２の値を出力するための、タイミング比較回路であって、前記第１の値及び第２の値がそれぞれ、前記選択されたフラッシュメモリセルに記憶された値を示す、タイミング比較回路と、を含む、フラッシュメモリシステム。
  2. 前記タイミング比較回路がフリップフロップを含む、請求項１に記載のフラッシュメモリシステム。
  3. 前記タイミング比較回路が、２つのインバータと、２つのＮＡＮＤゲートと、を含む、請求項１に記載のフラッシュメモリシステム。
  4. 前記第１のビット線及び第２のビット線が、読み出し動作に先立って充電される、請求項１に記載のフラッシュメモリシステム。
  5. 前記選択されたフラッシュメモリセルが、マルチプレクサによる読み出し動作中に、前記タイミング比較回路に結合される、請求項１に記載のフラッシュメモリシステム。
  6. 前記基準フラッシュメモリセルが、マルチプレクサによる読み出し動作中に、前記タイミング比較回路に結合される、請求項５に記載のフラッシュメモリシステム。
  7. フラッシュメモリシステムであって、
    フラッシュメモリセルの第１のアレイであって、選択されたフラッシュメモリセルを含む第１のアレイと、
    フラッシュメモリセルの第２のアレイと、
    フラッシュメモリセルの第３のアレイであって、基準メモリセルを含む第３のアレイと、
    フラッシュメモリセルの第４のアレイと、
    前記選択されたフラッシュメモリセルに、及び前記第２のアレイ内のプログラム可能な数のフラッシュメモリビット線に結合されたセンスアンプと、
    前記基準メモリセルに、及び前記第４のアレイ内のプログラム可能な数のフラッシュメモリビット線に結合された基準センスアンプと、を含み、
    前記選択されたフラッシュメモリセルに記憶される値が、前記選択されたフラッシュメモリセル及び前記基準メモリセルを使用して決定される、フラッシュメモリシステム。
  8. 前記センスアンプが、プログラム可能な数のマルチプレクサを介して、前記第２のアレイ内のプログラム可能な数のフラッシュメモリビット線に結合される、請求項７に記載のフラッシュメモリシステム。
  9. 前記基準センスアンプが、プログラム可能な数のマルチプレクサを介して、前記第４のアレイ内のプログラム可能な数のフラッシュメモリビット線に結合される、請求項８に記載のフラッシュメモリシステム。
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