KR102133106B1 - 플래시 메모리 시스템에 대한 저전력 감지 증폭기 - Google Patents

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Abstract

플래시 메모리 시스템에서의 사용을 위한 저전력 감지 증폭기의 다수의 실시예들이 개시된다. 일부 실시예들에서, 감지 증폭기 상에서의 로딩은 하나 이상의 비트 라인들을 감지 증폭기에 선택적으로 결합시킴으로써 조정될 수 있는데, 여기서 하나 이상의 비트 라인들 각각은 외부 메모리 셀에 커플링된다.

Description

플래시 메모리 시스템에 대한 저전력 감지 증폭기
우선권 주장
본 출원은 2015년 12월 31일자로 출원되고 발명의 명칭이 "Low Power Sense Amplifier For A Flash Memory System"인 중국 특허 출원 제201511030454.4호에 대한 우선권을 주장하며, 이는 본 명세서에 참고로 포함된다.
기술분야
플래시 메모리 시스템에서의 사용을 위한 저전력 감지 증폭기의 다수의 실시예들이 개시된다.
플래시 메모리 시스템들은 주지되어 있다. 전형적인 플래시 메모리 시스템들에서, 감지 증폭기가 플래시 메모리 셀로부터 데이터를 판독하는 데 사용된다. 도 1은 종래 기술의 감지 증폭기(100)를 도시한다. 감지 증폭기(100)는 선택된 플래시 메모리 셀(102)을 포함하는데, 이는 판독될 셀이다. 감지 증폭기(100)는, 또한, 기준 플래시 메모리 셀(122)을 포함하는데, 선택된 플래시 메모리 셀(102)이 이에 비교된다. PMOS 트랜지스터들(104, 106, 124, 126) 및 NMOS 트랜지스터들(108, 110, 112, 128, 130)이 도시된 바와 같이 배열된다. PMOS 트랜지스터(104)는 CASREF(column address strobe reference)에 의해 제어되고, PMOS(106)는 SEN_B(감지 증폭기 인에이블, 활성 로우(low))에 의해 제어되고, NMOS 트랜지스터들(108, 112, 128)은 ATD(address transition detection, 이는 수신된 어드레스의 변화를 검출함)에 의해 제어되고, 그리고 NMOS 트랜지스터들(110, 130)은 BL(bit line)을 활성화시키는 YMUX(Y multiplexor)에 의해 제어된다. 선택된 플래시 메모리 셀(102)은 WL(word line) 및 SL(source line)을 수용하고, 기준 메모리 셀(122)은 SL(source line)을 수용한다. 비교기(130)는 선택된 플래시 메모리 셀(102) 및 기준 메모리 셀(122)에 의해 인출된 전류와 직접적으로 관련되는 2개의 입력들을 수신하고, 출력(SOUT)은 선택된 플래시 메모리 셀(102)에 저장된 데이터 값을 직접적으로 나타낸다.
종래 기술의 감지 증폭기(100)의 한 가지 단점은, 일정한 전류가 기준 메모리 셀(122) 및 그의 연관된 회로에 의해 인출되는데, 이것이 상당한 전력 소비를 초래한다는 것이다. 추가로, 기준 메모리 셀(122) 및 그의 연관된 회로는, 전형적으로, 선택된 메모리 셀(102)이 위치된 판독 뱅크와는 별개의 판독 뱅크에 제공되는데, 이는 추가 Y-디코딩을 위해 넓은 다이 면적 및 더 많은 전력 소비를 요구한다. 또한, CASREF 신호는 또한 잡음에 민감하고, CASREF 회로는 또한 상당한 대기 전류를 소비한다.
종래 기술의 감지 증폭기 분해능보다 더 적은 전력을 소비하는 플래시 메모리 시스템에 대한 개선된 감지 증폭기 설계가 필요하다. 메모리 셀들의 별개의 판독 뱅크를 요구하지 않는 감지 증폭기의 일 실시예가 추가로 필요하다. 마진 0/1 모드 동안에 요구될 수 있는 바와 같이, 선택된 플래시 메모리 셀(102) 및 기준 메모리 셀(122)에 의해 인출된 전류의 작은 차이들을 정확하게 검출할 수 있는 감지 증폭기가 추가로 필요하다.
플래시 메모리 시스템에서의 사용을 위한 저전력 감지 증폭기의 다수의 실시예들이 개시된다.
도 1은 플래시 메모리 시스템에서의 종래 기술의 감지 증폭기를 도시한다.
도 2는 플래시 메모리 시스템에 대한 저전력 감지 증폭기의 일 실시예를 도시한다.
도 3a는 도 2의 저전력 감지 증폭기에서의 사용을 위한 타이밍 비교 회로를 도시한다.
도 3b는 도 2의 저전력 감지 증폭기에서의 사용을 위한 다른 타이밍 비교 회로를 도시한다.
도 4는 본 명세서에서 개시된 감지 증폭기 실시예들 중 하나를 활용하는 플래시 메모리 시스템을 도시한다.
도 5는 프로그래밍가능 비트 라인 로딩을 갖는 감지 증폭기들을 포함하는 플래시 메모리 시스템을 도시한다.
도 6은 도 5의 시스템에서의 사용을 위한 프로그래밍가능 비트 라인 로딩 회로의 일 실시예를 도시한다.
도 7은 도 5의 시스템에서의 사용을 위한 프로그래밍가능 비트 라인 로딩 회로의 다른 실시예를 도시한다.
도 8은 도 5의 시스템에서의 사용을 위한 프로그래밍가능 비트 라인 로딩 회로의 다른 실시예를 도시한다.
도 2는 감지 증폭기(200)를 도시한다. 감지 증폭기(200)는 기준 회로(280) 및 판독 회로(290)를 포함한다.
기준 회로(280)는 기준 메모리 셀(206), NMOS 트랜지스터들(202, 204, 220), PMOS 트랜지스터(212), 기준 비트 라인(208), 레벨 시프터(214), 인버터(218), 및 NOR 게이트(216)를 포함하며, 이들 모두는 도시된 바와 같이 구성된다. NMOS 트랜지스터(202)는 ATD에 의해 제어되고, NMOS 트랜지스터(204)는 YMUX에 의해 제어되고, NMOS 트랜지스터(220)는 BIAS 신호에 의해 제어된다. NOR 게이트(216)는 그의 입력들 중 하나로서 ATD를 수신한다.
판독 회로(290)는 선택된 메모리 셀(236), NMOS 트랜지스터들(232, 234, 250), PMOS 트랜지스터(242), 비트 라인(238), 레벨 시프터(244), 인버터(248), 및 NOR 게이트(246)를 포함하며, 이들 모두는 도시된 바와 같이 구성된다. NMOS 트랜지스터(232)는 ATD에 의해 제어되고, NMOS 트랜지스터(234)는 YMUX에 의해 제어되고, NMOS 트랜지스터(250)는 BIAS 신호에 의해 제어된다. NOR 게이트(246)는 그의 입력들 중 하나로서 ATD를 수신한다. 따라서, 기준 회로(280) 및 판독 회로(290)는, 기준 회로(280)가 기준 메모리 셀(206)을 포함하고 판독 회로(290)가 선택된 메모리 셀(236)을 포함한다는 점을 제외하면 동일하다.
동작 시, 감지 증폭기(200)는 다음과 같이 작용한다. 판독 동작 전, BIAS 신호는 하이(high)인데, 이는 인버터들(218, 248)의 출력에서의 전압을, NMOS 트랜지스터들(220, 250)을 통과하여 접지로 끌어당김으로써 ROUT 및 SOUT가 하이가 되게 한다. 판독 동작의 시작 시, ATD는 하이가 되는데, 이는 메모리 시스템에 의해 수신되는 어드레스의 변화 - 이는 판독 동작의 시작과 동시에 발생함 - 의 검출을 나타낸다. NMOS 트랜지스터들(202, 232)이 턴온되고, NMOS 트랜지스터들(204, 234)이 YMUX에 의해 턴온된다. 이는 기준 셀(206) 및 선택된 메모리 셀(236)이 전류를 인출하게 한다. 동시에, 기준 비트 라인(208) 및 비트 라인(238)은 충전을 시작할 것이다. BIAS는 또한 판독 동작의 시작 시에 로우가 된다. 이 단계에서, PMOS 트랜지스터들(212, 242)이 오프(off)되는데, 이는 그의 게이트 상에서의 전압이 하이가 될 것이기 때문이다.
이어서, ATD는 로우로 될 것인데, 이는 NMOS 트랜지스터들(202, 232)을 차단한다. 기준 비트 라인(208)은 기준 셀(206)을 통한 방전을 시작할 것이다. 그렇게 함에 따라, 기준 비트 라인(208)의 전압은 감소할 것이고, 어떤 지점에서, PMOS 트랜지스터(212)가 턴온할 정도로 충분히 로우로(VREF 아래로) 강하할 것이다. 이는 ROUT가 로우로 강하하게 한다. 한편, 비트 라인(238)은 또한 선택된 메모리 셀(236)을 통해 방전하고 있다. 그렇게 함에 따라, 비트 라인(238)의 전압은 감소할 것이고, 어떤 지점에서, PMOS 트랜지스터(242)가 턴온할 정도로 충분히 로우로(VREF 아래로) 강하할 것이다. 이는 SOUT가 로우로 강하하게 한다. 일단 ROUT/SOUT가 로우로 강하하면, 각각의 감지 증폭기는 로컬 피드백(216, 218, 또는 246, 248)이 그의 바이어스 전류를 차단하게 하는데, 이는 전력 소비를 감소시킨다.
본질적으로, 기준 회로(280)와 판독 회로(290) 사이에 경합 조건(race condition)이 있다. 선택된 메모리 셀(236)이 기준 셀(206)보다 더 많은 전류를 인출하는 경우(이는 선택된 메모리 셀(236)이 "1" 값을 저장하고 있는 경우에 그러할 것임), SOUT는 ROUT가 로우로 강하하기 전에 로우로 강하할 것이다. 그러나, 선택된 메모리 셀(236)이 기준 셀(206)보다 더 적은 전류를 인출하는 경우(이는 선택된 메모리 셀(236)이 "0" 값을 저장하고 있는 경우에 그러할 것임), SOUT는 ROUT가 로우로 강하한 후에 로우로 강하할 것이다. 따라서, SOUT 및 ROUT가 로우로 강하하는 타이밍은 선택된 메모리 셀(236)에 저장된 값을 나타낸다.
SOUT 및 ROUT는 타이밍 비교 회로(260) 내로 입력되며, 출력은 DOUT인데, 이는 선택된 메모리 셀(236)에 저장된 값을 나타낸다.
도 3a는 타이밍 비교 회로(260)의 제1 실시예를 도시한다. 여기서, 타이밍 비교 회로(260)는 플립플롭(310)을 포함하는데, 이는 D 입력으로서 SOUT를, 활성 로우 클록 CK로서 ROUT를, 그리고 출력으로서 DOUT를 갖는다. ROUT가 SOUT 전에 로우가 되는 경우, DOUT는 "0"을 출력할 것인데, 이는 선택된 메모리 셀(236)이 "0"을 저장하고 있음을 나타낸다. ROUT가 SOUT 후에 로우가 되는 경우, DOUT는 "1"을 출력할 것인데, 이는 선택된 메모리 셀(236)이 "1"을 저장하고 있음을 나타낸다.
도 3b는 타이밍 비교 회로(260)의 제2 실시예를 도시한다. 타이밍 비교 회로(260)는 도시된 바와 같이 구성된 인버터들(320, 322) 및 NAND 게이트들(324, 326)을 포함하는데, 이들은 입력들로서 SOUT 및 ROUT를, 그리고 출력으로서 DOUT를 갖는다. ROUT가 SOUT 전에 로우가 되는 경우, DOUT는 "0"을 출력할 것인데, 이는 선택된 메모리 셀(236)이 "0"을 저장하고 있음을 나타낸다. ROUT가 SOUT 후에 로우가 되는 경우, DOUT는 "1"을 출력할 것인데, 이는 선택된 메모리 셀(236)이 "1"을 저장하고 있음을 나타낸다.
도 4는 도 2, 도 3a, 및 도 3b의 감지 증폭기(200)를 활용하는 플래시 메모리 시스템(400)을 도시한다. 플래시 메모리 시스템(400)은 메인 어레이(410)(선택된 플래시 메모리 셀(236)과 같은 플래시 메모리 셀들의 어레이를 포함함), 기준 어레이(420)(기준 메모리 셀(206)과 같은 기준 메모리 셀들의 어레이를 포함함), N+1개의 YMUX들(430), N+1개의 감지 증폭기들(440)(각각이 감지 증폭기(200)의 설계에 따름), 및 N+1개의 타이밍 비교 회로들(450)(각각이 도 3a 또는 도 3b의 설계에 따름)을 포함한다. 여기서, 플래시 메모리 시스템(400)은 한번에 N+1개의 비트들을 판독(감지)할 수 있다. 각각의 비트는 하나의 YMUX(430), 하나의 감지 증폭기(440)와 연관되고, 하나의 타이밍 비교 회로(450)가 사용된다.
감지 증폭기(200)는 종래 기술의 감지 증폭기(100)보다 더 적은 전력을 소비한다. 감지 증폭기(200)는 보다 많은 기준 전류 대신에 감지 동작 동안 적은 바이어스 전류를 활용하고, 적은 바이어스 전류는 SOUT가 로우로 된 후에 자동으로 차단된다. 추가로, 기준 셀 및 선택된 메모리 셀에 대해 동일한 타입의 YMUX를 사용하는 것은 양호한 트랜지스터 정합을 초래한다. 이러한 실시예에서, 여분의 판독 뱅크는 요구되지 않는다.
다른 실시예가 도 5에 도시되어 있는데, 이는 플래시 메모리 시스템(500)을 도시한다. 플래시 메모리 시스템(500)은 메인 어레이(410), 기준 어레이(420), YMUX들(430), 감지 증폭기들(440), 기준 감지 증폭기(445), 메인 어레이(560), 더미 어레이(470), YMUX들(450), 기준 YMUX(480), 및 기준 YMUX(490)를 포함한다. 동작 동안, 선택된 메모리 셀(236)이 감지 증폭기들(440) 중 하나에 접속된다. 그 동일한 감지 증폭기는 메인 어레이(560) 내의 메모리 셀들에 커플링된 하나 이상의 비트 라인들에 접속된다. 유사하게, 동작 동안, 기준 메모리 셀(206)이 기준 감지 증폭기(445)에 접속되는데, 이는 더미 어레이(470) 내의 메모리 셀들에 커플링된 하나 이상의 비트 라인들에 접속된다. 따라서, 감지 증폭기에 접속된 비트 라인들 및 메모리 셀들의 개수가 변경될 수 있는데, 이는 특정 동작 조건(예컨대, 마진 0/1 판독 모드들)에 대한 바람직한 특징이다.
도 4의 설계의 일 실시예가 도 6에 도시되어 있다. 도 6에서, 감지 증폭기(440)는 YMUX들(450)을 통해 메인 어레이(460) 내의 대표적인 메모리 셀들(611, 612, 613)에 선택적으로 커플링된다. 기준 감지 증폭기(445)는 RYMUX들(490)을 통해 기준 어레이(470) 내의 대표적인 기준 메모리 셀들(661, 662, 663)에 선택적으로 커플링된다. 따라서, 감지 증폭기에 접속된 비트 라인들 및 메모리 셀들의 개수는 변경될 수 있는데, 이는 동작 조건들(예컨대, 온도)이 변화함에 따라 바람직한 특징일 수 있다.
도 4의 설계의 다른 실시예가 도 7에 도시되어 있다. 도 7에서, 감지 증폭기(440)는 YMUX들(450)을 통해 메인 어레이(460) 내의 대표적인 메모리 셀들(611, 612, 613)에 각각 선택적으로 커플링된다. 기준 감지 증폭기(445)는 RYMUX(490)를 통해 기준 어레이(470) 내의 기준 메모리 셀들(661)에 고정 방식으로 커플링된다. 따라서, 이러한 실시예에서, 기준 감지 증폭기(445)는 하나의 기준 메모리 셀 및 비트 라인에만 커플링된다.
도 4의 설계의 다른 실시예가 도 8에 도시되어 있다. 도 8에서, 감지 증폭기(440)는 YMUX들(450)을 통해 메인 어레이(460) 내의 대표적인 메모리 셀들(611, 612, 613)에 선택적으로 커플링된다. 감지 증폭기(440)는 또한 여분의 YMUX(801)에 커플링된다. 기준 감지 증폭기(445)는 RYMUX들(490)을 통해 기준 어레이(470) 내의 대표적인 기준 메모리 셀들(661, 662, 663)에 선택적으로 커플링된다. 추가로, 기준 감지 증폭기(445)는 여분의 RYMUX(811) 및 기준 메모리 셀(851)에 커플링된다.
도 5의 실시예는 마진 0/1 테스트 모드를 구현하는 새로운 방법을 제공한다. 감지 증폭기 상의 비트 라인 로딩은 0/1 마진 테스트 모드 동안 매우 작은 전류 차이들을 구별하기 위해 (1개의 비트 라인으로부터 N+1개의 비트 라인들로) 확장된다. 어떠한 전류 미러들도 사용되지 않는데, 이는 회로에 대해 작은 면적만을 사용하면서 종래 기술의 커플링 및 오정합 오프셋들 양측 모두를 감소시킨다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (9)

  1. 플래시 메모리 시스템으로서,
    제1 출력 회로와 제1 비트 라인에 커플링되는 선택된 플래시 메모리 셀을 포함하는 제1 회로 - 판독 동작 동안, 상기 제1 비트 라인은 상기 선택된 플래시 메모리 셀을 통해 방전되고, 상기 제1 비트 라인의 전압이 상기 제1 출력 회로의 PMOS 트랜지스터를 턴온할 때 상기 제1 출력 회로의 출력이 변경됨 -;
    제2 출력 회로와 제2 비트 라인에 커플링되는 기준 플래시 메모리 셀을 포함하는 제2 회로 - 상기 판독 동작 동안, 상기 제2 비트 라인은 상기 기준 플래시 메모리 셀을 통해 방전되고, 상기 제2 비트 라인의 전압이 상기 제2 출력 회로의 PMOS 트랜지스터를 턴온할 때 상기 제2 출력 회로의 출력이 변경됨 -; 및
    상기 판독 동작 동안에 상기 제2 출력 회로의 출력이 변경되기 전에 상기 제1 출력 회로의 출력이 변경될 때 제1 값을 출력하기 위한, 그리고 상기 판독 동작 동안에 상기 제1 출력 회로의 출력이 변경되기 전에 상기 제2 출력 회로의 출력이 변경될 때 제2 값을 출력하기 위한 타이밍 비교 회로 - 상기 제1 값 및 상기 제2 값은 각각 상기 선택된 플래시 메모리 셀에 저장된 값을 나타냄 - 를 포함하는, 플래시 메모리 시스템.
  2. 청구항 1에 있어서,
    상기 타이밍 비교 회로는 플립플롭을 포함하는, 플래시 메모리 시스템.
  3. 청구항 1에 있어서,
    상기 타이밍 비교 회로는 2개의 인버터들 및 2개의 NAND 게이트들을 포함하는, 플래시 메모리 시스템.
  4. 청구항 1에 있어서,
    상기 제1 비트 라인 및 상기 제2 비트 라인은 상기 판독 동작 전에 충전되는, 플래시 메모리 시스템.
  5. 청구항 1에 있어서,
    상기 선택된 플래시 메모리 셀은 상기 판독 동작 동안에 멀티플렉서에 의해 상기 타이밍 비교 회로에 커플링되는, 플래시 메모리 시스템.
  6. 청구항 5에 있어서,
    상기 기준 플래시 메모리 셀은 상기 판독 동작 동안에 멀티플렉서에 의해 상기 타이밍 비교 회로에 커플링되는, 플래시 메모리 시스템.
  7. 플래시 메모리 시스템으로서,
    플래시 메모리 셀들의 제1 어레이 - 상기 제1 어레이는 선택된 플래시 메모리 셀을 포함함 -;
    행과 열로 배열된 플래시 메모리 셀들의 제2 어레이 - 플래시 메모리 셀들의 각 열은 별개의 비트 라인에 커플링됨 -;
    플래시 메모리 셀들의 제3 어레이 - 상기 제3 어레이는 기준 메모리 셀을 포함함 -;
    행과 열로 배열된 플래시 메모리 셀들의 제4 어레이 - 플래시 메모리 셀들의 각 열은 별개의 비트 라인에 커플링됨 -;
    상기 선택된 플래시 메모리 셀에 그리고 상기 제2 어레이에서의 제1 프로그래밍가능한 개수의 비트 라인들에 커플링된 감지 증폭기 - 판독 동작 동안에 상기 제1 프로그래밍가능한 개수의 비트 라인들은 상기 선택된 플래시 메모리 셀을 통해 방전되고, 상기 제1 프로그래밍가능한 개수의 비트 라인의 전압이 상기 감지 증폭기의 PMOS 트랜지스터를 턴온할 때 상기 감지 증폭기의 출력이 변경됨 -; 및
    상기 기준 메모리 셀에 그리고 상기 제4 어레이에서의 제2 프로그래밍가능한 개수의 비트 라인들에 커플링된 기준 감지 증폭기 - 판독 동작 동안 상기 제2 프로그래밍가능한 개수의 비트 라인들은 상기 기준 메모리 셀을 통해 방전되고, 상기 제2 프로그래밍가능한 개수의 비트 라인들의 전압이 상기 기준 감지 증폭기의 PMOS 트랜지스터를 턴온할 때 상기 기준 감지 증폭기의 출력이 변경됨 -;
    상기 판독 동작 동안에 상기 기준 감지 증폭기의 출력이 변경되기 전에 상기 감지 증폭기의 출력이 변경될 때 제1 값을 출력하기 위한, 그리고 상기 판독 동작 동안에 상기 감지 증폭기의 출력이 변경되기 전에 상기 기준 감지 증폭기의 출력이 변경될 때 제2 값을 출력하기 위한 타이밍 비교 회로 - 상기 제1 값과 상기 제2 값은 각각 상기 선택된 플래시 메모리 셀에 저장된 값을 나타냄 -를 포함하는, 플래시 메모리 시스템.
  8. 청구항 7에 있어서,
    상기 감지 증폭기는 제1 프로그래밍가능한 개수의 멀티플렉서들을 통해 상기 제2 어레이에서의 상기 제1 프로그래밍가능한 개수의 비트 라인들에 커플링되는, 플래시 메모리 시스템.
  9. 청구항 7에 있어서,
    상기 기준 감지 증폭기는 제2 프로그래밍가능한 개수의 멀티플렉서들을 통해 상기 제4 어레이에서의 상기 제2 프로그래밍가능한 개수의 비트 라인들에 커플링되는, 플래시 메모리 시스템.
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