CN102801516B - 通信系统 - Google Patents

Abstract

本发明提出了一种通信系统，包括：第一通信模块，包括：信号输入端，用于接收第一发送信号；信号输出端，用于输出第一接收信号；以及控制端，用于控制第一通信模块处于发送状态或接收状态；第二通信模块，包括：信号输入端，用于接收第二发送信号，第二发送信号与第一接收信号一一对应；信号输出端，用于输出第二接收信号，第二接收信号与第一发送信号一一对应；以及控制端，用于控制第二通信模块处于发送状态或接收状态；以及单条信号线，电性连接在第一通信模块和第二通信模块之间，单条信号线用于将来自第一通信模块的第一发送信号传送至第二通信模块的信号输出端以及将来自第二通信模块的第二发送信号传送至第一通信模块的信号输出端。

Description

通信系统

技术领域

本发明涉及通信技术领域，特别是涉及一种实现单线双向的通信系统。

背景技术

通信领域中，为了实现各模块间通信，则通常通过两条信号线连接各模块的接口，但是，这将可能导致各模块的接口数量增大及需要更多的设计空间来设计接口，因此，本领域相关技术人员提出了单线通信。

但是，目前的单线通信接口在物理层普遍采用开漏输出方式，总线使用上拉电阻输出高电平，或者采用弱上拉的方式，总线驱动能力较差，通讯速度难以提升，具体而言，驱动高电平的能力较差，驱动低电平相对较强，这样造成高低电平的驱动能力、驱动速度完全不对称，从低电平到高电平时会有明显的斜坡，最终导致通信速度难以提升。

发明内容

基于此，有必要针对通过两条信号线来实现双向通信的问题，提供一种通信系统。

一种通信系统，包括：

第一通信模块，包括：

信号输入端，用于接收第一发送信号；

信号输出端，用于输出第一接收信号；以及

控制端，用于控制所述第一通信模块处于发送状态或接收状态；

第二通信模块，包括：

信号输入端，用于接收第二发送信号，所述第二发送信号与所述第一接收信号一一对应；

信号输出端，用于输出第二接收信号，所述第二接收信号与所述第一发送信号一一对应；

控制端，用于控制所述第二通信模块处于发送状态或接收状态；以及

单条信号线，电性连接在所述第一通信模块和所述第二通信模块之间，所述单条信号线用于将来自第一通信模块的第一发送信号传送至所述第二通信模块的信号输出端以及将来自第二通信模块的第二发送信号传送至所述第一通信模块的信号输出端。

在其中一个实施方式中，当所述第一通信模块的控制端为低电平且所述第二通信模块的控制端为高电平时，所述第一通信模块处于发送状态，所述第二通信模块处于接收状态。

在其中一个实施方式中，当所述第一通信模块的控制端为高电平且所述第二通信模块的控制端为低电平时，所述第一通信模块处于接收状态，所述第二通信模块处于发送状态。

在其中一个实施方式中，所述第一通信模块和所述第二通信模块采用对称的电路结构。

在其中一个实施方式中，所述第一通信模块包括第一晶体管及第二晶体管，所述第一晶体管与所述第二晶体管构成互补推挽输出。

在其中一个实施方式中，所述第一晶体管为P沟道金氧半场效晶体管；以及所述第二晶体管为N沟道金氧半场效晶体管。

在其中一个实施方式中，所述第一通信模块还包括第一过流保护电路和第二过流保护电路，其中，所述第一过流保护电路用于对所述第一晶体管进行过流保护，所述第二过流保护电路用于对所述第二晶体管进行过流保护。

在其中一个实施方式中，所述第一过流保护电路包括：

第一电阻，一端电性连接至所述第一晶体管的漏极，另一端电性连接至所述单条信号线；

第一运算放大器，第一输入端与第二输入端分别电性连接在所述第一电阻的两端；

第二电阻，电性连接在所述第一运算放大器的第二输入端与输出端间；以及

第一比较器，第一输入端电性连接所述第一运算放大器的输出端，第二输入端用于输入参考电压信号。

在其中一个实施方式中，所述第二过流保护电路包括：

第三电阻，一端电性连接至所述第二晶体管的漏极，另一端电性连接至所述第一电阻；

第二运算放大器，第一输入端与第二输入端分别电性连接在所述第三电阻的两端；

第四电阻，电性连接在所述第二运算放大器的第二输入端与输出端间；以及

第二比较器，第一输入端电性连接所述第二运算放大器的输出端，第二输入端用于输入所述参考电压信号。

在其中一个实施方式中，所述第一通信模块还包括总线冲突裁定端，所述第一过流保护电路的输出端与所述第二过流保护电路的输出端电性连接第一逻辑或门的第一输入端、第二输入端，所述第一逻辑或门的输出端电性连接至所述总线冲突裁定端。

在其中一个实施方式中，所述第一通信模块还包括：

第二逻辑或门，第一输入端电性连接所述第一逻辑或门的输出端，第二输入端电性连接所述第一通信模块的控制端；

第一反相器，输入端电性连接所述信号输入端；

第三逻辑或门，第一输入端电性连接至所述第一反相器的输出端，第二输入端电性连接所述第二逻辑或门的输出端，输出端电性连接至所述第一晶体管的栅极；

第二反相器，输入端电性连接至所述第二逻辑或门的输出端；以及

第一逻辑与门，第一输入端电性连接至所述第二反相器的输出端，第二输入端电性连接至第一反相器的输出端，输出端电性连接所述第二晶体管的栅极。

在其中一个实施方式中，所述第一通信模块还包括：

第二逻辑与门，第一输入端电性连接至所述第二逻辑或门的输出端，第二输入端电性连接所述单条信号线，输出端电性连接信号输入端；以及

第五电阻，一端电性连接至所述第二逻辑与门的第二输入端，另一端电性连接等电势端。

由上可知，本发明所提出的通信系统，可以通过单条信号线实现双向通信。

其次，由于采用推挽输出方式，具有很强的总线驱动能力，抗干扰能力强，通信速度高。

此外，针对推挽输出设计了过流保护电路，可防止元件受损。

附图说明

图1绘示了本发明一实施方式的通信系统的方块图；以及

图2绘示了图1所示通信系统的电路结构示意图。

具体实施方式

为了使本领域相关技术人员更好地理解本发明的技术方案，下面将结合本发明实施方式的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。

参照图1，图1绘示了本发明一实施方式的通信系统的方块图。

如图1所示，通信系统100包括第一通信模块110、第二通信模块120及单条信号线130。在本实施方式中，通信系统100用于第一系统（主机）与第二系统（从机）间通信，且，第一通信模块110设置于主机侧，第二通信模块120设置在从机侧，需说明的是，主机与从机并不限定其主从关系，其关系也可以互换，即，使主机为从，从机为主，当然，主机与从机也可以是平等关系，而非主从关系。

第一通信模块110，包括信号输入端、信号输出端及控制端。其中，信号输入端，用于接收第一发送信号，如接收主机所要发送的信号；信号输出端，用于输出第一接收信号，如将此第一接收信号输出至主机；控制端，用于控制第一通信模块110处于发送状态或接收状态，比如，通过控制端使第一通信模块110处于发送状态时，则第一通信模块110将通过信号输入端，接收第一发送信号，并通过单条信号线130将第一发送信号传输给第二通信模块120。

在本实施方式中，第一通信模块110还可以包括总线冲突裁定端，用于对总线冲突进行裁定。

第二通信模块120，同理，包括信号输入端、信号输出端及控制端。其中，信号输入端，用于接收第二发送信号，第二发送信号与第一接收信号一一对应；信号输出端，用于输出第二接收信号，第二接收信号与第一发送信号一一对应；控制端，用于控制第二通信模块处于发送状态或接收状态。

在本实施方式中，第二通信模块120也还可以包括总线冲突裁定端，用于对总线冲突进行裁定。

单条信号线130，电性连接在第一通信模块110和第二通信模块120之间，单条信号线130用于将来自第一通信模块110的第一发送信号传送至第二通信模块120的信号输出端，以及，将来自第二通信模块120的第二发送信号传送至第一通信模块110的信号输出端。

在本实施方式中，当第一通信模块110的控制端为低电平且第二通信模块120的控制端为高电平时，则此时，第一通信模块110处于发送状态，第二通信模块120处于接收状态，那么，第一通信模块110可以通过信号输入端接收主机所要发送的信号，然后此信号可以通过单条信号线130传输至第二通信模块120，之后第二通信模块120将通过其信号输出端将第一通信模块110所传输的信号输出至从机。

相反，当第一通信模块110的控制端为高电平且第二通信模块120的控制端为低电平时，则此时，第一通信模块110处于接收状态，第二通信模块120处于发送状态，那么，第二通信模块120可以通过其信号输入端输入从机所要发送的信号，然后将此信号通过单条信号线130传输至第一通信模块110，之后第一通信模块110通过信号输出端将此信号输出至主机。

由上可知，通过对第一通信模块110、第二通信模块120的控制，使得仅使用单条信号线130的情形下，既可以实现第一通信模块110发送信号至第二通信模块120，还可以实现第二通信模块120发送信号至第一通信模块110，简而言之，可以通过单条信号线130实现第一通信模块110、第二通信模块120间的双向通信。

参照图2，图2绘示了图1所示通信系统的电路结构示意图。

如图2所示，第一通信模块110包括第一晶体管Q1、第二晶体管Q2，第一通信模块110可以通过第一晶体管Q1、第二晶体管Q2发送信号，且，第一晶体管Q1与第二晶体管Q2构成互补推挽输出。

在一个实施例中，第一晶体管Q1为P沟道金氧半场效晶体管，第二晶体管Q2为N沟道金氧半场效晶体管，但不以此为限。

如图2所示，第一通信模块110还包括第一过流保护电路112和第二过流保护电路114，其中，第一过流保护电路112用于对第一晶体管Q1进行过流保护，第二过流保护电路114用于对第二晶体管Q2进行过流保护。

在一个实施例中，第一过流保护电路112包括第一电阻R1、第一运算放大器U1、第二电阻R3及第一比较器U3。

其中，电阻R1的一端电性连接至第一晶体管Q1的漏极，另一端电性连接至单条信号线130；第一运算放大器U1，其第一输入端与第二输入端分别电性连接在电阻R1的两端，在本实施例中，第一输入端作为同相输入端，第二输入端为反相输入端，但并不限定，在其它实施例中，第一输入端也可以作为反相输入端，第二输入端作为同相输入端；电阻R3，电性连接在第一运算放大器U1的第二输入端与输出端间；第一比较器U3，第一输入端电性连接第一运算放大器的输出端，第二输入端用于输入参考电压信号Vref，即第一过流保护电路112的比较参考基准电压信号，参考电压可以根据实际所需任意给定。

在一个实施例中，第二过流保护电路114包括第三电阻R2、第二运算放大器U2、第四电阻R4及第二比较器U4。

其中，电阻R2，一端电性连接至第二晶体管Q2的漏极，另一端电性连接至电阻R1；第二运算放大器U2，第一输入端与第二输入端分别电性连接在电阻R2的两端；电阻R4，电性连接在第二运算放大器U2的第二输入端与输出端间；第二比较器U4，第一输入端电性连接第二运算放大器U2的输出端，第二输入端用于输入参考电压信号Vref。

如图2所示，第一通信模块110还包括第一逻辑或门U5，其第一输入端、第二输入端分别电性连接第一过流保护电路112的输出端与第二过流保护电路114的输出端，具体而言，第一逻辑或门U5的第一输入端电性连接第一比较器U3的输出端，第一逻辑或门U5的第二输入端电性连接第二比较器U4的输出端。并且，第一逻辑或门U5的输出端电性连接总线冲突裁定端。

第一通信模块110还包括第二逻辑或门U9、第一反相器U8、第三逻辑或门U6、第二反相器U10及第一逻辑与门U7。

其中，第二逻辑或门U9，其第一输入端电性连接第一逻辑或门U5的输出端，第二输入端电性连接第一通信模块110的控制端；第一反相器U8，输入端电性连接第一通信模块110的信号输入端；第三逻辑或门U6，第一输入端电性连接至第一反相器U8的输出端，第二输入端电性连接第二逻辑或门U9的输出端，输出端电性连接至第一晶体管Q1的栅极；第二反相器U10，输入端电性连接至第二逻辑或门U9的输出端；第一逻辑与门U7，第一输入端电性连接至第二反相器U10的输出端，第二输入端电性连接至第一反相器U8的输出端，输出端电性连接第二晶体管Q2的栅极。

如图2所示，第一通信模块110还包括第二逻辑与门U11及第五电阻R5。其中，第二逻辑与门U11，第一输入端电性连接至第二逻辑或门U9的输出端，第二输入端电性连接单条信号线130，输出端电性连接第一通信模块110的信号输入端；电阻R5，一端电性连接至第二逻辑与门U11的第二输入端，另一端电性连接等电势端。

下面对图2所示第一通信模块110的电路结构的工作原理进行详述。

串接在第一晶体管Q1、第二晶体管Q2间的电阻R1、R2，可以用于电流采样，在一实施例中，电阻R1、电阻R2的阻值可以选择相对较小的值，从而不影响总线驱动电流。

对于第一过流保护电路112。第一运算放大器U1将电阻R1上的电压放大并送入至第一比较器U3，与参考电压Vref进行比较，如果大于参考电压，则第一比较器U3输出高电平。而当电阻R1上的采样电流变大时，即流过电阻R1上的电流增大时，则电阻R1两端的电压也将增大，从而可能导致第一比较器U3输出高电平。

对于第二过流保护电路112。同理，第二运算放大器U2将电阻R2上的电压放大并送入至第二比较器U4，与参考电压Vref进行比较，如果大于参考电压，则第二比较器U4输出高电平。而当电阻R2上的采样电流变大时，即流过电阻R2上的电流增大时，则电阻R2两端的电压也将增大，从而可能导致第二比较器U4输出高电平。

第一比较器U3、第二比较器U4的输出送入至第一逻辑或门U5的第一输入端、第二输入端，并且，第一逻辑或门U5的输出送入至第二逻辑或门U9的第一输入端，而第二逻辑或门U9的第二输入端输入的是控制端的信号，则第二逻辑或门U9可以根据其第一输入端、第二输入端的信号输出相应的输出信号，此第二逻辑或门U9的输出信号，可以用来控制第一晶体管Q1、第二晶体管Q2。

由图2可知，当控制端（Master RT）的输入信号或总线冲突裁定端（MSWB_ERR）的输入信号为高电平时，比如，当第一比较器U3或者第二比较器U4的输出为高电平时而使第一逻辑或门U5输出高电平，从而使得总线冲突裁定端的输入信号为高电平。此时，使得第二逻辑或门U9的输出为高电平，则第三逻辑或门U6的输出为高电平，即第一晶体管Q1的栅极为高电平，从而使得第一晶体管Q1关断。此外，当第二逻辑或门U9的输出为高电平时，经过第二反相器U10与第一逻辑与门U7后，使得第二晶体管Q2的栅极为低电平，则第二晶体管Q2关断。因此，当控制端的输入信号或总线冲突裁定端的输入信号为高电平时，第一晶体管Q1与第二晶体管Q2都处于关断状态，则此时第一通信模块110可以处于接收状态，接收第二通信模块120所发送来的信号，并且可以通过信号输出端（Master In）输出至主机。

而当控制端的输入信号及总线冲突裁定端的输入信号都为低电平时，第一通信模块110才可以处于发送状态。具体而言，当控制端的输入信号为低电平、总线冲突状解除后且总线冲突裁定端的输入信号为低电平时，则第二逻辑或门U9的输出为低电平，则当信号输入端（Master Out）的输入信号为高电平时，从而使得第一晶体管Q1的栅极为低电平，进而使得第一晶体管Q1导通，且此时，第二晶体管Q2为关断，则可以通过第一晶体管Q1将主机输入至第一通信模块110的信号传输给第二通信模块120，进而传输至从机。此外，当第二逻辑或门U9的输出为低电平，而当信号输入端的输入信号为低电平时，则第二晶体管Q2的栅极为高电平，使得第二晶体管Q2导通，且此时，第一晶体管Q1关断，则此时可以通过第二晶体管Q2将主机输入至第一通信模块110的信号传输给第二通信模块120。

对于第二逻辑与门U11，其可以用于抑制主机在发送信号时接收到自身发送的信号。

对于第二通信模块120的电路结构，由于其与第一通信模块110为对称结构，为了叙述简要，不再赘述。

下面对主机通过通信系统100发送数据至从机，即通过单条信号线130实现双向通信相关的编码、通信协议及帧格式进行说明。

编码：

由于主机通过通信系统100发送至从机的所有数据或从机通过通信系统100发送至主机的所有数据，在发送时都必须经过比特编码以后才能发送，下面将对比特编码进行相关说明。

比特编码方式是指使用不同的脉宽对比特0和比特1进行编码，另外还定义了一种复位码，接收方（如从机）在接收到复位码后复位接收状态。

对于发送方（如主机）的比特0、比特1和复位码的编码：

表一

如表一所示，对比特0、比特1和复位码的脉宽进行了定义。

对于接收方（如从机）的比特0、比特1的编码：

对在接收方接收到的比特编码进行处理时，考虑到主从双方时钟差异，对接收的比特编码作如下约定：当接收到高电平时间小于等于4个时钟周期时为比特0，而当接收到高电平时间大于等于5个时钟周期时为比特1。

举例一：设主机方时钟为16MHz，从机方时钟为8MHz。

表二

由表二可知，当主机发送数据至从机时，主机发送的比特0高电平时间为125ns，即两个主机的时钟周期，比特1高电平时间为625ns，即10个主机的时钟周期。从机接收的时候对比特0采样为1个从机的时钟周期，比特1为5个时钟周期，可以看出从机能正确接收。

反之，当从机方发送数据时，从机方发送的比特0高电平时间为250ns，比特1为1250ns，主机方接收时对比特0采样为4个时钟周期，对比特1采样为20个时钟周期。

举例二：设主机方时钟为16MHz，从机方时钟为24MHz。

表三

由举例一、举例二可知，当从机时钟频率偏离主机时钟±50%时，从机均能正确接收主机方发送的比特编码，反之，主机方也能正确接收从机方发送的比特编码。

当然，反过来，当主机时钟频率偏离从机时钟频率±50%，双方也能正确解码。

上述示例为归零编码，若将波形反相，做非归零编码也可以应用在本发明的实施方式中。

通信协议：

总线上通信只能由主机发起，从机做出回应。

任何一方发送数据前，先发送一个复位码，以便接收方复位接收状态。

总线上的数据以帧的方式进行传输，帧由若干字节组成。

字节发送格式：

表四

由表四可知，每一个发送字节均包括起始位、数据位、偶校验位和应答位，以及插入的两个空位。

起始位用于辨识是主机发送的数据还是从机发送的数据。起始位为0表示是主机发送数据，为1表示是从机发送数据。

数据位高位在前，低位在后。

偶校验位为数据位Bit7到Bit0所有位异或结果。

空位表示在发送方发出一个数据后，切换到接收状态，而接收方在延时6个时钟周期后切换到发送状态，以便发送应答位。

应答位由接收方发出，在接收完偶校验位后，进行数据偶校验，若校验失败则回应0，即NACK，若接收方未准备好接收，也回应0。只有在接收方完整正确的接收了该字节时才回应1，即ACK。发送方若收到NACK，则重发该字节。在应答位结束后，若发送方还有数据未传送，则接收方切换为接收状态，发送方延时6个时钟周期后切换到发送状态继续发送数据。

任何一方从发送状态切换接收状态时是立即切换的，而从接收状态切换到发送状态需要延时6个时钟周期时间，藉此，可以避免产生总线冲突的情况。

帧格式：

主机发送的每一帧数据均由命令字节和可选的参数所构成，从机发送的数据帧由主机需要获取的数据组成。

主机发送的帧格式：

命令字节

[参数]

表五

从机发送的帧格式：

数据1

数据2

...

数据N

表六

下面以将该通信协议应用在单片机下载调试系统中举例说明命令字节的定义：

表七

由表七可知，命令字节由访问空间和命令组成。

访问空间用于指定读写的范围，定义如下：

Bit7	Bit6	Bit5	访问空间
				0	0	0	内部RAM低128字节
0	0	1	内部RAM高128字节
				0	1	0	特殊寄存器SFR
0	1	1	程序空间
				1	0	0	扩展RAM
1	0	1	扩展ROM
				1	1	0	EEPROM
1	1	1	下载调试模块寄存器

表八

命令定义如下：

表九

上述命令中，只有读RDM和写WRM命令的Bit7-Bit5有效，其它命令不关注。

Bit7	Bit6	Bit5	Bit4	Bit3	Bit2	Bit1	Bit0	命令
									X	X	X	0	0	0	0	0	SRST
X	X	X	0	0	0	1	1	ERASE
									X	X	X	0	0	1	0	0	FBREAK
X	X	X	0	0	1	0	1	BRK_RET

表十

系统复位命令SRST，无后续参数。

Bit[7:5]	Bit[4:0]
		XXX	SRST

表十一

读命令RDM，带后续参数，格式如下：

Bit[7:5]	Bit[4:0]	Bit[7:0]	Bit[7:0]	Bit[7:0]
					访问空间	RDM	读取长度N	地址高8位	地址低8位

表十二

其中，读取长度N的取值范围为1-255。

写命令WRM，带后续参数，格式如下：

Bit[7:5]	Bit[4:0]	Bit[7:0]	Bit[7:0]	Bit[7:0]
					访问空间	WRM	写入长度N	地址高8位	地址低8位

表十三

其中写入长度N的取值范围为1-255。

擦除命令ERASE，带后续参数，指定的擦除扇区号，格式如下：

Bit[7:5]	Bit[4:0]	Bit[7:0]
			XXX	ERASE	扇区号S

表十四

其中，扇区号S为0-255，255为擦除全片。

强制中断命令FBREAK，无后续参数，格式如下：

Bit[7:5]	Bit[4:0]
		XXX	FBREAK

表十五

断点恢复命令BRK_RET，无后续参数，格式如下：

Bit[7:5]	Bit[4:0]
		XXX	BRK_RET

表十六

由上可知，本发明所提出的通信系统，可以通过单条信号线实现双向通信。

其次，由于采用推挽输出方式，具有很强的总线驱动能力，抗干扰能力强，通信速度高。

此外，针对推挽输出设计了过流保护电路，可防止元件受损。

以上所述实施方式仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种通信系统，其特征在于，包括：

第一通信模块，包括：

信号输入端，用于接收第一发送信号；

信号输出端，用于输出第一接收信号；以及

控制端，用于控制所述第一通信模块处于发送状态或接收状态；

第二通信模块，包括：

信号输入端，用于接收第二发送信号，所述第二发送信号与所述第一接收信号一一对应；

信号输出端，用于输出第二接收信号，所述第二接收信号与所述第一发送信号一一对应；以及

控制端，用于控制所述第二通信模块处于发送状态或接收状态；以及

单条信号线，电性连接在所述第一通信模块和所述第二通信模块之间，所述单条信号线用于将来自第一通信模块的第一发送信号传送至所述第二通信模块的信号输出端以及将来自第二通信模块的第二发送信号传送至所述第一通信模块的信号输出端；

当所述第一通信模块的控制端为低电平且所述第二通信模块的控制端为高电平时，所述第一通信模块处于发送状态，所述第二通信模块处于接收状态；

当所述第一通信模块的控制端为高电平且所述第二通信模块的控制端为低电平时，所述第一通信模块处于接收状态，所述第二通信模块处于发送状态。

2.根据权利要求1所述的通信系统，其特征在于，所述第一通信模块和所述第二通信模块采用对称的电路结构。

3.根据权利要求2所述的通信系统，其特征在于，所述第一通信模块包括第一晶体管及第二晶体管，所述第一晶体管与所述第二晶体管构成互补推挽输出。

4.根据权利要求3所述的通信系统，其特征在于：

所述第一晶体管为P沟道金氧半场效晶体管；以及

所述第二晶体管为N沟道金氧半场效晶体管。

5.根据权利要求3所述的通信系统，其特征在于，所述第一通信模块还包括第一过流保护电路和第二过流保护电路，其中，所述第一过流保护电路用于对所述第一晶体管进行过流保护，所述第二过流保护电路用于对所述第二晶体管进行过流保护。

6.根据权利要求5所述的通信系统，其特征在于，所述第一过流保护电路包括：

第一电阻，一端电性连接至所述第一晶体管的漏极，另一端电性连接至所述单条信号线；

第一运算放大器，第一输入端与第二输入端分别电性连接在所述第一电阻的两端；

第二电阻，电性连接在所述第一运算放大器的第二输入端与输出端间；以及

第一比较器，第一输入端电性连接所述第一运算放大器的输出端，第二输入端用于输入参考电压信号。

7.根据权利要求6所述的通信系统，其特征在于，所述第二过流保护电路包括：

第三电阻，一端电性连接至所述第二晶体管的漏极，另一端电性连接至所述第一电阻；

第二运算放大器，第一输入端与第二输入端分别电性连接在所述第三电阻的两端；

第四电阻，电性连接在所述第二运算放大器的第二输入端与输出端间；以及

第二比较器，第一输入端电性连接所述第二运算放大器的输出端，第二输入端用于输入所述参考电压信号。

8.根据权利要求5所述的通信系统，其特征在于，所述第一通信模块还包括总线冲突裁定端，所述第一过流保护电路的输出端与所述第二过流保护电路的输出端电性连接第一逻辑或门的第一输入端、第二输入端，所述第一逻辑或门的输出端电性连接至所述总线冲突裁定端。

9.根据权利要求8所述的通信系统，其特征在于，所述第一通信模块还包括：

第二逻辑或门，第一输入端电性连接所述第一逻辑或门的输出端，第二输入端电性连接所述第一通信模块的控制端；

第一反相器，输入端电性连接所述信号输入端；

第三逻辑或门，第一输入端电性连接至所述第一反相器的输出端，第二输入端电性连接所述第二逻辑或门的输出端，输出端电性连接至所述第一晶体管的栅极；

第二反相器，输入端电性连接至所述第二逻辑或门的输出端；以及

第一逻辑与门，第一输入端电性连接至所述第二反相器的输出端，第二输入端电性连接至第一反相器的输出端，输出端电性连接所述第二晶体管的栅极。

10.根据权利要求9所述的通信系统，其特征在于，所述第一通信模块还包括：

第二逻辑与门，第一输入端电性连接至所述第二逻辑或门的输出端，第二输入端电性连接所述单条信号线，输出端电性连接信号输入端；以及

第五电阻，一端电性连接至所述第二逻辑与门的第二输入端，另一端电性连接等电势端。