JP2008206038A - 分周回路 - Google Patents

Abstract

【課題】動作周波数範囲が広く、且つ、特別な切替え回路や制御回路を使用することなく小型で低消費電力の分周回路の提供を図る。
【解決手段】マスター回路１およびスレーブ回路２を有する分周回路であって、前記マスター回路１または前記スレーブ回路２の少なくとも一方の負荷部のインピーダンスを、周波数が高くなるに従って低くなるように構成する。
【選択図】図５

Description

本発明は、限定的な周波数範囲で動作するダイナミック分周回路に関し、特に、マスター回路およびスレーブ回路を有するマスタースレーブ型の分周回路に関する。

分周回路（分周器）は、入力信号周波数の整数分の一の信号を生成する基本回路であり、無線通信システム内の周波数シンセサイザＩＣにおけるプリスケーラ部、光通信用ＩＣにおけるクロック生成部、或いは、π／２移相器など広範に利用されている。

分周回路には、直流近くまで動作するスタティック分周回路と、限定的な周波数範囲で動作するダイナミック分周回路がある。ダイナミック分周回路は、スタティック分周回路と比較して低消費電力で高速動作が可能という特長を有しており、近年の高速化が進む無線／光通信システムへの適用例が増えてきている。

従来、マスター回路およびスレーブ回路を有するマスタースレーブ型（クロックトインバータ型とも称される）のダイナミック分周回路が提案されている（例えば、特許文献１参照）。従来のマスタースレーブ型のダイナミック分周回路において、スレーブ回路の出力はマスター回路にフィードバックされており、マスター回路またはスレーブ回路をクロックに従ってオンからオフへ、或いは、オフからオンへ切り替えることにより分周動作を行うようになっている。

また、従来、ダイナミック分周回路として正帰還回路を設ける構成も提案されている（例えば、特許文献２参照）。この正帰還回路を設けたダイナミック分周回路は、動作周波数範囲を拡大することはできるものの、正帰還回路に電流を供給する必要があるため、消費電力が増大することになる。

さらに、従来、動作周波数に応じて負荷抵抗をデジタル的に切り替えるマスタースレーブ型のダイナミック分周回路も提案されている（例えば、特許文献３参照）。この場合、負荷抵抗を切り替えるための切替え回路や制御回路が必要となるため、回路規模や消費電力の増大を招いている。

特許第３３５０３３７号公報 特開２０００−０２２５２１号公報 特開２０００−２６１３１１号公報（図２）

図１は従来のマスタースレーブ型ダイナミック分周回路の一例を示す回路図であり、図２は図１に示す分周回路の動作を説明するための図である。図１において、参照符号１００はマスター回路、２００はスレーブ回路、ＧＮＤは高電位電源（接地電位：例えば、０ボルト）、Ｖssは低電位電源（例えば、−１．６ボルト）、Ｃ_Lはスレーブ回路の負荷容量、Ｒ_Lはスレーブ回路の負荷抵抗、そして、Ｖｂは制御バイアス電圧を示している。また、図２（ａ）は高速の（動作する）場合を示し、また、図２（ｂ）は低速の（動作しない）場合を示している。

図１に示されるように、従来のマスタースレーブ型ダイナミック分周回路の一例は、マスター回路１００およびスレーブ回路２００で構成され、マスター回路１００は、抵抗Ｒ１０１〜Ｒ１０３、ダイオードＤ１０１，Ｄ１０２およびトランジスタ（ｎチャネル型ＭＯＳトランジスタ）Ｔ１０１〜Ｔ１０７（Ｔ１０８）を備え、また、スレーブ回路２００は、抵抗Ｒ２０１〜Ｒ２０３、ダイオードＤ２０１，Ｄ２０２およびトランジスタＴ２０１〜Ｔ２０７を備えている。なお、図１は、負の電源電圧（Ｖss）で駆動される差動の分周回路を示しているが、正の電源電圧で駆動される差動の分周回路、或いは、シングルエンドの分周回路も同様である。

ここで、トランジスタＴ１０３およびＴ２０３のゲートには、差動のクロックＩＮ（Ｐ）およびＩＮ（Ｎ）が入力され、さらに、マスター回路１００の差動対トランジスタＴ１０１，Ｔ１０２のゲートには、スレーブ回路２００の差動出力（分周回路の出力ＯＵＴ（Ｐ），ＯＵＴ（Ｎ））が入力され、また、スレーブ回路２００の差動対トランジスタＴ２０１，Ｔ２０２のゲートには、マスター回路１００の差動出力が入力されている。なお、トランジスタＴ１０６〜Ｔ１０８，Ｔ２０６およびＴ２０７のゲートには、制御バイアス電圧Ｖｂが印加されている。

まず、図２（ａ）に示されるように、マスタースレーブ型ダイナミック分周回路は、例えば、クロック（負論理のクロックＩＮ（Ｎ））の電位が高レベル『Ｈ』でスレーブ回路２００がオンのとき、マスター回路１００の出力がスレーブ回路２００に入力され、スレーブ回路２００を増幅器とみたてた場合の増幅率に応じた信号がスレーブ出力（図１では、正論理のスレーブ出力ＯＵＴ（Ｐ））に現れる。

次に、図２（ｂ）に示されるように、マスタースレーブ型ダイナミック分周回路は、例えば、クロック（負論理のクロックＩＮ（Ｎ））の電位が低レベル『Ｌ』になってスレーブ回路２００がオフすると、スレーブ回路２００の出力（正論理のスレーブ出力ＯＵＴ（Ｐ））は時定数Ｒ_L，Ｃ_Lに応じて減衰して行く。なお、負論理のスレーブ出力ＯＵＴ（Ｎ））も時定数Ｒ_L，Ｃ_Lに応じて減衰するのは同様であり、さらに、マスター回路１００の出力に関しても同様である。

ここで、マスタースレーブ型ダイナミック分周回路の場合、上述したように、出力信号は時定数Ｒ_L，Ｃ_Lで減衰するため、クロック周波数が高い場合には、図２（ａ）に示されるように、出力信号が減衰しきる（放電し尽くす）前に次のクロック（負論理のクロックＩＮ（Ｎ））が高レベル『Ｈ』となって正常に分周動作を行うが、クロック周波数が低い場合には、図２（ｂ）に示されるように、次のクロック（負論理のクロックＩＮ（Ｎ））が高レベル『Ｈ』となるころには出力信号が減衰しきって（放電し尽くして）しまい、正常に分周動作を行わない、といった現象が生じる。

このように、ダイナミック分周回路は、低消費電力で高速動作が可能であるという特長をもつ反面、負荷容量などへの充放電で状態が決まるため、容量値と回路の充放電能力によって動作周波数が規定され、一般に、その動作周波数範囲が狭いという問題がある。

なお、スタティック分周回路の場合には、前述したように、クロックが変化しても、例えば、正帰還回路により元の電位が保持される。すなわち、スタティック分周回路の場合には、正帰還回路を用いて安定動作が実現されるが、消費電力およびチップ面積が増加するという問題がある。

図３は従来のマスタースレーブ型ダイナミック分周回路の他の例を示す回路図であり、図４は図３に示す分周回路の入力感度と周波数の関係を示す図である。ここで、図３に示す回路は、前述した特許文献３に開示されたもので正の電源電圧（Ｖcc）で駆動される差動の分周回路であり、トランジスタとしてＮＰＮ型バイポーラトランジスタが使用されている。

図３に示されるように、従来のマスタースレーブ型ダイナミック分周回路の他の例は、マスター回路１０１およびスレーブ回路２０１で構成され、マスター回路１０１は、抵抗Ｒ１１１〜Ｒ１１３およびＲ１２０、並びに、トランジスタ（ＮＰＮ型バイポーラトランジスタ）Ｔ１１１〜Ｔ１１３を備え、また、スレーブ回路２０１は、抵抗Ｒ２１１〜Ｒ２１３およびＲ２２０、並びに、トランジスタＴ２１１〜Ｔ２１３を備えている。なお、参照符号ＣＳは電流源を示している。

ここで、抵抗Ｒ１１１〜Ｒ１１３は、マスター回路１０１における負荷手段１１１を構成し、また、抵抗Ｒ２１１〜Ｒ２１３は、スレーブ回路２０１における負荷手段２１１を構成している。ここで、マスター回路１０１およびスレーブ回路２０１の負荷手段１１１および２１１は、負荷の大きさが切り替えられるようになっている。

すなわち、マスター回路１０１の負荷手段１１１（スレーブ回路２０１の負荷手段２１１）において、端子ＶＲをオープンにすることにより電源線（Ｖcc）と出力端子Ｖ０＋（Ｖ０−）との間の負荷を、抵抗Ｒ１１２とＲ１１３（抵抗Ｒ２１２とＲ２１３）による抵抗値（例えば、負荷抵抗Ｒ_L＝９００Ω）として電圧振幅を大きくし、低い動作周波数にも対応可能とし、さらに、端子ＶＲを電源線（Ｖcc）に接続することにより電源線（Ｖcc）と出力端子Ｖ０＋（Ｖ０−）との間の負荷を抵抗Ｒ１１１〜Ｒ１１３（抵抗Ｒ２２１〜Ｒ２１３）による抵抗値（例えば、負荷抵抗Ｒ_L＝５００Ω）として電圧振幅を小さくし、高い動作周波数にも対応可能としている。

すなわち、図４に示されるように、図３の従来のマスタースレーブ型ダイナミック分周回路の他の例は、例えば、負荷手段１１１（２１１）による負荷抵抗Ｒ_Lが５００Ωの場合には４０ＧＨz〜６０ＧＨzの入力信号（Ｖ２＋，Ｖ２−）の分周を行うと共に、例えば、負荷手段１１１（２１１）の負荷抵抗Ｒ_Lが９００Ωの場合には３０ＧＨz〜５０ＧＨzの入力信号の分周を行い、結果として、負荷手段１１１（２１１）を制御することで３０ＧＨz〜６０ＧＨzの範囲で分周を行うことができるようになっている。

このように、従来、負荷抵抗を切り替えて動作周波数を広くするダイナミック分周回路が知られていた。しかしながら、このダイナミック分周回路は、負荷抵抗を切り替えるための切替え回路や制御回路が必要となるため、回路規模が大きくなり、また、消費電力の増大を招くといった問題がある。

本発明は、上述した従来技術が有する課題に鑑み、動作周波数範囲が広く、且つ、特別な切替え回路や制御回路を使用することなく小型で低消費電力の分周回路の提供を目的とする。

本発明によれば、マスター回路およびスレーブ回路を有する分周回路であって、前記マスター回路または前記スレーブ回路の少なくとも一方の負荷部のインピーダンスを、周波数が高くなるに従って低くなるようにしたことを特徴とする分周回路が提供される。

前記負荷部は、入力信号が与えられるトランジスタと第１の電源線との間に直列接続された２つの負荷抵抗と、該２つの負荷抵抗の一方と並列に接続されたキャパシタと、を備えるのが好ましい。また、前記直列接続された２つの負荷抵抗の合成抵抗値は、該分周回路の動作周波数の低周波数域に適した値とされ、且つ、前記２つの負荷抵抗のうち前記キャパシタが並列接続されていない方の負荷抵抗の抵抗値は、該分周回路の動作周波数の高周波数域に適した値とされるのが好ましい。

本発明によれば、動作周波数範囲が広く、且つ、特別な切替え回路や制御回路を使用することなく小型で低消費電力の分周回路を提供することができる。

以下、本発明に係る分周回路の実施例を、添付図面を参照して詳述する。

図５は本発明に係る分周回路の第１実施例を示す回路図である。図５において、参照符号１はマスター回路、２はスレーブ回路、ＧＮＤは高電位電源（接地電位：例えば、０ボルト）、Ｖssは低電位電源（例えば、−１．６ボルト）、そして、Ｖｂは制御バイアス電圧を示している。

図５に示されるように、本第１実施例の分周回路は、マスター回路１およびスレーブ回路２で構成され、マスター回路１は、抵抗Ｒ１１〜Ｒ１５、ダイオードＤ１１，Ｄ１２、キャパシタＣ１１，Ｃ１２およびトランジスタ（ｎチャネル型ＭＯＳトランジスタ）Ｔ１１〜Ｔ１７（Ｔ１８）を備え、また、スレーブ回路２は、抵抗Ｒ２１〜Ｒ２５、ダイオードＤ２１，Ｄ２２およびトランジスタＴ２１〜Ｔ２７を備えている。なお、図５は、負の電源電圧（Ｖss）で駆動される差動の分周回路を示しているが、正の電源電圧で駆動される差動の分周回路、或いは、シングルエンドの分周回路も同様である。

前述した図１に示す従来の分周回路との比較から明らかなように、本第１実施例の分周回路は、マスター回路１において、抵抗Ｒ１２とトランジスタＴ１１のドレインとの間に、並列接続された抵抗Ｒ１４およびキャパシタＣ１１を挿入すると共に、抵抗Ｒ１３とトランジスタＴ１２のドレインとの間に、並列接続された抵抗Ｒ１５およびキャパシタＣ１２を挿入している。

さらに、本第１実施例の分周回路は、スレーブ回路２において、抵抗Ｒ２２とトランジスタＴ２１のドレインとの間に、並列接続された抵抗Ｒ２４およびキャパシタＣ２１を挿入すると共に、抵抗Ｒ２３とトランジスタＴ２２のドレインとの間に、並列接続された抵抗Ｒ２５およびキャパシタＣ２２を挿入している。なお、抵抗Ｒ１２，Ｒ１３，Ｒ２２，Ｒ２３の抵抗値は、前述した図１の分周回路における抵抗Ｒ１０２，Ｒ１０３，Ｒ２０２，Ｒ２０３の抵抗値と同一またはやや低い値とされている。

ここで、マスター回路１において、差動対トランジスタの第１のトランジスタＴ１１と第１の電源線（接地線：ＧＮＤ）との間に設けられた第１のマスター回路用負荷部は、第１のトランジスタＴ１１と第１の電源線ＧＮＤとの間に直列接続された２つのマスター回路用負荷抵抗Ｒ１２，Ｒ１４、および、該２つのマスター回路用負荷抵抗の一方Ｒ１４と並列に接続されたマスター回路用負荷キャパシタＣ１１を備え、また、差動対トランジスタの第２のトランジスタＴ１２と第１の電源線ＧＮＤとの間に設けられた第２のマスター回路用負荷部は、第２のトランジスタＴ１２と第１の電源線ＧＮＤとの間に直列接続された２つのマスター回路用負荷抵抗Ｒ１３，Ｒ１５、および、該２つのマスター回路用負荷抵抗の一方Ｒ１５と並列に接続されたマスター回路用負荷キャパシタＣ１２を備えている。

同様に、スレーブ回路２において、差動対トランジスタの第３のトランジスタＴ２１と第１の電源線ＧＮＤとの間に設けられた第１のスレーブ回路用負荷部は、第３のトランジスタＴ２１と第１の電源線ＧＮＤとの間に直列接続された２つのスレーブ回路用負荷抵抗Ｒ２２，Ｒ２４、および、該２つのマスター回路用負荷抵抗の一方Ｒ２４と並列に接続されたスレーブ回路用負荷キャパシタＣ２１を備え、また、差動対トランジスタの第４のトランジスタＴ２２と第１の電源線ＧＮＤとの間に設けられた第２のスレーブ回路用負荷部は、第４のトランジスタＴ２２と第１の電源線ＧＮＤとの間に直列接続された２つのスレーブ回路用負荷抵抗Ｒ２３，Ｒ２５、および、該２つのマスター回路用負荷抵抗の一方Ｒ２５と並列に接続されたマスター回路用負荷キャパシタＣ２２を備えている。

さらに、前述した図１に示す分周回路と同様に、トランジスタＴ１３およびＴ２３のゲートには、差動のクロックＩＮ（Ｐ）およびＩＮ（Ｎ）が入力され、また、マスター回路１の差動対トランジスタＴ１１，Ｔ１２のゲートには、スレーブ回路２の差動出力（分周回路の出力ＯＵＴ（Ｐ），ＯＵＴ（Ｎ））が入力され、そして、スレーブ回路２の差動対トランジスタＴ２１，Ｔ２２のゲートには、マスター回路１の差動出力が入力されている。なお、トランジスタＴ１６〜Ｔ１８，Ｔ２６およびＴ２７のゲートには、制御バイアス電圧Ｖｂが印加されている。ここで、例えば、第１のマスター回路用負荷部（他も同様）において、並列接続した抵抗Ｒ１４およびキャパシタＣ１１と、抵抗Ｒ１２との接続を入れ替えることができるのはいうまでもない。

図６は図５に示す分周回路の負荷抵抗と周波数の関係を示す図であり、また、図７は図５に示す分周回路の入力感度と周波数の関係を従来の分周回路におけるものと比較して示す図である。

図６に示されるように、本第１実施例の分周回路によれば、高周波数域において、キャパシタＣ１１（Ｃ１２，Ｃ２１，Ｃ２２）は、抵抗Ｒ１４（Ｒ１５，Ｒ２４，Ｒ２５）を短絡してあたかも抵抗Ｒ１２（Ｒ１３，Ｒ２２，Ｒ２３）のみからなる負荷であるかのように作用する。一方、低周波数域において、キャパシタＣ１１（Ｃ１２，Ｃ２１，Ｃ２２）のインピーダンスが高くなり、抵抗Ｒ１２（Ｒ１３，Ｒ２２，Ｒ２３）と抵抗Ｒ１４（Ｒ１５，Ｒ２４，Ｒ２５）の和（合成抵抗：Ｒ１２＋Ｒ１４）の負荷が接続されるように作用する。

ここで、マスター回路およびスレーブ回路の負荷容量はそれぞれほぼ一定と考えられるため、上記のような負荷構成とすることによって、本第１実施例の分周回路は、高周波数域で時定数を小さくすると共に、低周波数となるに従って時定数が増加するように、低周波数域での充放電時間が延ばしてクロックがオフする時の信号電位変化が小さくなるようにして、動作帯域を広げるようになっている。

すなわち、図７に示されるように、本第１実施例の分周回路は、例えば、前述した図３に示す従来の分周回路における切替え回路を用いることなく、高周波数域と低周波数域の負荷の値を動作周波数に応じて変化させることができ、動作周波数範囲が広く、且つ、特別な切替え回路や制御回路を使用することなく小型で低消費電力とすることができる。

なお、本第１実施例（本発明）の分周回路における負荷構成は、従来の増幅器などに用いられるアナログ回路の設計思想では発想し得ない。なぜならば、負荷抵抗に対して並列にキャパシタを接続する手法は、低域での利得跳ね上げ、すなわち、３ｄＢ帯域低下につながるため、広帯域化をねらうアナログ設計思想とは全く逆の発想だからである。

具体的に、図７に示されるように、図３および図４を参照して説明した従来のダイナミック分周回路では、例えば、負荷抵抗Ｒ_Lの値を９００Ωおよび５００Ωに切り替え、Ｒ_L＝５００Ωで４０ＧＨz〜６０ＧＨzの周波数範囲で動作させ、且つ、Ｒ_L＝９００Ωで３０ＧＨz〜５０ＧＨzの周波数範囲で動作させていたのに対して、本第１実施例の分周回路では、例えば、抵抗Ｒ１２（Ｒ１３，Ｒ２２，Ｒ２３），Ｒ１４（Ｒ１５，Ｒ２４，Ｒ２５）およびキャパシタＣ１１（Ｃ１２，Ｃ２１，Ｃ２２）の値を、それぞれＲ１２＝５００Ω，Ｒ１４＝４００Ω，Ｃ１１＝５０ｆＦとすることで、２０ＧＨz〜６０ＧＨzの周波数範囲（図７における曲線ＬＬ参照）が得られる。

従って、本第１実施例の分周回路によれば、特別な切替え回路や制御回路を使用することなく動作周波数範囲を３０％以上広げることができる。さらに、本第１実施例の分周回路は、特別な切替え回路や制御回路が不要なため回路規模を小さくすることができ、また、正帰還回路のような電力を消費する回路が不要なので消費電力を低く抑えながら、従来回路より動作周波数範囲を広くすることが可能である。

なお、使用するトランジスタとしては、例えば、０．１３μｍのＩｎＰ（インジウム・リン）ＨＥＭＴ（High Electron Mobility Transistor）である。このトランジスタの高周波特性の指標であるｆＴは１７０ＧＨzを超えるため、６０ＧＨz程度までの分周動作が可能である。もちろん、使用するトランジスタや各抵抗およびキャパシタの値は様々に変更することができる。

図８は本発明に係る分周回路の第２実施例を示す回路図である。
図８と前述した図５との比較から明らかなように、本第２実施例の分周回路は、第１実施例の分周回路に対してキャパシタＣ１３およびＣ２３を追加したものである。

すなわち、第１のマスター回路用負荷部における２つのマスター回路用負荷抵抗Ｒ１２，Ｒ１４の接続ノードと、第２のマスター回路用負荷部における２つのマスター回路用負荷抵抗Ｒ１３，Ｒ１５の接続ノードとの間に追加マスター回路用負荷キャパシタＣ１３を設けると共に、第１のスレーブ回路用負荷部における２つのスレーブ回路用負荷抵抗Ｒ２２，Ｒ２４の接続ノードと、第２のスレーブ回路用負荷部における２つのスレーブ回路用負荷抵抗Ｒ２３，Ｒ２５の接続ノードとの間に設けた追加スレーブ回路用負荷キャパシタＣ２３を設けるようになっている。

この追加したキャパシタＣ１３およびＣ２３は、差動動作のために半分の容量で済むことになり、回路の占有面積を一層縮小することが可能となる。

図９は本発明に係る分周回路の第３実施例を示す回路図である。
図９と上述した図８との比較から明らかなように、本第３実施例の分周回路は、第２実施例の分周回路におけるキャパシタＣ１１，Ｃ１２およびＣ２１，Ｃ２２をそれぞれダイオードＤ１３，Ｄ１４およびＤ２３，Ｄ２４として構成し、ダイオードの拡散容量を使用するようになっている。すなわち、ダイオードは、分周回路の動作周波数において、高周波数域ではキャパシタとして機能し、また、低周波数域では高抵抗体として機能する特性を利用するものである。

図１０は本発明に係る分周回路の第４実施例を示す回路図である。
図１０と前述した図５との比較から明らかなように、本第４実施例の分周回路は、第１実施例の分周回路に対して、さらに、トランジスタＴ１９１〜Ｔ１９４，Ｔ２９１〜２９４、キャパシタＣ１４，Ｃ１５，Ｃ２４，Ｃ２５、および、ダイオード（バラクタ）Ｄ１５，Ｄ１６，Ｄ２５，Ｄ２６を追加したものである。

なお、本第４実施例の分周回路は、マスター回路１およびスレーブ回路２において、図５における並列接続した抵抗Ｒ１４（Ｒ１５，Ｒ２４，Ｒ２５）およびキャパシタＣ１１（Ｃ１２，Ｃ２１，Ｃ２２）と、抵抗Ｒ１２（Ｒ１３，Ｒ２２，Ｒ２３）との接続が入れ替えられている。

すなわち、図１０に示されるように、本第４実施例の分周回路において、抵抗Ｒ１４（Ｒ１５，Ｒ２４，Ｒ２５）の電位をトランジスタＴ１９１（Ｔ１９２，Ｔ２９１，Ｔ２９２）によるソースフォロア回路で受け、ソースフォロア出力をバラクタ（可変容量ダイオードまたはバリキャップとも称する）Ｄ１５（Ｄ１６，Ｄ２５，Ｄ２６）に加える。バラクタＤ１５（Ｄ１６，Ｄ２５，Ｄ２６）は、アノードがソースフォロア出力に接続され、カソードがキャパシタＣ１１（Ｃ１２，Ｃ２１，Ｃ２２）と抵抗Ｒ１２（Ｒ１３，Ｒ２２，Ｒ２３）の並列回路の出力（トランジスタＴ１１（Ｔ１２，Ｔ２１，Ｔ２２）のドレイン）に接続されている。

ここで、第１のマスター回路用負荷部（第２のマスター回路用負荷部、並びに、第１および第２のスレーブ回路用負荷部も同様）において、抵抗Ｒ１４の電位は周波数によらず一定であるため、バラクタＤ１５のアノード電位も一定であるのに対して、バラクタＤ１５のカソード電位は、キャパシタＣ１１と抵抗Ｒ１２の並列回路の出力が高周波数域で小さく、且つ、低周波数域で大きいため、周波数により変化する。すなわち、高周波数域ではバラクタＤ１５の両端子間の電位差は小さく、また、低周波数域ではバラクタＤ１５の両端子間の電位差は大きい。

従って、バラクタＤ１５の容量は、高周波数域で小さく、且つ、低周波数域で大きくなる。すなわち、本第４実施例の分周回路では、周波数に応じて負荷容量も変化するようになっている。この本第４実施例の分周回路によれば、低周波数域では、前述した負荷抵抗の増大による効果に加えて、負荷容量の増大による効果も加わるため、時定数が上述した第１〜第３実施例よりも大きくなり、より低い周波数での動作が可能となる。

図１１は本発明に係る分周回路の第５実施例を示す回路図である。
図１１と上述した図１０との比較から明らかなように、本第５実施例の分周回路は、抵抗Ｒ１４（Ｒ２４）の電位をトランジスタＴ１９１（Ｔ２９１）ではなくトランジスタＴ１９２（Ｔ２９２）によるソースフォロア回路で受け、また、抵抗Ｒ１５（Ｒ２５）の電位をトランジスタＴ１９２（Ｔ２９２）ではなくトランジスタＴ１９１（Ｔ２９１）によるソースフォロア回路で受けるようになっている。すなわち、バラクタＤ１５，Ｄ１６（Ｄ２５，Ｄ２６）のカソードが互いの差動信号側に接続されている。

このように接続にすることで、バラクタＤ１５，Ｄ１６，Ｄ２５，Ｄ２６の両端子間の電圧の変化が第４の実施例よりも大きくなり、低周波数域での時定数がさらに大きくなって、より一層低い周波数での分周動作が可能となる。

図１２は本発明に係る分周回路の第６実施例を示す回路図である。
図１２と前述した図１０との比較から明らかなように、本第６実施例の分周回路は、各ソースフォロア用トランジスタＴ１９１，Ｔ１９２，Ｔ２９１，Ｔ２９２のゲートを高電位電源線（ＧＮＤ）に接続するようになっている。

すなわち、マスター回路１は、ゲートおよびドレインが第１の電源線（高電位電源線ＧＮＤ）に接続された第５および第６のトランジスタＴ１９１，Ｔ１９２と、これら第５および第６のトランジスタＴ１９１，Ｔ１９２の各ソースおよびマスター回路１の各差動対トランジスタＴ１１，Ｔ１２のドレインとの間に接続された第１および第２のマスター回路用バラクタＤ１５，Ｄ１６と、を備え、同様に、スレーブ回路２は、ゲートおよびドレインが第１の電源線（ＧＮＤ）に接続された第７および第８のトランジスタＴ２９１，Ｔ２９２と、これら第７および第８のトランジスタＴ２９１，Ｔ２９２の各ソースおよびスレーブ回路２の各差動対トランジスタＴ２１，Ｔ２２のドレインとの間に接続された第１および第２のスレーブ回路用バラクタＤ２５，Ｄ２６と、を備えている。

このような回路構成でも、バラクタＤ１５，Ｄ１６，Ｄ２５，Ｄ２６の容量を利用して、より低い周波数での動作を可能とするようになっている。

図１３は本発明に係る分周回路の第７実施例を示す回路図である。
図１３に示されるように、本第７実施例の分周回路はシングルエンドの構成とされており、マスター回路１は、トランジスタＴ１１，Ｔ１３、抵抗Ｒ１２，Ｒ１４およびキャパシタＣ１１を備え、また、スレーブ回路２は、トランジスタＴ２１，Ｔ２３、抵抗Ｒ２２，Ｒ２４およびキャパシタＣ２１を備えて構成されている。なお、インバータＩは、シングルエンドの入力クロックＩＮを反転してトランジスタＴ２３のゲートへ供給するためのものである。

ここで、本第７実施例の分周回路では、高電位電源をＶcc（例えば、＋１．６ボルト）とされ、低電位電源をＧＮＤ（接地電位：０ボルト）とされている。また、例えば、マスター回路１のマスター回路用負荷部において、並列接続された抵抗Ｒ１２およびキャパシタＣ１１が高電位電源Ｖccに接続され、抵抗Ｒ１４がトランジスタＴ１１のドレインに接続されているが、これは、例えば、前述した図５のように接続を逆にしてもよいのはいうまでもない。

このように、本発明は、差動構成の分周回路だけでなくシングルエンド構成の分周回路に対しても適用することができる。

以上、詳述したように、本発明によれば、特別な切替え回路や制御回路が不要なため回路規模が小さく、また、正帰還回路のような電力を消費する回路がないので消費電力を低く抑えながら、動作周波数範囲が広いダイナミック分周回路を提供することができる。具体的に、単純な１／２分周回路を想定した場合、切替え回路や制御回路は分周回路コア部とほぼ同等の面積を占有するため、例えば、図３を参照して説明した負荷を切り替えて動作周波数を拡大する従来の分周回路に比較して回路規模を５０％以上低減することができる。

（付記１）
マスター回路およびスレーブ回路を有する分周回路であって、前記マスター回路または前記スレーブ回路の少なくとも一方の負荷部のインピーダンスを、周波数が高くなるに従って低くなるようにしたことを特徴とする分周回路。

（付記２）
付記１に記載の分周回路において、
前記負荷部は、入力信号が与えられるトランジスタと第１の電源線との間に直列接続された２つの負荷抵抗と、該２つの負荷抵抗の一方と並列に接続されたキャパシタと、を備えることを特徴とする分周回路。

（付記３）
付記２に記載の分周回路において、
前記直列接続された２つの負荷抵抗の合成抵抗値は、該分周回路の動作周波数の低周波数域に適した値とされ、且つ、前記２つの負荷抵抗のうち前記キャパシタが並列接続されていない方の負荷抵抗の抵抗値は、該分周回路の動作周波数の高周波数域に適した値とされていることを特徴とする分周回路。

（付記４）
付記１に記載の分周回路において、
前記負荷部は、前記マスター回路および前記スレーブ回路の両方に設けられ、且つ、
前記マスター回路の負荷部および前記スレーブ回路の負荷部は、同様の構成とされていることを特徴とする分周回路。

（付記５）
付記４に記載の分周回路において、
該分周回路は、差動回路として構成され、
前記マスター回路の差動出力は、前記スレーブ回路の差動対トランジスタに入力され、且つ、該スレーブ回路の差動出力は、該マスター回路の差動対トランジスタにフィードバックされると共に、前記分周回路の出力とされ、
前記マスター回路に設けられた負荷部は、前記マスター回路の差動対トランジスタの第１のトランジスタと第１の電源線との間に設けられた第１のマスター回路用負荷部と、前記マスター回路の差動対トランジスタの第２のトランジスタと前記第１の電源線との間に設けられた第２のマスター回路用負荷部と、を備え、
前記スレーブ回路に設けられた負荷部は、前記スレーブ回路の差動対トランジスタの第３のトランジスタと前記第１の電源線との間に設けられた第１のスレーブ回路用負荷部と、前記スレーブ回路の差動対トランジスタの第４のトランジスタと前記第１の電源線との間に設けられた第２のスレーブ回路用負荷部と、を備えることを特徴とする分周回路。

（付記６）
付記５に記載の分周回路において、
前記第１および第２のマスター回路用負荷部は、それぞれ前記第１または第２のトランジスタと前記第１の電源線との間に直列接続された２つのマスター回路用負荷抵抗と、該２つのマスター回路用負荷抵抗の一方と並列に接続されたマスター回路用負荷キャパシタと、を備え、
前記第１および第２のスレーブ回路用負荷部は、それぞれ前記第３または第４のトランジスタと前記第１の電源線との間に直列接続された２つのスレーブ回路用負荷抵抗と、該２つのスレーブ回路用負荷抵抗の一方と並列に接続されたスレーブ回路用負荷キャパシタと、を備えることを特徴とする分周回路。

（付記７）
付記６に記載の分周回路において、
前記直列接続された２つのマスター回路用負荷抵抗の合成抵抗値、および、前記直列接続された２つのスレーブ回路用負荷抵抗の合成抵抗値は、該分周回路の動作周波数の低周波数域に適した値とされ、且つ、
前記２つのマスター回路用負荷抵抗のうち前記マスター回路用負荷キャパシタが並列接続されていない方のマスター回路用負荷抵抗の抵抗値、および、前記２つのスレーブ回路用負荷抵抗のうち前記スレーブ回路用負荷キャパシタが並列接続されていない方のスレーブ回路用負荷抵抗の抵抗値は、該分周回路の動作周波数の高周波数域に適した値とされていることを特徴とする分周回路。

（付記８）
付記６に記載の分周回路において、さらに、
前記第１のマスター回路用負荷部における前記２つのマスター回路用負荷抵抗の接続ノードと、前記第２のマスター回路用負荷部における前記２つのマスター回路用負荷抵抗の接続ノードとの間に設けた追加マスター回路用負荷キャパシタと、
前記第１のスレーブ回路用負荷部における前記２つのスレーブ回路用負荷抵抗の接続ノードと、前記第２のスレーブ回路用負荷部における前記２つのスレーブ回路用負荷抵抗の接続ノードとの間に設けた追加スレーブ回路用負荷キャパシタと、を備えることを特徴とする分周回路。

（付記９）
付記６に記載の分周回路において、
前記マスター回路用負荷キャパシタおよび前記スレーブ回路用負荷キャパシタを、それぞれダイオードで構成したことを特徴とする分周回路。

（付記１０）
付記６に記載の分周回路において、
前記ダイオードは、バラクタであることを特徴とする分周回路。

（付記１１）
付記６に記載の分周回路において、
前記マスター回路は、さらに、前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受ける第１および第２のマスター回路用ソースフォロア回路と、該第１および第２のマスター回路用ソースフォロア回路の出力が印加される第１および第２のマスター回路用バラクタと、を備え、且つ、
前記スレーブ回路は、さらに、前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受ける第１および第２のスレーブ回路用ソースフォロア回路と、該第１および第２のスレーブ回路用ソースフォロア回路の出力が印加される第１および第２のスレーブ回路用バラクタと、を備えることを特徴とする分周回路。

（付記１２）
付記１１に記載の分周回路において、
前記第１のマスター回路用ソースフォロア回路は、前記第１のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取ると共に、前記第２のマスター回路用ソースフォロア回路は、前記第２のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取り、且つ、
前記第１のスレーブ回路用ソースフォロア回路は、前記第１のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ると共に、前記第２のスレーブ回路用ソースフォロア回路は、前記第２のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ることを特徴とする分周回路。

（付記１３）
付記１１に記載の分周回路において、
前記第１のマスター回路用ソースフォロア回路は、前記第２のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取ると共に、前記第２のマスター回路用ソースフォロア回路は、前記第１のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取り、且つ、
前記第１のスレーブ回路用ソースフォロア回路は、前記第２のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ると共に、前記第２のスレーブ回路用ソースフォロア回路は、前記第１のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ることを特徴とする分周回路。

（付記１４）
付記６に記載の分周回路において、
前記マスター回路は、さらに、ゲートおよびドレインが前記第１の電源線に接続された第５および第６のトランジスタと、該第５および第６のトランジスタの各ソースおよび前記マスター回路の各差動対トランジスタのドレインとの間に接続された第１および第２のマスター回路用バラクタと、を備え、且つ、
前記スレーブ回路は、さらに、ゲートおよびドレインが前記第１の電源線に接続された第７および第８のトランジスタと、該第７および第８のトランジスタの各ソースおよび前記スレーブ回路の各差動対トランジスタのドレインとの間に接続された第１および第２のスレーブ回路用バラクタと、を備えることを特徴とする分周回路。

本発明は、例えば、無線通信システム内の周波数シンセサイザＩＣにおけるプリスケーラ部、光通信用ＩＣにおけるクロック生成部、或いは、π／２移相器などの入力信号周波数の整数分の一の信号を生成する分周回路として幅広く適用することができる。

従来のマスタースレーブ型ダイナミック分周回路の一例を示す回路図である。 図１に示す分周回路の動作を説明するための図である。 従来のマスタースレーブ型ダイナミック分周回路の他の例を示す回路図である。 図３に示す分周回路の入力感度と周波数の関係を示す図である。 本発明に係る分周回路の第１実施例を示す回路図である。 図５に示す分周回路の負荷抵抗と周波数の関係を示す図である。 図５に示す分周回路の入力感度と周波数の関係を従来の分周回路におけるものと比較して示す図である。 本発明に係る分周回路の第２実施例を示す回路図である。 本発明に係る分周回路の第３実施例を示す回路図である。 本発明に係る分周回路の第４実施例を示す回路図である。 本発明に係る分周回路の第５実施例を示す回路図である。 本発明に係る分周回路の第６実施例を示す回路図である。 本発明に係る分周回路の第７実施例を示す回路図である。

符号の説明

１，１００ マスター回路
２，２００ スレーブ回路

Claims (10)

1. マスター回路およびスレーブ回路を有する分周回路であって、前記マスター回路または前記スレーブ回路の少なくとも一方の負荷部のインピーダンスを、周波数が高くなるに従って低くなるようにしたことを特徴とする分周回路。
2. 請求項１に記載の分周回路において、
   前記負荷部は、前記マスター回路および前記スレーブ回路の両方に設けられ、且つ、
   前記マスター回路の負荷部および前記スレーブ回路の負荷部は、同様の構成とされていることを特徴とする分周回路。
3. 請求項２に記載の分周回路において、
   該分周回路は、差動回路として構成され、
   前記マスター回路の差動出力は、前記スレーブ回路の差動対トランジスタに入力され、且つ、該スレーブ回路の差動出力は、該マスター回路の差動対トランジスタにフィードバックされると共に、前記分周回路の出力とされ、
   前記マスター回路に設けられた負荷部は、前記マスター回路の差動対トランジスタの第１のトランジスタと第１の電源線との間に設けられた第１のマスター回路用負荷部と、前記マスター回路の差動対トランジスタの第２のトランジスタと前記第１の電源線との間に設けられた第２のマスター回路用負荷部と、を備え、
   前記スレーブ回路に設けられた負荷部は、前記スレーブ回路の差動対トランジスタの第３のトランジスタと前記第１の電源線との間に設けられた第１のスレーブ回路用負荷部と、前記スレーブ回路の差動対トランジスタの第４のトランジスタと前記第１の電源線との間に設けられた第２のスレーブ回路用負荷部と、を備えることを特徴とする分周回路。
4. 請求項３に記載の分周回路において、
   前記第１および第２のマスター回路用負荷部は、それぞれ前記第１または第２のトランジスタと前記第１の電源線との間に直列接続された２つのマスター回路用負荷抵抗と、該２つのマスター回路用負荷抵抗の一方と並列に接続されたマスター回路用負荷キャパシタと、を備え、
   前記第１および第２のスレーブ回路用負荷部は、それぞれ前記第３または第４のトランジスタと前記第１の電源線との間に直列接続された２つのスレーブ回路用負荷抵抗と、該２つのスレーブ回路用負荷抵抗の一方と並列に接続されたスレーブ回路用負荷キャパシタと、を備えることを特徴とする分周回路。
5. 請求項４に記載の分周回路において、
   前記直列接続された２つのマスター回路用負荷抵抗の合成抵抗値、および、前記直列接続された２つのスレーブ回路用負荷抵抗の合成抵抗値は、該分周回路の動作周波数の低周波数域に適した値とされ、且つ、
   前記２つのマスター回路用負荷抵抗のうち前記マスター回路用負荷キャパシタが並列接続されていない方のマスター回路用負荷抵抗の抵抗値、および、前記２つのスレーブ回路用負荷抵抗のうち前記スレーブ回路用負荷キャパシタが並列接続されていない方のスレーブ回路用負荷抵抗の抵抗値は、該分周回路の動作周波数の高周波数域に適した値とされていることを特徴とする分周回路。
6. 請求項４に記載の分周回路において、さらに、
   前記第１のマスター回路用負荷部における前記２つのマスター回路用負荷抵抗の接続ノードと、前記第２のマスター回路用負荷部における前記２つのマスター回路用負荷抵抗の接続ノードとの間に設けた追加マスター回路用負荷キャパシタと、
   前記第１のスレーブ回路用負荷部における前記２つのスレーブ回路用負荷抵抗の接続ノードと、前記第２のスレーブ回路用負荷部における前記２つのスレーブ回路用負荷抵抗の接続ノードとの間に設けた追加スレーブ回路用負荷キャパシタと、を備えることを特徴とする分周回路。
7. 請求項４に記載の分周回路において、
   前記マスター回路は、さらに、前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受ける第１および第２のマスター回路用ソースフォロア回路と、該第１および第２のマスター回路用ソースフォロア回路の出力が印加される第１および第２のマスター回路用バラクタと、を備え、且つ、
   前記スレーブ回路は、さらに、前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受ける第１および第２のスレーブ回路用ソースフォロア回路と、該第１および第２のスレーブ回路用ソースフォロア回路の出力が印加される第１および第２のスレーブ回路用バラクタと、を備えることを特徴とする分周回路。
8. 請求項７に記載の分周回路において、
   前記第１のマスター回路用ソースフォロア回路は、前記第１のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取ると共に、前記第２のマスター回路用ソースフォロア回路は、前記第２のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取り、且つ、
   前記第１のスレーブ回路用ソースフォロア回路は、前記第１のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ると共に、前記第２のスレーブ回路用ソースフォロア回路は、前記第２のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ることを特徴とする分周回路。
9. 請求項７に記載の分周回路において、
   前記第１のマスター回路用ソースフォロア回路は、前記第２のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取ると共に、前記第２のマスター回路用ソースフォロア回路は、前記第１のマスター回路用負荷部における前記マスター回路用負荷キャパシタが並列に接続されていない他方の前記各マスター回路用負荷抵抗の電位を受け取り、且つ、
   前記第１のスレーブ回路用ソースフォロア回路は、前記第２のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ると共に、前記第２のスレーブ回路用ソースフォロア回路は、前記第１のスレーブ回路用負荷部における前記スレーブ回路用負荷キャパシタが並列に接続されていない他方の前記各スレーブ回路用負荷抵抗の電位を受け取ることを特徴とする分周回路。
10. 請求項４に記載の分周回路において、
    前記マスター回路は、さらに、ゲートおよびドレインが前記第１の電源線に接続された第５および第６のトランジスタと、該第５および第６のトランジスタの各ソースおよび前記マスター回路の各差動対トランジスタのドレインとの間に接続された第１および第２のマスター回路用バラクタと、を備え、且つ、
    前記スレーブ回路は、さらに、ゲートおよびドレインが前記第１の電源線に接続された第７および第８のトランジスタと、該第７および第８のトランジスタの各ソースおよび前記スレーブ回路の各差動対トランジスタのドレインとの間に接続された第１および第２のスレーブ回路用バラクタと、を備えることを特徴とする分周回路。

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