JP3047808B2 - フリップフロップ回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はフリップフロップ回
路に関し、特に２Ｖ以下の低電圧動作用の差動型のフリ
ップフロップ回路に関する。
路に関し、特に２Ｖ以下の低電圧動作用の差動型のフリ
ップフロップ回路に関する。
【０００２】
【従来の技術】従来の一般的なこの種のフリップフロッ
プ回路の一例を回路図で示す図８を参照すると、この従
来の第１のフリップフロップ回路は、真（正相）補（逆
相）バッファドクロックＢＣ，反転ＢＣ（以下ＣＢ図で
はオーババーで示す）に同期して真補のデータＤ，ＤＢ
をラッチあるいはホールドし真補のマスタデータＭ，Ｍ
Ｂを出力するマスタフリップフロップであるマスタラッ
チ／ホールド回路（ＲＨ）１と、バッファドクロックＢ
Ｃ，ＢＣＢに同期してマスタデータＭ，ＭＢのラッチ／
ホールドし真補の出力データＱ，ＱＢを出力するスレブ
ＲＨ２と、真補のクロックＣ，ＣＢをバッファリングし
てバッファドクロックＢＣ，ＢＣＢをマスタＲＨ１，ス
レブＲＨ２にそれぞれ供給するクロックバッファ３とを
備える。
プ回路の一例を回路図で示す図８を参照すると、この従
来の第１のフリップフロップ回路は、真（正相）補（逆
相）バッファドクロックＢＣ，反転ＢＣ（以下ＣＢ図で
はオーババーで示す）に同期して真補のデータＤ，ＤＢ
をラッチあるいはホールドし真補のマスタデータＭ，Ｍ
Ｂを出力するマスタフリップフロップであるマスタラッ
チ／ホールド回路（ＲＨ）１と、バッファドクロックＢ
Ｃ，ＢＣＢに同期してマスタデータＭ，ＭＢのラッチ／
ホールドし真補の出力データＱ，ＱＢを出力するスレブ
ＲＨ２と、真補のクロックＣ，ＣＢをバッファリングし
てバッファドクロックＢＣ，ＢＣＢをマスタＲＨ１，ス
レブＲＨ２にそれぞれ供給するクロックバッファ３とを
備える。
【０００３】マスタＲＨ１は、エミッタを共通接続し各
々のベースにデータＤ，ＤＢの供給を受けるトランジス
タＱ１１，Ｑ１２と、エミッタを共通接続し各々のコレ
クタをトランジスタＱ１１，Ｑ１２のコレクタと共通接
続するとともにたすき掛けに相手のベースに接続したト
ランジスタＱ１３，Ｑ１４と、エミッタを共通接続し各
々のコレクタをトランジスタＱ１３，Ｑ１４のエミッタ
共通接続点およびトランジスタＱ１１，Ｑ１２のエミッ
タ共通接続点の各々に接続し各々のベースにバッファド
クロックＢＣ，ＢＣＢの供給を受けるトランジスタＱ１
５，Ｑ１６とからダブルバランス型差動回路（ギルバー
ト回路）を構成し、それぞれマスタデータＭＢ，Ｍを出
力するトランジスタＱ１１，Ｑ１３のコレクタ共通接続
点およびトランジスタＱ１２，Ｑ１４のコレクタ共通接
続点の各々と電源ＶＣＣとの間にそれぞれ接続した抵抗
Ｒ１１，Ｒ１２と、トランジスタＱ１５，Ｑ１６のエミ
ッタ共通接続点と電源ＶＳＳとの間にに接続した定電流
源ＩＳ１１とを備える。
々のベースにデータＤ，ＤＢの供給を受けるトランジス
タＱ１１，Ｑ１２と、エミッタを共通接続し各々のコレ
クタをトランジスタＱ１１，Ｑ１２のコレクタと共通接
続するとともにたすき掛けに相手のベースに接続したト
ランジスタＱ１３，Ｑ１４と、エミッタを共通接続し各
々のコレクタをトランジスタＱ１３，Ｑ１４のエミッタ
共通接続点およびトランジスタＱ１１，Ｑ１２のエミッ
タ共通接続点の各々に接続し各々のベースにバッファド
クロックＢＣ，ＢＣＢの供給を受けるトランジスタＱ１
５，Ｑ１６とからダブルバランス型差動回路（ギルバー
ト回路）を構成し、それぞれマスタデータＭＢ，Ｍを出
力するトランジスタＱ１１，Ｑ１３のコレクタ共通接続
点およびトランジスタＱ１２，Ｑ１４のコレクタ共通接
続点の各々と電源ＶＣＣとの間にそれぞれ接続した抵抗
Ｒ１１，Ｒ１２と、トランジスタＱ１５，Ｑ１６のエミ
ッタ共通接続点と電源ＶＳＳとの間にに接続した定電流
源ＩＳ１１とを備える。
【０００４】スレブＲＨ２は、エミッタを共通接続し各
々のベースにマスタデータＭ，ＭＢの供給を受けるトラ
ンジスタＱ２１，Ｑ２２と、エミッタを共通接続し各々
のコレクタをトランジスタＱ２１，Ｑ２２のコレクタと
共通接続するとともにたすき掛けに相手のベースに接続
したトランジスタＱ２３，Ｑ２４と、エミッタを共通接
続し各々のコレクタをトランジスタＱ２３，Ｑ２４のエ
ミッタ共通接続点およびトランジスタＱ２１，Ｑ２２の
エミッタ共通接続点の各々に接続し各々のベースにバッ
ファドクロックＢＣ，ＢＣＢの供給を受けるトランジス
タＱ２５，Ｑ２６とからダブルバランス型差動回路を構
成し、それぞれ出力データＱＢ，Ｑを出力するトランジ
スタＱ２１，Ｑ２３のコレクタ共通接続点およびトラン
ジスタＱ２２，Ｑ２４のコレクタ共通接続点の各々と電
源ＶＣＣとの間にそれぞれ接続した抵抗Ｒ２１，Ｒ２２
と、トランジスタＱ２５，Ｑ２６のエミッタ共通接続点
と電源ＶＳＳとの間にに接続した定電流源ＩＳ２１とを
備える。
々のベースにマスタデータＭ，ＭＢの供給を受けるトラ
ンジスタＱ２１，Ｑ２２と、エミッタを共通接続し各々
のコレクタをトランジスタＱ２１，Ｑ２２のコレクタと
共通接続するとともにたすき掛けに相手のベースに接続
したトランジスタＱ２３，Ｑ２４と、エミッタを共通接
続し各々のコレクタをトランジスタＱ２３，Ｑ２４のエ
ミッタ共通接続点およびトランジスタＱ２１，Ｑ２２の
エミッタ共通接続点の各々に接続し各々のベースにバッ
ファドクロックＢＣ，ＢＣＢの供給を受けるトランジス
タＱ２５，Ｑ２６とからダブルバランス型差動回路を構
成し、それぞれ出力データＱＢ，Ｑを出力するトランジ
スタＱ２１，Ｑ２３のコレクタ共通接続点およびトラン
ジスタＱ２２，Ｑ２４のコレクタ共通接続点の各々と電
源ＶＣＣとの間にそれぞれ接続した抵抗Ｒ２１，Ｒ２２
と、トランジスタＱ２５，Ｑ２６のエミッタ共通接続点
と電源ＶＳＳとの間にに接続した定電流源ＩＳ２１とを
備える。
【０００５】クロックバッファ３は、各々のベースにク
ロックＣ，ＣＢの供給を受け各々のコレクタを電源ＶＣ
Ｃに接続し各々のエミッタがそれぞれバッファドクロッ
クＢＣ，ＢＣＢを出力するエミッタフロワを構成するト
ランジスタＱ３１，Ｑ３２と、トランジスタＱ３１，Ｑ
３２の各々のエミッタと電源ＶＳＳとの間にそれぞれ接
続した定電流源ＩＳ３１，ＩＳ３２とを備える。
ロックＣ，ＣＢの供給を受け各々のコレクタを電源ＶＣ
Ｃに接続し各々のエミッタがそれぞれバッファドクロッ
クＢＣ，ＢＣＢを出力するエミッタフロワを構成するト
ランジスタＱ３１，Ｑ３２と、トランジスタＱ３１，Ｑ
３２の各々のエミッタと電源ＶＳＳとの間にそれぞれ接
続した定電流源ＩＳ３１，ＩＳ３２とを備える。
【０００６】次に、図８を参照して、従来の第１のフリ
ップフロップ回路の動作について説明すると、真クロッ
クＣがＨレベル，補クロックＣＢがＬレベルのとき、マ
スタＲＨ１，スレブＲＨ２の各々のトランジスタＱ１
５，Ｑ２６がオン、トランジスタＱ１６，Ｑ２５がオフ
となる。このためマスタＲＨ１はホールド状態、スレブ
ＲＨはラッチ状態となる。逆に、クロックＣがＬレベ
ル，クロックＣＢがＨレベルのとき、トランジスタＱ１
５，Ｑ２６がオフ、トランジスタＱ１６，Ｑ２５がオン
となり、マスタＲＨ１はラッチ状態、スレブＲＨはホー
ルド状態となる。このようにして、この回路はフリップ
フロップ動作を行う。
ップフロップ回路の動作について説明すると、真クロッ
クＣがＨレベル，補クロックＣＢがＬレベルのとき、マ
スタＲＨ１，スレブＲＨ２の各々のトランジスタＱ１
５，Ｑ２６がオン、トランジスタＱ１６，Ｑ２５がオフ
となる。このためマスタＲＨ１はホールド状態、スレブ
ＲＨはラッチ状態となる。逆に、クロックＣがＬレベ
ル，クロックＣＢがＨレベルのとき、トランジスタＱ１
５，Ｑ２６がオフ、トランジスタＱ１６，Ｑ２５がオン
となり、マスタＲＨ１はラッチ状態、スレブＲＨはホー
ルド状態となる。このようにして、この回路はフリップ
フロップ動作を行う。
【０００７】クロックバッファ３のトランジスタＱ３
１，３２から成るエミッタフロワは、ダブルバランス型
差動回路のデータ処理用の上段差動回路を構成するトラ
ンジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４に対し、クロ
ック駆動用の下段差動回路のトランジスタＱ１５，Ｑ１
６，Ｑ２５，Ｑ２６に供給するバッファドクロック信号
ＢＣ，ＢＣＢの各々の電位をトランジスタのベースエミ
ッタ間電圧ＶＢＥ分だけ低く設定するためのものであ
る。
１，３２から成るエミッタフロワは、ダブルバランス型
差動回路のデータ処理用の上段差動回路を構成するトラ
ンジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４に対し、クロ
ック駆動用の下段差動回路のトランジスタＱ１５，Ｑ１
６，Ｑ２５，Ｑ２６に供給するバッファドクロック信号
ＢＣ，ＢＣＢの各々の電位をトランジスタのベースエミ
ッタ間電圧ＶＢＥ分だけ低く設定するためのものであ
る。
【０００８】この従来の第１のフリップフロップ回路
は、トランジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４から
成るデータ処理用の上段差動回路と、トランジスタＱ１
５，Ｑ１６，Ｑ２５，Ｑ２６から成るクロック駆動用の
下段差動回路とから構成される２段縦積みのダブルバラ
ンス型差動回路であり、クロックバッファ３のトランジ
スタＱ３１，Ｑ３２から成るエミッタホロワ回路により
駆動しているため、１．５Ｖ以下の低電圧で動作させる
ことは困難である。
は、トランジスタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４から
成るデータ処理用の上段差動回路と、トランジスタＱ１
５，Ｑ１６，Ｑ２５，Ｑ２６から成るクロック駆動用の
下段差動回路とから構成される２段縦積みのダブルバラ
ンス型差動回路であり、クロックバッファ３のトランジ
スタＱ３１，Ｑ３２から成るエミッタホロワ回路により
駆動しているため、１．５Ｖ以下の低電圧で動作させる
ことは困難である。
【０００９】上記欠点を緩和した特開平２−２１７１７
号公報（文献１）あるいは米国特許第４，９７７，３３
５号記載の従来の第２のフリップフロップ回路を図８と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図９を参照すると、この従来の第２のフ
リップフロップ回路は、従来の第１のフリップフロップ
回路のマスタＲＨ１，スレブＲＨ２の代りにダブルバラ
ンス型差動回路のデータ処理用の上段差動回路にそれぞ
れ相当するマスタＲＨ１Ａ，スレブＲＨ２Ａと、クロッ
クバッファ３の代りに、ダブルバランス型差動回路のク
ロック駆動用の下段差動回路とそのバッファ回路に相当
するクロック駆動回路４とを備える。
号公報（文献１）あるいは米国特許第４，９７７，３３
５号記載の従来の第２のフリップフロップ回路を図８と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図９を参照すると、この従来の第２のフ
リップフロップ回路は、従来の第１のフリップフロップ
回路のマスタＲＨ１，スレブＲＨ２の代りにダブルバラ
ンス型差動回路のデータ処理用の上段差動回路にそれぞ
れ相当するマスタＲＨ１Ａ，スレブＲＨ２Ａと、クロッ
クバッファ３の代りに、ダブルバランス型差動回路のク
ロック駆動用の下段差動回路とそのバッファ回路に相当
するクロック駆動回路４とを備える。
【００１０】マスタＲＨ１Ａは、トランジスタＱ１１〜
Ｑ１４と、抵抗Ｒ１１，Ｒ１２とに加えて抵抗Ｒ１１，
Ｒ１２の電源側を共通接続しこの共通接続点と電源ＶＣ
Ｃとの間に接続した抵抗Ｒ１３と、トランジスタＱ１
３，Ｑ１４のエミッタ共通接続点およびトランジスタＱ
１１，Ｑ１２のエミッタ共通接続点の各々と電源ＶＳＳ
との間に接続した定電流源ＩＳ１２，ＩＳ１３とを備え
る。
Ｑ１４と、抵抗Ｒ１１，Ｒ１２とに加えて抵抗Ｒ１１，
Ｒ１２の電源側を共通接続しこの共通接続点と電源ＶＣ
Ｃとの間に接続した抵抗Ｒ１３と、トランジスタＱ１
３，Ｑ１４のエミッタ共通接続点およびトランジスタＱ
１１，Ｑ１２のエミッタ共通接続点の各々と電源ＶＳＳ
との間に接続した定電流源ＩＳ１２，ＩＳ１３とを備え
る。
【００１１】スレブＲＨ２Ａは、トランジスタＱ２１〜
Ｑ２４と、抵抗Ｒ２１，Ｒ２２とに加えて抵抗Ｒ２１，
Ｒ２２の電源側を共通接続しこの共通接続点と電源ＶＣ
Ｃとの間に接続した抵抗Ｒ２３と、トランジスタＱ２
３，Ｑ２４のエミッタ共通接続点およびトランジスタＱ
２１，Ｑ２２のエミッタ共通接続点の各々と電源ＶＳＳ
との間に接続した定電流源ＩＳ２２，ＩＳ２３とを備え
る。
Ｑ２４と、抵抗Ｒ２１，Ｒ２２とに加えて抵抗Ｒ２１，
Ｒ２２の電源側を共通接続しこの共通接続点と電源ＶＣ
Ｃとの間に接続した抵抗Ｒ２３と、トランジスタＱ２
３，Ｑ２４のエミッタ共通接続点およびトランジスタＱ
２１，Ｑ２２のエミッタ共通接続点の各々と電源ＶＳＳ
との間に接続した定電流源ＩＳ２２，ＩＳ２３とを備え
る。
【００１２】クロック駆動回路４は、エミッタを共通接
続し各々のベースにクロックＣ，ＣＢの供給を受け各々
のコレクタから増幅クロックＣＡＢ，ＣＡを出力するト
ランジスタＱ４１，Ｑ４２と、トランジスタＱ４１，Ｑ
４２の各々のコレクタと電源ＶＣＣとの間に接続した抵
抗Ｒ４１，Ｒ４２と、トランジスタＱ４１，Ｑ４２のエ
ミッタ共通接続点と電源ＶＳＳとの間に接続した定電流
源ＩＳ４１と、各々のコレクタを電源ＶＣＣに接続し各
々のベースに増幅クロックＣＡＢの供給を受け各々のエ
ミッタをトランジスタＱ４１，Ｑ４２のエミッタ共通接
続点およびトランジスタＱ２３，Ｑ２４のエミッタ共通
接続点に各々に接続しトランジスタＱ１１〜Ｑ１４，Ｑ
２１〜Ｑ２４よりサイズが大きいトランジスタＱ４３，
Ｑ４４と、各々のコレクタを電源ＶＣＣに接続し各々の
ベースに増幅クロックＣＡの供給を受け各々のエミッタ
をトランジスタＱ１３，Ｑ１４のエミッタ共通接続点お
よびトランジスタＱ２１，Ｑ２２のエミッタ共通接続点
の各々に接続しトランジスタＱ１１〜Ｑ１４，Ｑ２１〜
Ｑ２４よりサイズが大きいトランジスタＱ４５，Ｑ４６
とを備える。
続し各々のベースにクロックＣ，ＣＢの供給を受け各々
のコレクタから増幅クロックＣＡＢ，ＣＡを出力するト
ランジスタＱ４１，Ｑ４２と、トランジスタＱ４１，Ｑ
４２の各々のコレクタと電源ＶＣＣとの間に接続した抵
抗Ｒ４１，Ｒ４２と、トランジスタＱ４１，Ｑ４２のエ
ミッタ共通接続点と電源ＶＳＳとの間に接続した定電流
源ＩＳ４１と、各々のコレクタを電源ＶＣＣに接続し各
々のベースに増幅クロックＣＡＢの供給を受け各々のエ
ミッタをトランジスタＱ４１，Ｑ４２のエミッタ共通接
続点およびトランジスタＱ２３，Ｑ２４のエミッタ共通
接続点に各々に接続しトランジスタＱ１１〜Ｑ１４，Ｑ
２１〜Ｑ２４よりサイズが大きいトランジスタＱ４３，
Ｑ４４と、各々のコレクタを電源ＶＣＣに接続し各々の
ベースに増幅クロックＣＡの供給を受け各々のエミッタ
をトランジスタＱ１３，Ｑ１４のエミッタ共通接続点お
よびトランジスタＱ２１，Ｑ２２のエミッタ共通接続点
の各々に接続しトランジスタＱ１１〜Ｑ１４，Ｑ２１〜
Ｑ２４よりサイズが大きいトランジスタＱ４５，Ｑ４６
とを備える。
【００１３】次に、図９を参照して、従来の第２のフリ
ップフロップ回路の動作について説明すると、真クロッ
クＣがＨレベル，補クロックＣＢがＬレベルのとき、ト
ランジスタＱ４１，Ｑ４２はそれぞれＨレベル，Ｌレベ
ルの増幅クロックＣＡＢ，ＣＡを出力し、これら増幅ク
ロックＣＡ，ＣＡＢの供給に応答してトランジスタＱ４
３，Ｑ４４はオン状態、トランジスタＱ４５，Ｑ４６は
オフ状態となる。トランジスタＱ４３は定電流源ＩＳ１
３の電流を供給することによりトランジスタＱ１１，Ｑ
１２をオフ状態とし、一方トランジスタＱ４５はオフ状
態であるためトランジスタＱ１３，Ｑ１４がオン状態と
なり定電流源ＩＳ１２の電流を供給する。これによりマ
スタＲＨ１Ａがホールド状態となる。また、トランジス
タＱ４４は定電流源ＩＳ２２に電流を供給することによ
りトランジスタＱ２３，Ｑ２４をオフ状態とし、一方ト
ランジスタＱ４６はオフ状態であるためトランジスタＱ
２１，Ｑ２２がオン状態となり定電流源ＩＳ２３の電流
を供給する。これによりスレブＲＨ２Ａがラッチ状態と
なる。
ップフロップ回路の動作について説明すると、真クロッ
クＣがＨレベル，補クロックＣＢがＬレベルのとき、ト
ランジスタＱ４１，Ｑ４２はそれぞれＨレベル，Ｌレベ
ルの増幅クロックＣＡＢ，ＣＡを出力し、これら増幅ク
ロックＣＡ，ＣＡＢの供給に応答してトランジスタＱ４
３，Ｑ４４はオン状態、トランジスタＱ４５，Ｑ４６は
オフ状態となる。トランジスタＱ４３は定電流源ＩＳ１
３の電流を供給することによりトランジスタＱ１１，Ｑ
１２をオフ状態とし、一方トランジスタＱ４５はオフ状
態であるためトランジスタＱ１３，Ｑ１４がオン状態と
なり定電流源ＩＳ１２の電流を供給する。これによりマ
スタＲＨ１Ａがホールド状態となる。また、トランジス
タＱ４４は定電流源ＩＳ２２に電流を供給することによ
りトランジスタＱ２３，Ｑ２４をオフ状態とし、一方ト
ランジスタＱ４６はオフ状態であるためトランジスタＱ
２１，Ｑ２２がオン状態となり定電流源ＩＳ２３の電流
を供給する。これによりスレブＲＨ２Ａがラッチ状態と
なる。
【００１４】逆に、クロックＣがＨレベル，クロックＣ
ＢがＬレベルのとき、トランジスタＱ４１，Ｑ４２はそ
れぞれＬレベル，Ｈレベルの増幅クロックＣＡＢ，ＣＡ
を出力し、トランジスタＱ４５，Ｑ４６はオン状態、ト
ランジスタＱ４３，Ｑ４５はオフ状態となり、トランジ
スタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４の各々は上記と逆
の状態に変化し、マスタＲＨ１Ａがラッチ状態、スレブ
ＲＨ２Ａがホールド状態となる。このようにしてこの回
路もフリップフロップ動作を行う。
ＢがＬレベルのとき、トランジスタＱ４１，Ｑ４２はそ
れぞれＬレベル，Ｈレベルの増幅クロックＣＡＢ，ＣＡ
を出力し、トランジスタＱ４５，Ｑ４６はオン状態、ト
ランジスタＱ４３，Ｑ４５はオフ状態となり、トランジ
スタＱ１１〜Ｑ１４，Ｑ２１〜Ｑ２４の各々は上記と逆
の状態に変化し、マスタＲＨ１Ａがラッチ状態、スレブ
ＲＨ２Ａがホールド状態となる。このようにしてこの回
路もフリップフロップ動作を行う。
【００１５】ここで、クロック駆動用のトランジスタＱ
４３〜Ｑ４６のサイズをデータ処理用のトランジスタＱ
１１〜Ｑ１４，Ｑ２１〜Ｑ２４より大きくしたことと、
負荷抵抗Ｒ１１，Ｒ１２およびＲ２１，Ｒ２２の各々の
共通接続点と電源ＶＣＣとの間に抵抗１３，２３を付加
したこととにより、トランジスタＱ１１〜Ｑ１４，Ｑ２
１〜Ｑ２４に対するトランジスタＱ４３〜Ｑ４６の方の
駆動能力に強制力を付与している。
４３〜Ｑ４６のサイズをデータ処理用のトランジスタＱ
１１〜Ｑ１４，Ｑ２１〜Ｑ２４より大きくしたことと、
負荷抵抗Ｒ１１，Ｒ１２およびＲ２１，Ｒ２２の各々の
共通接続点と電源ＶＣＣとの間に抵抗１３，２３を付加
したこととにより、トランジスタＱ１１〜Ｑ１４，Ｑ２
１〜Ｑ２４に対するトランジスタＱ４３〜Ｑ４６の方の
駆動能力に強制力を付与している。
【００１６】
【発明が解決しようとする課題】上述した従来の第１の
フリップフロップ回路は、データ処理用の上段差動回路
とクロック駆動用の下段差動回路とから構成される２段
縦積みのダブルバランス型差動回路であり、クロックバ
ッファのエミッタホロワ回路により駆動しているため、
１．５Ｖ以下の低電圧で動作させることは困難であると
いう欠点があった。
フリップフロップ回路は、データ処理用の上段差動回路
とクロック駆動用の下段差動回路とから構成される２段
縦積みのダブルバランス型差動回路であり、クロックバ
ッファのエミッタホロワ回路により駆動しているため、
１．５Ｖ以下の低電圧で動作させることは困難であると
いう欠点があった。
【００１７】上記欠点の緩和を図った従来の第２のフリ
ップフロップ回路は、最も高い周波数で動作するクロッ
ク駆動回路の入力段に増幅回路を必要とするため高速動
作上不利であるという欠点があった。
ップフロップ回路は、最も高い周波数で動作するクロッ
ク駆動回路の入力段に増幅回路を必要とするため高速動
作上不利であるという欠点があった。
【００１８】またクロック駆動に強制力を付与するため
駆動用トランジスタのサイズを大きくする必要があり素
子規模の増大要因となるという欠点があった。
駆動用トランジスタのサイズを大きくする必要があり素
子規模の増大要因となるという欠点があった。
【００１９】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、真補のクロックに同期して真補の入力データ
をラッチあるいはホールドし真補のマスタデータを出力
する第１のラッチホールド回路と、前記真補のクロック
に同期して前記真補のマスタデータ対応の真補のスレブ
入力データをラッチあるいはホールドし真補の出力デー
タを出力する第２のラッチホールド回路と、前記真補の
クロックの供給に応答して前記第１，第２のラッチホー
ルド回路が同期動作を行うよう駆動するクロック駆動回
路とを備えるフリップフロップ回路において、前記第１
のラッチホールド回路が、エミッタを共通接続し各々の
ベースに前記真補の入力データの各々の供給を受ける第
１，第２のトランジスタと、エミッタを相互に共通接続
するとともに前記第１，第２のトランジスタのエミッタ
共通接続点とも共通接続し各々のコレクタを前記第１，
第２のトランジスタのコレクタと共通接続するとともに
たすき掛けに相互のベースに接続した第３，第４のトラ
ンジスタと、前記第１〜第４のトランジスタのエミッタ
共通接続点と第１の電源との間に接続した第１の定電流
源と、各々の一端がそれぞれ前記真補のマスタデータを
出力する第１，第３のトランジスタのコレクタ共通接続
点および第２，第４のトランジスタのコレクタ共通接続
点の各々に他端を第２の電源に接続した第１，第２の抵
抗とを備え、前記第２のラッチホールド回路が、エミッ
タを共通接続し各々のベースに前記真補のスレブ入力デ
ータの各々の供給を受ける第５，第６のトランジスタ
と、エミッタを相互に共通接続するとともに前記第５，
第６のトランジスタのエミッタ共通接続点とも共通接続
し各々のコレクタを前記第５，第６のトランジスタのコ
レクタと共通接続するとともにたすき掛けに相互のベー
スに接続した第７，第８のトランジスタと、前記第５〜
第８のトランジスタのエミッタ共通接続点と前記第１の
電源との間に接続した第２の定電流源と、各々の一端が
それぞれ前記真補の出力データを出力する第５，第７の
トランジスタのコレクタ共通接続点および第６，第８の
トランジスタのコレクタ共通接続点の各々に他端を前記
第２の電源に接続した第３，第４の抵抗とを備え、前記
クロック駆動回路が、エミッタを共通接続し各々のベー
スに前記真補のクロックの各々の供給を受け各々のコレ
クタをそれぞれ前記第１，第５のトランジスタのベース
に接続した第９，第１０のトランジスタと、 エミッタを
共通接続し各々のベースに前記真補のクロックの各々の
供給を受け各々のコレクタをそれぞれ前記第２，第６の
トランジスタのベースに接続した第１１，第１２のトラ
ンジスタと、 前記第９，第１０のトランジスタのエミッ
タ共通接続点および前記第１１，第１２のトランジスタ
のエミッタ共通接続点の各々と前記第１の電源との間に
接続した第３，第４の定電流源とを備え、前記真補のク
ロックの各々の供給に応答して前記第１のラッチホール
ド回路の前記真補の入力データの各々の電位レベルを引
下げ前記補真のクロックの各々の供給に応答して前記第
２のラッチホールド回路の前記真補のスレブ入力データ
の各々の電位レベルを引下げるプルダウン回路を備えて
構成されている。
プ回路は、真補のクロックに同期して真補の入力データ
をラッチあるいはホールドし真補のマスタデータを出力
する第１のラッチホールド回路と、前記真補のクロック
に同期して前記真補のマスタデータ対応の真補のスレブ
入力データをラッチあるいはホールドし真補の出力デー
タを出力する第２のラッチホールド回路と、前記真補の
クロックの供給に応答して前記第１，第２のラッチホー
ルド回路が同期動作を行うよう駆動するクロック駆動回
路とを備えるフリップフロップ回路において、前記第１
のラッチホールド回路が、エミッタを共通接続し各々の
ベースに前記真補の入力データの各々の供給を受ける第
１，第２のトランジスタと、エミッタを相互に共通接続
するとともに前記第１，第２のトランジスタのエミッタ
共通接続点とも共通接続し各々のコレクタを前記第１，
第２のトランジスタのコレクタと共通接続するとともに
たすき掛けに相互のベースに接続した第３，第４のトラ
ンジスタと、前記第１〜第４のトランジスタのエミッタ
共通接続点と第１の電源との間に接続した第１の定電流
源と、各々の一端がそれぞれ前記真補のマスタデータを
出力する第１，第３のトランジスタのコレクタ共通接続
点および第２，第４のトランジスタのコレクタ共通接続
点の各々に他端を第２の電源に接続した第１，第２の抵
抗とを備え、前記第２のラッチホールド回路が、エミッ
タを共通接続し各々のベースに前記真補のスレブ入力デ
ータの各々の供給を受ける第５，第６のトランジスタ
と、エミッタを相互に共通接続するとともに前記第５，
第６のトランジスタのエミッタ共通接続点とも共通接続
し各々のコレクタを前記第５，第６のトランジスタのコ
レクタと共通接続するとともにたすき掛けに相互のベー
スに接続した第７，第８のトランジスタと、前記第５〜
第８のトランジスタのエミッタ共通接続点と前記第１の
電源との間に接続した第２の定電流源と、各々の一端が
それぞれ前記真補の出力データを出力する第５，第７の
トランジスタのコレクタ共通接続点および第６，第８の
トランジスタのコレクタ共通接続点の各々に他端を前記
第２の電源に接続した第３，第４の抵抗とを備え、前記
クロック駆動回路が、エミッタを共通接続し各々のベー
スに前記真補のクロックの各々の供給を受け各々のコレ
クタをそれぞれ前記第１，第５のトランジスタのベース
に接続した第９，第１０のトランジスタと、 エミッタを
共通接続し各々のベースに前記真補のクロックの各々の
供給を受け各々のコレクタをそれぞれ前記第２，第６の
トランジスタのベースに接続した第１１，第１２のトラ
ンジスタと、 前記第９，第１０のトランジスタのエミッ
タ共通接続点および前記第１１，第１２のトランジスタ
のエミッタ共通接続点の各々と前記第１の電源との間に
接続した第３，第４の定電流源とを備え、前記真補のク
ロックの各々の供給に応答して前記第１のラッチホール
ド回路の前記真補の入力データの各々の電位レベルを引
下げ前記補真のクロックの各々の供給に応答して前記第
２のラッチホールド回路の前記真補のスレブ入力データ
の各々の電位レベルを引下げるプルダウン回路を備えて
構成されている。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の参照文字／数字を付して同
様に回路図で示す図１を参照すると、この図に示す本実
施の形態のフリップフロップ回路は、真補のバッファド
クロックＢＣ，ＢＣＢに同期して真補の増幅データＤ
Ａ，ＤＡＢをラッチまたはホールドし真補のマスタデー
タＭ，ＭＢを出力するマスタラッチ／ホールド回路（Ｒ
Ｈ）１Ｂと、バッファドクロックＢＣ，ＢＣＢに同期し
て増幅マスタデータＭＡ，ＭＡＢをラッチ／ホールドし
真補の出力データＱ，ＱＢを出力するスレブＲＨ２Ｂ
と、真補のデータＤ，ＤＢの各々を増幅して真補の増幅
データＤＡＢ，ＤＡをそれぞれ出力しマスタＲＨ１Ｂに
供給するデータバッファ５と、真補のマスタデータＭ，
ＭＢの各々を増幅して真補の増幅マスタデータＭＡＢ，
ＭＡをそれぞれ出力しスレブＲＨ２Ｂに供給するデータ
バッファ６と、真補のクロックＣ，ＣＢをバッファリン
グしてバッファドクロックＢＣ，ＢＣＢをマスタＲＨ
１，スレブＲＨ２にそれぞれ供給するクロック駆動回路
７とを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様に回路図で示す図１を参照すると、この図に示す本実
施の形態のフリップフロップ回路は、真補のバッファド
クロックＢＣ，ＢＣＢに同期して真補の増幅データＤ
Ａ，ＤＡＢをラッチまたはホールドし真補のマスタデー
タＭ，ＭＢを出力するマスタラッチ／ホールド回路（Ｒ
Ｈ）１Ｂと、バッファドクロックＢＣ，ＢＣＢに同期し
て増幅マスタデータＭＡ，ＭＡＢをラッチ／ホールドし
真補の出力データＱ，ＱＢを出力するスレブＲＨ２Ｂ
と、真補のデータＤ，ＤＢの各々を増幅して真補の増幅
データＤＡＢ，ＤＡをそれぞれ出力しマスタＲＨ１Ｂに
供給するデータバッファ５と、真補のマスタデータＭ，
ＭＢの各々を増幅して真補の増幅マスタデータＭＡＢ，
ＭＡをそれぞれ出力しスレブＲＨ２Ｂに供給するデータ
バッファ６と、真補のクロックＣ，ＣＢをバッファリン
グしてバッファドクロックＢＣ，ＢＣＢをマスタＲＨ
１，スレブＲＨ２にそれぞれ供給するクロック駆動回路
７とを備える。
【００２１】マスタＲＨ１Ｂは、エミッタを共通接続し
各々のベースにデータＤＡ，ＤＡＢの供給を受けるトラ
ンジスタＱ１１，Ｑ１２と、エミッタを相互に共通接続
するとともにトランジスタＱ１１，Ｑ１２のエミッタと
も共通接続し各々のコレクタをトランジスタＱ１１，Ｑ
１２のコレクタと共通接続するとともにたすき掛けに相
手のベースに接続したトランジスタＱ１３，Ｑ１４と、
トランジスタＱ１１〜Ｑ１４のエミッタ共通接続点と電
源ＶＳＳとの間に接続した定電流源ＩＳ１１と、各々の
一端がそれぞれマスタデータＭＢ，Ｍを出力するトラン
ジスタＱ１１，Ｑ１３のコレクタ共通接続点およびトラ
ンジスタＱ１２，Ｑ１４のコレクタ共通接続点の各々に
他端を共通接続した抵抗Ｒ１１，Ｒ１２と、抵抗Ｒ１
１，Ｒ１２の共通接続した他端と電源ＶＣＣとの間にそ
れぞれ接続した抵抗Ｒ１３とを備える。
各々のベースにデータＤＡ，ＤＡＢの供給を受けるトラ
ンジスタＱ１１，Ｑ１２と、エミッタを相互に共通接続
するとともにトランジスタＱ１１，Ｑ１２のエミッタと
も共通接続し各々のコレクタをトランジスタＱ１１，Ｑ
１２のコレクタと共通接続するとともにたすき掛けに相
手のベースに接続したトランジスタＱ１３，Ｑ１４と、
トランジスタＱ１１〜Ｑ１４のエミッタ共通接続点と電
源ＶＳＳとの間に接続した定電流源ＩＳ１１と、各々の
一端がそれぞれマスタデータＭＢ，Ｍを出力するトラン
ジスタＱ１１，Ｑ１３のコレクタ共通接続点およびトラ
ンジスタＱ１２，Ｑ１４のコレクタ共通接続点の各々に
他端を共通接続した抵抗Ｒ１１，Ｒ１２と、抵抗Ｒ１
１，Ｒ１２の共通接続した他端と電源ＶＣＣとの間にそ
れぞれ接続した抵抗Ｒ１３とを備える。
【００２２】スレブＲＨ２Ｂは、エミッタを共通接続し
各々のベースにマスタデータＭＡ，ＭＡＢの供給を受け
るトランジスタＱ２１，Ｑ２２と、エミッタを相互に共
通接続するとともにトランジスタＱ２１，Ｑ２２のエミ
ッタとも共通接続し各々のコレクタをトランジスタＱ２
１，Ｑ２２のコレクタと共通接続するとともにたすき掛
けに相手のベースに接続したトランジスタＱ２３，Ｑ２
４と、トランジスタＱ２１〜Ｑ２４のエミッタ共通接続
点と電源ＶＳＳとの間に接続した定電流源ＩＳ２１と、
各々の一端がそれぞれ出力データＱＢ，Ｑを出力するト
ランジスタＱ２１，Ｑ２３のコレクタ共通接続点および
トランジスタＱ２２，Ｑ２４のコレクタ共通接続点の各
々に他端を共通接続した抵抗Ｒ２１，Ｒ２２と、抵抗Ｒ
２１，Ｒ２２の共通接続した他端と電源ＶＣＣとの間に
それぞれ接続した抵抗Ｒ２３とを備える。
各々のベースにマスタデータＭＡ，ＭＡＢの供給を受け
るトランジスタＱ２１，Ｑ２２と、エミッタを相互に共
通接続するとともにトランジスタＱ２１，Ｑ２２のエミ
ッタとも共通接続し各々のコレクタをトランジスタＱ２
１，Ｑ２２のコレクタと共通接続するとともにたすき掛
けに相手のベースに接続したトランジスタＱ２３，Ｑ２
４と、トランジスタＱ２１〜Ｑ２４のエミッタ共通接続
点と電源ＶＳＳとの間に接続した定電流源ＩＳ２１と、
各々の一端がそれぞれ出力データＱＢ，Ｑを出力するト
ランジスタＱ２１，Ｑ２３のコレクタ共通接続点および
トランジスタＱ２２，Ｑ２４のコレクタ共通接続点の各
々に他端を共通接続した抵抗Ｒ２１，Ｒ２２と、抵抗Ｒ
２１，Ｒ２２の共通接続した他端と電源ＶＣＣとの間に
それぞれ接続した抵抗Ｒ２３とを備える。
【００２３】データバッファ５は、エミッタを共通接続
し各々のベースにデータＤ，ＤＢの供給を受け各々のコ
レクタから増幅データＤＡＢ，ＤＡを出力するトランジ
スタＱ５１，Ｑ５２と、トランジスタＱ５１，Ｑ５２の
各々のコレクタと電源ＶＣＣとの間に接続した抵抗Ｒ５
１，Ｒ５２と、トランジスタＱ５１，Ｑ５２のエミッタ
共通接続点と電源ＶＳＳとの間に接続した定電流源ＩＳ
５１とを備える。
し各々のベースにデータＤ，ＤＢの供給を受け各々のコ
レクタから増幅データＤＡＢ，ＤＡを出力するトランジ
スタＱ５１，Ｑ５２と、トランジスタＱ５１，Ｑ５２の
各々のコレクタと電源ＶＣＣとの間に接続した抵抗Ｒ５
１，Ｒ５２と、トランジスタＱ５１，Ｑ５２のエミッタ
共通接続点と電源ＶＳＳとの間に接続した定電流源ＩＳ
５１とを備える。
【００２４】データバッファ６は、エミッタを共通接続
し各々のベースにマスタデータＭ，ＭＢの供給を受け各
々のコレクタから増幅マスタデータＭＡＢ，ＭＡを出力
するトランジスタＱ６１，Ｑ６２と、トランジスタＱ６
１，Ｑ６２の各々のコレクタと電源ＶＣＣとの間に接続
した抵抗Ｒ６１，Ｒ６２と、トランジスタＱ６１，Ｑ６
２のエミッタ共通接続点と電源ＶＳＳとの間に接続した
定電流源ＩＳ６１とを備える。
し各々のベースにマスタデータＭ，ＭＢの供給を受け各
々のコレクタから増幅マスタデータＭＡＢ，ＭＡを出力
するトランジスタＱ６１，Ｑ６２と、トランジスタＱ６
１，Ｑ６２の各々のコレクタと電源ＶＣＣとの間に接続
した抵抗Ｒ６１，Ｒ６２と、トランジスタＱ６１，Ｑ６
２のエミッタ共通接続点と電源ＶＳＳとの間に接続した
定電流源ＩＳ６１とを備える。
【００２５】クロック駆動回路７は、エミッタを共通接
続し各々のベースにクロックＣ，ＣＢの供給を受け各々
のコレクタをそれぞれトランジスタ５１，６１のコレク
タに接続したトランジスタＱ７１，Ｑ７２と、エミッタ
を共通接続し各々のベースにクロックＣ，ＣＢの供給を
受け各々のコレクタをそれぞれトランジスタ５２，６２
のコレクタに接続したトランジスタＱ７３，Ｑ７４と、
トランジスタＱ７１，Ｑ７２のエミッタ共通接続点およ
びトランジスタＱ７３，Ｑ７４のエミッタ共通接続点の
各々と電源ＶＳＳとの間に接続した定電流源ＩＳ７１，
ＩＳ７２とを備える。
続し各々のベースにクロックＣ，ＣＢの供給を受け各々
のコレクタをそれぞれトランジスタ５１，６１のコレク
タに接続したトランジスタＱ７１，Ｑ７２と、エミッタ
を共通接続し各々のベースにクロックＣ，ＣＢの供給を
受け各々のコレクタをそれぞれトランジスタ５２，６２
のコレクタに接続したトランジスタＱ７３，Ｑ７４と、
トランジスタＱ７１，Ｑ７２のエミッタ共通接続点およ
びトランジスタＱ７３，Ｑ７４のエミッタ共通接続点の
各々と電源ＶＳＳとの間に接続した定電流源ＩＳ７１，
ＩＳ７２とを備える。
【００２６】次に、図１を参照して本実施の形態の動作
について説明すると、入力データＤ，ＤＢは、データバ
ッファ５のトランジスタＱ５１，Ｑ５２で増幅され増幅
データＤＡＢ，ＤＡを生成する。クロックＣがＬ，クロ
ックＣＢがＨのとき、トランジスタＱ７２，Ｑ７４がオ
ン、トランジスタＱ７１，Ｑ７３がオフとなる。したが
って、トランジスタＱ５１，Ｑ５２のコレクタ電位すな
わち増幅データＤＡＢ，ＤＡの各々の電位はトランジス
タＱ７１，Ｑ７３が存在しない場合と同様となり、これ
ら増幅データＤＡＢ，ＤＡの各々の電位のＨレベルまた
はＬレベルに応じてトランジスタＱ１１，Ｑ１２はそれ
ぞれオンまたはオフしてデータをラッチする。ここで負
荷抵抗Ｒ１１，Ｒ１２の電源側に挿入した抵抗Ｒ１３は
マスタＲＨ１Ｂの出力であるマスタデータＭ，ＭＡのＨ
レベルを増幅データＤＡＢ，ＤＡのＨレベルより低下さ
せることにより、データを確実にラッチするためのもの
である。
について説明すると、入力データＤ，ＤＢは、データバ
ッファ５のトランジスタＱ５１，Ｑ５２で増幅され増幅
データＤＡＢ，ＤＡを生成する。クロックＣがＬ，クロ
ックＣＢがＨのとき、トランジスタＱ７２，Ｑ７４がオ
ン、トランジスタＱ７１，Ｑ７３がオフとなる。したが
って、トランジスタＱ５１，Ｑ５２のコレクタ電位すな
わち増幅データＤＡＢ，ＤＡの各々の電位はトランジス
タＱ７１，Ｑ７３が存在しない場合と同様となり、これ
ら増幅データＤＡＢ，ＤＡの各々の電位のＨレベルまた
はＬレベルに応じてトランジスタＱ１１，Ｑ１２はそれ
ぞれオンまたはオフしてデータをラッチする。ここで負
荷抵抗Ｒ１１，Ｒ１２の電源側に挿入した抵抗Ｒ１３は
マスタＲＨ１Ｂの出力であるマスタデータＭ，ＭＡのＨ
レベルを増幅データＤＡＢ，ＤＡのＨレベルより低下さ
せることにより、データを確実にラッチするためのもの
である。
【００２７】データバッファ回路６は、マスタデータ
Ｍ，ＭＡを増幅し、増幅マスタデータＭＡＢ，ＭＡを生
成する。上述のように、トランジスタＱ７２，Ｑ７４は
オン状態でありそれぞれトランジスタＱ６１，Ｑ６２の
コレクタ電位すなわち増幅マスタデータＭＡＢ，ＭＡを
プルダウンしていずれもＬレベルとなる。したがって、
スレブＲＨ２ＢはトランジスタＱ２１，Ｑ２２がいずれ
もオフとなり、ホールド状態となる。この結果、出力デ
ータＱ，ＱＢとしてホールド状態のトランジスタＱ２
３，Ｑ２４のデータを出力する。
Ｍ，ＭＡを増幅し、増幅マスタデータＭＡＢ，ＭＡを生
成する。上述のように、トランジスタＱ７２，Ｑ７４は
オン状態でありそれぞれトランジスタＱ６１，Ｑ６２の
コレクタ電位すなわち増幅マスタデータＭＡＢ，ＭＡを
プルダウンしていずれもＬレベルとなる。したがって、
スレブＲＨ２ＢはトランジスタＱ２１，Ｑ２２がいずれ
もオフとなり、ホールド状態となる。この結果、出力デ
ータＱ，ＱＢとしてホールド状態のトランジスタＱ２
３，Ｑ２４のデータを出力する。
【００２８】逆に、クロックＣがＬ，クロックＣＢがＨ
のとき、トランジスタＱ７１，Ｑ７３がオン、トランジ
スタＱ７２，Ｑ７４がオフとなり、増幅データＤＡＢ，
ＤＡの各々がプルダウンされてＬレベルとなり、このＬ
レベルに応じてトランジスタＱ１１，Ｑ１２はそれぞれ
オフ状態となりデータをホールドする。データバッファ
回路６は、ホールドされたマスタデータＭ，ＭＡ対応の
増幅マスタデータＭＡＢ，ＭＡを生成する。トランジス
タＱ７２，Ｑ７４のオフ状態のため、スレブＲＨ２Ｂは
増幅マスタデータＭＡＢ，ＭＡのレベルに応じてトラン
ジスタＱ２１，Ｑ２２がオンまたはオフしてデータをラ
ッチする。このように本実施の形態のフリップフロップ
回路はマスタスレブフリップフロップの動作を行う。
のとき、トランジスタＱ７１，Ｑ７３がオン、トランジ
スタＱ７２，Ｑ７４がオフとなり、増幅データＤＡＢ，
ＤＡの各々がプルダウンされてＬレベルとなり、このＬ
レベルに応じてトランジスタＱ１１，Ｑ１２はそれぞれ
オフ状態となりデータをホールドする。データバッファ
回路６は、ホールドされたマスタデータＭ，ＭＡ対応の
増幅マスタデータＭＡＢ，ＭＡを生成する。トランジス
タＱ７２，Ｑ７４のオフ状態のため、スレブＲＨ２Ｂは
増幅マスタデータＭＡＢ，ＭＡのレベルに応じてトラン
ジスタＱ２１，Ｑ２２がオンまたはオフしてデータをラ
ッチする。このように本実施の形態のフリップフロップ
回路はマスタスレブフリップフロップの動作を行う。
【００２９】本実施の形態のフリップフロップ回路は、
全ての要素回路において、所要動作電圧に関係するトラ
ンジスタのベースエミッタ間電圧ＶＢＥの１段分しか縦
積みを必要としないで構成しているため、１Ｖ以下の低
電圧で動作可能である。
全ての要素回路において、所要動作電圧に関係するトラ
ンジスタのベースエミッタ間電圧ＶＢＥの１段分しか縦
積みを必要としないで構成しているため、１Ｖ以下の低
電圧で動作可能である。
【００３０】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図２を参照すると、この実施の形態の前
述の第１の実施の形態との相違点は、データバッファ５
が入力データＤ，ＤＢとして帰還した出力データＱＢ，
Ｑの供給を受けて増幅帰還データＱＡ，ＱＡＢを生成し
マスタＲＨ１Ｂに供給する帰還バッファとして動作し、
全体としてクロックＣ，ＣＢの１／２の周波数の出力デ
ータＱ，ＱＢを出力するマスタスレブＴフリップフロッ
プとして動作することである。
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図２を参照すると、この実施の形態の前
述の第１の実施の形態との相違点は、データバッファ５
が入力データＤ，ＤＢとして帰還した出力データＱＢ，
Ｑの供給を受けて増幅帰還データＱＡ，ＱＡＢを生成し
マスタＲＨ１Ｂに供給する帰還バッファとして動作し、
全体としてクロックＣ，ＣＢの１／２の周波数の出力デ
ータＱ，ＱＢを出力するマスタスレブＴフリップフロッ
プとして動作することである。
【００３１】図２，および動作波形の一例を示す波形図
である図３（Ａ）を参照して本実施の形態の動作につい
て説明すると、クロックＣがＨレベルのとき、第１の実
施の形態と同様に、スレブＲＨ２Ｂはデータバッファ６
の出力すなわち増幅マスタデータＭＡ，ＭＡＢをラッチ
して、出力データＱ，ＱＢを反転させる。次に、クロッ
クＣがＬレベルのとき、スレブＲＨ２Ｂは出力データ
Ｑ，ＱＢをホールドする（グラフＡ）。図３（Ａ）の動
作例では、電源電圧１Ｖ，クロックＣの周波数５００Ｍ
Ｈｚであり、消費電流ＩＣＣは０．５ｍＡである。この
図には、比較のため、従来の第２のフリップフロップ回
路において、出力Ｑ，ＱＢの各々を入力補真データＤ
Ｂ，Ｄとして帰還して構成したＴフリップフロップの動
作波形を併せて示し、正常に動作していることを示す
（グラフＢ）。
である図３（Ａ）を参照して本実施の形態の動作につい
て説明すると、クロックＣがＨレベルのとき、第１の実
施の形態と同様に、スレブＲＨ２Ｂはデータバッファ６
の出力すなわち増幅マスタデータＭＡ，ＭＡＢをラッチ
して、出力データＱ，ＱＢを反転させる。次に、クロッ
クＣがＬレベルのとき、スレブＲＨ２Ｂは出力データ
Ｑ，ＱＢをホールドする（グラフＡ）。図３（Ａ）の動
作例では、電源電圧１Ｖ，クロックＣの周波数５００Ｍ
Ｈｚであり、消費電流ＩＣＣは０．５ｍＡである。この
図には、比較のため、従来の第２のフリップフロップ回
路において、出力Ｑ，ＱＢの各々を入力補真データＤ
Ｂ，Ｄとして帰還して構成したＴフリップフロップの動
作波形を併せて示し、正常に動作していることを示す
（グラフＢ）。
【００３２】次に、電源電圧を０．８７Ｖに低下した場
合の、本実施の形態および従来の第２のフリップフロッ
プ回路の動作波形をそれぞれ示す図３（Ｂ）を参照する
と、消費電流ＩＣＣは０．１８ｍＡに減少したため出力
振幅は低下するものの両回路とも正常に動作している。
出力振幅は従来の第２の回路の方が小さいが、これは本
実施の形態のデータ信号増幅用のデータバッファに相当
する回路を備えていないためである。
合の、本実施の形態および従来の第２のフリップフロッ
プ回路の動作波形をそれぞれ示す図３（Ｂ）を参照する
と、消費電流ＩＣＣは０．１８ｍＡに減少したため出力
振幅は低下するものの両回路とも正常に動作している。
出力振幅は従来の第２の回路の方が小さいが、これは本
実施の形態のデータ信号増幅用のデータバッファに相当
する回路を備えていないためである。
【００３３】次に、電源電圧を０．８７Ｖに低下した場
合の、本実施の形態および従来の第２のフリップフロッ
プ回路の動作波形をそれぞれ示す図４を参照すると、消
費電流ＩＣＣは０．１３ｍＡにさらに減少し、グラフＡ
の本実施の形態の回路は正常に動作しているのに対し、
グラフＢの従来の第２の回路は誤動作している。なお、
これらの回路で用いた定電流源ＩＳは公知の電源ＶＣ
Ｃ，ＶＳＳとの間に抵抗とダイオードとの直列接続によ
り構成されるリファレンスを用いたカレントミラー回路
とした。また、公知のバンドギャップリファレンスを用
いても、電源電圧が０．８７〜０．８４Ｖの領域では同
様な減電圧特性を示す。
合の、本実施の形態および従来の第２のフリップフロッ
プ回路の動作波形をそれぞれ示す図４を参照すると、消
費電流ＩＣＣは０．１３ｍＡにさらに減少し、グラフＡ
の本実施の形態の回路は正常に動作しているのに対し、
グラフＢの従来の第２の回路は誤動作している。なお、
これらの回路で用いた定電流源ＩＳは公知の電源ＶＣ
Ｃ，ＶＳＳとの間に抵抗とダイオードとの直列接続によ
り構成されるリファレンスを用いたカレントミラー回路
とした。また、公知のバンドギャップリファレンスを用
いても、電源電圧が０．８７〜０．８４Ｖの領域では同
様な減電圧特性を示す。
【００３４】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図５を参照すると、この実施の形態の前
述の第１の実施の形態との相違点は、マスタＲＨ１Ｂ，
スレブＲＨ２Ｂの各々の抵抗Ｒ１３，Ｒ２３を削除すな
わち０ΩとしたマスタＲＨ１Ｃ，スレブＲＨ２Ｃを備え
ることである。
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図５を参照すると、この実施の形態の前
述の第１の実施の形態との相違点は、マスタＲＨ１Ｂ，
スレブＲＨ２Ｂの各々の抵抗Ｒ１３，Ｒ２３を削除すな
わち０ΩとしたマスタＲＨ１Ｃ，スレブＲＨ２Ｃを備え
ることである。
【００３５】第１の実施の形態の動作において説明した
ように、これら抵抗Ｒ１３，Ｒ２３はマスタデータＭ，
ＭＡおよび出力データＱ，ＱＢの各々のＨレベルを増幅
データＤＡＢ，ＤＡおよび増幅マスタデータＭＡ，ＭＡ
Ｂの各々のＨレベルより低下させることにより、データ
を確実にラッチするためのレベルシフト用である。その
レベルシフト量は、抵抗Ｒ１３，Ｒ２３の値と定電流源
ＩＳ１１，ＩＳ２１の値により決まる。しかし、上述し
たように、上記レベルシフト量が０の場合でも、例えば
マスタＲＨ１Ｃについては、トランジスタＱ１１，Ｑ１
２から成る差動対とトランジスタＱ１３，Ｑ１４から成
る差動対とは正帰還回路を構成しているため増幅データ
ＤＡＢ，ＤＡのラッチが可能である。スレブＲＨ２Ｂに
ついても同様である。したがって、本実施の形態の回路
は第１の実施の形態の回路と同様の動作を行う。
ように、これら抵抗Ｒ１３，Ｒ２３はマスタデータＭ，
ＭＡおよび出力データＱ，ＱＢの各々のＨレベルを増幅
データＤＡＢ，ＤＡおよび増幅マスタデータＭＡ，ＭＡ
Ｂの各々のＨレベルより低下させることにより、データ
を確実にラッチするためのレベルシフト用である。その
レベルシフト量は、抵抗Ｒ１３，Ｒ２３の値と定電流源
ＩＳ１１，ＩＳ２１の値により決まる。しかし、上述し
たように、上記レベルシフト量が０の場合でも、例えば
マスタＲＨ１Ｃについては、トランジスタＱ１１，Ｑ１
２から成る差動対とトランジスタＱ１３，Ｑ１４から成
る差動対とは正帰還回路を構成しているため増幅データ
ＤＡＢ，ＤＡのラッチが可能である。スレブＲＨ２Ｂに
ついても同様である。したがって、本実施の形態の回路
は第１の実施の形態の回路と同様の動作を行う。
【００３６】次に、本発明の第４の実施の形態を図５と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図６を参照すると、この実施の形態の前
述の第１の実施の形態との相違点は、データバッファ
５，６を削除し、マスタＲＨ１Ｃが入力データＤ，ＤＢ
として帰還した出力データＱＢ，Ｑの供給を受けて動作
し、全体としてクロックＣ，ＣＢの１／２の周波数の出
力データＱ，ＱＢを出力するマスタスレブＴフリップフ
ロップとして動作することである。
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図６を参照すると、この実施の形態の前
述の第１の実施の形態との相違点は、データバッファ
５，６を削除し、マスタＲＨ１Ｃが入力データＤ，ＤＢ
として帰還した出力データＱＢ，Ｑの供給を受けて動作
し、全体としてクロックＣ，ＣＢの１／２の周波数の出
力データＱ，ＱＢを出力するマスタスレブＴフリップフ
ロップとして動作することである。
【００３７】これにより、第２の従来の回路よりも素子
数と消費電流とを削減できる。
数と消費電流とを削減できる。
【００３８】なお、本実施の形態のＴフリップフロップ
に限らず、複数のＤフリップフロップの縦続接続による
他の回路にも適用可能である。
に限らず、複数のＤフリップフロップの縦続接続による
他の回路にも適用可能である。
【００３９】次に、本発明の第５の実施の形態を特徴ず
けるラッチ／ホールド回路（ＲＨ）１Ｄの構成を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図７を参照すると、この実施の形態の前
述の第１の実施の形態のマスタラッチＲＨ１Ｂとの相違
点は、クロックＣの供給に応答してデータＤ，ＤＢのレ
ベルをＬレベルにプルダウンするプルダウン回路８を備
えることである。
けるラッチ／ホールド回路（ＲＨ）１Ｄの構成を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図７を参照すると、この実施の形態の前
述の第１の実施の形態のマスタラッチＲＨ１Ｂとの相違
点は、クロックＣの供給に応答してデータＤ，ＤＢのレ
ベルをＬレベルにプルダウンするプルダウン回路８を備
えることである。
【００４０】プルダウン回路８はクロックＣの供給に応
答してデータＤ，ＤＢの入力端子より電流を引抜くこと
によりプルダウン動作をする。プルダウン回路８が電流
引抜き動作をしない場合は、データＤ，ＤＢの入力端子
のレベルがＨレベルとなりトランジスタＱ１１，Ｑ１２
の差動対はデータＤ，ＤＢをラッチし、次段への出力デ
ータＭ，ＭＢを出力する。逆に、プルダウン回路８が電
流引抜き動作をしない場合は、データＤ，ＤＢの入力端
子のレベルがＬレベルとなるためトランジスタＱ１１，
Ｑ１２はいずれもオフとなり、トランジスタＱ１１，Ｑ
１２の差動対がデータをホールドし、このホールドした
データを出力データＭ，ＭＢとして出力する。
答してデータＤ，ＤＢの入力端子より電流を引抜くこと
によりプルダウン動作をする。プルダウン回路８が電流
引抜き動作をしない場合は、データＤ，ＤＢの入力端子
のレベルがＨレベルとなりトランジスタＱ１１，Ｑ１２
の差動対はデータＤ，ＤＢをラッチし、次段への出力デ
ータＭ，ＭＢを出力する。逆に、プルダウン回路８が電
流引抜き動作をしない場合は、データＤ，ＤＢの入力端
子のレベルがＬレベルとなるためトランジスタＱ１１，
Ｑ１２はいずれもオフとなり、トランジスタＱ１１，Ｑ
１２の差動対がデータをホールドし、このホールドした
データを出力データＭ，ＭＢとして出力する。
【００４１】本実施の形態において、第３の実施の形態
のマスタＲＨ１Ｃと同様に抵抗Ｒ１３を削除してもよ
く、この場合も同一の動作を行う。
のマスタＲＨ１Ｃと同様に抵抗Ｒ１３を削除してもよ
く、この場合も同一の動作を行う。
【００４２】
【発明の効果】以上説明したように、本発明のフリップ
フロップ回路は、データをラッチホールドし第１，第２
の電源間に縦積みトランジスタ数が一段のみの差動対か
ら成るラッチホールド回路を備え、クロック駆動回路
が、真補のクロックの各々の供給に応答して上記ラッチ
ホールド回路の真補の入力データの各々の電位レベルを
引下げるプルダウン機能を有しているので、１Ｖ以下の
低電圧動作を可能とするとという効果がある。
フロップ回路は、データをラッチホールドし第１，第２
の電源間に縦積みトランジスタ数が一段のみの差動対か
ら成るラッチホールド回路を備え、クロック駆動回路
が、真補のクロックの各々の供給に応答して上記ラッチ
ホールド回路の真補の入力データの各々の電位レベルを
引下げるプルダウン機能を有しているので、１Ｖ以下の
低電圧動作を可能とするとという効果がある。
【図１】本発明のフリップフロップ回路の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明のフリップフロップ回路の第２の実施の
形態を示す回路図である。
形態を示す回路図である。
【図３】本実施の形態のフリップフロップ回路における
動作の一例を従来の回路と比較して示す波形図である。
動作の一例を従来の回路と比較して示す波形図である。
【図４】本実施の形態のフリップフロップ回路における
低電圧動作の一例を従来の回路と比較して示す波形図で
ある。
低電圧動作の一例を従来の回路と比較して示す波形図で
ある。
【図５】本発明のフリップフロップ回路の第３の実施の
形態を示す回路図である。
形態を示す回路図である。
【図６】本発明のフリップフロップ回路の第４の実施の
形態を示す回路図である。
形態を示す回路図である。
【図７】本発明のフリップフロップ回路の第５の実施の
形態を示す回路図である。
形態を示す回路図である。
【図８】従来の第１のフリップフロップ回路の一例を示
す回路図である。
す回路図である。
【図９】従来の第２のフリップフロップ回路の一例を示
す回路図である。
す回路図である。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ マスタＲＨ ２，２Ａ，２Ｂ，２Ｃ スレブＲＨ ３ クロックバッファ ４，７ クロック駆動回路 ５，６ データバッファ Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６，Ｑ３１，Ｑ３２，Ｑ
４１〜Ｑ４５，Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７
１〜Ｑ７４ トランジスタ Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３，Ｒ３１，Ｒ３２，Ｒ
４１，Ｒ４２，Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２ 抵
抗 ＩＳ１１〜ＩＳ１３，ＩＳ２１〜ＩＳ２３，ＩＳ３１，
ＩＳ３２，ＩＳ４１，ＩＳ５１，ＩＳ６１，ＩＳ７１，
ＩＳ７２ 定電流源
４１〜Ｑ４５，Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７
１〜Ｑ７４ トランジスタ Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３，Ｒ３１，Ｒ３２，Ｒ
４１，Ｒ４２，Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２ 抵
抗 ＩＳ１１〜ＩＳ１３，ＩＳ２１〜ＩＳ２３，ＩＳ３１，
ＩＳ３２，ＩＳ４１，ＩＳ５１，ＩＳ６１，ＩＳ７１，
ＩＳ７２ 定電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/286
Claims (4)
- 【請求項１】 真補のクロックに同期して真補の入力デ
ータをラッチあるいはホールドし真補のマスタデータを
出力する第１のラッチホールド回路と、前記真補のクロ
ックに同期して前記真補のマスタデータ対応の真補のス
レブ入力データをラッチあるいはホールドし真補の出力
データを出力する第２のラッチホールド回路と、前記真
補のクロックの供給に応答して前記第１，第２のラッチ
ホールド回路が同期動作を行うよう駆動するクロック駆
動回路とを備えるフリップフロップ回路において、 前記第１のラッチホールド回路が、エミッタを共通接続
し各々のベースに前記真補の入力データの各々の供給を
受ける第１，第２のトランジスタと、エミッタを相互に
共通接続するとともに前記第１，第２のトランジスタの
エミッタ共通接続点とも共通接続し各々のコレクタを前
記第１，第２のトランジスタのコレクタと共通接続する
とともにたすき掛けに相互のベースに接続した第３，第
４のトランジスタと、前記第１〜第４のトランジスタの
エミッタ共通接続点と第１の電源との間に接続した第１
の定電流源と、各々の一端がそれぞれ前記真補のマスタ
データを出力する第１，第３のトランジスタのコレクタ
共通接続点および第２，第４のトランジスタのコレクタ
共通接続点の各々に他端を第２の電源に接続した第１，
第２の抵抗とを備え、 前記第２のラッチホールド回路が、エミッタを共通接続
し各々のベースに前記真補のスレブ入力データの各々の
供給を受ける第５，第６のトランジスタと、エミッタを
相互に共通接続するとともに前記第５，第６のトランジ
スタのエミッタ共通接続点とも共通接続し各々のコレク
タを前記第５，第６のトランジスタのコレクタと共通接
続するとともにたすき掛けに相互のベースに接続した第
７，第８のトランジスタと、前記第５〜第８のトランジ
スタのエミッタ共通接続点と前記第１の電源との間に接
続した第２の定電流源と、各々の一端がそれぞれ前記真
補の出力データを出力する第５，第７のトランジスタの
コレクタ共通接続点および第６，第８のトランジスタの
コレクタ共通接続点の各々に他端を前記第２の電源に接
続した第３，第４の抵抗とを備え、 前記クロック駆動回路が、エミッタを共通接続し各々の
ベースに前記真補のク ロックの各々の供給を受け各々の
コレクタをそれぞれ前記第１，第５のトランジスタのベ
ースに接続した第９，第１０のトランジスタと、 エミッタを共通接続し各々のベースに前記真補のクロッ
クの各々の供給を受け各々のコレクタをそれぞれ前記第
２，第６のトランジスタのベースに接続した第１１，第
１２のトランジスタと、 前記第９，第１０のトランジスタのエミッタ共通接続点
および前記第１１，第１２のトランジスタのエミッタ共
通接続点の各々と前記第１の電源との間に接続した第
３，第４の定電流源とを備え、 前記真補のクロックの各
々の供給に応答して前記第１のラッチホールド回路の前
記真補の入力データの各々の電位レベルを引下げ前記補
真のクロックの各々の供給に応答して前記第２のラッチ
ホールド回路の前記真補のスレブ入力データの各々の電
位レベルを引下げるプルダウン回路を備えることを特徴
とするフリップフロップ回路。 - 【請求項２】 前記第１のラッチ回路が、前記第１，第
２の抵抗の他端を共通接続しこの共通接続点と前記第２
の電源との間に挿入した第５の抵抗を備え、 前記第２のラッチ回路が、前記第３，第４の抵抗の他端
を共通接続しこの共通接続点と前記第２の電源との間に
挿入した第６の抵抗を備えることを特徴とする請求項１
記載のフリップフロップ回路。 - 【請求項３】 真補の供給データの各々を増幅して前記
真補の入力データを前記第１のラッチホールド回路に供
給する第１のデータバッファと、 前記真補のマスタデータの各々を増幅して前記真補のス
レブ入力データを前記第２のラッチホールド回路に供給
する第２のデータバッファとを備えることを特徴とする
請求項１記載のフリップフロップ回路。 - 【請求項４】 前記第１のデータバッファが、エミッタ
を共通接続し各々のベースに前記真補の供給データの各
々の供給を受け各々のコレクタから前記真補の入力デー
タの各々を出力する第１３，第１４のトランジスタと、
前記第１３，第１４のトランジスタの各々のコレクタと
前記第２の電源との間に接続した第７，第８の抵抗と、
前記第１３，第１４のトランジスタのエミッタ共通接続
点と前記第１の電源との間に接続した第５の定電流源と
を備え、 前記第２のデータバッファが、エミッタを共通接続し各
々のベースに前記真補のマスタデータの各々の供給を受
け各々のコレクタから前記真補のスレブ入力データの各
々を出力する第１５，第１６のトランジスタと、前記第
１５，第１６のトランジスタの各々のコレクタと前記第
２の電源との間に接続した第９，第１０の抵抗と、前記
第１５，第１６のトランジスタのエミッタ共通接続点と
前記第１の電源との間に接続した第６の定電流源とを備
えることを特徴とする請求項１記載のフリップフロップ
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08074093A JP3047808B2 (ja) | 1996-03-28 | 1996-03-28 | フリップフロップ回路 |
| US08/825,390 US5844437A (en) | 1996-03-28 | 1997-03-28 | Differential flipflop circuit operating with a low voltage |
| EP97105432A EP0798854A3 (en) | 1996-03-28 | 1997-04-01 | Differential flipflop circuit operating with a low voltage |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08074093A JP3047808B2 (ja) | 1996-03-28 | 1996-03-28 | フリップフロップ回路 |
| US08/825,390 US5844437A (en) | 1996-03-28 | 1997-03-28 | Differential flipflop circuit operating with a low voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266435A JPH09266435A (ja) | 1997-10-07 |
| JP3047808B2 true JP3047808B2 (ja) | 2000-06-05 |
Family
ID=26415228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08074093A Expired - Lifetime JP3047808B2 (ja) | 1996-03-28 | 1996-03-28 | フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5844437A (ja) |
| EP (1) | EP0798854A3 (ja) |
| JP (1) | JP3047808B2 (ja) |
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|---|---|---|---|---|
| JP3274302B2 (ja) | 1994-11-28 | 2002-04-15 | 株式会社日立製作所 | 質量分析計 |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| KR100299050B1 (ko) * | 1999-06-18 | 2001-11-01 | 정명식 | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 |
| US6424194B1 (en) * | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| JP2001036389A (ja) | 1999-07-15 | 2001-02-09 | Mitsubishi Electric Corp | マスタ・スレーブ型フリップフロップ回路 |
| JP2004186710A (ja) * | 1999-09-03 | 2004-07-02 | Lucent Technol Inc | フリップフロップ回路およびクロック信号によってデータを保持し同期させる方法 |
| US6191629B1 (en) * | 1999-09-27 | 2001-02-20 | Conexant Systems, Inc. | Interlaced master-slave ECL D flip-flop |
| US6538486B1 (en) * | 2000-10-11 | 2003-03-25 | Lucent Technologies Inc. | Latch chain having improved sensitivity |
| US6404253B1 (en) * | 2001-01-12 | 2002-06-11 | Faraday Technology Corp. | High speed, low setup time voltage sensing flip-flop |
| US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
| US6433595B1 (en) * | 2001-09-05 | 2002-08-13 | Qantec Communication, Inc. | Method of system circuit design and circuitry for high speed data communication |
| US6683480B2 (en) * | 2001-09-05 | 2004-01-27 | Minghao (Mary) Zhang | Designs of integrated circuits for high-speed signals and methods therefor |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| WO2004021626A2 (en) | 2002-08-30 | 2004-03-11 | Broadcom Corporation | System and method for handling out-of-order frames |
| DE10319089B4 (de) * | 2003-04-28 | 2008-05-29 | Austriamicrosystems Ag | Flip-Flop-Schaltungsanordnung |
| US7215170B1 (en) * | 2003-09-16 | 2007-05-08 | Cypress Semiconductor Corp. | Low voltage logic circuit with set and/or reset functionality |
| CN1856935B (zh) * | 2003-09-22 | 2010-09-01 | Nxp股份有限公司 | 用于提供逻辑门功能和锁存功能的电路 |
| DE102004009283B4 (de) * | 2004-02-26 | 2006-04-20 | Infineon Technologies Ag | Flip-Flop-Schaltungsanordnung und Verfahren zur Verarbeitung eines Signals |
| US7161395B2 (en) * | 2004-06-24 | 2007-01-09 | Stmicroelectronics, Inc. | Static frequency divider with low power supply |
| US7230459B2 (en) * | 2004-06-30 | 2007-06-12 | Stmicroelectronics, Inc. | Static frequency divider for microwave applications |
| US8085067B1 (en) * | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US7474134B2 (en) * | 2006-05-18 | 2009-01-06 | International Business Machines Corporation | Radiation hardened programmable phase frequency divider |
| US7362154B2 (en) * | 2006-05-18 | 2008-04-22 | International Business Machines Corporation | Radiation hardened latch |
| JP2008206038A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | 分周回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1132343A1 (ru) * | 1983-05-10 | 1984-12-30 | Московский Ордена Трудового Красного Знамени Инженерно-Физический Институт | Триггер |
| US4777388A (en) * | 1986-04-24 | 1988-10-11 | Tektronix, Inc. | Fast latching flip-flop |
| US4975595A (en) * | 1987-06-12 | 1990-12-04 | National Semiconductor Corporation | Scannable register/latch circuit |
| JPH0221717A (ja) * | 1988-07-11 | 1990-01-24 | Toshiba Corp | 低電圧駆動形論理回路 |
-
1996
- 1996-03-28 JP JP08074093A patent/JP3047808B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-28 US US08/825,390 patent/US5844437A/en not_active Expired - Fee Related
- 1997-04-01 EP EP97105432A patent/EP0798854A3/en not_active Withdrawn
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