JPS6141224A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS6141224A JPS6141224A JP16244484A JP16244484A JPS6141224A JP S6141224 A JPS6141224 A JP S6141224A JP 16244484 A JP16244484 A JP 16244484A JP 16244484 A JP16244484 A JP 16244484A JP S6141224 A JPS6141224 A JP S6141224A
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- JP
- Japan
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- level
- transistor
- circuit
- section
- differential circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、レベル変換回路に関し、特にＡＤ変換器にお
いて、ＫＣＬレベルを他の論理レベルに変換する出力回
路に関するものである。
いて、ＫＣＬレベルを他の論理レベルに変換する出力回
路に関するものである。
高速ＡＤ変換器は、逐次比較方式をとらず並列比較方式
を用い、かつ比較器とエンコーグをＥＣＬ回路で構成す
ることによって高速動作を実現している。しかし、ＡＤ
変換器と接続される回路は、一般にＴＴＬや低消費電力
の０Ｍ０８回路が用いられるので、この間のレベル変換
回路が必要となる。このレベル変換回路としては、従来
よシ、ＥＣＬと他の論理回路（特にＴＴＬ）の一方の電
源電圧ｖｏｏをレベル・シフトすることによって、単一
電源で２種の回路を駆動するレベル変換回路が用いられ
ている（例えば、特願昭５２−１３６６５１号明細書参
照）。
を用い、かつ比較器とエンコーグをＥＣＬ回路で構成す
ることによって高速動作を実現している。しかし、ＡＤ
変換器と接続される回路は、一般にＴＴＬや低消費電力
の０Ｍ０８回路が用いられるので、この間のレベル変換
回路が必要となる。このレベル変換回路としては、従来
よシ、ＥＣＬと他の論理回路（特にＴＴＬ）の一方の電
源電圧ｖｏｏをレベル・シフトすることによって、単一
電源で２種の回路を駆動するレベル変換回路が用いられ
ている（例えば、特願昭５２−１３６６５１号明細書参
照）。
第４図は、上記先願に係るレベル変換回路の構成図であ
る。
る。
第４図のレベル変換回路２は、トランジスタ。ＩＩ＋Ｑ
＋２よシなる差動回路と出力トランジスタ。１３ と
から構成されており、ＥｃＬ回路１の出力レベルをＴＴ
Ｌ回路３の入力レベルに変換する。レベル変換回路２は
、ＥＣＬ回路１の出カ信号ｖ工Ｎ、 ＷＩＮＫ ｊ ツ
テｌｌ 流、Ｘインチを構成するトランジスタ。Ｉ＋。
＋２よシなる差動回路と出力トランジスタ。１３ と
から構成されており、ＥｃＬ回路１の出力レベルをＴＴ
Ｌ回路３の入力レベルに変換する。レベル変換回路２は
、ＥＣＬ回路１の出カ信号ｖ工Ｎ、 ＷＩＮＫ ｊ ツ
テｌｌ 流、Ｘインチを構成するトランジスタ。Ｉ＋。
Ｑｌｌｌを差動的にオン・オフし、レベル変換を行って
’ＦＴＬ回路３を駆動する。すなわち、トランジスタＱ
１２がオンしたときには、トラ、ンジスタ。１３をオン
にし、て、出力電圧Ｖ。ｕｔを“Ｈ″レベルし、トラン
ジスタＱ＋＋がオンしたときには、トランジスタＱ＋３
をオフにして、出力電圧ＶＯｕｔをＬ”レベルにする。
’ＦＴＬ回路３を駆動する。すなわち、トランジスタＱ
１２がオンしたときには、トラ、ンジスタ。１３をオン
にし、て、出力電圧Ｖ。ｕｔを“Ｈ″レベルし、トラン
ジスタＱ＋＋がオンしたときには、トランジスタＱ＋３
をオフにして、出力電圧ＶＯｕｔをＬ”レベルにする。
この回路では、差動回路にｐｎｐ トランジスタＱｌｌ
、 Ｑ１０を用いているが、ｐｎｐトランジスタは集積
回路内では、第５図（ｂ）に示すように、横型構造が一
般に用いられているため、ベース長、ベース幅が大きく
なシ、第５図（ａ）に示すｎｐｎ トランジスタに比べ
て、次のような欠点がある。（１）ベース広がシ抵抗と
コレクタ容量が大きくなるので、高周波特性が低下する
。（１１）ベース幅がｎｐｎ型では拡散層の深さによっ
て決まるのに対し、ｐｎｐ型ではマスク合わせ間隔に依
存するだめ、あまり短くすることはできず、しかもキャ
リアが電子に比べ移動度の大きな正孔であるため、高速
動作が得られ難い。
、 Ｑ１０を用いているが、ｐｎｐトランジスタは集積
回路内では、第５図（ｂ）に示すように、横型構造が一
般に用いられているため、ベース長、ベース幅が大きく
なシ、第５図（ａ）に示すｎｐｎ トランジスタに比べ
て、次のような欠点がある。（１）ベース広がシ抵抗と
コレクタ容量が大きくなるので、高周波特性が低下する
。（１１）ベース幅がｎｐｎ型では拡散層の深さによっ
て決まるのに対し、ｐｎｐ型ではマスク合わせ間隔に依
存するだめ、あまり短くすることはできず、しかもキャ
リアが電子に比べ移動度の大きな正孔であるため、高速
動作が得られ難い。
また、第４図のレベル変換回路２を構成するトランジス
タＱ＋３は飽和状態で動作するため、速度の遅れが生ず
る。
タＱ＋３は飽和状態で動作するため、速度の遅れが生ず
る。
したがって、第４図に示す従来のレベル変換回路２は、
高速動作が得られ難いため、高速ＡＤ変換器用レしル変
′換回路としては、十分な速度がとれず、ＥＣＬ回路で
速度を稼いでもレベル変換回路で失うことになる。
高速動作が得られ難いため、高速ＡＤ変換器用レしル変
′換回路としては、十分な速度がとれず、ＥＣＬ回路で
速度を稼いでもレベル変換回路で失うことになる。
本発明の目的は、上記のような従来の欠点を改善し、レ
ベル変換動作を高速かつ低消費電力で行い、かつ集積回
路の周辺回路として組込みが可能なレベル変換回路を提
供することにある。
ベル変換動作を高速かつ低消費電力で行い、かつ集積回
路の周辺回路として組込みが可能なレベル変換回路を提
供することにある。
上記目的を達成するため、本発明のレベル変換回路は、
スイッチング・トランジスタ対および定電流源を備えた
差動回路部と、該差動回路部のトランジスタ対を非飽和
で動作させるように入力信号をレベル・シフトするレベ
ル・シフト部と、上記差動回路部の一方のトランジスタ
のコレクタ抵抗にベースが接続され、がつエミッタに出
力端子が接続された第３のトランジスタを備λる出力部
を有することに特徴がある。
スイッチング・トランジスタ対および定電流源を備えた
差動回路部と、該差動回路部のトランジスタ対を非飽和
で動作させるように入力信号をレベル・シフトするレベ
ル・シフト部と、上記差動回路部の一方のトランジスタ
のコレクタ抵抗にベースが接続され、がつエミッタに出
力端子が接続された第３のトランジスタを備λる出力部
を有することに特徴がある。
以下、本発明の実施例を、図面にょシ説明する。
第１図は、本発明の第１実施例を示す論理レベル変換回
路の構成図である。
路の構成図である。
第１図に示す回路は、入力レベル・シフト部Ａと、差動
回路部Ｂと、出力部Ｃとから構成される変換回路である
。
回路部Ｂと、出力部Ｃとから構成される変換回路である
。
入力レベル・シフト部Ａは、相補的なＥＣＬレベルの入
力信号Ｖ］：ＮとｖｒＮをそれぞれ抵抗Ｒ２□。
力信号Ｖ］：ＮとｖｒＮをそれぞれ抵抗Ｒ２□。
Ｒ２２により抵抗分割し、各電圧レベルをシフトさせる
。ただし、入力信号ＶＩＮ、 ＶＩＮの一方は固定電
位にしてもよい。なお、上記ＥＣＬレベルは、通常のも
のに対し電源電圧をシフトして用いるため、ｖｏｏ
ＶＢＥを°゛Ｈ”レベル、Ｖａｏ （ＶＢｚ＋ Ｉ
Ｖ程度）を°゛Ｌ″Ｌ″レベルいる。
。ただし、入力信号ＶＩＮ、 ＶＩＮの一方は固定電
位にしてもよい。なお、上記ＥＣＬレベルは、通常のも
のに対し電源電圧をシフトして用いるため、ｖｏｏ
ＶＢＥを°゛Ｈ”レベル、Ｖａｏ （ＶＢｚ＋ Ｉ
Ｖ程度）を°゛Ｌ″Ｌ″レベルいる。
次段の差動回路部Ｂは、トランジスタＱ ２１ 、 Ｑ
２２と抵抗Ｒ２３および定電流源Ｉ２１より構成され、
入力レベル・シフト部Ａによりレベル・シフト部した入
力信号が、差動入力としてｎｐｎ トランジスタＱ２１
ｒ Ｑ２２ ’、Ｃ印加される。なお、−差動回路
部Ｂにおいて、出力部ＣのトランジスタＱ２３のゲート
が接続されていない方の抵抗Ｒ２３は除去してもよく、
コレクタを直接電源ＶＯＯに接続してもよい。
２２と抵抗Ｒ２３および定電流源Ｉ２１より構成され、
入力レベル・シフト部Ａによりレベル・シフト部した入
力信号が、差動入力としてｎｐｎ トランジスタＱ２１
ｒ Ｑ２２ ’、Ｃ印加される。なお、−差動回路
部Ｂにおいて、出力部ＣのトランジスタＱ２３のゲート
が接続されていない方の抵抗Ｒ２３は除去してもよく、
コレクタを直接電源ＶＯＯに接続してもよい。
出力部Ｃは、差動回路部Ｂの一方のｎｐｎ トランジス
タＱ２２のコレクタにそのベースが接続されたｎｐｎ）
ランジスタＱ２３で構成されておシ、このｎｐｎ ）ラ
ンジスタＱ２３のエミッタから出力信号ＶＯＵＴが取シ
出される。
タＱ２２のコレクタにそのベースが接続されたｎｐｎ）
ランジスタＱ２３で構成されておシ、このｎｐｎ ）ラ
ンジスタＱ２３のエミッタから出力信号ＶＯＵＴが取シ
出される。
入力信号Ｖ ｘＮカ” Ｌ ”レベル（Ｖｘｓカ”Ｈ”
レベル）でトランジスタＱｚｚがオフ状態のとき、電流
ＩａｔはトランジスタＱｚ１にすべて流れ、トランジス
タＱｚｘのコレクタ電圧は抵抗Ｒ２３に流れる出力部ト
ランジスタＱａｓのベース電流ＩＢ３による電位降下に
よって、ｖｏ。−（Ｒ２３・Ｉｎ３ ）となる。ここで
、トランジスタＱｚｓのベース・エミッタ間電圧をＶＢ
Ｋとスルと、出力Ｖ ＯＵＴはＷｏｏ ＶＢＥ （
Ｒ２３・Ｉｎ３ ）となる。なお、トランジスタＱｚａ
の電流増幅率βが大きければ、Ｒ２３・Ｉｎ３は無視で
きるので、出力Ｖ ＣＨＪＴはＶＯＯＶｎｇとなる０ 次に、入力信号Ｖ工Ｎが″Ｈ＃レベルでトランジスタＱ
２□がオン状態のとき、電流Ｉ２１はトランジスタＱ２
□に流れ、トランジスタＱ２２のコレクタ電圧が変化し
て、出力Ｖ ＯＵＴはｖｏｏ ＶＢＫ （Ｒ２ｓ・
工ｎｇ）（Ｒ１１８・工２１）となる。ここで、トラン
ジスタ＋ｈｓの電流増幅率βが大であれば、■ＯＵＴは
Ｖ。Ｑ −ＶＢＩＣ−Ｒ２３・Ｉ２１で与えられる。な
お、一般に？ＴＬレベルでハ、″Ｌ＃レベルが約０．８
Ｖ以下、Ｈ”レベルが約２ｖ以上であシ、マたＣＭＯＳ
レベルでは、電源電圧が５ｖのとき、“Ｌ”レベルは１
．５ｖ以下、″Ｈ＃レベルは３．５ｖ以上であるのが、
標準となっている。そこで、第１図の出力回路では Ｉ
ＩＩ、＃レベルで０．８ｖ以下、Ｈ”レベルで３．５ｖ
以上が得られるようにしておけば、ＴＴＬとＣＭＯＢの
両レベルに対応でき、実用上問題がなくなる。したがっ
て、電源電圧を５ｖとしたとき、“Ｈ＃レベルはｖｏ。
レベル）でトランジスタＱｚｚがオフ状態のとき、電流
ＩａｔはトランジスタＱｚ１にすべて流れ、トランジス
タＱｚｘのコレクタ電圧は抵抗Ｒ２３に流れる出力部ト
ランジスタＱａｓのベース電流ＩＢ３による電位降下に
よって、ｖｏ。−（Ｒ２３・Ｉｎ３ ）となる。ここで
、トランジスタＱｚｓのベース・エミッタ間電圧をＶＢ
Ｋとスルと、出力Ｖ ＯＵＴはＷｏｏ ＶＢＥ （
Ｒ２３・Ｉｎ３ ）となる。なお、トランジスタＱｚａ
の電流増幅率βが大きければ、Ｒ２３・Ｉｎ３は無視で
きるので、出力Ｖ ＣＨＪＴはＶＯＯＶｎｇとなる０ 次に、入力信号Ｖ工Ｎが″Ｈ＃レベルでトランジスタＱ
２□がオン状態のとき、電流Ｉ２１はトランジスタＱ２
□に流れ、トランジスタＱ２２のコレクタ電圧が変化し
て、出力Ｖ ＯＵＴはｖｏｏ ＶＢＫ （Ｒ２ｓ・
工ｎｇ）（Ｒ１１８・工２１）となる。ここで、トラン
ジスタ＋ｈｓの電流増幅率βが大であれば、■ＯＵＴは
Ｖ。Ｑ −ＶＢＩＣ−Ｒ２３・Ｉ２１で与えられる。な
お、一般に？ＴＬレベルでハ、″Ｌ＃レベルが約０．８
Ｖ以下、Ｈ”レベルが約２ｖ以上であシ、マたＣＭＯＳ
レベルでは、電源電圧が５ｖのとき、“Ｌ”レベルは１
．５ｖ以下、″Ｈ＃レベルは３．５ｖ以上であるのが、
標準となっている。そこで、第１図の出力回路では Ｉ
ＩＩ、＃レベルで０．８ｖ以下、Ｈ”レベルで３．５ｖ
以上が得られるようにしておけば、ＴＴＬとＣＭＯＢの
両レベルに対応でき、実用上問題がなくなる。したがっ
て、電源電圧を５ｖとしたとき、“Ｈ＃レベルはｖｏ。
−ＶＢＩＩｔで約４．２ｖとなシ、問題はない。また、
′Ｌ″レベルはｖ６ｏ ＶＢＩ （１２ａ・Ｉｚｔ
）≦０．８Ｖになるように、（Ｒｚｓ・工２１）の値を
選択すればよい。
′Ｌ″レベルはｖ６ｏ ＶＢＩ （１２ａ・Ｉｚｔ
）≦０．８Ｖになるように、（Ｒｚｓ・工２１）の値を
選択すればよい。
このように、ＥＣｔＬ回路を５ｖにレベル・アップし、
他論理回路（ＴＴＬ回路、ａＭｏｓ回路）と電源を共有
させて電源の単一化を図るとともに、差動回路部Ｂのト
ランジスタＱｚ＋ ＋ Ｑｇｔを不飽和動作させるこ
とによって、レベル変換回路の動作の高速化と低消費電
力化と小規模化を図っている。
他論理回路（ＴＴＬ回路、ａＭｏｓ回路）と電源を共有
させて電源の単一化を図るとともに、差動回路部Ｂのト
ランジスタＱｚ＋ ＋ Ｑｇｔを不飽和動作させるこ
とによって、レベル変換回路の動作の高速化と低消費電
力化と小規模化を図っている。
第６図は、第２図の実施例を示す図である。
第１の実施例では入力Ｖ工ＮがＨのとき、コレクタ抵抗
Ｒ２３と電流源Ｉ２１による電位降下を利用してレベル
変換を行うため、コレクタ抵抗のバラツキによシ差動回
路のトランジスタ対のコレクタ電位が下がシ、飽和動作
してしまうが、第２の実施例では、抵抗”ａｎＲ１）と
トランジスタＱａよりなる回路を付加し、トランジスタ
対のコレクタ電位が一定電位以下に下らないようにする
仁とで、トランジスタ対の非飽和動作を補償している。
Ｒ２３と電流源Ｉ２１による電位降下を利用してレベル
変換を行うため、コレクタ抵抗のバラツキによシ差動回
路のトランジスタ対のコレクタ電位が下がシ、飽和動作
してしまうが、第２の実施例では、抵抗”ａｎＲ１）と
トランジスタＱａよりなる回路を付加し、トランジスタ
対のコレクタ電位が一定電位以下に下らないようにする
仁とで、トランジスタ対の非飽和動作を補償している。
抵抗ＲａとＲｂによる電位ｖＢに固定されたベースをも
つトランジスタＱａは、該エミッタ電位Ｖｌによってオ
ン、オフ動作をする。該エミッタは入力Ｖ工ＮがＨレベ
ルのとき、Ｑ２２を流れる電流Ｉ２１と抵抗Ｒ２３より
成る電位になるが、（Ｗｏｏ ｌ２ｌ−Ｒｚｓ）≧（
Ｖｎ＋Ｖｎｉｃ）ノ場合Ｑａはオフとなシ、Ｑｚｔのコ
レクタ電位はｖｏｏ Ｉ２１ ” Ｒ１３で決まるが
、（ｖｏｏ−Ｉｎ・Ｒｚｓ）≦（ＶＢ−ＶＢＩＣ）の場
合Ｑａはオンとなり、工２１はＱａに流れ、Ｑｚｚのコ
レクタ電位はＶＢ−ＶＢＫにクランプされる。このため
、Ｑ２２のコレクタ電位は（ＶＢ−ＶＢｍ）以下には下
がらない。
つトランジスタＱａは、該エミッタ電位Ｖｌによってオ
ン、オフ動作をする。該エミッタは入力Ｖ工ＮがＨレベ
ルのとき、Ｑ２２を流れる電流Ｉ２１と抵抗Ｒ２３より
成る電位になるが、（Ｗｏｏ ｌ２ｌ−Ｒｚｓ）≧（
Ｖｎ＋Ｖｎｉｃ）ノ場合Ｑａはオフとなシ、Ｑｚｔのコ
レクタ電位はｖｏｏ Ｉ２１ ” Ｒ１３で決まるが
、（ｖｏｏ−Ｉｎ・Ｒｚｓ）≦（ＶＢ−ＶＢＩＣ）の場
合Ｑａはオンとなり、工２１はＱａに流れ、Ｑｚｚのコ
レクタ電位はＶＢ−ＶＢＫにクランプされる。このため
、Ｑ２２のコレクタ電位は（ＶＢ−ＶＢｍ）以下には下
がらない。
ｖＢは同一種の抵抗”ａｎ”ｂの分圧により形成される
ので、バラツキを小さ゛く出来るので、クランプ電位（
ｖＢ −ＷＢｇ ）のバラツキは小さい。
ので、バラツキを小さ゛く出来るので、クランプ電位（
ｖＢ −ＷＢｇ ）のバラツキは小さい。
このため、ｖ９−ＶＢＢをＱ２２が非飽和動作するコレ
クタ電位に設定すれば、レベル変換回路の高速性が補償
できる。
クタ電位に設定すれば、レベル変換回路の高速性が補償
できる。
第２図は、第１図の論理レベル変換回路の具体例を示す
図である。
図である。
第２図においては、入力レベル・シフト部Ａの記載が省
略されておシ、差動回路部Ｂは第１図に準じて構成され
、出力部ＣではトランジスタＱ２３のエミッタに、トラ
ンジスタＱｓｓと抵抗Ｒ３５からなる定電流源Ｉ３２を
接続した出力回路が示されている。なお、第１図で述べ
たように、差動回路部Ｂにおいて、出力回路が接続され
ない側のコレクタ抵抗Ｒ３２を除去することができる。
略されておシ、差動回路部Ｂは第１図に準じて構成され
、出力部ＣではトランジスタＱ２３のエミッタに、トラ
ンジスタＱｓｓと抵抗Ｒ３５からなる定電流源Ｉ３２を
接続した出力回路が示されている。なお、第１図で述べ
たように、差動回路部Ｂにおいて、出力回路が接続され
ない側のコレクタ抵抗Ｒ３２を除去することができる。
この定電流源ＩＩＨは、差動回路部Ｂの定電流源Ｉ３１
とともに、同一電源によシ駆動されるカレント・ミラ一
定電流源Ｉ３Ｇより電流が供給されるので、電源変動に
よる出力電圧の変動を低減することができる。
とともに、同一電源によシ駆動されるカレント・ミラ一
定電流源Ｉ３Ｇより電流が供給されるので、電源変動に
よる出力電圧の変動を低減することができる。
第２図の回路において、出力が” Ｌ ”レベル（約０
８ｖ）になっても、トランジスタＱａｓは抵抗Ｒ３５を
小さく選んでおけば、飽和することなく動作する。この
とき、差動回路部ＢのトランジスタＱ３２のコレクタは
”Ｌ”レベルよりＶＢＫだけ上ったレベル、つまり約１
，６ｖとなるが、トランジスタＱ３２゜Ｑａｓのコレク
タ、エミッタ間電圧をそれぞれ０．８ｖ程度に々るよう
に、トランジスタＱ３１．Ｑ３２のベース電圧、すなわ
ち第１図における抵抗Ｒ２１゜Ｒ２２によるレベル・シ
フト値を選択すれば、トランジスタＱ３２． Ｑａｓ
は飽和することがない。
８ｖ）になっても、トランジスタＱａｓは抵抗Ｒ３５を
小さく選んでおけば、飽和することなく動作する。この
とき、差動回路部ＢのトランジスタＱ３２のコレクタは
”Ｌ”レベルよりＶＢＫだけ上ったレベル、つまり約１
，６ｖとなるが、トランジスタＱ３２゜Ｑａｓのコレク
タ、エミッタ間電圧をそれぞれ０．８ｖ程度に々るよう
に、トランジスタＱ３１．Ｑ３２のベース電圧、すなわ
ち第１図における抵抗Ｒ２１゜Ｒ２２によるレベル・シ
フト値を選択すれば、トランジスタＱ３２． Ｑａｓ
は飽和することがない。
このように、本実施例では、ｎｐｎトランジスタのみで
構成され、かつ全トランジスタが飽和することなく、電
源電圧レベルをシフトしたＥＣＬレベルを、ＴＴＬＱる
いｉｄＯＭＯｓレベルに変換することができ、きわめて
高速に応答を得ることができる。
構成され、かつ全トランジスタが飽和することなく、電
源電圧レベルをシフトしたＥＣＬレベルを、ＴＴＬＱる
いｉｄＯＭＯｓレベルに変換することができ、きわめて
高速に応答を得ることができる。
第３図は、本発明の第３実施例を示すレベル・シフト部
の構成図である。
の構成図である。
第３図の入力レベル・シフト部Ａ′は、トランジスタＱ
４１と抵抗Ｒ４１と定電流源Ｉ４１を、電源Ｖ。０とＯ
ＶＯ間に接続して、抵抗Ｒ４＋と定電流源Ｉ４１の間の
電位を差動回路部Ｂのトランジスタのゲートに与える。
４１と抵抗Ｒ４１と定電流源Ｉ４１を、電源Ｖ。０とＯ
ＶＯ間に接続して、抵抗Ｒ４＋と定電流源Ｉ４１の間の
電位を差動回路部Ｂのトランジスタのゲートに与える。
すなわち、入力レベル・シフト部Ａ′では、トランジス
タＱ４１のＶＢＥと抵抗Ｒ４１の定電流源Ｉ４１による
電圧降下によってレベル・シフトする。
タＱ４１のＶＢＥと抵抗Ｒ４１の定電流源Ｉ４１による
電圧降下によってレベル・シフトする。
この場合にも、第１図の実施例と同じように、高速のレ
ベル変換が可能である。
ベル変換が可能である。
このように、本発明においては、簡単な回路構成で実現
でき、かつｎｐｎ トランジスタを非飽和で動作させる
ので、非常に高速な動作が低電流で実現できる。また、
高速なＥＣＬ論理回路の周辺回路としてオンチップ化で
きるとともに、汎用のＴＴＬや０ＭＯ８論理で構成され
た機器へのデータ転送も簡略化できる。さらに、同一チ
ップ上に構成された異種の論理回路を結合する機能も有
する。この論理レベル変換回路は、特にＡＤ変換器用出
力回路として用いれば、その効果が大きい。
でき、かつｎｐｎ トランジスタを非飽和で動作させる
ので、非常に高速な動作が低電流で実現できる。また、
高速なＥＣＬ論理回路の周辺回路としてオンチップ化で
きるとともに、汎用のＴＴＬや０ＭＯ８論理で構成され
た機器へのデータ転送も簡略化できる。さらに、同一チ
ップ上に構成された異種の論理回路を結合する機能も有
する。この論理レベル変換回路は、特にＡＤ変換器用出
力回路として用いれば、その効果が大きい。
以上説明したように、本発明によれば、ｎｐｎトランジ
スタを非飽和で動作させることによシ、論理レベル変換
動作を高速かつ低消費電力で行い、かつ集積回路の周辺
回路として組込みが可能となるので、特にＡＤ変換器用
出力回路として有用である。
スタを非飽和で動作させることによシ、論理レベル変換
動作を高速かつ低消費電力で行い、かつ集積回路の周辺
回路として組込みが可能となるので、特にＡＤ変換器用
出力回路として有用である。
第１図は本発明の第１実施例を示す論理レベル変換回路
の構成図、第２図は第１図の具体的な出力回路図、第３
図は本発明の第３実施例を示す入力レベル・シフト部の
構成図、第４図は従来のレベル変換回路の構成図、第５
図はトランジスタの横型と縦型の構造を示す図、第６図
は本発明の第２実施例を示す論理レベル変換回路の構成
図である。 Ａ、Ａ’：入力レベル・シフト部、Ｂ：差動回路部Ｘ
Ｃ：出力部ｓ、 Ｑ２＋、 Ｑ２２１ Ｑｓｓ、
Ｑ３２ ニスイツチング用ｎｐｎ トランジスタ、Ｉ
２１１ Ｉ３０１ ｌ３１１工３２：定電流源、■ＯＵ
Ｔ：他論理出力信号。 特許出願人 株式会社日立製作所 第 １− 図 ′−１− 第 ２ 図 第 ３ 図 第 ヰ 図 第 ５ 図 （ＩＬ） （ｂ） 第 ６ 図 手続補正書（自Ｊｉり 昭和５９年９月１３日 昭和５９年特 許 願第１６２４４４号２、発明の名
称 レベル変換回路 ３、 補正をする者 事件との関係 ［ＨＢ願人 ４、代理人 ５°官、 補正により増加する発明の数 な し
（１）明細書第４頁第１２行の「大きな正孔」を、「小
さな正孔」に補正する。 （２）同第９頁第１７行ノｒ（ｖ Ｂ＋Ｖ Ｂ Ｅ）Ｊ
を、ｒ（ＶＢ ＶＢＥ）Ｊに補正する。 （３）同第１１頁第９行の「それぞれ。、８」を、「そ
れぞれ０．６」に補正する６
の構成図、第２図は第１図の具体的な出力回路図、第３
図は本発明の第３実施例を示す入力レベル・シフト部の
構成図、第４図は従来のレベル変換回路の構成図、第５
図はトランジスタの横型と縦型の構造を示す図、第６図
は本発明の第２実施例を示す論理レベル変換回路の構成
図である。 Ａ、Ａ’：入力レベル・シフト部、Ｂ：差動回路部Ｘ
Ｃ：出力部ｓ、 Ｑ２＋、 Ｑ２２１ Ｑｓｓ、
Ｑ３２ ニスイツチング用ｎｐｎ トランジスタ、Ｉ
２１１ Ｉ３０１ ｌ３１１工３２：定電流源、■ＯＵ
Ｔ：他論理出力信号。 特許出願人 株式会社日立製作所 第 １− 図 ′−１− 第 ２ 図 第 ３ 図 第 ヰ 図 第 ５ 図 （ＩＬ） （ｂ） 第 ６ 図 手続補正書（自Ｊｉり 昭和５９年９月１３日 昭和５９年特 許 願第１６２４４４号２、発明の名
称 レベル変換回路 ３、 補正をする者 事件との関係 ［ＨＢ願人 ４、代理人 ５°官、 補正により増加する発明の数 な し
（１）明細書第４頁第１２行の「大きな正孔」を、「小
さな正孔」に補正する。 （２）同第９頁第１７行ノｒ（ｖ Ｂ＋Ｖ Ｂ Ｅ）Ｊ
を、ｒ（ＶＢ ＶＢＥ）Ｊに補正する。 （３）同第１１頁第９行の「それぞれ。、８」を、「そ
れぞれ０．６」に補正する６
Claims (4)
- （１）スイッチング・トランジスタ対および定電流源を
備えた差動回路部と、該差動回路部のトランジスタ対を
非飽和で動作させるように入力信号をレベル・シフトす
るレベル・シフト部と、上記差動回路部の一方のトラン
ジスタのコレクタ抵抗にベースが接続され、かつエミッ
タに出力端子が接続された第３のトランジスタを備える
出力部を有することを特徴とするレベル変換回路。 - （２）前記差動回路部のコレクタ抵抗に、ベースが一定
電位にクランプされたトランジスタを並列接続すること
で、差動回路のトランジスタのコレクタ電位が一定電位
以下に下らず、該トランジスタが非飽和動作することを
特徴とする特許請求の範囲第１項記載のレベル変換回路
。 - （３）前記出力回路部は、第３のトランジスタのエミッ
タに定電流源を接続して、次段回路を駆動するための電
流を供給することを特徴とする特許請求の範囲第１項ま
たは第２項記載のレベル変換回路。 - （４）前記差動回路部と出力部に接続された定電流源は
、それぞれ同一電源で動作するカレント・ミラー定電流
源で駆動されることを特徴とする特許請求の範囲第１項
、２項または第３項記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244484A JPS6141224A (ja) | 1984-07-31 | 1984-07-31 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244484A JPS6141224A (ja) | 1984-07-31 | 1984-07-31 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6141224A true JPS6141224A (ja) | 1986-02-27 |
Family
ID=15754727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16244484A Pending JPS6141224A (ja) | 1984-07-31 | 1984-07-31 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220104431A (ko) * | 2021-01-18 | 2022-07-26 | 주식회사 나노바이오라이프 | 바이오칩 이미지 검출장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347244A (en) * | 1976-10-12 | 1978-04-27 | Hitachi Ltd | Semiconductor circuit |
| JPS5469936A (en) * | 1977-11-16 | 1979-06-05 | Hitachi Ltd | Level converter circuit |
| JPS59161127A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 半導体集積回路装置およびこれを用いたシステム |
-
1984
- 1984-07-31 JP JP16244484A patent/JPS6141224A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347244A (en) * | 1976-10-12 | 1978-04-27 | Hitachi Ltd | Semiconductor circuit |
| JPS5469936A (en) * | 1977-11-16 | 1979-06-05 | Hitachi Ltd | Level converter circuit |
| JPS59161127A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Ltd | 半導体集積回路装置およびこれを用いたシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220104431A (ko) * | 2021-01-18 | 2022-07-26 | 주식회사 나노바이오라이프 | 바이오칩 이미지 검출장치 |
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