KR20080078527A - 분주 회로 - Google Patents

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KR20080078527A
KR20080078527A KR1020070136306A KR20070136306A KR20080078527A KR 20080078527 A KR20080078527 A KR 20080078527A KR 1020070136306 A KR1020070136306 A KR 1020070136306A KR 20070136306 A KR20070136306 A KR 20070136306A KR 20080078527 A KR20080078527 A KR 20080078527A
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KR1020070136306A
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Inventor
야스히로 나카샤
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후지쯔 가부시끼가이샤
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
    • H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
    • H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

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  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 동작 주파수 범위가 넓고, 또한, 특별한 전환 회로나 제어 회로를 사용하지 않고 소형으로 저소비 전력의 분주(分周) 회로의 제공을 도모하는 것을 과제로 한다.
마스터 회로(1) 및 슬레이브 회로(2)를 갖는 분주 회로로서, 상기 마스터 회로(1) 또는 상기 슬레이브 회로(2) 중 적어도 한쪽의 부하부의 임피던스를 주파수가 높아짐에 따라 낮아지도록 구성한다.
Figure P1020070136306
마스터 회로, 슬레이브 회로, 커패시터, 트랜지스터

Description

분주 회로{FREQUENCY DIVIDING CIRCUIT}
본 발명은 한정적인 주파수 범위에서 동작하는 다이나믹 분주(分周) 회로에 관한 것으로, 특히, 마스터 회로 및 슬레이브 회로를 갖는 마스터 슬레이브형의 분주 회로에 관한 것이다.
분주 회로(분주기)는 입력 신호 주파수의 정수분의 1의 신호를 생성하는 기본 회로이며, 무선 통신 시스템 내의 주파수 신시사이저(synthesizer) IC에서의 프리스케일러(prescaler)부, 광 통신용 IC에서의 클록 생성부, 또는, π/2 이상기(移相器) 등 광범위하게 이용되고 있다.
분주 회로에는, 직류 부근까지 동작하는 스태틱(static) 분주 회로와, 한정적인 주파수 범위에서 동작하는 다이나믹 분주 회로가 있다. 다이나믹 분주 회로는 스태틱 분주 회로와 비교하여 저소비 전력으로 고속 동작이 가능하다는 장점을 갖고 있어, 최근의 고속화가 진행되는 무선/광통신 시스템에의 적용예가 증가하고 있다.
종래, 마스터 회로 및 슬레이브 회로를 갖는 마스터 슬레이브형(클록드 인버터형이라고도 부름)의 다이나믹 분주 회로가 제안되고 있다(예를 들면, 특허문헌 1 참조). 종래의 마스터 슬레이브형의 다이나믹 분주 회로에서, 슬레이브 회로의 출력은 마스터 회로에 피드백되고 있어, 마스터 회로 또는 슬레이브 회로를 클록을 따라서 온에서 오프로, 또는, 오프에서 온으로 전환함으로써 분주 동작을 행하도록 되어 있다.
또한, 종래, 다이나믹 분주 회로로서 정귀환(正歸還) 회로를 설치하는 구성도 제안되고 있다(예를 들면, 특허문헌 2 참조). 이 정귀환 회로를 설치한 다이나믹 분주 회로는 동작 주파수 범위를 확대할 수는 있지만, 정귀환 회로에 전류를 공급할 필요가 있기 때문에, 소비 전력이 증대하게 된다.
또한, 종래, 동작 주파수에 따라 부하 저항을 디지털적으로 전환하는 마스터 슬레이브형의 다이나믹 분주 회로도 제안되고 있다(예를 들면, 특허문헌 3 참조). 이 경우, 부하 저항을 전환하기 위한 전환 회로나 제어 회로가 필요하게 되기 때문에, 회로 규모나 소비 전력의 증대를 초래하고 있다.
[특허문헌 1] 특허 제3350337호 공보
[특허문헌 2] 일본국 특허공개 2000-022521호 공보
[특허문헌 3] 일본국 특허공개 2000-261311호 공보(도 2)
도 1은 종래의 마스터 슬레이브형 다이나믹 분주 회로의 일례를 나타낸 회로도이며, 도 2는 도 1에 나타낸 분주 회로의 동작을 설명하기 위한 도면이다. 도 1에서, 참조 부호 100은 마스터 회로, 200은 슬레이브 회로, GND는 고전위 전원(접지 전위 : 예를 들면, 0볼트), Vss는 저전위 전원(예를 들면, -1.6볼트), CL은 슬레이브 회로의 부하 용량, RL은 슬레이브 회로의 부하 저항, 그리고, Vb은 제어 바이어스 전압을 나타내고 있다. 또한, 도 2의 (a)는 고속의(동작하는) 경우를 나타내고, 또한, 도 2의 (b)는 저속의(동작하지 않는) 경우를 나타내고 있다.
도 1에 나타낸 바와 같이, 종래의 마스터 슬레이브형 다이나믹 분주 회로의 일례는, 마스터 회로(100) 및 슬레이브 회로(200)로 구성되고, 마스터 회로(100)는 저항(R101∼R103), 다이오드(D101, D102) 및 트랜지스터(n채널형 MOS 트랜지스터)(T101∼T107(T108))를 구비하고, 또한, 슬레이브 회로(200)는 저항(R201∼R203), 다이오드(D201, D202) 및 트랜지스터(T201∼T207)를 구비하고 있다. 또한, 도 1은 마이너스의 전원 전압(Vss)으로 구동되는 차동의 분주 회로를 나타내고 있는데, 플러스의 전원 전압으로 구동되는 차동의 분주 회로, 또는, 싱글엔드(single-end)의 분주 회로도 동일하다.
여기서, 트랜지스터(T103, T203)의 게이트에는, 차동의 클록 IN(P) 및 IN(N)이 입력되고, 또한, 마스터 회로(100)의 차동 쌍 트랜지스터(T101, T102)의 게이트 에는, 슬레이브 회로(200)의 차동 출력(분주 회로의 출력 OUT(P), OUT(N))이 입력되고, 또한, 슬레이브 회로(200)의 차동 쌍 트랜지스터(T201, T202)의 게이트에는, 마스터 회로(100)의 차동 출력이 입력된다. 또한, 트랜지스터(T106∼T108, T206, T207)의 게이트에는, 제어 바이어스 전압(Vb)이 인가된다.
우선, 도 2의 (a)에 나타낸 바와 같이, 마스터 슬레이브형 다이나믹 분주 회로는, 예를 들면, 클록(마이너스 논리의 클록 IN(N))의 전위가 고 레벨『H』에서 슬레이브 회로(200)가 온일 때, 마스터 회로(100)의 출력이 슬레이브 회로(200)에 입력되고, 슬레이브 회로(200)를 증폭기라고 판단한 경우의 증폭률에 따른 신호가 슬레이브 출력(도 1에서는, 플러스 논리의 슬레이브 출력 OUT(P))으로 나타난다.
다음에, 도 2의 (b)에 나타낸 바와 같이, 마스터 슬레이브형 다이나믹 분주 회로는, 예를 들면, 클록(마이너스 논리의 클록 IN(N))의 전위가 저레벨 『L』이 되어 슬레이브 회로(200)가 오프하면, 슬레이브 회로(200)의 출력(플러스 논리의 슬레이브 출력 OUT(P))은 시정수(時定數)(RL, CL)에 따라 감쇠되어 간다. 또한, 마이너스 논리의 슬레이브 출력 OUT(N))도 시정수(RL, CL)에 따라 감쇠되는 것은 동일하며, 또한, 마스터 회로(100)의 출력에 관해서도 동일하다.
여기서, 마스터 슬레이브형 다이나믹 분주 회로의 경우, 상술한 바와 같이, 출력 신호는 시정수(RL, CL)에서 감쇠되기 때문에, 클록 주파수가 높은 경우에는, 도 2의 (a)에 나타낸 바와 같이, 출력 신호가 완전히 감쇠되기(완전 방전되기) 전에 다음 클록(마이너스 논리의 클록 IN(N))이 고 레벨 『H』가 되어 정상적으로 분 주 동작을 행하지만, 클록 주파수가 낮은 경우에는, 도 2의 (b)에 나타낸 바와 같이, 다음 클록(마이너스 논리의 클록 IN(N))이 고 레벨『H』가 될 무렵에는 출력 신호가 완전히 감쇠되어(완전 방전되어) 버려, 정상적으로 분주 동작을 행하지 않는 현상이 생긴다.
이와 같이, 다이나믹 분주 회로는 저소비 전력으로 고속 동작이 가능하다는 장점을 갖는 반면, 부하 용량 등에의 충방전으로 상태가 결정되기 때문에, 용량값과 회로의 충방전 능력에 의해 동작 주파수가 규정되어, 일반적으로, 그 동작 주파수 범위가 좁다는 문제가 있다.
또한, 스태틱 분주 회로의 경우에는, 상술한 바와 같이, 클록이 변화되어도, 예를 들면, 정귀환 회로에 의해 원래의 전위가 유지된다. 즉, 스태틱 분주 회로의 경우에는, 정귀환 회로를 이용하여 안정 동작이 실현되지만, 소비 전력 및 칩 면적이 증가한다는 문제가 있다.
도 3은 종래의 마스터 슬레이브형 다이나믹 분주 회로의 다른 예를 나타낸 회로도이며, 도 4는 도 3에 나타낸 분주 회로의 입력 감도와 주파수의 관계를 나타낸 도면이다. 여기서, 도 3에 나타낸 회로는, 상술한 특허문헌 3에 개시된 것으로 플러스의 전원 전압(Vcc)으로 구동되는 차동의 분주 회로이며, 트랜지스터로서 NPN형 바이폴라 트랜지스터가 사용되고 있다.
도 3에 나타낸 바와 같이, 종래의 마스터 슬레이브형 다이나믹 분주 회로의 다른 예는, 마스터 회로(101) 및 슬레이브 회로(201)로 구성되고, 마스터 회로(101)는 저항(R111∼R113, R120) 및 트랜지스터(NPN형 바이폴라 트랜지스 터)(T111∼T113)를 구비하고, 또한, 슬레이브 회로(201)는 저항(R211∼R213, R220) 및 트랜지스터(T211∼T213)를 구비하고 있다. 또한, 참조 부호 CS는 전류원을 나타내고 있다.
여기서, 저항(R111∼R113)은 마스터 회로(101)에서의 부하 수단(111)을 구성하고, 또한, 저항(R211∼R213)은 슬레이브 회로(201)에서의 부하 수단(211)을 구성하고 있다. 여기서, 마스터 회로(101) 및 슬레이브 회로(201)의 부하 수단(111, 211)은 부하의 크기가 전환되도록 되어 있다.
즉, 마스터 회로(101)의 부하 수단(111)(슬레이브 회로(201)의 부하 수단(211))에서, 단자(VR)를 오픈으로 함으로써 전원선(Vcc)과 출력 단자(V0+(V0-)) 사이의 부하를, 저항(R112, R113)(저항(R212, R213))에 의한 저항값(예를 들면, 부하 저항 RL=900Ω)으로서 전압 진폭을 크게 하여, 낮은 동작 주파수에도 대응 가능하게 하고, 또한, 단자(VR)를 전원선(Vcc)에 접속함으로써 전원선(Vcc)과 출력 단자(V0+(V0-)) 사이의 부하를 저항(R111∼R113)(저항(R221∼R213))에 의한 저항값(예를 들면, 부하 저항 RL=500Ω)으로서 전압 진폭을 작게 하여, 높은 동작 주파수에도 대응 가능하게 하고 있다.
즉, 도 4에 나타낸 바와 같이, 도 3의 종래의 마스터 슬레이브형 다이나믹 분주 회로의 다른 예는, 예를 들면, 부하 수단(111(211))에 의한 부하 저항(RL)이 500Ω의 경우에는 40GHz∼60GHz의 입력 신호(V2+, V2-)의 분주를 행하는 동시에, 예를 들면, 부하 수단(111(211))의 부하 저항(RL)이 900Ω의 경우에는 30GHz∼50GHz 의 입력 신호의 분주를 행하고, 결과적으로, 부하 수단(111(211))을 제어함으로써 30GHz∼60GHz의 범위에서 분주를 행할 수 있게 되어 있다.
이와 같이, 종래, 부하 저항을 전환하여 동작 주파수를 넓게 하는 다이나믹 분주 회로가 알려져 있었다. 그러나, 이 다이나믹 분주 회로는 부하 저항을 전환하기 위한 전환 회로나 제어 회로가 필요하게 되기 때문에, 회로 규모가 커지고, 또한, 소비 전력의 증대를 초래한다는 문제가 있다.
본 발명은 상술한 종래 기술이 갖는 과제를 감안하여, 동작 주파수 범위가 넓고, 또한, 특별한 전환 회로나 제어 회로를 사용하지 않고 소형의 저소비 전력의 분주 회로의 제공을 목적으로 한다.
본 발명에 의하면, 마스터 회로 및 슬레이브 회로를 갖는 분주 회로로서, 상기 마스터 회로 또는 상기 슬레이브 회로 중 적어도 한쪽 부하부의 임피던스를, 주파수가 높아짐에 따라서 낮아지도록 한 것을 특징으로 하는 분주 회로가 제공된다.
상기 부하부는 입력 신호가 부여되는 트랜지스터와 제 1 전원선 사이에 직렬 접속된 2개의 부하 저항과, 그 2개의 부하 저항의 한쪽과 병렬로 접속된 커패시터를 구비하는 것이 바람직하다. 또한, 상기 직렬 접속된 2개의 부하 저항의 합성 저항값은, 그 분주 회로의 동작 주파수의 저주파수 영역에 적합한 값으로 되고, 또한, 상기 2개의 부하 저항 중 상기 커패시터가 병렬 접속되어 있지 않은 쪽의 부하 저항의 저항값은, 그 분주 회로의 동작 주파수의 고주파수 영역에 적합한 값으로 되는 것이 바람직하다.
본 발명에 의하면, 동작 주파수 범위가 넓고, 또한, 특별한 전환 회로나 제어 회로를 사용하지 않고 소형의 저소비 전력의 분주 회로를 제공할 수 있다.
이하, 본 발명에 따른 분주 회로의 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 5는 본 발명에 따른 분주 회로의 제 1 실시예를 나타낸 회로도이다. 도 5에서, 참조 부호 1은 마스터 회로, 2는 슬레이브 회로, GND는 고전위 전원(접지 전위 : 예를 들면, 0볼트), Vss는 저전위 전원(예를 들면, 1.6볼트), 그리고, Vb는 제어 바이어스 전압을 나타내고 있다.
도 5에 나타낸 바와 같이, 본 제 1 실시예의 분주 회로는 마스터 회로(1) 및 슬레이브 회로(2)로 구성되고, 마스터 회로(1)는 저항(R11∼R15), 다이오드(D11, D12), 커패시터(C11, C12) 및 트랜지스터(n채널형 MOS 트랜지스터)(T11∼T17(T18))를 구비하고, 또한, 슬레이브 회로(2)는 저항(R21∼R25), 다이오드(D21, D22) 및 트랜지스터(T21∼T27)를 구비하고 있다. 또한, 도 5는 마이너스의 전원 전압(Vss)으로 구동되는 차동의 분주 회로를 나타내고 있지만, 플러스의 전원 전압으로 구동되는 차동의 분주 회로, 또는, 싱글엔드의 분주 회로도 동일하다.
상술한 도 1에 나타낸 종래의 분주 회로와의 비교에서 명백해진 바와 같이, 본 제 1 실시예의 분주 회로는 마스터 회로(1)에서, 저항(R12)과 트랜지스터(T11)의 드레인 사이에, 병렬 접속된 저항(R14) 및 커패시터(C11)를 삽입하는 동시에, 저항(R13)과 트랜지스터(T12)의 드레인 사이에, 병렬 접속된 저항(R15) 및 커패시터(C12)를 삽입하고 있다.
또한, 본 제 1 실시예의 분주 회로는 슬레이브 회로(2)에서, 저항(R22)과 트랜지스터(T21)의 드레인 사이에, 병렬 접속된 저항(R24) 및 커패시터(C21)를 삽입하는 동시에, 저항(R23)과 트랜지스터(T22)의 드레인 사이에, 병렬 접속된 저항(R25) 및 커패시터(C22)를 삽입하고 있다. 또한, 저항(R12, R13, R22, R23)의 저항값은, 상술한 도 1의 분주 회로에서의 저항(R102, R103, R202, R203)의 저항값과 동일 또는 약간 낮은 값으로 되어 있다.
여기서, 마스터 회로(1)에서, 차동 쌍 트랜지스터의 제 1 트랜지스터(T11)와 제 1 전원선(접지선 : GND) 사이에 설치된 제 1 마스터 회로용 부하부는, 제 1 트랜지스터(T11)와 제 1 전원선(GND) 사이에 직렬 접속된 2개의 마스터 회로용 부하 저항(R12, R14) 및 그 2개의 마스터 회로용 부하 저항의 한쪽(R14)과 병렬로 접속된 마스터 회로용 부하 커패시터(C11)를 구비하고, 또한, 차동 쌍 트랜지스터의 제 2 트랜지스터(T12)와 제 1 전원선(GND) 사이에 설치된 제 2 마스터 회로용 부하부는, 제 2 트랜지스터(T12)와 제 1 전원선(GND) 사이에 직렬 접속된 2개의 마스터 회로용 부하 저항(R13, R15) 및 그 2개의 마스터 회로용 부하 저항의 한쪽(R15)과 병렬로 접속된 마스터 회로용 부하 커패시터(C12)를 구비하고 있다.
마찬가지로, 슬레이브 회로(2)에서, 차동 쌍 트랜지스터의 제 3 트랜지스터(T21)와 제 1 전원선(GND) 사이에 설치된 제 1 슬레이브 회로용 부하부는, 제 3 트랜지스터(T21)와 제 1 전원선(GND) 사이에 직렬 접속된 2개의 슬레이브 회로용 부하 저항(R22, R24) 및 그 2개의 마스터 회로용 부하 저항의 한쪽(R24)과 병렬로 접속된 슬레이브 회로용 부하 캐패시터(C21)를 구비하고, 또한, 차동 쌍 트랜지스터의 제 4 트랜지스터(T22)와 제 1 전원선(GND) 사이에 설치된 제 2 슬레이브 회로용 부하부는, 제 4 트랜지스터(T22)와 제 1 전원선(GND) 사이에 직렬 접속된 2개의 슬레이브 회로용 부하 저항(R23, R25) 및 그 2개의 마스터 회로용 부하 저항의 한쪽(R25)과 병렬로 접속된 마스터 회로용 부하 커패시터(C22)를 구비하고 있다.
또한, 상술한 도 1에 나타낸 분주 회로와 마찬가지로, 트랜지스터(T13, T23)의 게이트에는, 차동의 클록 IN(P) 및 IN(N)이 입력되고, 또한, 마스터 회로(1)의 차동 쌍 트랜지스터(T11, T12)의 게이트에는, 슬레이브 회로(2)의 차동 출력(분주 회로의 출력 OUT(P), OUT(N))이 입력되고, 그리고, 슬레이브 회로(2)의 차동 쌍 트랜지스터(T21, T22)의 게이트에는, 마스터 회로(1)의 차동 출력이 입력된다. 또한, 트랜지스터(T16∼T18, T26, T27)의 게이트에는, 제어 바이어스 전압(Vb)이 인가된다. 여기서, 예를 들면, 제 1 마스터 회로용 부하부(그 이외도 동일)에서, 병렬 접속된 저항(R14) 및 커패시터(C11)와, 저항(R12)의 접속을 교체할 수 있는 것은 물론이다.
도 6은 도 5에 나타낸 분주 회로의 부하 저항과 주파수의 관계를 나타낸 도면이고, 또한, 도 7은 도 5에 나타낸 분주 회로의 입력 감도와 주파수 관계를 종래의 분주 회로에서의 것과 비교하여 나타낸 도면이다.
도 6에 나타낸 바와 같이, 본 제 1 실시예의 분주 회로에 의하면, 고주파수 영역에서, 커패시터(C11(C12, C21, C22))는 저항(R14(R15, R24, R25))을 단락하여 마치 저항(R12(R13, R22, R23))만으로 이루어지는 부하인 것처럼 작용한다. 한편, 저주파수 영역에서, 커패시터(C11(C12, C21, C22))의 임피던스가 높아져, 저항(R12(R13, R22, R23))과 저항(R14(R15, R24, R25))의 합(합성 저항 : R12+R14)의 부하가 접속되도록 작용한다.
여기서, 마스터 회로 및 슬레이브 회로의 부하 용량은 각각 거의 일정하다고 고려되기 때문에, 상기와 같은 부하 구성으로 함으로써, 본 제 1 실시예의 분주 회로는 고주파수 영역에서 시정수를 작게 하는 동시에, 저주파수가 됨에 따라서 시정수가 증가하도록, 저주파수 영역에서의 충방전 시간이 연장되어 클록이 오프할 때의 신호 전위 변화가 작아지도록 하여, 동작 대역을 넓히도록 되어 있다.
즉, 도 7에 나타낸 바와 같이, 본 제 1 실시예의 분주 회로는, 예를 들면, 상술한 도 3에 나타낸 종래의 분주 회로에서의 전환 회로를 사용하지 않고, 고주파수 영역과 저주파수 영역의 부하의 값을 동작 주파수에 따라 변화시킬 수 있어, 동작 주파수 범위가 넓고, 또한, 특별한 전환 회로나 제어 회로를 사용하지 않고 소형의 저소비 전력으로 할 수 있다.
또한, 본 제 1 실시예(본 발명)의 분주 회로에서의 부하 구성은, 종래의 증폭기 등에 사용되는 아날로그 회로의 설계 사상으로는 발상할 수 없다. 왜냐하면, 부하 저항에 대해서 병렬로 커패시터를 접속하는 수법은, 저영역에서의 이득의 증가, 즉, 3dB 대역 저하에 연결되기 때문에, 광대역화를 목표로 하는 아날로그 설계 사상과는 전혀 반대의 발상이기 때문이다.
구체적으로, 도 7에 나타낸 바와 같이, 도 3 및 도 4를 참조하여 설명한 종 래의 다이나믹 분주 회로에서는, 예를 들면, 부하 저항(RL)의 값을 900Ω 및 500Ω으로 전환하고, RL=500Ω에서 40GHz∼60GHz의 주파수 범위에서 동작시키고, 또한, RL=900Ω에서 30GHz∼50GHz의 주파수 범위에서 동작시키고 있던 것에 대해서, 본 제 1 실시예의 분주 회로에서는, 예를 들면, 저항(R12(R13, R22, R23)), R14(R15, R24, R25) 및 커패시터(C11(C12, C21, C22))의 값을, 각각 R12=500Ω, R14=400Ω, C11=50fF로 함으로써, 20GHz∼60GHz의 주파수 범위(도 7에서의 곡선 LL 참조)가 얻어진다.
따라서, 본 제 1 실시예의 분주 회로에 의하면, 특별한 전환 회로나 제어 회로를 사용하지 않고 동작 주파수 범위를 30% 이상 확대할 수 있다. 또한, 본 제 1 실시예의 분주 회로는, 특별한 전환 회로나 제어 회로가 불필요하기 때문에 회로 규모를 작게 할 수 있고, 또한, 정귀환 회로와 같은 전력을 소비하는 회로가 불필요하므로 소비 전력을 낮게 억제하면서, 종래 회로보다 동작 주파수 범위를 넓게 하는 것이 가능하다.
또한, 사용하는 트랜지스터로서는, 예를 들면, 0.13㎛의 InP(인듐·인) HEMT(High Electron Mobility Transistor)이다. 이 트랜지스터의 고주파 특성의 지표인 fT는 170GHz를 초과하기 때문에, 60GHz정도까지의 분주 동작이 가능하다. 물론, 사용하는 트랜지스터나 각 저항 및 커패시터의 값은 여러가지로 변경할 수 있다.
도 8은 본 발명에 따른 분주 회로의 제 2 실시예를 나타낸 회로도이다.
도 8과 상술한 도 5의 비교에서 명백한 바와 같이, 본 제 2 실시예의 분주 회로는 제 1 실시예의 분주 회로에 대해서 커패시터(C13, C23)를 추가한 것이다.
즉, 제 1 마스터 회로용 부하부에서의 2개의 마스터 회로용 부하 저항(R12, R14)의 접속 노드와, 제 2 마스터 회로용 부하부에서의 2개의 마스터 회로용 부하 저항(R13, R15)의 접속 노드 사이에 추가 마스터 회로용 부하 커패시터(C13)를 설치하는 동시에, 제 1 슬레이브 회로용 부하부에서의 2개의 슬레이브 회로용 부하 저항(R22, R24)의 접속 노드와, 제 2 슬레이브 회로용 부하부에서의 2개의 슬레이브 회로용 부하 저항(R23, R25)의 접속 노드 사이에 설치한 추가 슬레이브 회로용 부하 커패시터(C23)를 설치하도록 되어 있다.
이 추가된 커패시터(C13, C23)는 차동 동작 때문에 반 정도의 용량으로 충분하게 되어, 회로의 점유 면적을 한층 축소하는 것이 가능해진다.
도 9는 본 발명에 따른 분주 회로의 제 3 실시예를 나타낸 회로도이다.
도 9와 상술한 도 8의 비교에서 명백한 바와 같이, 본 제 3 실시예의 분주 회로는 제 2 실시예의 분주 회로에서의 커패시터(C11, C12, C21, C22)를 각각 다이오드(D13, D14, D23, D24)로서 구성하여, 다이오드의 확산 용량을 사용하도록 되어 있다. 즉, 다이오드는 분주 회로의 동작 주파수에서, 고주파수 영역에서는 커패시터로서 기능하고, 또한, 저주파수 영역에서는 고저항체로서 기능하는 특성을 이용하는 것이다.
도 1O은 본 발명에 따른 분주 회로의 제 4 실시예를 나타낸 회로도이다.
도 10과 상술한 도 5의 비교에서 명백한 바와 같이, 본 제 4 실시예의 분주 회로는 제 1 실시예의 분주 회로에 대해서, 또한, 트랜지스터(T191∼T194, T291∼294), 커패시터(C14, C15, C24, C25) 및 다이오드(버랙터)(D15, D16, D25, D26)를 추가한 것이다.
또한, 본 제 4 실시예의 분주 회로는 마스터 회로(1) 및 슬레이브 회로(2)에서, 도 5에서의 병렬 접속한 저항(R14(R15, R24, R25) 및 커패시터(C11(C12, C21, C22))와, 저항(R12(R13, R22, R23))의 접속이 교체되어 있다.
즉, 도 10에 나타낸 바와 같이, 본 제 4 실시예의 분주 회로에서, 저항(R14(R15, R24, R25))의 전위를 트랜지스터(T191(T192, T291, T292))에 의한 소스 폴로어 회로에서 받아들여, 소스 폴로어 출력을 버랙터(가변 용량 다이오드 또는 배리캡이라고도 부름)(D15(D16, D25, D26))에 추가한다. 버랙터(D15(D16, D25, D26))는 애노드(anode)가 소스 폴로어 출력에 접속되고, 캐소드(cathode)가 커패시터(C11(C12, C21, C22))와 저항(R12(R13, R22, R23))의 병렬 회로의 출력(트랜지스터(T11(T12, T21, T22))의 드레인)에 접속되어 있다.
여기서, 제 1 마스터 회로용 부하부(제 2 마스터 회로용 부하부 및 제 1 및 제 2 슬레이브 회로용 부하부도 동일)에서, 저항(R14)의 전위는 주파수에 상관없이 일정하기 때문에, 버랙터(D15)의 애노드 전위도 일정한 것에 대해서, 버랙터(D15)의 캐소드 전위는 커패시터(C11)와 저항(R12)의 병렬 회로의 출력이 고주파수 영역에서 작고, 또한, 저주파수 영역에서 크기 때문에, 주파수에 따라 변화된다. 즉, 고주파수 영역에서는 버랙터(D15)의 양 단자간의 전위차는 작고, 또한, 저주파수 영역에서는 버랙터(D15)의 양 단자간의 전위차는 크다.
따라서, 버랙터(D15)의 용량은 고주파수 영역에서 작고, 또한, 저주파수 영역에서 커진다. 즉, 본 제 4 실시예의 분주 회로에서는, 주파수에 따라서 부하 용량도 변화하도록 되어 있다. 이 본 제 4 실시예의 분주 회로에 의하면, 저주파수 영역에서는, 상술한 부하 저항의 증대에 의한 효과에 더해서, 부하 용량의 증대에 의한 효과도 추가되기 때문에, 시정수가 상술한 제 1∼제 3 실시예보다도 커져, 보다 낮은 주파수에서의 동작이 가능해진다.
도 11은 본 발명에 따른 분주 회로의 제 5 실시예를 나타낸 회로도이다.
도 11과 상술한 도 10의 비교에서 명백한 바와 같이, 본 제 5 실시예의 분주 회로는 저항(R14(R24))의 전위를 트랜지스터(T191(T291))가 아니라 트랜지스터(T192(T292))에 의한 소스 폴로어 회로에서 받아들이고, 또한, 저항(R15(R25))의 전위를 트랜지스터(T192(T292))가 아니라 트랜지스터(T191(T291))에 의한 소스 폴로어 회로에서 받아들이도록 되어 있다. 즉, 버랙터(D15, D16(D25, D26))의 캐소드가 서로의 차동 신호측에 접속되어 있다.
이와 같이 접속함으로써, 버랙터(D15, D16, D25, D26)의 양 단자간의 전압의 변화가 제 4 실시예보다도 커지고, 저주파수 영역에서의 시정수가 또한 커져서, 보다 한층 낮은 주파수에서의 분주 동작이 가능해진다.
도 12는 본 발명에 따른 분주 회로의 제 6 실시예를 나타낸 회로도이다.
도 12와 상술한 도 10의 비교에서 명백한 바와 같이, 본 제 6 실시예의 분주 회로는 각 소스 폴로어용 트랜지스터(T191, T192, T291, T292)의 게이트를 고전위 전원선(GND)에 접속하도록 되어 있다.
즉, 마스터 회로(1)는 게이트 및 드레인이 제 1 전원선(고전위 전원선(GND))에 접속된 제 5 및 제 6 트랜지스터(T191, T192)와, 이들 제 5 및 제 6 트랜지스터(T191, T192)의 각 소스 및 마스터 회로(1)의 각 차동 쌍 트랜지스터(T11, T12)의 드레인 사이에 접속된 제 1 및 제 2 마스터 회로용 버랙터(D15, D16)를 구비하고, 마찬가지로, 슬레이브 회로(2)는 게이트 및 드레인이 제 1 전원선(GND)에 접속된 제 7 및 제 8 트랜지스터(T291, T292)와, 이들 제 7 및 제 8 트랜지스터(T291, T292)의 각 소스 및 슬레이브 회로(2)의 각 차동 쌍 트랜지스터(T21, T22)의 드레인 사이에 접속된 제 1 및 제 2 슬레이브 회로용 버랙터(D25, D26)를 구비하고 있다.
이러한 회로 구성에서도, 버랙터(D15, D16, D25, D26)의 용량을 이용하여, 보다 낮은 주파수에서의 동작을 가능하게 하도록 되어 있다.
도 13은 본 발명에 따른 분주 회로의 제 7 실시예를 나타낸 회로도이다.
도 13에 나타낸 바와 같이, 본 제 7 실시예의 분주 회로는 싱글엔드의 구성으로 되어 있어, 마스터 회로(1)는 트랜지스터(T11, T13), 저항(R12, R14) 및 커패시터(C11)를 구비하고, 또한, 슬레이브 회로(2)는 트랜지스터(T21, T23), 저항(R22, R24) 및 커패시터(C21)를 구비하여 구성되어 있다. 또한, 인버터(I)는 싱글엔드의 입력 클록(IN)을 반전하여 트랜지스터(T23)의 게이트에 공급하기 위한 것이다.
여기서, 본 제 7 실시예의 분주 회로에서는, 고전위 전원을 Vcc(예를 들면, +1.6볼트)로 하고, 저전위 전원을 GND(접지 전위 : 0볼트)로 하고 있다. 또한, 예 를 들면, 마스터 회로(1)의 마스터 회로용 부하부에서, 병렬 접속된 저항(R12) 및 커패시터(C11)가 고전위 전원(Vcc)에 접속되고, 저항(R14)이 트랜지스터(T11)의 드레인에 접속되어 있지만, 이것은, 예를 들면, 상술한 도 5와 같이 접속을 반대로 해도 좋은 것은 물론이다.
이와 같이, 본 발명은 차동 구성의 분주 회로뿐만 아니라 싱글엔드 구성의 분주 회로에 대해서도 적용할 수 있다.
이상, 상세히 설명한 바와 같이, 본 발명에 의하면, 특별한 전환 회로나 제어 회로가 불필요하기 때문에 회로 규모가 작고, 또한, 정귀환 회로와 같은 전력을 소비하는 회로가 없으므로 소비 전력을 낮게 억제하면서, 동작 주파수 범위가 넓은 다이나믹 분주 회로를 제공할 수 있다. 구체적으로, 단순한 1/2 분주 회로를 상정한 경우, 전환 회로나 제어 회로는 분주 회로 코어부와 거의 동등한 면적을 점유하기 때문에, 예를 들면, 도 3을 참조하여 설명한 부하를 전환하여 동작 주파수를 확대하는 종래의 분주 회로와 비교하여 회로 규모를 50%이상 저감할 수 있다.
(부기 1)
마스터 회로 및 슬레이브(slave) 회로를 갖는 분주 회로로서, 상기 마스터 회로 또는 상기 슬레이브 회로 중 적어도 한쪽 부하부(負荷部)의 임피던스를, 주파수가 높아짐에 따라서 낮아지도록 한 것을 특징으로 하는 분주 회로.
(부기 2)
부기 1에 기재된 분주 회로에 있어서,
상기 부하부는 입력 신호가 부여되는 트랜지스터와 제 1 전원선 사이에 직렬 접속된 2개의 부하 저항과, 그 2개의 부하 저항의 한쪽과 병렬로 접속된 커패시터를 구비하는 것을 특징으로 하는 분주 회로.
(부기 3)
부기 2에 기재된 분주 회로에 있어서,
상기 직렬 접속된 2개의 부하 저항의 합성 저항값은, 그 분주 회로의 동작 주파수의 저주파수 영역에 적합한 값으로 되고, 또한, 상기 2개의 부하 저항 중 상기 커패시터가 병렬 접속되어 있지않은 쪽의 부하 저항의 저항값은, 그 분주 회로의 동작 주파수의 고주파수 영역에 적합한 값으로 되어 있는 것을 특징으로 하는 분주 회로.
(부기 4)
부기 1에 기재된 분주 회로에 있어서,
상기 부하부는 상기 마스터 회로 및 상기 슬레이브 회로의 양쪽에 설치되고, 또한,
상기 마스터 회로의 부하부 및 상기 슬레이브 회로의 부하부는 동일한 구성으로 되어 있는 것을 특징으로 하는 분주 회로.
(부기 5)
부기 4에 기재된 분주 회로에 있어서,
상기 분주 회로는 차동(差動) 회로로서 구성되고,
상기 마스터 회로의 차동 출력은 상기 슬레이브 회로의 차동 쌍 트랜지스터에 입력되고, 또한, 그 슬레이브 회로의 차동 출력은 그 마스터 회로의 차동 쌍 트 랜지스터에 피드백되는 동시에, 상기 분주 회로의 출력이 되고,
상기 마스터 회로에 설치된 부하부는, 상기 마스터 회로의 차동 쌍 트랜지스터의 제 1 트랜지스터와 제 1 전원선 사이에 설치된 제 1 마스터 회로용 부하부와, 상기 마스터 회로의 차동 쌍 트랜지스터의 제 2 트랜지스터와 상기 제 1 전원선 사이에 설치된 제 2 마스터 회로용 부하부를 구비하고,
상기 슬레이브 회로에 설치된 부하부는 상기 슬레이브 회로의 차동 쌍 트랜지스터의 제 3 트랜지스터와 상기 제 1 전원선 사이에 설치된 제 1 슬레이브 회로용 부하부와, 상기 슬레이브 회로의 차동 쌍 트랜지스터의 제 4 트랜지스터와 상기 제 1 전원선 사이에 설치된 제 2 슬레이브 회로용 부하부를 구비하는 것을 특징으로 하는 분주 회로.
(부기 6)
부기 5에 기재된 분주 회로에 있어서,
상기 제 1 및 제 2 마스터 회로용 부하부는, 각각 상기 제 1 또는 제 2 트랜지스터와 상기 제 1 전원선 사이에 직렬 접속된 2개의 마스터 회로용 부하 저항과, 그 2개의 마스터 회로용 부하 저항의 한쪽과 병렬로 접속된 마스터 회로용 부하 커패시터를 구비하고,
상기 제 1 및 제 2 슬레이브 회로용 부하부는, 각각 상기 제 3 또는 제 4 트랜지스터와 상기 제 1 전원선 사이에 직렬 접속된 2개의 슬레이브 회로용 부하 저항과, 그 2개의 슬레이브 회로용 부하 저항의 한쪽과 병렬로 접속된 슬레이브 회로용 부하 커패시터를 구비하는 것을 특징으로 하는 분주 회로.
(부기 7)
부기 6에 기재된 분주 회로에 있어서,
상기 직렬 접속된 2개의 마스터 회로용 부하 저항의 합성 저항값 및 상기 직렬 접속된 2개의 슬레이브 회로용 부하 저항의 합성 저항값은, 그 분주 회로의 동작 주파수의 저주파수 영역에 적합한 값으로 되고, 또한,
상기 2개의 마스터 회로용 부하 저항 중 상기 마스터 회로용 부하 커패시터가 병렬 접속되어 있지 않은 쪽의 마스터 회로용 부하 저항의 저항값 및 상기 2개의 슬레이브 회로용 부하 저항 중 상기 슬레이브 회로용 부하 커패시터가 병렬 접속되어 있지 않은 쪽의 슬레이브 회로용 부하 저항의 저항값은, 그 분주 회로의 동작 주파수의 고주파수 영역에 적합한 값으로 되어 있는 것을 특징으로 하는 분주 회로.
(부기 8)
부기 6에 기재된 분주 회로에 있어서,
상기 제 1 마스터 회로용 부하부에서의 상기 2개의 마스터 회로용 부하 저항의 접속 노드와, 상기 제 2 마스터 회로용 부하부에서의 상기 2개의 마스터 회로용 부하 저항의 접속 노드 사이에 설치한 추가 마스터 회로용 부하 커패시터와,
상기 제 1 슬레이브 회로용 부하부에서의 상기 2개의 슬레이브 회로용 부하 저항의 접속 노드와, 상기 제 2 슬레이브 회로용 부하부에서의 상기 2개의 슬레이브 회로용 부하 저항의 접속 노드 사이에 설치한 추가 슬레이브 회로용 부하 커패시터를 구비하는 것을 특징으로 하는 분주 회로.
(부기 9)
부기 6에 기재된 분주 회로에 있어서,
상기 마스터 회로용 부하 커패시터 및 상기 슬레이브 회로용 부하 커패시터를, 각각 다이오드로 구성한 것을 특징으로 하는 분주 회로.
(부기 10)
부기 6에 기재된 분주 회로에 있어서,
상기 다이오드는 버랙터인 것을 특징으로 하는 분주 회로.
(부기 11)
부기 6에 기재된 분주 회로에 있어서,
상기 마스터 회로는 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받는 제 1 및 제 2 마스터 회로용 소스 폴로어 회로와, 그 제 1 및 제 2 마스터 회로용 소스 폴로어 회로의 출력이 인가되는 제 1 및 제 2 마스터 회로용 버랙터를 더 구비하고, 또한,
상기 슬레이브 회로는 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받는 제 1 및 제 2 슬레이브 회로용 소스 폴로어 회로와, 그 제 1 및 제 2 슬레이브 회로용 소스 폴로어 회로의 출력이 인가되는 제 1 및 제 2 슬레이브 회로용 버랙터를 더 구비하는 것을 특징으로 하는 분주 회로.
(부기 12)
부기 11에 기재된 분주 회로에 있어서,
상기 제 1 마스터 회로용 소스 폴로어 회로는, 상기 제 1 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 마스터 회로용 소스 폴로어 회로는, 상기 제 2 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이고, 또한,
상기 제 1 슬레이브 회로용 소스 폴로어 회로는, 상기 제 1 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 슬레이브 회로용 소스 폴로어 회로는, 상기 제 2 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 것을 특징으로 하는 분주 회로.
(부기 13)
부기 11에 기재된 분주 회로에 있어서,
상기 제 1 마스터 회로용 소스 폴로어 회로는, 상기 제 2 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 마스터 회로용 소스 폴로어 회로는, 상기 제 1 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회 로용 부하 저항의 전위를 받아들이고, 또한,
상기 제 1 슬레이브 회로용 소스 폴로어 회로는, 상기 제 2 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 슬레이브 회로용 소스 폴로어 회로는, 상기 제 1 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 것을 특징으로 하는 분주 회로.
(부기 14)
부기 6에 기재된 분주 회로에 있어서,
상기 마스터 회로는 게이트 및 드레인이 상기 제 1 전원선에 접속된 제 5 및 제 6 트랜지스터와, 그 제 5 및 제 6 트랜지스터의 각 소스 및 상기 마스터 회로의 각 차동 쌍 트랜지스터의 드레인 사이에 접속된 제 1 및 제 2 마스터 회로용 버랙터를 더 구비하고, 또한,
상기 슬레이브 회로는 게이트 및 드레인이 상기 제 1 전원선에 접속된 제 7 및 제 8 트랜지스터와, 그 제 7 및 제 8 트랜지스터의 각 소스 및 상기 슬레이브 회로의 각 차동 쌍 트랜지스터의 드레인 사이에 접속된 제 1 및 제 2 슬레이브 회로용 버랙터를 더 구비하는 것을 특징으로 하는 분주 회로.
(산업상의 이용 가능성)
본 발명은, 예를 들면, 무선 통신 시스템 내의 주파수 신시사이저 IC에서의 프리스케일러부, 광 통신용 IC에서의 클록 생성부, 또는, π/2 이상기 등의 입력 신호 주파수의 정수분의 1의 신호를 생성하는 분주 회로로서 폭넓게 적용할 수 있다.
도 1은 종래의 마스터 슬레이브형 다이나믹 분주 회로의 일례를 나타낸 회로도.
도 2는 도 1에 나타낸 분주 회로의 동작을 설명하기 위한 도면.
도 3은 종래의 마스터 슬레이브형 다이나믹 분주 회로의 다른 예를 나타낸 회로도.
도 4는 도 3에 나타낸 분주 회로의 입력 감도와 주파수의 관계를 나타낸 도면.
도 5는 본 발명에 따른 분주 회로의 제 1 실시예를 나타낸 회로도.
도 6은 도 5에 나타낸 분주 회로의 부하 저항과 주파수의 관계를 나타낸 도면.
도 7은 도 5에 나타낸 분주 회로의 입력 감도와 주파수의 관계를 종래의 분주 회로에서의 것과 비교하여 나타낸 도면.
도 8은 본 발명에 따른 분주 회로의 제 2 실시예를 나타낸 회로도.
도 9는 본 발명에 따른 분주 회로의 제 3 실시예를 나타낸 회로도.
도 1O은 본 발명에 따른 분주 회로의 제 4 실시예를 나타낸 회로도.
도 11은 본 발명에 따른 분주 회로의 제 5 실시예를 나타낸 회로도.
도 12는 본 발명에 따른 분주 회로의 제 6 실시예를 나타낸 회로도.
도 13은 본 발명에 따른 분주 회로의 제 7 실시예를 나타낸 회로도.
도면의 주요 부분에 대한 부호의 설명
1, 100 : 마스터 회로
2, 200 : 슬레이브 회로

Claims (10)

  1. 마스터 회로 및 슬레이브(slave) 회로를 갖는 분주 회로로서, 상기 마스터 회로 또는 상기 슬레이브 회로 중 적어도 한쪽 부하부(負荷部)의 임피던스를, 주파수가 높아짐에 따라서 낮아지도록 한 것을 특징으로 하는 분주 회로.
  2. 제 1 항에 있어서,
    상기 부하부는 상기 마스터 회로 및 상기 슬레이브 회로의 양쪽에 설치되고, 또한,
    상기 마스터 회로의 부하부 및 상기 슬레이브 회로의 부하부는 동일한 구성으로 되어 있는 것을 특징으로 하는 분주 회로.
  3. 제 2 항에 있어서,
    상기 분주 회로는 차동(差動) 회로로서 구성되고,
    상기 마스터 회로의 차동 출력은 상기 슬레이브 회로의 차동 쌍 트랜지스터에 입력되고, 또한, 그 슬레이브 회로의 차동 출력은 그 마스터 회로의 차동 쌍 트랜지스터에 피드백되는 동시에, 상기 분주 회로의 출력이 되고,
    상기 마스터 회로에 설치된 부하부는, 상기 마스터 회로의 차동 쌍 트랜지스터의 제 1 트랜지스터와 제 1 전원선 사이에 설치된 제 1 마스터 회로용 부하부와, 상기 마스터 회로의 차동 쌍 트랜지스터의 제 2 트랜지스터와 상기 제 1 전원선 사 이에 설치된 제 2 마스터 회로용 부하부를 구비하고,
    상기 슬레이브 회로에 설치된 부하부는 상기 슬레이브 회로의 차동 쌍 트랜지스터의 제 3 트랜지스터와 상기 제 1 전원선 사이에 설치된 제 1 슬레이브 회로용 부하부와, 상기 슬레이브 회로의 차동 쌍 트랜지스터의 제 4 트랜지스터와 상기 제 1 전원선 사이에 설치된 제 2 슬레이브 회로용 부하부를 구비하는 것을 특징으로 하는 분주 회로.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 마스터 회로용 부하부는, 각각 상기 제 1 또는 제 2 트랜지스터와 상기 제 1 전원선 사이에 직렬 접속된 2개의 마스터 회로용 부하 저항과, 그 2개의 마스터 회로용 부하 저항의 한쪽과 병렬로 접속된 마스터 회로용 부하 커패시터를 구비하고,
    상기 제 1 및 제 2 슬레이브 회로용 부하부는, 각각 상기 제 3 또는 제 4 트랜지스터와 상기 제 1 전원선 사이에 직렬 접속된 2개의 슬레이브 회로용 부하 저항과, 그 2개의 슬레이브 회로용 부하 저항의 한쪽과 병렬로 접속된 슬레이브 회로용 부하 커패시터를 구비하는 것을 특징으로 하는 분주 회로.
  5. 제 4 항에 있어서,
    상기 직렬 접속된 2개의 마스터 회로용 부하 저항의 합성 저항값 및 상기 직렬 접속된 2개의 슬레이브 회로용 부하 저항의 합성 저항값은, 그 분주 회로의 동 작 주파수의 저주파수 영역에 적합한 값으로 되고, 또한,
    상기 2개의 마스터 회로용 부하 저항 중 상기 마스터 회로용 부하 커패시터가 병렬 접속되어 있지 않은 쪽의 마스터 회로용 부하 저항의 저항값 및 상기 2개의 슬레이브 회로용 부하 저항 중 상기 슬레이브 회로용 부하 커패시터가 병렬 접속되어 있지 않은 쪽의 슬레이브 회로용 부하 저항의 저항값은, 그 분주 회로의 동작 주파수의 고주파수 영역에 적합한 값으로 되어 있는 것을 특징으로 하는 분주 회로.
  6. 제 4 항에 있어서,
    상기 제 1 마스터 회로용 부하부에서의 상기 2개의 마스터 회로용 부하 저항의 접속 노드와, 상기 제 2 마스터 회로용 부하부에서의 상기 2개의 마스터 회로용 부하 저항의 접속 노드 사이에 설치한 추가 마스터 회로용 부하 커패시터와,
    상기 제 1 슬레이브 회로용 부하부에서의 상기 2개의 슬레이브 회로용 부하 저항의 접속 노드와, 상기 제 2 슬레이브 회로용 부하부에서의 상기 2개의 슬레이브 회로용 부하 저항의 접속 노드 사이에 설치한 추가 슬레이브 회로용 부하 커패시터를 구비하는 것을 특징으로 하는 분주 회로.
  7. 제 4 항에 있어서,
    상기 마스터 회로는 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받는 제 1 및 제 2 마스터 회로용 소스 폴로어(follower) 회로와, 그 제 1 및 제 2 마스터 회로용 소스 폴로어 회로의 출력이 인가되는 제 1 및 제 2 마스터 회로용 버랙터(varactor)를 더 구비하고, 또한,
    상기 슬레이브 회로는 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받는 제 1 및 제 2 슬레이브 회로용 소스 폴로어 회로와, 그 제 1 및 제 2 슬레이브 회로용 소스 폴로어 회로의 출력이 인가되는 제 1 및 제 2 슬레이브 회로용 버랙터를 더 구비하는 것을 특징으로 하는 분주 회로.
  8. 제 7 항에 있어서,
    상기 제 1 마스터 회로용 소스 폴로어 회로는, 상기 제 1 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 마스터 회로용 소스 폴로어 회로는, 상기 제 2 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이고, 또한,
    상기 제 1 슬레이브 회로용 소스 폴로어 회로는, 상기 제 1 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 슬레이브 회로용 소스 폴로어 회로는, 상기 제 2 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 것을 특징으로 하는 분주 회로.
  9. 제 7 항에 있어서,
    상기 제 1 마스터 회로용 소스 폴로어 회로는, 상기 제 2 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 마스터 회로용 소스 폴로어 회로는, 상기 제 1 마스터 회로용 부하부에서의 상기 마스터 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 마스터 회로용 부하 저항의 전위를 받아들이고, 또한,
    상기 제 1 슬레이브 회로용 소스 폴로어 회로는, 상기 제 2 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 동시에, 상기 제 2 슬레이브 회로용 소스 폴로어 회로는, 상기 제 1 슬레이브 회로용 부하부에서의 상기 슬레이브 회로용 부하 커패시터가 병렬로 접속되어 있지 않은 다른 쪽 상기 각 슬레이브 회로용 부하 저항의 전위를 받아들이는 것을 특징으로 하는 분주 회로.
  10. 제 4 항에 있어서,
    상기 마스터 회로는 게이트 및 드레인이 상기 제 1 전원선에 접속된 제 5 및 제 6 트랜지스터와, 그 제 5 및 제 6 트랜지스터의 각 소스 및 상기 마스터 회로의 각 차동 쌍 트랜지스터의 드레인 사이에 접속된 제 1 및 제 2 마스터 회로용 버랙터를 더 구비하고, 또한,
    상기 슬레이브 회로는 게이트 및 드레인이 상기 제 1 전원선에 접속된 제 7 및 제 8 트랜지스터와, 그 제 7 및 제 8 트랜지스터의 각 소스 및 상기 슬레이브 회로의 각 차동 쌍 트랜지스터의 드레인 사이에 접속된 제 1 및 제 2 슬레이브 회로용 버랙터를 더 구비하는 것을 특징으로 하는 분주 회로.
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