JP2684722B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2684722B2 JP2684722B2 JP27646688A JP27646688A JP2684722B2 JP 2684722 B2 JP2684722 B2 JP 2684722B2 JP 27646688 A JP27646688 A JP 27646688A JP 27646688 A JP27646688 A JP 27646688A JP 2684722 B2 JP2684722 B2 JP 2684722B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、EPROM内蔵で、書き込み電源供給端子を、
他の入力ないしは、出力端子と、兼用している相補型MI
S集積回路に関し、特に、書き込み電源供給端子の他の
入力ないしは、出力端子との兼用端子とすることに関す
るものである。
他の入力ないしは、出力端子と、兼用している相補型MI
S集積回路に関し、特に、書き込み電源供給端子の他の
入力ないしは、出力端子との兼用端子とすることに関す
るものである。
従来この種の端子兼用化のためには、第６図のように
Ｎチャンネルトランジスタ19をスイッチし、書き込み時
これをオンさせるかまたは、第７図のように、ダイオー
ド20及びＰチャンネルトランジスタ３を用いて、電源の
供給を行なっていた。（例えば特公昭61−111401） 〔発明が解決しようとする課題〕 上述した従来の端子兼用化回路のうち、第４図に示す
回路は、書き込み時Ｎチャンネルトランジスタ19がバッ
クゲート特性を示すため、供給電圧が、略VTN分降下
し、書き込み特性を劣化させるので、ゲート電圧を内部
昇圧するチャージポンプ回路が必要であった。また、第
５図に示す回路は、ダイオード20の順方向を利用して書
き込むため、ダイオードの立ち上り電圧及び、直列抵抗
による電圧降下を生じ、また、寄生バイポーラトランジ
スタを防止するために、ダイオード形成には、一工程追
加する必要があるという欠点がある。
Ｎチャンネルトランジスタ19をスイッチし、書き込み時
これをオンさせるかまたは、第７図のように、ダイオー
ド20及びＰチャンネルトランジスタ３を用いて、電源の
供給を行なっていた。（例えば特公昭61−111401） 〔発明が解決しようとする課題〕 上述した従来の端子兼用化回路のうち、第４図に示す
回路は、書き込み時Ｎチャンネルトランジスタ19がバッ
クゲート特性を示すため、供給電圧が、略VTN分降下
し、書き込み特性を劣化させるので、ゲート電圧を内部
昇圧するチャージポンプ回路が必要であった。また、第
５図に示す回路は、ダイオード20の順方向を利用して書
き込むため、ダイオードの立ち上り電圧及び、直列抵抗
による電圧降下を生じ、また、寄生バイポーラトランジ
スタを防止するために、ダイオード形成には、一工程追
加する必要があるという欠点がある。
本発明の端子兼用化回路は、ソースとバックゲートと
なるＮ型ウエルが、兼用端子に接続された第１のＰチャ
ンネルエンハンスメントトランジスタと、ドレインが、
前記第１のＰチャンネルトランジスタのドレインと接続
された第２のＰチャンネルエンハンスメントトランジス
タと、ドレインが、前記第２のＰチャンネルトランジス
タのソース及びバックゲートとなるＮ型ウエルと接続さ
れ、ソースが通常高電位側電源（以下、VDDと称す）と
接続された第１のＮチャンネルデプレショントランジス
タと、兼用端子を入力とし、書込み電圧を検出し、前記
第1,第２のＰチャンネルトランジスタ及び、第１のＮチ
ャンネルトランジスタのゲートを制御する検出回路を有
している。
なるＮ型ウエルが、兼用端子に接続された第１のＰチャ
ンネルエンハンスメントトランジスタと、ドレインが、
前記第１のＰチャンネルトランジスタのドレインと接続
された第２のＰチャンネルエンハンスメントトランジス
タと、ドレインが、前記第２のＰチャンネルトランジス
タのソース及びバックゲートとなるＮ型ウエルと接続さ
れ、ソースが通常高電位側電源（以下、VDDと称す）と
接続された第１のＮチャンネルデプレショントランジス
タと、兼用端子を入力とし、書込み電圧を検出し、前記
第1,第２のＰチャンネルトランジスタ及び、第１のＮチ
ャンネルトランジスタのゲートを制御する検出回路を有
している。
次に本発明について、図面を参照して説明する。
第１図は、本発明の一実施例の回路図、第２図は、第
１図の3,4,5の部分の構造断面図である。兼用端子１
は、書き込み電圧検出回路２及び、第１のＰチャンネル
エンハンスメントトランジスタ３のソース13−１及びバ
ックゲートとなるＮ型ウエル11−１にＮ型高濃度拡散層
12−１を介して、及び、EPROMブロック８の一部と、
入，出力回路に接続され、トランジスタ３のドレイン13
−２は、第２のＰチャンネルエンハンスメントトランジ
スタ４のドレイン13−３に接続され、トランジスタ４の
ソース13−４及びバックゲートとなるＮ型ウエル11−２
及び、Ｎ型高濃度拡散層12−２は、第１のＮチャンネル
デプレショントランジスタ５のドレイン12−３と接続さ
れ、EPROMブロック８の電源供給を行ない、トランジス
タ５のソースは、VDDに接続され、トランジスタ3,4,5の
ゲートは、書き込み電圧検出回路２の電圧検出時“L"レ
ベルとなる制御信号に接続されている。
１図の3,4,5の部分の構造断面図である。兼用端子１
は、書き込み電圧検出回路２及び、第１のＰチャンネル
エンハンスメントトランジスタ３のソース13−１及びバ
ックゲートとなるＮ型ウエル11−１にＮ型高濃度拡散層
12−１を介して、及び、EPROMブロック８の一部と、
入，出力回路に接続され、トランジスタ３のドレイン13
−２は、第２のＰチャンネルエンハンスメントトランジ
スタ４のドレイン13−３に接続され、トランジスタ４の
ソース13−４及びバックゲートとなるＮ型ウエル11−２
及び、Ｎ型高濃度拡散層12−２は、第１のＮチャンネル
デプレショントランジスタ５のドレイン12−３と接続さ
れ、EPROMブロック８の電源供給を行ない、トランジス
タ５のソースは、VDDに接続され、トランジスタ3,4,5の
ゲートは、書き込み電圧検出回路２の電圧検出時“L"レ
ベルとなる制御信号に接続されている。
次に、本例の動作を説明する。
通常動作時（EPROM書き込み状態では無い場合）は、
兼用端子は、接地電位とVDDとの間にあり、この場合、
トランジスタ３のドレイン13−２と、Ｎ型ウエル11−１
及び、トランジスタ４のドレイン13−３とＮ型ウエル11
−２により構成されるダイオードのいずれかは、逆バイ
アスとなり、端子１とVDDとの間のもれ電流は無い。EPR
OM書き込み時は、兼用端子１は、VDDより高電位にする
が、まず、書込み電圧検出回路が、VDD＋2.5V程度で、
検出動作を行ない、信号が“L"レベルとなる。この時
もし、トランジスタ３が無いと、トランジスタ４のドレ
イン13−３とＮ型ウエル11−２は、兼用端子電圧がVDD
〜VDD＋2.5Vの間順バイアスとなり、ドレイン13−３を
エミッタＮ型ウエル11−２をベースＰ型基板10をコレク
タとする寄生PNPトランジスタ21がオンし、過大電流が
生じる。本発明では、トランジスタ３があるため、これ
がオンして、初めて、トランジスタ４のドレイン13−３
に、兼用端子の電圧が供給され、その時トランジスタ４
も、オンしているため、前述の寄生PNPトランジスタの
エミッターベース間は0.1V以下にクランプされ、電荷
は、チャンネル中を流れて、寄生トランジスタをオンさ
せることはない。なおかつ、トランジスタ５もオフとな
り、過大電流を防止することができる。
兼用端子は、接地電位とVDDとの間にあり、この場合、
トランジスタ３のドレイン13−２と、Ｎ型ウエル11−１
及び、トランジスタ４のドレイン13−３とＮ型ウエル11
−２により構成されるダイオードのいずれかは、逆バイ
アスとなり、端子１とVDDとの間のもれ電流は無い。EPR
OM書き込み時は、兼用端子１は、VDDより高電位にする
が、まず、書込み電圧検出回路が、VDD＋2.5V程度で、
検出動作を行ない、信号が“L"レベルとなる。この時
もし、トランジスタ３が無いと、トランジスタ４のドレ
イン13−３とＮ型ウエル11−２は、兼用端子電圧がVDD
〜VDD＋2.5Vの間順バイアスとなり、ドレイン13−３を
エミッタＮ型ウエル11−２をベースＰ型基板10をコレク
タとする寄生PNPトランジスタ21がオンし、過大電流が
生じる。本発明では、トランジスタ３があるため、これ
がオンして、初めて、トランジスタ４のドレイン13−３
に、兼用端子の電圧が供給され、その時トランジスタ４
も、オンしているため、前述の寄生PNPトランジスタの
エミッターベース間は0.1V以下にクランプされ、電荷
は、チャンネル中を流れて、寄生トランジスタをオンさ
せることはない。なおかつ、トランジスタ５もオフとな
り、過大電流を防止することができる。
第３図は、本発明の第２の実施例の回路図、第４図
は、第３図の3,6,11の部分の断面図である。
は、第３図の3,6,11の部分の断面図である。
兼用端子１は、書き込み電圧検出回路2,EPROMブロッ
ク9,ダイオード３の陽極４及びダイオード３が形成され
ているＮ型ウエル16に接続されている。ダイオード３の
陰極５は、ＰチャンネルMIS型エンハンスメントトラン
ジスタ６のバックゲートとなるＮ型ウエル17とソースに
接続され、トランジスタ４のゲート６は、書き込み電圧
検出回路からの制御信号が、Ｐチャンネルエンハンス
メントトランジスタ19とＮチャンネルエンハンスメント
トランジスタ21、Ｐチャンネルエンハンスメントトラン
ジスタ20とＮチャンネルエンハンスメントトランジスタ
22によって、構成される相補型MIS論理反転回路２段を
通して接続され、ドレインは、Ｎチャンネルデプレショ
ントランジスタ７のドレイン、そして、EPROMブロック
に接続されている。Ｎチャンネルデプレショントランジ
スタ８のドレインは、トランジスタ６のバックゲートへ
接続されている。トランジスタ11,8のソースは、通常の
高電位側電源７に接続され、ゲートは、書き込み電圧検
出回路の制御信号に接続されている。
ク9,ダイオード３の陽極４及びダイオード３が形成され
ているＮ型ウエル16に接続されている。ダイオード３の
陰極５は、ＰチャンネルMIS型エンハンスメントトラン
ジスタ６のバックゲートとなるＮ型ウエル17とソースに
接続され、トランジスタ４のゲート６は、書き込み電圧
検出回路からの制御信号が、Ｐチャンネルエンハンス
メントトランジスタ19とＮチャンネルエンハンスメント
トランジスタ21、Ｐチャンネルエンハンスメントトラン
ジスタ20とＮチャンネルエンハンスメントトランジスタ
22によって、構成される相補型MIS論理反転回路２段を
通して接続され、ドレインは、Ｎチャンネルデプレショ
ントランジスタ７のドレイン、そして、EPROMブロック
に接続されている。Ｎチャンネルデプレショントランジ
スタ８のドレインは、トランジスタ６のバックゲートへ
接続されている。トランジスタ11,8のソースは、通常の
高電位側電源７に接続され、ゲートは、書き込み電圧検
出回路の制御信号に接続されている。
本回路の動作について説明する。
兼用端子１に書き込み電源電圧、たとえば21Vが印加
されている状態の時この電圧を書き込み電圧検出回路が
検出して、その制御信号＝“L"となる。この状態では
トランジスタ11,8はカットオフし、トランジスタ６はオ
ン状態になる。この時、トランジスタ６のソース及びバ
ックゲートは、ダイオード３を介してバイアスされてい
る。この時、EPROMブロックに接続される接点10の電位V
10は、ダイオード３のVFをVF3、ダイオード３のシリー
ズ抵抗をR3、トランジスタ６のオン抵抗をRON6、電流を
IDとすると V10＝21−｛VF3＋ID（R3＋RON6）｝ となる。R3,RON6は、ダイオードの面積、トランジスタ
６のW/Lの比により決定できるため、ID＝２〜3mA,V10＝
20Vとすることが容易にできる。
されている状態の時この電圧を書き込み電圧検出回路が
検出して、その制御信号＝“L"となる。この状態では
トランジスタ11,8はカットオフし、トランジスタ６はオ
ン状態になる。この時、トランジスタ６のソース及びバ
ックゲートは、ダイオード３を介してバイアスされてい
る。この時、EPROMブロックに接続される接点10の電位V
10は、ダイオード３のVFをVF3、ダイオード３のシリー
ズ抵抗をR3、トランジスタ６のオン抵抗をRON6、電流を
IDとすると V10＝21−｛VF3＋ID（R3＋RON6）｝ となる。R3,RON6は、ダイオードの面積、トランジスタ
６のW/Lの比により決定できるため、ID＝２〜3mA,V10＝
20Vとすることが容易にできる。
上記状態以外の時は、書き込み電圧検出回路の制御信
号＝“H"となり、トランジスタ11,8はオンし、トラン
ジスタ６はカットオフする。
号＝“H"となり、トランジスタ11,8はオンし、トラン
ジスタ６はカットオフする。
このとき、トランジスタ６のバックゲートは、トラン
ジスタ８を通して、通常の高電位側電源と同電位とな
り、接点10も、トランジスタ７を通して通常の高電位側
電源と同電位になる。ダイオード３の陰極側は、通常の
高電位側電源と同電位になっているため、兼用端子１の
電位が、通常の相補型論理回路の論理振幅で変化してい
る限りは、ダイオード３は、逆バイアスとなり、端子１
と、通常高電位側電源との間に電流が流れることはな
い。
ジスタ８を通して、通常の高電位側電源と同電位とな
り、接点10も、トランジスタ７を通して通常の高電位側
電源と同電位になる。ダイオード３の陰極側は、通常の
高電位側電源と同電位になっているため、兼用端子１の
電位が、通常の相補型論理回路の論理振幅で変化してい
る限りは、ダイオード３は、逆バイアスとなり、端子１
と、通常高電位側電源との間に電流が流れることはな
い。
第５図は、本発明の第３の実施例の回路図である。前
述の第１の実施例に対し、トランジスタ4,5とトランジ
スタ３のゲート信号の間に遅延回路17を入れている。こ
の実施例では、遅延回路17により、トランジスタ３のオ
ンするタイミングを、トランジスタ４のオンするタイミ
ングに対し、数μsec遅らせているため、第２図中の寄
生PNPトランジスタ21がよりオンしにくいという利点が
ある。
述の第１の実施例に対し、トランジスタ4,5とトランジ
スタ３のゲート信号の間に遅延回路17を入れている。こ
の実施例では、遅延回路17により、トランジスタ３のオ
ンするタイミングを、トランジスタ４のオンするタイミ
ングに対し、数μsec遅らせているため、第２図中の寄
生PNPトランジスタ21がよりオンしにくいという利点が
ある。
以上説明したように本発明は、トランジスタ3,4をオ
ン、トランジスタ５をオフの状態で、書き込み電圧を供
給するために、寄生バイポーラランジスタ動作を防止
し、かつ、供給電圧の電圧降下を非常に少くでき、しか
も、従来例と比較して工程及び、占有面積を少なくでき
るという効果がある。
ン、トランジスタ５をオフの状態で、書き込み電圧を供
給するために、寄生バイポーラランジスタ動作を防止
し、かつ、供給電圧の電圧降下を非常に少くでき、しか
も、従来例と比較して工程及び、占有面積を少なくでき
るという効果がある。
第１図は、本発明の一実施例の回路図、第２図は第１図
の3,4,5部の構造断面図、第３図は本発明の第２の実施
例の回路図、第４図は第３図の回路の部分断面図、第５
図は、本発明の第３の実施例の回路図、第６図及び第７
図は、従来の端子兼用化回路の回路図。 １……兼用端子、２……書き込み電圧検出回路、3,4…
…Ｐチャンネルエンハンスメントトランジスタ、５……
Ｎチャンネルデプレショントランジスタ、７……通常高
電位側電源（VDD）、８……EPROMブロック、10……Ｐ型
基板、11−1,11−２……Ｎ型ウエル、12−1,12−2,12−
3,12−４……Ｎ型高濃度拡散層、13−1,13−2,13−3,13
−４……Ｐ型高濃度拡散層、14……熱酸化膜、15……層
間絶縁膜、16……金属電極、17……遅延回路、18……チ
ャージポンプ、19……Ｎチャンネルエンハンスメントト
ランジスタ、20……ダイオード、21……寄生PNPトラン
ジスタ、22……ポリシリコン。
の3,4,5部の構造断面図、第３図は本発明の第２の実施
例の回路図、第４図は第３図の回路の部分断面図、第５
図は、本発明の第３の実施例の回路図、第６図及び第７
図は、従来の端子兼用化回路の回路図。 １……兼用端子、２……書き込み電圧検出回路、3,4…
…Ｐチャンネルエンハンスメントトランジスタ、５……
Ｎチャンネルデプレショントランジスタ、７……通常高
電位側電源（VDD）、８……EPROMブロック、10……Ｐ型
基板、11−1,11−２……Ｎ型ウエル、12−1,12−2,12−
3,12−４……Ｎ型高濃度拡散層、13−1,13−2,13−3,13
−４……Ｐ型高濃度拡散層、14……熱酸化膜、15……層
間絶縁膜、16……金属電極、17……遅延回路、18……チ
ャージポンプ、19……Ｎチャンネルエンハンスメントト
ランジスタ、20……ダイオード、21……寄生PNPトラン
ジスタ、22……ポリシリコン。
Claims (2)
- 【請求項１】紫外線消去型EPROMを内蔵し、かつ、書き
込み電源供給端子と他の入力ないしは出力端子を兼用す
る兼用端子を有する相補型MIS集積回路において、第1,
第２のＰチャンネルエンハンスメントトランジスタと、
第１のＮチャンネルデプレショントランジスタ及び書き
込み電圧検出回路を有し、第１のＰチャンネルエンハン
スメントトランジスタのソース及びそのバックゲートと
なるＮ型ウエルは、兼用端子に接続し、ドレインは、第
２のＰチャンネルエンハンスメントトランジスタのドレ
インと接続し、第２のＰチャンネルエンハンスメントト
ランジスタのソース及びバックゲートとなるＮ型ウエル
は、第１のＮチャンネルデプレショントランジスタのド
レインに接続され、第１のＮチャンネルデプレショント
ランジスタのソースは、集積回路のEPROM部以外の高電
位側電源に接続され、第1,第２のＰチャンネルエンハン
スメントトランジスタのゲート及び、第１のＮチャンネ
ルデプレショントランジスタのゲートは、書き込み電圧
検出回路の、検出時低レベルになる端子に接続され、EP
ROM書き込み用電源を前記第２のＰチャンネルトランジ
スタのソース及びバックゲートから取り出すことを特徴
とする相補型MIS集積回路。 - 【請求項２】第１のＰチャンネルトランジスタのゲート
と、第２のＰチャンネルトランジスタ及び、第１のＮチ
ャンネルトランジスタのゲートとの間に、数μsecのデ
ィレー回路を挿入し、第１のＰチャンネルトランジスタ
のゲート信号が、第２のＰチャンネルトランジスタ及び
第１のＰチャンネルトランジスタのゲート信号より、遅
延していることを特徴とした特許請求の範囲第（１）項
記載の相補型MIS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27646688A JP2684722B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27646688A JP2684722B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122497A JPH02122497A (ja) | 1990-05-10 |
| JP2684722B2 true JP2684722B2 (ja) | 1997-12-03 |
Family
ID=17569842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27646688A Expired - Lifetime JP2684722B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684722B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6702413B2 (ja) | 2016-06-03 | 2020-06-03 | 富士電機株式会社 | 半導体装置 |
-
1988
- 1988-10-31 JP JP27646688A patent/JP2684722B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122497A (ja) | 1990-05-10 |
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