WO2017208698A1 - 半導体装置 - Google Patents

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WO2017208698A1
WO2017208698A1 PCT/JP2017/016730 JP2017016730W WO2017208698A1 WO 2017208698 A1 WO2017208698 A1 WO 2017208698A1 JP 2017016730 W JP2017016730 W JP 2017016730W WO 2017208698 A1 WO2017208698 A1 WO 2017208698A1
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voltage
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data
trimming
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赤羽　正志
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富士電機株式会社
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Definitions

  • This technology relates to a semiconductor device.
  • IPM Intelligent Power Module
  • IGBT Insulated Gate Bipolar Transistor
  • the IPM drive circuit has a memory inside, and the setting data transmitted from the test equipment is stored in the memory. Further, trimming for correcting the setting value by rewriting the setting data stored in the memory is performed through the test equipment. This makes it possible to adjust the electrical characteristic value of the IGBT, for example, to adjust the current characteristic and the temperature characteristic.
  • a dedicated external terminal is conventionally provided on the semiconductor chip in order to write / read data to / from the memory mounted on the semiconductor chip from the test equipment.
  • the present invention has been made in view of the above points, and a semiconductor device in which the number of dedicated external terminals is reduced or the number of external terminals is eliminated to enable communication with external devices and increase in circuit scale is suppressed.
  • the purpose is to provide.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device.
  • the semiconductor device 1 includes a control circuit 1a (first control circuit), a control circuit 1b (second control circuit), and a memory 1c.
  • an external element 2 for example, an IGBT element is connected to the semiconductor device 1.
  • the monitor unit 1a-1 has a threshold value, and recognizes that the voltage signal level exceeds the threshold value as the drive control region of the external element 2. Further, a case where the level of the voltage signal is within the threshold range from the starting voltage of the regulator 1a-2 is recognized as a trimming control region for the memory 1c.
  • the gate driver device 10-1 performs drive control of the IGBT element 20 based on an instruction from the host control unit 30.
  • the host control unit 30 corresponds to a processor such as a microcomputer, for example.
  • a bypass capacitor C1 is inserted between the power supply voltage VCC supplied to the gate driver device 10-1 and the ground (hereinafter referred to as GND).
  • the gate driver device 10-1 generates an internal voltage of 5V (internal voltage REG5), and a bypass capacitor C2 is inserted between the internal voltages REG5 and GND outside the gate driver device 10-1. .
  • the IGBT element 20 includes a main transistor Tr1, a sense transistor Tr2, and a diode D1.
  • the main transistor Tr1 is a transistor for driving a load (not shown).
  • the sense transistor Tr2 is a current detection transistor for detecting a current flowing through the main transistor Tr1.
  • the diode D1 is a temperature detection diode for detecting the operating temperature of the main transistor Tr1.
  • a gate drive signal OUT output from the gate driver device 10-1 is input to the gate of the main transistor Tr1 and the gate of the sense transistor Tr2.
  • the collector of the main transistor Tr1 is connected to the high-side power supply HV and the collector of the sense transistor Tr2, and the current detection signal OC output from the emitter of the sense transistor Tr2 is input to the gate driver device 10-1.
  • the cathode of the diode D1 is connected to the emitter of the main transistor Tr1 and GND. Since the diode D1 is pulled up by the gate driver device 10-1, a temperature detection signal OH (a forward voltage of the diode D1 that varies with temperature) is generated at the anode of the diode D1.
  • the main transistor Tr1 is a power transistor that drives a load, a large current flows. Therefore, if the upper control unit 30 is directly connected to the gate driver device 10-1, the upper control unit 30 may malfunction or break down due to noise accompanying the current flowing through the main transistor Tr1.
  • the upper control unit 30 and the gate driver device 10-1 are isolated and connected by using an insulating element such as a photocoupler or a pulse transformer so that noise is not transmitted to the upper control unit 30. Yes.
  • the gate driver device 10-1 Based on the control signal IN transmitted from the upper control unit 30, the gate driver device 10-1 outputs a gate drive signal OUT for turning on / off the main transistor Tr1 in the IGBT element 20.
  • the current ratio is set so that the current flowing through the sense transistor Tr2 becomes 1.
  • the current flowing through the sense transistor Tr2 is input to the gate driver device 10-1 as a current detection signal OC, and overcurrent detection is performed by the gate driver device 10-1.
  • the gate driver device 10-1 includes a detection resistor therein, and the current detection signal OC is converted into a voltage by the detection resistor. Then, the overcurrent detection of the main transistor Tr1 is performed by comparing the converted voltage with the reference voltage.
  • the diode D1 has a temperature characteristic, and the anode voltage (temperature detection signal OH) of the diode D1 changes according to the temperature change.
  • the gate driver device 10-1 detects overheating of the temperature change of the main transistor Tr1 by detecting the voltage.
  • the gate driver device 10-1 When such overcurrent detection and overheat detection are performed and the gate driver device 10-1 detects any abnormality, the gate driver device 10-1 transmits an alarm signal AL to the host control unit 30.
  • FIG. 3 is a diagram illustrating a configuration example of a gate driver device provided with an external terminal for trimming.
  • the gate driver device 10a includes an EPROM 11 and a control circuit 12a.
  • the gate driver device 10 a is provided with a dedicated external terminal for controlling the trimming EPROM 11 via the tester 200.
  • a terminal EV, a terminal CG, a data terminal D, an enable terminal E, and a clock terminal CLK are installed.
  • the terminal EV and the terminal CG are voltage application terminals used when writing data to the EPROM 11 formed of a floating MOS (Metal-Oxide-Semiconductor) array during trimming.
  • the tester 200 applies a voltage higher than the power supply voltage VCC to the terminal EV, and further applies a voltage for driving the floating gate to the terminal CG.
  • the data terminal D is a multi-function terminal for inputting write data from the tester 200 to the EPROM 11 or outputting read data from the EPROM 11 to the tester 200.
  • the enable terminal E is a terminal for receiving the enable signal transmitted from the tester 200 and enabling the EPROM 11.
  • the clock terminal CLK is a signal for supplying a clock signal from the tester 200 to the EPROM 11.
  • the EPROM 11 is a memory used for trimming for increasing the accuracy of the detection level when performing the above-described overcurrent detection or overheat detection. Further, trim data trim is output from the EPROM 11 toward the control circuit 12a.
  • the trim data trim is n-bit control data instructing change of the detection level of overcurrent detection and overheat detection.
  • the regulator 12a-1 generates an internal voltage REG5 (for example, 5V) and supplies it to the EPROM 11.
  • REG5 for example, 5V
  • the UVLO unit 12a-2 monitors the level of the power supply voltage VCC supplied to the gate driver device 10a.
  • the detection level setting unit 12a-3 generates a signal for performing drive control of the IGBT element 20. Further, when the trim level trim output from the EPROM 11 is recognized, the detection level setting unit 12a-3 adjusts the detection level when trimming for overcurrent detection and overheat detection is performed and sets the trim level to an appropriate value.
  • a threshold value of the overcurrent detection level is set based on the set value of the trim data trim so that it can be correctly detected whether or not an overcurrent state is detected for a certain current flowing through the main transistor Tr1.
  • An operation such as adjusting by shifting is performed.
  • the threshold of the overheat detection level is shifted and adjusted based on the set value of the trim data trim so that it can be correctly detected whether or not it is overheated with respect to the operating temperature of the main transistor Tr1. The operation of doing is performed.
  • the detection level setting unit 12a-3 outputs a signal indicating whether or not the IGBT element 20 is overcurrent or overheated, and this signal is sent from the gate driver device 10a to the tester 200 as an alarm signal AL. Is output.
  • the tester 200 monitors the alarm signal AL output from the gate driver device 10a, accesses the EPROM 11 using the external terminal, performs trimming, and the detection level finally falls within the target range. Set to enter.
  • the IPM since the IPM usually has a plurality of IGBT elements, a plurality of gate driver devices are also provided corresponding to the IGBT elements. For this reason, if a plurality of external terminals are provided for each gate driver device, the increase in circuit scale becomes significant.
  • the technology of the present invention has been made in view of such a point, and the number of dedicated external terminals is reduced or the number of external terminals is eliminated, enabling communication with an external device such as a tester, and an increase in circuit scale.
  • the present invention provides a semiconductor device in which the above is suppressed.
  • FIG. 4 is a diagram showing a configuration example of the gate driver device of the present invention.
  • the gate driver device 10 of the present invention includes an EPROM 11, control circuits 12 and 13, a switch SW1 (first switch) and a switch SW2 (second switch), and does not require a dedicated external terminal for trimming. Have taken.
  • the illustration of the IGBT element 20 is omitted.
  • the control circuit 12 includes a regulator 12-1, a UVLO unit 12-2, a detection level setting unit 12-3, and a switch SW3 (third switch).
  • the control circuit 12 corresponds to the control circuit 1a in FIG.
  • the regulator 12-1 and the UVLO unit 12-2 correspond to the regulator 1a-2 and the monitor unit 1a-1 in FIG. 1, respectively.
  • the detection level setting unit 12-3 has the same function as the detection level setting unit 12a-3 shown in FIG.
  • the switch SW2 switches between the alarm data ALD output from the control circuit 12 and the memory data EPD output from the control circuit 13 based on the level of the output signal EPOE of the control circuit 13, and either of the data is switched. Output as alarm signal AL.
  • FIG. 5 is a diagram illustrating an example of the configuration and functions of the first switch.
  • the switch SW1 uses the selector sw1-1 as a main circuit.
  • the level of the power supply voltage VCC (the voltage level for driving the IGBT element 20) during normal operation (when the gate driver device 10 performs the gate drive operation of the IGBT element 20) is 15V. Further, the regulator starting voltage for starting the regulator 12-1 and outputting 5V of the internal voltage REG5 is 6V. Further, the UVLO threshold is set to 13V.
  • the UVLO unit 12-2 determines that the gate drive operation for the IGBT element 20 by the gate driver device 10 is performed, and outputs the signal UV at the 0 level (the first level). 1) Output of monitoring results.
  • the UVLO unit 12-2 determines that the gate drive operation is stopped, and outputs the signal UV with 1 level (the second monitor result). output).
  • 6V to 13V is a voltage range in which trimming can be performed on the EPROM 11, although the gate drive by the gate driver device 10 is stopped.
  • the switch SW1 outputs GND as the signal OW / EV when the level of the signal UV is 0 level (when the gate drive operation is performed).
  • the GND output from the switch SW1 is a stop signal for stopping trimming.
  • FIG. 6 is a diagram showing an example of the configuration and functions of the second switch.
  • the switch SW2 includes a selector sw2-1 and a buffer sw2-2.
  • the selector sw2-1 receives the alarm data ALD output from the control circuit 12 and the memory data EPD output from the control circuit 13. Further, the signal swoe output from the control circuit 13 is input to the selector sw2-1.
  • the alarm data ALD is, for example, a signal that is recognized by the detection level setting unit 12-3 in the control circuit 12 and indicates whether or not the IGBT element 20 is overcurrent or overheated.
  • the drive signal DRV is input to the positive logic input terminal a1 of the logic element sw3-1 and the negative logic input terminal b1 of the logic element sw3-2.
  • the drive signal DRV corresponds to a gate drive signal that flows in the control circuit 12.
  • the output terminal of the logic element sw3-1 is connected to the gate of the PMOS transistor P1, and the output terminal of the logic element sw3-2 is connected to the gate of the NMOS transistor N1.
  • the power supply voltage VCC is input to the source of the PMOS transistor P1, and the drain of the PMOS transistor P1 is connected to the anode of the diode D2.
  • the cathode of the diode D2 is connected to the drain of the NMOS transistor N1, the drain of the NMOS transistor N2, and the terminal OUT / CG.
  • the source of the NMOS transistor N2 is connected to the terminal CG of the EPROM 11.
  • the control circuit 13 outputs the signal CGE at 0 level (GND).
  • the diode D2 provided in the switch SW3 is for preventing a short circuit between the voltage applied to the terminal OUT / CG and the power supply voltage VCC. That is, if the voltage at the terminal OUT / CG is higher than the power supply voltage VCC, the voltage applied to the terminal OUT / CG and the power supply voltage VCC are short-circuited via the parasitic diode of the PMOS transistor P1, so that the diode D2 is connected. It is provided to prevent short circuit.
  • one level of the signal CGE output from the control circuit 13 is 5V of the internal voltage REG5, but the constituent elements of the switch SW3 operate at a power supply voltage VCC higher than the internal voltage REG5. Therefore, the level conversion unit sw3-3 is provided to raise the voltage level of the signal CGE to the power supply voltage VCC.
  • FIG. 8 is a diagram illustrating a configuration example of the clock / data generation circuit.
  • the clock / data generation circuit 13 a is included in the control circuit 13.
  • the clock / data generation circuit 13a includes comparators comp1 and comp2, reference power supplies ref1 and ref2, and a mode setting circuit 130.
  • the clock / data generation circuit 13a generates a clock and data for controlling the EPROM 11 from one signal OW / EV.
  • the signal OW / EV is input to the positive input terminal (+) of the comparator comp1 and the positive input terminal (+) of the comparator comp2.
  • the negative input terminal ( ⁇ ) of the comparator comp1 is connected to one end of the reference power supply ref1, and the other end of the reference power supply ref1 is connected to GND.
  • the negative input terminal ( ⁇ ) of the comparator comp2 is connected to one end of the reference power supply ref2, and the other end of the reference power supply ref2 is connected to GND.
  • the clock is output from the output terminal of the comparator comp1, the data is output from the output terminal of the comparator comp2, and the clock and data are input to the mode setting circuit 130.
  • the mode setting circuit 130 generates an m-bit mode setting control signal CTL based on the input clock and data and inputs it to the terminal CTL [m: 1] of the EPROM 11 (the EPROM 11 is included in the mode setting control signal CTL). Enable signal).
  • FIG. 9 is a diagram showing amplitude modulation of the signal OW / EV and clock / data reproduction.
  • the signal OW / EV used for trimming is a three-level (Low / Middle / High) voltage capable of distinguishing the clock and data from the power supply voltage VCC. It is a signal superimposed by amplitude modulation.
  • the signal OW / EV also changes between 6V and 13V.
  • the H level of the clock superimposed on the signal OW / EV changes between 6V and 7.5V. Therefore, when the clock / data generation circuit 13a shown in FIG. 8 reproduces the clock, if the reference voltage generated by the reference power supply ref1 is Vthclk, the reference voltage Vthclk is set in the range of 6V ⁇ Vthclk ⁇ 7.5V. Is done.
  • the comparator comp1 of the clock / data generation circuit 13a reproduces and outputs the clock based on the comparison result between the signal OW / EV and the reference voltage Vthclk generated by the reference power supply ref1.
  • FIG. 10 is a diagram showing another configuration example of the clock / data generation circuit.
  • the clock / data generating circuit 13a shown in FIG. 8 has a configuration in which the input level of the signal OW / EV is shared, and different reference power supplies are provided for each clock and data to perform level comparison.
  • the negative input terminal ( ⁇ ) of the comparator comp1 is connected to the negative input terminal ( ⁇ ) of the comparator comp2 and one end of the reference power supply ref0, and the other end of the reference power supply ref0 is connected to GND.
  • the clock is output from the output terminal of the comparator comp1
  • the data is output from the output terminal of the comparator comp2
  • the clock and data are input to the mode setting circuit 130. Even with such a configuration, the clock and data can be reproduced in the same manner as in FIG.
  • the mode setting circuit 130 includes a 3-bit command register (mode setting register), and the 3-bit command register performs mode setting by analyzing a 3-bit command transmitted from the tester 200 at a predetermined number of clocks.
  • FIG. 11 is a diagram showing an example of the function of the 3-bit command register.
  • Table T1 shows the function of the 3-bit command register value.
  • No. 2, No. 6, no. 7 is empty.
  • the mode setting circuit 130 when the name is “output” and a command “000” is transmitted from the tester 200, the mode setting circuit 130 outputs serial data. No. 3, when the name is “reference” and a command “010” is transmitted from the tester 200, the mode setting circuit 130 sets the contents of the EPROM 11 in the shift register (SR) as an auxiliary memory. To do.
  • the shift register (SR) is included in the mode setting circuit 130.
  • the mode setting circuit 130 calculates the logical sum (OR) of the contents of the shift register (SR) and the EPROM 11. ) Is output.
  • the mode setting circuit 130 resets the shift register (SR) and the mode setting.
  • FIG. 12 is a diagram showing state transition. Note that “No.” in the state transition diagram shown in FIG. 12 corresponds to “No.” in the table T1 in FIG.
  • the mode setting circuit 130 is turned on. [S21] After the power is turned on, the mode setting circuit 130 transitions to an initialization state (Init) by the reset operation of the mode setting circuit 130.
  • the initialization state (Init) is a data input waiting state.
  • the mode setting circuit 130 enters a command analysis state.
  • the command analysis state is a state in which a command transmitted from the tester 200 is analyzed.
  • the command analysis is performed in 4 clocks based on the value set in the 3-bit command register in the mode setting circuit 130.
  • the mode setting circuit 130 uses three of the four clocks for mode setting when command analysis is performed with four clocks.
  • the mode setting circuit 130 transitions to the execution state.
  • the execution state is a state for determining which state is to be changed next with respect to the set mode.
  • the mode setting circuit 130 uses one of the four clocks to determine the next transition state.
  • the shift state is the register value No. of the 3-bit command register. 1, no. 3, no. 4, no.
  • the 48-bit shift register which is the auxiliary memory 33, performs a shift operation with 48 input clocks.
  • the mode setting circuit 130 When a 48-bit shift operation is performed and the operation in each mode is completed, the mode setting circuit 130 initializes the mode setting in the next one clock, and shifts to the initialization state (Init). It will be in a restart state. It should be noted that analog measurement can be performed between the 48-bit shift operation and the transition to the restart state.
  • the tester 200 writes data to the EPROM 11 at a predetermined N clock based on the voltage application to the terminals EV and CG, sets the data, and ends the trimming.
  • FIG. 13 shows a cross-sectional structure of the EPROM.
  • the place where 1-bit data is stored corresponds to one field effect transistor shown in FIG.
  • the source of the n-type semiconductor 112 and the drain of the n-type semiconductor 113 are formed at both ends on the P-type substrate 111 of the P-type semiconductor.
  • the source of the n-type semiconductor 112 is connected to GND, and a voltage of, for example, 9.5 V is applied to the drain of the n-type semiconductor 113 from the terminal EV.
  • a floating gate 114 is disposed on the P-type substrate 111.
  • the floating gate 114 has no wiring, is not connected to other components in the integrated circuit, and is surrounded by an oxide layer.
  • a control gate 115 is disposed on the floating gate 114, and 18 V, for example, is applied to the control gate 115 from the terminal CG.
  • FIG. 14 is a diagram showing operation waveforms during normal operation.
  • the power supply voltage VCC of 15V is applied to the gate driver device 10 through the line L1 shown in FIG.
  • the power supply voltage VCC of 15 V is applied to the gate driver device 10, so that the tester 200 turns on the switch SW4 using the signal C1CTL shown in FIG. 4 and connects one end of the capacitor C1 to the line L1. Connect to.
  • the capacitor C1 can function as a bypass capacitor, and the output of the regulator 12-1 can be stabilized.
  • FIG. 15 is a diagram showing operation waveforms during trimming control.
  • the signal OW / EV is input to the gate driver device 10 through the line L1 shown in FIG.
  • the power supply voltage VCC ranges from a regulator operating threshold of 6V to a UVLO threshold of 13V, and the signal OW / EV is superposed by the tester 200 with a clock and data that change within this voltage range. Signal.
  • the UVLO unit 12-2 Since the level of the signal OW / EVM is lower than the UVLO threshold (13V), the UVLO unit 12-2 outputs the signal UV at 1 level as described above. Further, since the starting voltage of the regulator 12-1 is 6V, the regulator 12-1 outputs the internal voltage REG5 of 5V.
  • the tester 200 turns off the switch SW4 using the signal C1CTL shown in FIG. 4 and connects one end of the capacitor C1 to the line L1. Leave unconnected.
  • the delay of the pulse frequency of the pulse signal flowing through the transmission line L1 can be suppressed by disconnecting the capacitor C1 from the power supply terminal, so that trimming can be speeded up. become.
  • FIG. 16 is a diagram showing waveforms for the write operation to the EPROM.
  • the mode setting circuit 130 sets a write mode, sets write data for the EPROM 11, and then writes data to the EPROM 11.
  • the terminal OUT / CG becomes an input terminal, and a voltage of 18V is applied from the tester 200. That is, when writing data to the EPROM 11, the tester 200 supplies a voltage to be applied to the memory cell (terminal CG) of the EPROM 11 from the terminal OUT / CG.
  • the tester 200 raises the signal VCC / OW / EV to a voltage of 9.5 V through the line L1 to which the signal VCC / OW / EV is applied, and applies it to the gate driver device 10.
  • the power supply voltage VCC is 13 V or higher. Therefore, when data is written to the EPROM 11, the power supply voltage VCC is set to a value lower than 13V (in this example, 9.5V) to prohibit normal operation.
  • FIG. 17 is a diagram showing an operation waveform of reading from the EPROM.
  • the mode setting circuit 130 sets a reading mode, inputs a predetermined clock pattern to the EPROM 11, and reads data (memory data EPD) from the EPROM 11.
  • the memory data EPD read from the EPROM 11 is output from the gate driver device 10 as an alarm signal AL.
  • FIG. 18 is a diagram showing waveforms in the case where adjustment is performed by normal operation using data set in the EPROM.
  • FIG. 6 shows a waveform when an adjustment is made by confirming whether or not the operation is a desired operation after setting a threshold value for overcurrent detection or overheat detection, in a normal operation mode.
  • the gate driver device 10 is in a normal operation and the IGBT element 20 is driven, so that the tester 200 can write the data written in the shift register (SR) during trimming (the data written in the EPROM with the OR ( By taking a logical sum), it is confirmed whether or not a desired operation is performed while observing the alarm signal AL based on data for correcting the threshold setting value and the like written in the EPROM.
  • SR shift register
  • EPROM data can be read out with the IC of the gate driver device 10 mounted on the IPM. Furthermore, the model selection and identification of the IPM and the gate driver device 10 can be performed, thereby enabling traceability.
  • FIG. 19 shows a list of relationships among the operation modes, switches, and signals as described above. Further, the functions of the OC and OH of the gate driver device 10 are the same as the terminal functions through which the current detection signal OC and the temperature detection signal OH shown in FIG.
  • the signal C1CTL When trimming the EPROM 11, the signal C1CTL is normally turned off and the capacitor C1 is not connected. However, depending on the conditions, the signal C1CTL may be turned on and the capacitor C1 may be connected even when the EPROM 11 is trimmed. Good (however, a pulse delay may occur due to the influence of the capacitor C1).
  • the UVLO threshold 13V
  • the level of the signal OW / EV exceeds the UVLO threshold (if it exceeds)
  • it becomes the gate drive operating region and if the level of the signal OW / EV falls below the UVLO threshold, The trimming operation area was used.
  • UVLO part 12-2a a UVLO part having two UVLO thresholds is hereinafter referred to as a UVLO part 12-2a).
  • FIG. 20 is a diagram showing voltage levels when the operation region is divided by providing two UVLO thresholds.
  • the UVLO unit 12-2a has a 13V UVLO1 threshold and an 11V UVLO2 threshold as two UVLO thresholds.
  • the range from the UVLO1 threshold value (13V) to the recommended operating voltage (15V) is the gate drive operating region.
  • the range from the UVLO2 threshold value (11V) to the UVLO1 threshold value (13V) is a UVLO alarm output region.
  • the range from the regulator starting voltage (6V) to the UVLO2 threshold (11V) is a trimming region of the EPROM 11.
  • the voltage range is such that neither the gate drive of the gate driver device 10 nor the trimming of the EPROM 11 is executed.
  • the UVLO unit 12-2a recognizes that the level of the power supply voltage VCC is in the range of the UVLO2 threshold value (11V) to the UVLO1 threshold value (13V) for a predetermined time, a UVLO alarm is output from the UVLO unit 12-2a.
  • the UVLO alarm is transmitted as an alarm signal AL.
  • FIG. 21 is a diagram for explaining the behavior when the power supply is shut off during normal operation.
  • the fall of the signal VCC / OW / EV drops at a constant dV / dt due to the current consumption between the bypass capacitor C1 and the gate driver device 10.
  • the gate driver device 10 outputs a voltage drop abnormality notification when the voltage drops during normal operation as the alarm signal AL.

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Abstract

回路規模の増大を抑制する。　半導体装置（１）は、制御回路（１ａ、１ｂ）およびメモリ（１ｃ）を備える。また、半導体装置（１）には外部素子（２）が接続される。制御回路（１ａ）は、モニタ部（１ａ－１）とレギュレータ（１ａ－２）を含む。モニタ部（１ａ－１）は、電源電圧に複数の異なる電圧レベルを持つパルス信号が重畳された電圧信号を受信し、電圧信号のレベルをモニタしてモニタ結果を出力する。レギュレータ（１ａ－２）は、内部電圧を生成する。メモリ（１ｃ）は、内部電圧が供給され、電気特性値の調整を行うためのトリミングに使用する。制御回路（１ｂ）は、内部電圧が供給され、モニタ結果にもとづいて、パルス信号からクロックとデータとを再生し、クロックとデータとを用いてメモリ（１ｃ）に対してトリミングを行う。

Description

半導体装置
　本技術は、半導体装置に関する。
　近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子と、パワー半導体素子を駆動するドライブ回路とを内蔵したＩＰＭ（Intelligent Power Module）と呼ばれる半導体装置の開発が進んでいる。ＩＰＭは、例えば、産業用装置や家電などに広く利用されている。
　ＩＰＭの高性能化および高信頼性を図るために、品質・性能などをチェックする試験が行われる。この場合、ＩＰＭのドライブ回路に試験機器からコマンドが送信され、ドライブ回路から返信された応答が試験機器で受信されるというように、ドライブ回路と試験機器との間で双方向通信が行われる。
　ＩＰＭのドライブ回路は、内部にメモリを有しており、メモリには、試験機器から送信された設定データなどが記憶される。また、試験機器を通じて、メモリに記憶されている設定データを書き替えて設定値を補正するトリミングが行われる。これによって、ＩＧＢＴの電気特性値の調整、例えば、電流特牲や温度特性の調整が可能になる。
　従来のトリミング技術としては、例えば、トリミングデータを漸次変更してセンサ出力を測定し、センサ出力を所望値にするトリミングデータを確定・記憶して、記憶したトリミングデータでセンサ出力を調整する技術が提案されている（特許文献１）。
　また、従来の１線式の双方向通信技術としては、例えば、第１デバイスが、第１レベルと中間レベルとを繰り返してクロックを第２デバイスへ送信し、第２デバイスは、クロックの中間レベルの期間に第２レベルを出力するか否かの情報を第１デバイスに送信する技術が提案されている（特許文献２）。また、入出力を兼用する兼用端子から、メモリへの書き込み電圧を供給する技術が提案されている（特許文献３）。
特開２００２－３１０７３５号公報 特開２０１２－１６９７４６号公報 特開平２－１２２４９７号公報
　上記のようなトリミングを実施する場合、試験機器から半導体チップに搭載されたメモリに対してデータの書き込み／読み出しを行うために、従来では、半導体チップ上に専用の外部端子が設けられている。
　しかし、専用の外部端子を取り付けるには、外部端子用のパッドをあらたに設置してワイヤボンディングを行うことになるので、半導体チップのサイズが増加してしまい、製造コストも増大するという問題がある。
　本発明はこのような点に鑑みてなされたものであり、専用の外部端子の本数を削減、または外部端子を無くして、外部機器との通信を可能にして回路規模の増大を抑制した半導体装置を提供することを目的とする。
　上記課題を解決するために、半導体装置が提供される。半導体装置は、第１の制御回路、第２の制御回路およびメモリを備える。第１の制御回路は、電源電圧に複数の異なる電圧レベルを持つパルス信号が重畳された電圧信号を受信し、電圧信号のレベルをモニタしてモニタ結果を出力するモニタ部と、内部電圧を生成するレギュレータとを含む。メモリは、内部電圧が供給され、電気特性値の調整を行うためのトリミングに使用する。第２の制御回路は、内部電圧が供給され、モニタ結果にもとづいて、パルス信号からクロックとデータとを再生し、クロックとデータとを用いてトリミングを行う。
　回路規模の増大を抑制できる。
　本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
半導体装置の構成例を示す図である。 ＩＰＭの構成例を示す図である。 トリミング用の外部端子が設けられたゲートドライバ装置の構成例を示す図である。 本発明のゲートドライバ装置の構成例を示す図である。 第１のスイッチの構成および機能の一例を示す図である。 第２のスイッチの構成および機能の一例を示す図である。 第３のスイッチの構成および機能の一例を示す図である。 クロック／データ生成回路の構成例を示す図である。 信号ＯＷ／ＥＶの振幅変調とクロック／データの再生を示す図である。 クロック／データ生成回路の他の構成例を示す図である。 ３ビットコマンドレジスタの機能例を示す図である。 状態遷移を示す図である。 ＥＰＲＯＭの断面構造を示す図である。 通常動作時の動作波形を示す図である。 トリミング制御時の動作波形を示す図である。 ＥＰＲＯＭへの書き込み動作波形を示す図である。 ＥＰＲＯＭからの読み出し動作波形を示す図である。 ＥＰＲＯＭに設定したデータで通常動作させて調整する場合の波形を示す図である。 動作モード、スイッチおよび信号の関係の一覧を示す図である。 ２つのＵＶＬＯ閾値を設けて動作領域を分割した場合の電圧レベルを示す図である。 通常動作時に電源が遮断した場合の挙動を説明するための図である。
　以下、実施の形態について図面を参照して説明する。図１は半導体装置の構成例を示す図である。半導体装置１は、制御回路１ａ（第１の制御回路）、制御回路１ｂ（第２の制御回路）およびメモリ１ｃを備える。また、半導体装置１には外部素子２（例えば、ＩＧＢＴ素子）が接続される。
　制御回路１ａは、モニタ部１ａ－１とレギュレータ１ａ－２を含む。モニタ部１ａ－１は、電源電圧に複数の異なる電圧レベルを持つパルス信号が重畳された電圧信号を受信し、電圧信号のレベルをモニタしてモニタ結果を出力する。レギュレータ１ａ－２は、内部電圧を生成する。
　メモリ１ｃは、レギュレータ１ａ－２から内部電圧が供給され、電気特性値の調整を行うためのトリミングに使用される。メモリ１ｃは、例えば、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）に該当する。
　制御回路１ｂは、レギュレータ１ａ－２から内部電圧が供給され、モニタ結果にもとづいて、パルス信号からクロックとデータとを再生し、クロックとデータとを用いてメモリ１ｃに対してトリミングを行う。
　なお、モニタ部１ａ－１は、閾値を有しており、電圧信号のレベルが閾値を超える場合を外部素子２の駆動制御領域と認識する。また、電圧信号のレベルがレギュレータ１ａ－２の起動電圧から閾値の範囲内にある場合をメモリ１ｃに対するトリミングの制御領域と認識する。
　したがって、電圧信号のレベルが閾値を超える場合（閾値を超え、半導体装置１の推奨動作電圧を超えない場合）、制御回路１ａにより外部素子２の駆動制御が行われる。また、電圧信号のレベル（パルス信号のレベル）がレギュレータ１ａ－２の起動電圧から閾値の範囲内にある場合は、制御回路１ｂにより、メモリ１ｃに対するトリミングが行われる。
　このように、電源電圧に複数の異なる電圧レベルを持つパルス信号を重畳させた電圧信号からクロックおよびデータを再生し、電圧信号のレベルに応じて、外部素子２の駆動制御、またはメモリ１ｃに対するトリミング制御の切り分けを行う構成とした。
　これにより、メモリ１ｃに対してトリミングを行うための外部端子（例えば、クロック端子やデータ端子等）を設けなくてよいので、回路規模の増大を抑制することが可能になる。
　次に半導体装置１が適用可能なＩＰＭの概略構成について説明する。図２はＩＰＭの構成例を示す図である。ＩＰＭ１００は、ゲートドライバ装置１０－１、ＩＧＢＴ素子２０およびコンデンサＣ１、Ｃ２を備え、上位制御部３０がゲートドライバ装置１０－１に接続している。なお、上位制御部３０をＩＰＭ１００に含める構成としてもよい。
　ゲートドライバ装置１０－１は、上位制御部３０からの指示にもとづいて、ＩＧＢＴ素子２０の駆動制御を行う。上位制御部３０は、例えば、マイクロコンピュータなどのプロセッサに該当する。
　ゲートドライバ装置１０－１に供給される電源電圧ＶＣＣとグランド（以下、ＧＮＤと表記）間には、バイパスコンデンサＣ１が挿入される。また、ゲートドライバ装置１０－１は、５Ｖの内部電圧（内部電圧ＲＥＧ５）を生成しており、ゲートドライバ装置１０－１の外部において、内部電圧ＲＥＧ５とＧＮＤ間にバイパスコンデンサＣ２が挿入されている。
　ＩＧＢＴ素子２０は、メイントランジスタＴｒ１、センストランジスタＴｒ２およびダイオードＤ１を含む。メイントランジスタＴｒ１は、図示しない負荷を駆動するためのトランジスタである。
　センストランジスタＴｒ２は、メイントランジスタＴｒ１に流れる電流を検出するための電流検出用トランジスタである。ダイオードＤ１は、メイントランジスタＴｒ１の動作温度を検出するための温度検出用ダイオードである。
　メイントランジスタＴｒ１のゲートおよびセンストランジスタＴｒ２のゲートには、ゲートドライバ装置１０－１から出力されるゲート駆動信号ＯＵＴが入力される。
　メイントランジスタＴｒ１のコレクタは、ハイサイド電源ＨＶと、センストランジスタＴｒ２のコレクタと接続し、センストランジスタＴｒ２のエミッタから出力される電流検出信号ＯＣがゲートドライバ装置１０－１に入力される。
　ダイオードＤ１のカソードは、メイントランジスタＴｒ１のエミッタおよびＧＮＤに接続している。ダイオードＤ１はゲートドライバ装置１０－１によってプルアップされているため、ダイオードＤ１のアノードには温度検出信号ＯＨ（温度によって変わるダイオードＤ１の順方向電圧）が生成される。
　なお、メイントランジスタＴｒ１は、負荷を駆動するパワートランジスタであるので、大きな電流が流れる。このため、上位制御部３０をゲートドライバ装置１０－１に直接接続すると、メイントランジスタＴｒ１に流れる電流に伴うノイズによって、上位制御部３０が誤動作または破壊するおそれがある。
　よって、ノイズが上位制御部３０に伝わらないように、フォトカプラやパルストランス等の絶縁素子を使用して、上位制御部３０とゲートドライバ装置１０－１との間はアイソレーション化して接続されている。
　ここで、過電流検出および過熱検出について説明する。上位制御部３０から送信された制御信号ＩＮにもとづき、ゲートドライバ装置１０－１は、ＩＧＢＴ素子２０内のメイントランジスタＴｒ１をオン・オフするためのゲート駆動信号ＯＵＴを出力する。
　メイントランジスタＴｒ１がオンすると、メイントランジスタＴｒ１に電流が流れる。このとき、メイントランジスタＴｒ１に流れる電流に比例する電流がセンストランジスタＴｒ２にも流れる。
　例えば、メイントランジスタＴｒ１に流れる電流を１００とすれば、センストランジスタＴｒ２に流れる電流が１となるように電流比が設定されている。センストランジスタＴｒ２に流れる電流は、電流検出信号ＯＣとしてゲートドライバ装置１０－１に入力され、ゲートドライバ装置１０－１によって過電流検出が行われる。
　具体的には、ゲートドライバ装置１０－１は、内部に検出抵抗を備えており、電流検出信号ＯＣは、検出抵抗により電圧に変換される。そして、変換後の電圧と参照電圧とを比較することで、メイントランジスタＴｒ１の過電流検出が行われる。
　一方、過熱検出については、ダイオードＤ１は、温度特性を持っており、温度変化に応じてダイオードＤ１のアノード電圧（温度検出信号ＯＨ）は変化する。ゲートドライバ装置１０－１は、その電圧を検出することで、メイントランジスタＴｒ１の温度変化の過熱検出を行う。
　このような過電流検出および過熱検出を行って、ゲートドライバ装置１０－１が何らかの異常を検知すると、ゲートドライバ装置１０－１は、アラーム信号ＡＬを上位制御部３０へ送信する。
　次にゲートドライバ装置に外部端子を設けてトリミングする場合の構成およびその課題について説明する。
　図３はトリミング用の外部端子が設けられたゲートドライバ装置の構成例を示す図である。ゲートドライバ装置１０ａは、ＥＰＲＯＭ１１および制御回路１２ａを備える。
　制御回路１２ａは、レギュレータ１２ａ－１、ＵＶＬＯ（Under Voltage Lock Out）部１２ａ－２および検出レベル設定部１２ａ－３を含む。
　ゲートドライバ装置１０ａには、図２に示した上位制御部３０を模擬することができ、また、トリミングを行って設定データの調整を行うためのテスタ（試験機器）２００が接続される。なお、ＩＧＢＴ素子２０の図示は省略している。
　一方、ゲートドライバ装置１０ａには、テスタ２００を介して、トリミング用のＥＰＲＯＭ１１を制御するための専用の外部端子が設けられている。外部端子としては、図３の例では、端子ＥＶ、端子ＣＧ、データ端子Ｄ、イネーブル端子Ｅおよびクロック端子ＣＬＫが設置される。
　端子ＥＶと端子ＣＧは、フローティングＭＯＳ（Metal-Oxide-Semiconductor）アレイで構成されるＥＰＲＯＭ１１に対して、トリミング時にデータを書き込む際に使用される電圧印加用端子である。データ書き込みが行われる場合、テスタ２００は、電源電圧ＶＣＣよりも高い電圧を端子ＥＶに印加し、さらに、フローティングゲートを駆動するための電圧を端子ＣＧに印加する。
　データ端子Ｄは、テスタ２００からＥＰＲＯＭ１１への書き込みデータの入力、もしくはＥＰＲＯＭ１１からテスタ２００への読み出しデータの出力を行う多機能端子である。イネーブル端子Ｅは、テスタ２００から送信されるイネーブル信号を受けて、ＥＰＲＯＭ１１をイネーブルするための端子である。クロック端子ＣＬＫは、テスタ２００からＥＰＲＯＭ１１へクロック信号を供給するための信号である。
　ここで、ＥＰＲＯＭ１１は、上述した過電流検出や過熱検出を行う際の検出レベルの精度を上げるためのトリミングに使用されるメモリである。また、ＥＰＲＯＭ１１からは、制御回路１２ａに向けてトリムデータｔｒｉｍが出力される。トリムデータｔｒｉｍは、過電流検出および過熱検出の検出レベルの変更を指示するｎビットの制御データである。
　レギュレータ１２ａ－１は、内部電圧ＲＥＧ５（例えば、５Ｖ）を発生して、ＥＰＲＯＭ１１へ供給する。ＵＶＬＯ部１２ａ－２は、ゲートドライバ装置１０ａに供給される電源電圧ＶＣＣのレベルをモニタする。
　検出レベル設定部１２ａ－３は、ＩＧＢＴ素子２０の駆動制御を行うための信号を生成する。また、検出レベル設定部１２ａ－３は、ＥＰＲＯＭ１１から出力されたトリムデータｔｒｉｍを認識すると、過電流検出および過熱検出のトリミングが行われる際の検出レベルを調整して適切な値に設定する。
　例えば、過電流検出のトリミング時には、メイントランジスタＴｒ１に流れるある電流に対して、過電流状態であるか否かを正しく検出できるように、トリムデータｔｒｉｍの設定値にもとづき、過電流検出レベルの閾値をずらして調整するというような動作が行われる。
　また、過熱検出のトリミング時には、メイントランジスタＴｒ１の動作温度に対して、過熱状態であるか否かを正しく検出できるように、トリムデータｔｒｉｍの設定値にもとづき、過熱検出レベルの閾値をずらして調整するというような動作が行われる。
　さらに、検出レベル設定部１２ａ－３は、ＩＧＢＴ素子２０が過電流または過熱であるか否かの状態を示す信号を出力し、この信号は、アラーム信号ＡＬとしてゲートドライバ装置１０ａからテスタ２００に向けて出力される。
　なお、テスタ２００では、ゲートドライバ装置１０ａから出力されるアラーム信号ＡＬをモニタしながら、上記の外部端子を利用してＥＰＲＯＭ１１にアクセスしてトリミングを実行し、検出レベルが最終的に目標範囲内に入るように設定していく。
　図３の構成の課題について説明する。上記のように、図３に示したようなゲートドライバ装置１０ａでは、トリミングに使用するＥＰＲＯＭ１１を制御するために、専用の外部端子を用意する必要があった（図３の例では、５本の専用外部端子を用意することになる）。しかし、外部端子に接続するためには、外部端子の本数分のパッドを設置してワイヤボンディングを行うことになるので、半導体チップのサイズが増加してしまい、製造コストも増大することになる。
　また、ＩＰＭは、ＩＧＢＴ素子が通常複数あるので、ＩＧＢＴ素子に対応してゲートドライバ装置も複数設けられる。このため、ゲートドライバ装置毎に複数の外部端子を設置すると回路規模の増大が顕著になってしまう。
　さらに、図３に示したような外部端子を要するような構成では、実装等の関係上、十分な本数の外部端子を設けることができないおそれもあり、このような場合は、トリミングを行うことが困難になる。
　一方、上記の特許文献３では、入出力を兼用する兼用端子から、メモリへの書き込み電圧を供給するとしている。しかし、兼用端子を、どのようにして書き込み電圧入力端子と通常の入出力端子とに切り替えるかについては、何も示されていない。また、書き込み電圧が入出力回路でどのように扱われているかは何も示されておらず、実際に書き込み機能と出力機能とが１つの端子で兼用できるか不明である。
　本発明の技術はこのような点に鑑みてなされたものであり、専用の外部端子の本数を削減、または外部端子を無くして、テスタなどの外部機器との通信を可能にし、回路規模の増大を抑制した半導体装置を提供するものである。
　次に本発明の技術を適用したゲートドライバ装置の構成および動作について以降詳しく説明する。
　図４は本発明のゲートドライバ装置の構成例を示す図である。本発明のゲートドライバ装置１０は、ＥＰＲＯＭ１１、制御回路１２、１３およびスイッチＳＷ１（第１のスイッチ）およびスイッチＳＷ２（第２のスイッチ）を備え、トリミングのための専用の外部端子を不要とする構成をとっている。なお、ＩＧＢＴ素子２０の図示は省略している。
　制御回路１２は、レギュレータ１２－１、ＵＶＬＯ部１２－２、検出レベル設定部１２－３およびスイッチＳＷ３（第３のスイッチ）を含む。制御回路１２は、図１の制御回路１ａに対応する。
　レギュレータ１２－１およびＵＶＬＯ部１２－２は、図１のレギュレータ１ａ－２およびモニタ部１ａ－１にそれぞれ対応する。また、検出レベル設定部１２－３は、図３に示した検出レベル設定部１２ａ－３と同様の機能を持つ。
　制御回路１３は、図１の制御回路１ｂに対応し、ＥＰＲＯＭ１１に対してトリミングに要する制御を行う。
　スイッチＳＷ１は、ＵＶＬＯ部１２－２から出力された信号ＵＶのレベルにもとづき、スイッチングを行って、信号ＯＷ／ＥＶのレベルを切り替えて制御回路１３へ出力する。
　スイッチＳＷ２は、制御回路１３の出力信号ＥＰＯＥのレベルにもとづいて、制御回路１２から出力されるアラームデータＡＬＤと、制御回路１３から出力されるメモリデータＥＰＤとの切り替えを行い、いずれかのデータをアラーム信号ＡＬとして出力する。
　スイッチＳＷ３は、制御回路１３から出力された信号ＣＧＥにもとづいて、端子ＯＵＴ／ＣＧを出力端子または入力端子に切り替える。
　一方、ゲートドライバ装置１０の外部には、スイッチＳＷ４（第４のスイッチ）が設けられている。スイッチＳＷ４の一端は、図１に示した電圧信号に該当する信号ＶＣＣ／ＯＷ／ＥＶが印加されるラインＬ１に接続し、スイッチＳＷ４の他端は、コンデンサＣ１の一端に接続し、コンデンサＣ１の他端は、ＧＮＤに接続している。スイッチＳＷ４は、テスタ２００からの信号Ｃ１ＣＴＬ（外部指示）にもとづきスイッチングする（詳細は後述する）。
　次にスイッチＳＷ１～ＳＷ３の構成およびスイッチング機能について説明する。図５は第１のスイッチの構成および機能の一例を示す図である。スイッチＳＷ１は、セレクタｓｗ１－１を主回路としている。
　セレクタｓｗ１－１は、ＵＶＬＯ部１２－２から出力された信号ＵＶ（モニタ結果）が入力され、信号ＵＶのレベルに応じて、電源電圧ＶＣＣまたはＧＮＤを出力して、信号ＯＷ／ＥＶ（スイッチ信号）の出力レベルを切り替える。
　なお、ＵＶＬＯ部１２－２は、上述したように、電源電圧ＶＣＣのレベルをモニタしている。具体的には、ＵＶＬＯ部１２－２は、電源電圧ＶＣＣと、ＵＶＬＯ部１２－２が有する閾値（ＵＶＬＯ閾値）とを比較して、比較結果を信号ＵＶで出力する。
　ここで、通常動作時（ゲートドライバ装置１０によるＩＧＢＴ素子２０のゲートドライブ動作時）の電源電圧ＶＣＣのレベル（ＩＧＢＴ素子２０を駆動するための電圧レベル）を１５Ｖとする。また、レギュレータ１２－１が起動して内部電圧ＲＥＧ５の５Ｖを出力するためのレギュレータ起動電圧を６Ｖとする。さらに、ＵＶＬＯ閾値を１３Ｖとする。
　このとき、ＵＶＬＯ部１２－２は、電源電圧ＶＣＣが１３Ｖ以上のときは、ゲートドライバ装置１０によるＩＧＢＴ素子２０に対するゲートドライブ動作を行うと判断して、信号ＵＶを０レベルにして出力する（第１のモニタ結果の出力）。
　また、ＵＶＬＯ部１２－２は、電源電圧ＶＣＣが６Ｖ～１３Ｖの間にあるときは、当該ゲートドライブ動作が停止と判断して、信号ＵＶを１レベルにして出力する（第２のモニタ結果の出力）。なお、６Ｖ～１３Ｖは、ゲートドライバ装置１０によるゲートドライブは停止となるが、ＥＰＲＯＭ１１に対してトリミングを実行することが可能な電圧範囲となる。
　スイッチＳＷ１は、信号ＵＶのレベルが０レベルの場合（ゲートドライブ動作を行う場合）は、信号ＯＷ／ＥＶとしてＧＮＤを出力する。スイッチＳＷ１から出力されるＧＮＤは、トリミングを停止させる停止信号となる。
　また、スイッチＳＷ１は、信号ＵＶのレベルが１レベルの場合（ゲートドライブ動作は停止で、ＥＰＲＯＭ１１に対してトリミング動作を行う場合）は、信号ＯＷ／ＥＶとして電源電圧ＶＣＣ（＝６Ｖ～１３Ｖ）を出力する。なお、このときの電源電圧ＶＣＣは、図１に示したパルス信号に相当する。
　図６は第２のスイッチの構成および機能の一例を示す図である。スイッチＳＷ２は、セレクタｓｗ２－１およびバッファｓｗ２－２で構成される。セレクタｓｗ２－１には、制御回路１２から出力されたアラームデータＡＬＤと、制御回路１３から出力されたメモリデータＥＰＤとが入力される。さらに、セレクタｓｗ２－１には、制御回路１３から出力された信号ＥＰＯＥが入力される。
　なお、アラームデータＡＬＤは、例えば、制御回路１２内の検出レベル設定部１２－３によって認識された、ＩＧＢＴ素子２０が過電流または過熱であるか否かの状態を示す信号である。
　また、メモリデータＥＰＤは、トリミング時にＥＰＲＯＭ１１から読み出した読み出しデータであり、ＥＰＲＯＭ１１からの読み出しデータは、制御回路１３を介して、メモリデータＥＰＤとして出力される。
　セレクタｓｗ２－１は、信号ＥＰＯＥをセレクト信号として、信号ＥＰＯＥのレベルに応じて、アラームデータＡＬＤまたはメモリデータＥＰＤの出力を切り替える。また、セレクタｓｗ２－１からの出力信号は、バッファｓｗ２－２を介して、アラーム信号ＡＬとして出力される。
　ここで、制御回路１３は、スイッチＳＷ１から出力された信号ＯＷ／ＥＶを受信して信号ＯＷ／ＥＶがＧＮＤと認識した場合は、すなわち、電源電圧ＶＣＣのレベルが１３Ｖ以上ある場合は、信号ＥＰＯＥを０レベル（ローレベル）にする（第１のセレクト信号）。
　スイッチＳＷ２は、信号ＥＰＯＥが０レベルのときには、アラームデータＡＬＤを選択し、アラーム信号ＡＬとして、制御回路１２から出力されるアラームデータＡＬＤを出力する。すなわち、電源電圧ＶＣＣが１３Ｖ以上の通常動作時には、アラームデータＡＬＤがアラーム信号ＡＬとして出力されることになる。
　また、制御回路１３は、スイッチＳＷ１から出力された信号ＯＷ／ＥＶを受信して信号ＯＷ／ＥＶが６Ｖ～１３Ｖの間にある電源電圧ＶＣＣと認識した場合は、信号ＥＰＯＥを１レベル（ハイレベル）にする（第２のセレクト信号）。
　スイッチＳＷ２は、信号ＥＰＯＥが１レベルのときには、メモリデータＥＰＤを選択し、アラーム信号ＡＬとして、制御回路１３から出力されるメモリデータＥＰＤを出力する。すなわち、電源電圧ＶＣＣが６Ｖ～１３Ｖの範囲内のトリミング時電圧の場合は、ＥＰＲＯＭ１１から読み出されたメモリデータＥＰＤがアラーム信号ＡＬとして出力されることになる。
　このように、単一の端子からアラーム信号ＡＬとして、電源電圧ＶＣＣのレベルが１３Ｖ以上ある場合（ゲートドライブ時）は、アラームデータＡＬＤが出力される。また、電源電圧ＶＣＣが６Ｖ～１３Ｖの範囲内にある場合（トリミング時）は、同一の端子からアラーム信号ＡＬとして、メモリデータＥＰＤが出力されることになる。
　図７は第３のスイッチの構成および機能の一例を示す図である。スイッチＳＷ３は、論理素子ｓｗ３－１、ｓｗ３－２、レベル変換部ｓｗ３－３、ＰＭＯＳ（P－Channel Metal-Oxide Semiconductor）トランジスタＰ１、ＮＭＯＳ（N－Channel MOS）トランジスタＮ１、Ｎ２およびダイオードＤ２を備える。
　論理素子ｓｗ３－１は、２入力１出力の論理素子であり、一方の入力ａ１がＨレベルで他方の入力ａ２がＬレベルのときにＬレベルを出力し、それ以外の入力のときにはＨレベルを出力する。論理素子ｓｗ３－２は、２入力１出力の論理素子であり、２つの入力が共にＬレベルのときにＨレベルを出力し、それ以外の入力のときにはＬレベルを出力する。
　各素子の接続関係を記すと、論理素子ｓｗ３－１の正論理入力端子ａ１と、論理素子ｓｗ３－２の負論理入力端子ｂ１とにはドライブ信号ＤＲＶが入力される。ドライブ信号ＤＲＶは、制御回路１２内を流れるゲート駆動信号に相当する。
　レベル変換部ｓｗ３－３の入力端には、制御回路１３内で生成された信号ＣＧＥ（書き込み設定信号）が入力され、レベル変換部ｓｗ３－３の出力端は、論理素子ｓｗ３－１の負論理入力端子ａ２、論理素子ｓｗ３－２の負論理入力端子ｂ２およびＮＭＯＳトランジスタＮ２のゲートに接続する。
　論理素子ｓｗ３－１の出力端子は、ＰＭＯＳトランジスタＰ１のゲートに接続し、論理素子ｓｗ３－２の出力端子は、ＮＭＯＳトランジスタＮ１のゲートに接続する。
　ＰＭＯＳトランジスタＰ１のソースには、電源電圧ＶＣＣが入力され、ＰＭＯＳトランジスタＰ１のドレインは、ダイオードＤ２のアノードに接続する。ダイオードＤ２のカソードは、ＮＭＯＳトランジスタＮ１のドレイン、ＮＭＯＳトランジスタＮ２のドレインおよび端子ＯＵＴ／ＣＧに接続する。ＮＭＯＳトランジスタＮ２のソースは、ＥＰＲＯＭ１１の端子ＣＧに接続する。
　ここで、制御回路１３は、端子ＯＵＴ／ＣＧを出力モード（出力端子）として使用するときは（ゲートドライバ装置１０の通常動作時には）、信号ＣＧＥを０レベル（ＧＮＤ）にして出力する。
　また、制御回路１３は、端子ＯＵＴ／ＣＧを入力モード（入力端子）として使用するときは（トリミングにおけるＥＰＲＯＭ１１へのデータ書き込み時には）、信号ＣＧＥを１レベル（内部電圧ＲＥＧ５）にして出力する。
　信号ＣＧＥが０レベルで出力モードのとき（書き込み設定信号がオフのとき）、ＮＭＯＳトランジスタＮ２はオフして、端子ＯＵＴ／ＣＧは出力端子となる。このとき、ドライブ信号ＤＲＶは０（ＧＮＤ）または１（ＶＣＣ）の値をとり、端子ＯＵＴ／ＣＧからは、ゲート駆動信号ＯＵＴとして０（ＧＮＤ）または１（ＶＣＣ）が出力される。また、信号ＣＧはこのときハイインピーダンスとなる。
　一方、信号ＣＧＥが１レベルで入力モードのとき（書き込み設定信号がオンのとき）、ＰＭＯＳトランジスタＰ１はオフ、ＮＭＯＳトランジスタＮ１はオフ、ＮＭＯＳトランジスタＮ２はオンして、端子ＯＵＴ／ＣＧは入力端子となる。ドライブ信号ＤＲＶの値は不定であり、端子ＯＵＴ／ＣＧには、１８Ｖの電圧がテスタ２００から入力される。このとき、信号ＣＧが１８Ｖとなって、ＥＰＲＯＭ１１の端子ＣＧに印加されることになる。
　なお、スイッチＳＷ３に設けられているダイオードＤ２は、端子ＯＵＴ／ＣＧにかかる電圧と、電源電圧ＶＣＣとの短絡を阻止するためのものである。
　すなわち、端子ＯＵＴ／ＣＧの電圧が電源電圧ＶＣＣよりも高いと、ＰＭＯＳトランジスタＰ１の寄生ダイオードを介して、端子ＯＵＴ／ＣＧにかかる電圧と、電源電圧ＶＣＣとが短絡してしまうので、ダイオードＤ２を設けて短絡防止を図っている。
　また、制御回路１３から出力される信号ＣＧＥの１レベルは、内部電圧ＲＥＧ５の５Ｖであるが、スイッチＳＷ３の構成素子は、内部電圧ＲＥＧ５よりも高い電源電圧ＶＣＣで動作する。このため、レベル変換部ｓｗ３－３を設けて、信号ＣＧＥの電圧レベルを電源電圧ＶＣＣまで上昇させている。
　次にクロックおよびデータの生成回路の構成について説明する。図８はクロック／データ生成回路の構成例を示す図である。クロック／データ生成回路１３ａは、制御回路１３内に含まれる。クロック／データ生成回路１３ａは、コンパレータｃｏｍｐ１、ｃｏｍｐ２、基準電源ｒｅｆ１、ｒｅｆ２およびモード設定回路１３０を備える。クロック／データ生成回路１３ａは、１つの信号ＯＷ／ＥＶからＥＰＲＯＭ１１を制御するためのクロックとデータを生成する。
　この場合、信号ＯＷ／ＥＶに重畳されているクロックとデータとを再生し、さらに、クロックおよびデータからＥＰＲＯＭ１１のモードを設定するためのモード設定制御信号ＣＴＬを生成する。
　コンパレータｃｏｍｐ１の正側入力端（＋）と、コンパレータｃｏｍｐ２の正側入力端（＋）とには、信号ＯＷ／ＥＶが入力される。コンパレータｃｏｍｐ１の負側入力端（－）は、基準電源ｒｅｆ１の一端が接続し、基準電源ｒｅｆ１の他端はＧＮＤに接続する。コンパレータｃｏｍｐ２の負側入力端（－）は、基準電源ｒｅｆ２の一端が接続し、基準電源ｒｅｆ２の他端はＧＮＤに接続する。
　コンパレータｃｏｍｐ１の出力端からはクロックが出力し、コンパレータｃｏｍｐ２の出力端からはデータが出力して、クロックおよびデータは、モード設定回路１３０に入力される。モード設定回路１３０は、入力したクロックおよびデータにもとづいて、ｍビットのモード設定制御信号ＣＴＬを生成して、ＥＰＲＯＭ１１の端子ＣＴＬ［ｍ：１］に入力する（モード設定制御信号ＣＴＬには、ＥＰＲＯＭ１１のイネーブル信号も含まれる）。
　図９は信号ＯＷ／ＥＶの振幅変調とクロック／データの再生を示す図である。テスタ２００から送信される信号ＶＣＣ／ＯＷ／ＥＶのうちのトリミングに使用される信号ＯＷ／ＥＶは、電源電圧ＶＣＣにクロックとデータとを識別可能な３レベル（Low／Middle／High）の電圧を振幅変調によって重畳した信号である。
　トリミングの動作範囲（ＥＰＲＯＭ１１の動作領域）は、６Ｖ（レギュレータ起動電圧）から１３Ｖ（ＵＶＬＯ閾値）の間になるので、信号ＯＷ／ＥＶも６Ｖから１３Ｖの間で変化している。
　信号ＯＷ／ＥＶに重畳されているクロックのＨレベルは、６Ｖ～７．５Ｖの間で変化している。よって、図８に示したクロック／データ生成回路１３ａでクロックを再生する場合、基準電源ｒｅｆ１が発生する参照電圧をＶｔｈｃｌｋとすれば、参照電圧Ｖｔｈｃｌｋは、６Ｖ＜Ｖｔｈｃｌｋ＜７．５Ｖの範囲に設定される。
　そして、クロック／データ生成回路１３ａのコンパレータｃｏｍｐ１は、信号ＯＷ／ＥＶと基準電源ｒｅｆ１が発生する参照電圧Ｖｔｈｃｌｋとの比較結果にもとづいて、クロックを再生して出力する。
　また、信号ＯＷ／ＥＶに重畳されているデータのＨレベルは、９．５Ｖ～１３Ｖの間で変化している。よって、図８に示したクロック／データ生成回路１３ａでデータを再生する場合、基準電源ｒｅｆ２が発生する参照電圧を参照電圧Ｖｔｈｄｈとすれば、参照電圧Ｖｔｈｄｈは、９．５Ｖ＜Ｖｔｈｄｈ＜１３Ｖの範囲に設定される。
　そして、クロック／データ生成回路１３ａのコンパレータｃｏｍｐ２は、信号ＯＷ／ＥＶと基準電源ｒｅｆ２が発生する参照電圧Ｖｔｈｄｈとの比較結果にもとづいて、データを再生して出力する。
　なお、０Ｖから６Ｖ（レギュレータ起動電圧）の範囲は、レギュレータの動作領域であり、１３Ｖ（ＵＶＬＯ閾値）から１５Ｖ（推奨動作電圧）の範囲は、ゲートドライバ装置１０によるゲートドライブの動作領域となる。
　図１０はクロック／データ生成回路の他の構成例を示す図である。図８に示したクロック／データ生成回路１３ａは、信号ＯＷ／ＥＶの入力レベルを共通にして、クロックとデータ毎に異なる基準電源を設けてレベル比較を行う構成とした。
　これに対し、図１０に示す構成例では、信号ＯＷ／ＥＶの入力レベルを抵抗分割によりクロックとデータとの２つのレベルに変換して、共通する基準電源によってレベル比較を行うものである。
　クロック／データ生成回路１３ａ－１は、抵抗Ｒ１～Ｒ３、コンパレータｃｏｍｐ１、ｃｏｍｐ２および基準電源ｒｅｆ０を備える。
　抵抗Ｒ１の一端には、信号ＯＷ／ＥＶが入力され、抵抗Ｒ１の他端は、コンパレータｃｏｍｐ１の正側入力端子（＋）と、抵抗Ｒ２の一端と接続される。抵抗Ｒ２の他端は、コンパレータｃｏｍｐ２の正側入力端子（＋）と、抵抗Ｒ３の一端と接続し、抵抗Ｒ３の他端はＧＮＤに接続する。
　コンパレータｃｏｍｐ１の負側入力端（－）は、コンパレータｃｏｍｐ２の負側入力端（－）と、基準電源ｒｅｆ０の一端に接続し、基準電源ｒｅｆ０の他端はＧＮＤに接続する。
　コンパレータｃｏｍｐ１の出力端からはクロックが出力し、コンパレータｃｏｍｐ２の出力端からはデータが出力して、クロックおよびデータは、モード設定回路１３０に入力される。このような構成によっても、図８と同様にしてクロックおよびデータを再生することができる。
　次にモード設定回路１３０で行われるモード設定について説明する。モード設定回路１３０は、３ビットコマンドレジスタ（モード設定レジスタ）を含み、３ビットコマンドレジスタは、所定クロック数で、テスタ２００から送信された３ビットのコマンドの解析を行ってモード設定を行う。
　図１１は３ビットコマンドレジスタの機能例を示す図である。テーブルＴ１は、３ビットコマンドレジスタ値の機能を示している。なお、Ｎｏ．２、Ｎｏ．６、Ｎｏ．７は、空きになっている。
　Ｎｏ．１の場合、名称が「出力」であり、テスタ２００から“０００”のコマンドが送信されると、モード設定回路１３０は、シリアルデータを出力する。
　Ｎｏ．３の場合、名称が「参照」であり、テスタ２００から“０１０”のコマンドが送信されると、モード設定回路１３０は、ＥＰＲＯＭ１１の内容を補助メモリであるシフトレジスタ（Ｓ．Ｒ．）にセットする。シフトレジスタ（Ｓ．Ｒ．）は、モード設定回路１３０内に含まれる。
　Ｎｏ．４の場合、名称が「調整」であり、テスタ２００から“０１１”のコマンドが送信されると、モード設定回路１３０は、シフトレジスタ（Ｓ．Ｒ．）とＥＰＲＯＭ１１との内容の論理和（ＯＲ）を出力する。
　Ｎｏ．５の場合、名称が「書き込み」であり、テスタ２００から“１００”のコマンドが送信されると、モード設定回路１３０は、シフトレジスタ（Ｓ．Ｒ．）の内容をＥＰＲＯＭ１１に書き込む。
　Ｎｏ．８の場合、名称が「リセット」であり、テスタ２００から“１１１”のコマンドが送信されると、モード設定回路１３０は、シフトレジスタ（Ｓ．Ｒ．）とモード設定のリセットを行う。
　次にＥＰＲＯＭ１１に対してトリミングを行う際の状態遷移について説明する。図１２は状態遷移を示す図である。なお、図１２に示される状態遷移図の“Ｎｏ．”は、図１１のテーブルＴ１中の“Ｎｏ．”に対応している。
　〔Ｓ２０〕モード設定回路１３０は電源オンする。
　〔Ｓ２１〕電源投入後、モード設定回路１３０のリセット動作により、モード設定回路１３０は、初期化状態（Ｉｎｉｔ）に遷移する。初期化状態（Ｉｎｉｔ）は、データ入力待ち状態である。
　〔Ｓ２２〕モード設定回路１３０は、コマンド解析状態になる。コマンド解析状態は、テスタ２００から送信されたコマンドを解析する状態である。コマンド解析は、モード設定回路１３０内の３ビットコマンドレジスタに設定された値にもとづき、４クロックで行われる。
　〔Ｓ２２ａ〕モード設定回路１３０は、４クロックでコマンド解析を行う場合に、４クロックの内の３クロックをモード設定に使用する。
　〔Ｓ２２ｂ〕モード設定回路１３０は、モードを設定すると、実行状態へ遷移する。
　〔Ｓ２２ｃ〕実行状態は、設定されたモードに対して、次にどの状態へ遷移させるか決定する状態になる。ここでは、モード設定回路１３０は、４クロックの内の１クロックを使用して、次に移行する状態を決定する。
　〔Ｓ２３〕モード設定がリセットの場合（テーブルＴ１のＮｏ．８の場合）、モード設定回路１３０は、リセットを行った後に、初期化状態（Ｉｎｉｔ）に遷移する。
　〔Ｓ２４〕モード設定が、テーブルＴ１のＮｏ．１、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５のいずれかである場合、モード設定回路１３０は、シフト状態へ遷移する。
　〔Ｓ２５〕シフト状態は、３ビットコマンドレジスタのレジスタ値のＮｏ．１、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５の動作を実行する状態であり、補助メモリ３３である４８ビットシフトレジスタは、４８入力クロックでシフト動作を行う。
　Ｎｏ．１（出力）の場合は、４８ビットシフトを行ってシリアルデータを出力する。Ｎｏ．３（参照）の場合は、ＥＰＲＯＭ１１の値を４８ビットシフトレジスタに書き込んでから、４８ビットのシフト動作を行う。
　また、Ｎｏ．４（調整）の場合は、ＥＰＲＯＭ１１の値と、４８ビットシフト後のデータの論理和出力を出力する。
　さらに、Ｎｏ．５（書き込み）の場合、ＥＰＲＯＭ１１へ４８ビットシフトレジスタの値の書き込みを行う。
　〔Ｓ２６〕４８ビットのシフト動作が行われ、それぞれのモードによる動作が完了すると、モード設定回路１３０は、次の１クロックでモード設定を初期化して、初期化状態（Ｉｎｉｔ）へ移行するためのリスタート状態になる。なお、４８ビットのシフト動作後と、リスタート状態への移行との間でアナログ測定を行うことも可能である。
　〔Ｓ２７〕テスタ２００が、端子ＥＶ、ＣＧへの電圧印加にもとづき、ＥＰＲＯＭ１１へ所定のＮクロックでデータ書き込みを行って、データを設定してトリミングを終了する。
　〔Ｓ２８〕モード設定回路１３０は電源オフする。
　次にＥＰＲＯＭ１１の構造について説明する。図１３はＥＰＲＯＭの断面構造を示す図である。ＥＰＲＯＭ１１では、１ビットのデータが格納される場所は、図１３に示す１個の電界効果トランジスタに相当する。
　ＥＰＲＯＭ１１の断面構造において、Ｐ型半導体のＰ型基板１１１上の両端にｎ型半導体１１２のソースと、ｎ型半導体１１３のドレインが形成される。ｎ型半導体１１２のソースは、ＧＮＤに接続し、ｎ型半導体１１３のドレインには、端子ＥＶから例えば、９．５Ｖの電圧が印加される。
　また、Ｐ型基板１１１上には、フローティングゲート１１４が配置される。フローティングゲート１１４には配線がなく、集積回路内の他の部品とは繋がっておらず、周囲は酸化層によって絶縁されている。そして、フローティングゲート１１４上には、コントロールゲート１１５が配置され、コントロールゲート１１５には、端子ＣＧから例えば、１８Ｖが印加される。
　次に電源電圧ＶＣＣ、信号ＵＶおよび内部電圧ＲＥＧ５の動作波形について説明する。図１４は通常動作時の動作波形を示す図である。通常動作時では、ＩＧＢＴ素子２０を駆動するために、ゲートドライバ装置１０には、図４に示したラインＬ１を通じて、１５Ｖの電源電圧ＶＣＣが印加される。
　電源電圧ＶＣＣ＝１５Ｖは、ＵＶＬＯ閾値（１３Ｖ）を超えるので、ＵＶＬＯ部１２－２は、上述したように、信号ＵＶを０レベルにして出力する。また、レギュレータ１２－１の起動電圧が６Ｖなので、レギュレータ１２－１は、５Ｖの内部電圧ＲＥＧ５を出力する。
　なお、信号ＵＶ＝０レベルであるから、上述したように、スイッチＳＷ１は、信号ＯＷ／ＥＶをＧＮＤレベルにして制御回路１３へ出力して、ＥＰＲＯＭ１１に対するトリミング制御は停止となる。
　一方、通常動作時は、１５Ｖの電源電圧ＶＣＣがゲートドライバ装置１０に印加されるので、テスタ２００は、図４に示した信号Ｃ１ＣＴＬを用いてスイッチＳＷ４をオンにし、コンデンサＣ１の一端をラインＬ１に接続する。これにより、コンデンサＣ１をバイパスコンデンサとして機能させることができ、レギュレータ１２－１の出力の安定化を図ることが可能になる。
　図１５はトリミング制御時の動作波形を示す図である。トリミング時は、ＥＰＲＯＭ１１に対して書き込み／読み出しを行うために、ゲートドライバ装置１０には、図４に示したラインＬ１を通じて、信号ＯＷ／ＥＶが入力される。
　また、トリミング時では、電源電圧ＶＣＣは、６Ｖのレギュレータ動作閾値から１３ＶのＵＶＬＯ閾値の範囲をとり、信号ＯＷ／ＥＶは、この電圧範囲内で変化するクロックおよびデータがテスタ２００によって重畳されている信号である。
　信号ＯＷ／ＥＶＭのレベルは、ＵＶＬＯ閾値（１３Ｖ）を下回るので、ＵＶＬＯ部１２－２は、上述したように、信号ＵＶを１レベルにして出力する。また、レギュレータ１２－１の起動電圧が６Ｖなので、レギュレータ１２－１は、５Ｖの内部電圧ＲＥＧ５を出力する。
　なお、信号ＵＶ＝１レベルであるから、上述したように、スイッチＳＷ１は、６Ｖ～１３Ｖ間の電圧レベルの信号ＯＷ／ＥＶを制御回路１３へ出力し、制御回路１３は、ＥＰＲＯＭ１１に対してトリミングを行う。
　一方、トリミング時では、ゲートドライバ装置１０のゲートドライブ機能は停止であるから、テスタ２００は、図４に示した信号Ｃ１ＣＴＬを用いてスイッチＳＷ４をオフにし、コンデンサＣ１の一端をラインＬ１に対して未接続にする。
　このように、トリミング時には、電源端子に対してコンデンサＣ１を未接続にすることで、伝送ラインＬ１を流れるパルス信号のパルス周波数の遅延を抑制することができるので、トリミングを高速化することが可能になる。
　次にＥＰＲＯＭ１１のトリミング時の動作波形について説明する。図１６はＥＰＲＯＭへの書き込み動作波形を示す図である。モード設定回路１３０は、書き込みのモード設定を行い、書き込みデータ設定をＥＰＲＯＭ１１に対して行い、その後、ＥＰＲＯＭ１１へのデータ書き込みが行われる。
　ＥＰＲＯＭ１１へのデータ書き込み時間帯では、端子ＯＵＴ／ＣＧは、入力端子になって、テスタ２００から１８Ｖの電圧が印加される。すなわち、テスタ２００は、ＥＰＲＯＭ１１へのデータ書き込み時には、ＥＰＲＯＭ１１のメモリセル（端子ＣＧ）に印加する電圧を、端子ＯＵＴ／ＣＧから供給する。
　さらに、テスタ２００は、信号ＶＣＣ／ＯＷ／ＥＶが印加されるラインＬ１を通じて、信号ＶＣＣ／ＯＷ／ＥＶを９．５Ｖの電圧まで上昇させてゲートドライバ装置１０に印加する。なお、通常動作を行う場合は、電源電圧ＶＣＣは１３Ｖ以上である。したがって、ＥＰＲＯＭ１１に対してデータを書き込む際には、電源電圧ＶＣＣを１３Ｖより低い値（この例では、９．５Ｖ）にして通常動作を禁止している。
　図１７はＥＰＲＯＭからの読み出し動作波形を示す図である。モード設定回路１３０は、読み出しのモード設定を行って、ＥＰＲＯＭ１１に所定のクロックパターンを入力して、ＥＰＲＯＭ１１からデータ（メモリデータＥＰＤ）を読み出す。ＥＰＲＯＭ１１から読み出されたメモリデータＥＰＤは、アラーム信号ＡＬとしてゲートドライバ装置１０から出力される。
　なお、ＥＰＲＯＭ１１からのデータ読み出し後は、図１２の状態遷移図に示したように、リスタートが一旦行われて、初期化状態へ遷移することになる。
　図１８はＥＰＲＯＭに設定したデータで通常動作させて調整する場合の波形を示す図である。過電流検出や過熱検出する際の閾値を設定した後に、通常動作のモードにして所望の動作であるか否かを確認して調整するときの波形を示している。
　モード設定回路１３０は、書き込みのモード設定を行って、書き込みデータをシフトレジスタ（Ｓ．Ｒ．）にセットする。その後、テスタ２００は、信号ＶＣＣ／ＯＷ／ＥＶを通常動作時の電源電圧ＶＣＣ＝１５Ｖまで上昇させる。
　これにより、ゲートドライバ装置１０は通常動作になってＩＧＢＴ素子２０が駆動するので、テスタ２００は、トリミング時にシフトレジスタ（Ｓ．Ｒ．）に書き込んだデータ（ＥＰＲＯＭに書き込まれているデータとＯＲ（論理和）をとることにより、ＥＰＲＯＭに書き込まれている閾値設定値などの補正を行うデータ）によって、アラーム信号ＡＬを観測しながら、所望の動作が行われるか否かを確認する。
　以上説明したように、本発明によれば、ＥＰＲＯＭ１１の専用端子を設けずに、ゲートドライバ装置１０の既存の端子および信号を利用して、ＥＰＲＯＭのトリミング、ＥＰＲＯＭへのデータの書き込み／読み出しが可能になる。
　また、ゲートドライバ装置１０のＩＣをＩＰＭに実装した状態でＥＰＲＯＭデータの読み出しが可能になる。さらに、ＩＰＭやゲートドライバ装置１０の機種選別や同定を行うことができ、トレーサビリティを可能とする。
　なお、上述したような、動作モード、スイッチおよび信号の関係の一覧を図１９に示す。また、ゲートドライバ装置１０のＯＣ、ＯＨの機能は、図２に示した電流検出信号ＯＣおよび温度検出信号ＯＨが流れる端子機能と変わらない。
　なお、ＥＰＲＯＭ１１のトリミング時、通常は、信号Ｃ１ＣＴＬをオフにしてコンデンサＣ１を未接続にするとしたが、条件によってはＥＰＲＯＭ１１のトリミング時においても、信号Ｃ１ＣＴＬをオンにしてコンデンサＣ１を接続する構成としてもよい（ただし、コンデンサＣ１の影響によりパルス遅延が発生する可能性がある）。
　次に２つのＵＶＬＯ閾値を設けて動作領域を分割した場合の変形例について説明する。上記では、ＵＶＬＯ部１２－２は、１つのＵＶＬＯ閾値（＝１３Ｖ）を有していた。これにより、図９に示したように、信号ＯＷ／ＥＶのレベルがＵＶＬＯ閾値を超えれば（上回れば）、ゲートドライブの動作領域とし、信号ＯＷ／ＥＶのレベルがＵＶＬＯ閾値を下回れば、ＥＰＲＯＭ１１のトリミング動作領域とした。
　これに対し、変形例の場合は、２つのＵＶＬＯ閾値を設けて動作領域を分割して制御するものである（２つのＵＶＬＯ閾値を持つＵＶＬＯ部を以下、ＵＶＬＯ部１２－２ａと呼ぶ）。
　図２０は２つのＵＶＬＯ閾値を設けて動作領域を分割した場合の電圧レベルを示す図である。ＵＶＬＯ部１２－２ａは、２つのＵＶＬＯ閾値として、１３ＶのＵＶＬＯ１閾値と、１１ＶのＵＶＬＯ２閾値とを有する。
　この場合の動作領域は図２０に示されるように、ＵＶＬＯ１閾値（１３Ｖ）から推奨動作電圧（１５Ｖ）の範囲は、ゲートドライブの動作領域となる。また、ＵＶＬＯ２閾値（１１Ｖ）からＵＶＬＯ１閾値（１３Ｖ）の範囲は、ＵＶＬＯアラーム出力領域となる。さらに、レギュレータ起動電圧（６Ｖ）からＵＶＬＯ２閾値（１１Ｖ）の範囲は、ＥＰＲＯＭ１１のトリミング領域となる。
　ＵＶＬＯアラーム出力領域では、ゲートドライバ装置１０のゲートドライブもＥＰＲＯＭ１１のトリミングも実行されない電圧範囲である。ＵＶＬＯ部１２－２ａによって、電源電圧ＶＣＣのレベルがＵＶＬＯ２閾値（１１Ｖ）からＵＶＬＯ１閾値（１３Ｖ）の範囲に所定時間あると認識されると、ＵＶＬＯ部１２－２ａからＵＶＬＯアラームが出力される。ＵＶＬＯアラームは、アラーム信号ＡＬとして送信される。
　このように、２つのＵＶＬＯ閾値を設けることで、電源電圧ＶＣＣの振幅ゆれに対してマージンを持たせることができるので、ゲートドライブの動作領域およびトリミングの動作領域の切り分けを安定して行うことが可能になる。
　次に通常動作時に電源が遮断した場合の動作について説明する。図２１は通常動作時に電源が遮断した場合の挙動を説明するための図である。通常動作時に電源遮断が起きると、信号ＶＣＣ／ＯＷ／ＥＶの立ち下りは、バイパスコンデンサＣ１と、ゲートドライバ装置１０との消費電流の関係から、一定のｄＶ／ｄｔで電圧降下する。
　このため、通常動作時に信号ＶＣＣ／ＯＷ／ＥＶのレベルがＵＶＬＯ１閾値（１３Ｖ）を下回ってＥＰＲＯＭ１１のトリミング動作領域に入っても、ゲートドライバ装置１０とテスタ２００との間のデータ通信に必要なパルス印加が無いため、ＥＰＲＯＭ１１のトリミング制御は動作しない。したがって、ゲートドライバ装置１０からは、通常動作時に電圧が低下したときの電圧低下異常通知がアラーム信号ＡＬとして出力されることになる。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　１　半導体装置
　１ａ　制御回路（第１の制御回路）
　１ａ－１　モニタ部
　１ａ－２　レギュレータ
　１ｂ　制御回路（第２の制御回路）
　１ｃ　メモリ
　２　外部素子
　１０、１０ａ　ゲートドライバ装置
　１１　ＥＰＲＯＭ
　１２、１２ａ、１３　制御回路
　１２－１、１２ａ－１　レギュレータ
　１２－２、１２ａ－２　ＵＶＬＯ（Under Voltage Lock Out）部
　１２－３、１２ａ－３　検出レベル設定部
　２０　ＩＧＢＴ素子
　３０　上位制御部
　１００　ＩＰＭ
　１３０　モード設定回路
　２００　テスタ
　ｃｏｍｐ１、ｃｏｍｐ２　コンパレータ

Claims (7)

  1. 　電源電圧に複数の異なる電圧レベルを持つパルス信号が重畳された電圧信号を受信し、前記電圧信号のレベルをモニタしてモニタ結果を出力するモニタ部と、内部電圧を生成するレギュレータとを含む第１の制御回路と、
    　前記内部電圧が供給され、電気特性値の調整を行うためのトリミングに使用するメモリと、
    　前記内部電圧が供給され、前記モニタ結果にもとづいて、前記パルス信号からクロックとデータとを再生し、前記クロックと前記データとを用いて前記トリミングを行う第２の制御回路と、
    　を有することを特徴とする半導体装置。
  2. 　前記第１の制御回路は外部素子の駆動制御を行い、
    　前記モニタ部は、閾値を有し、前記電圧信号のレベルが閾値を超える場合を前記外部素子の駆動制御領域とし、前記電圧信号のレベルが前記レギュレータの起動電圧から前記閾値の範囲内にある場合を前記トリミングの制御領域と判断することを特徴とする請求項１記載の半導体装置。
  3. 　前記モニタ結果を受信し、前記モニタ結果の値に応じてスイッチ信号を出力する第１のスイッチをさらに備え、
    　前記モニタ部は、前記電圧信号のレベルが前記閾値を超える場合は第１のモニタ結果を出力し、前記電圧信号のレベルが前記レギュレータの起動電圧から前記閾値の範囲内にある場合は第２のモニタ結果を出力し、
    　前記第１のモニタ結果が出力される場合、前記第１のスイッチは、前記スイッチ信号として、停止信号を前記第２の制御回路に出力して前記トリミングを停止させ、前記第１の制御回路は、前記外部素子の駆動制御を行い、
    　前記第２のモニタ結果が出力される場合、前記第１のスイッチは、前記スイッチ信号として、前記レギュレータの起動電圧から前記閾値の範囲内で変化している前記パルス信号を前記第２の制御回路に印加して前記トリミングを実行させ、前記第１の制御回路は、前記外部素子の駆動制御を停止する、
    　ことを特徴とする請求項２記載の半導体装置。
  4. 　前記第１の制御回路から出力された前記外部素子の状態通知であるアラームデータと、前記トリミング時に前記第２の制御回路を通じて前記メモリから読み出されたメモリデータとを受信して出力を切り替える第２のスイッチをさらに備え、
    　前記第２の制御回路は、前記スイッチ信号を受信して、前記スイッチ信号がグランドの場合は第１のセレクト信号を出力し、前記スイッチ信号が前記パルス信号の場合は第２のセレクト信号を出力し、
    　前記第２のスイッチは、前記第１のセレクト信号を受信した場合は、単一の端子から前記アラームデータを出力し、前記第２のセレクト信号を受信した場合は、同一の前記端子から前記メモリデータを出力する、
    　ことを特徴とする請求項３記載の半導体装置。
  5. 　前記第２の制御回路は、前記トリミング時に前記メモリに前記データの書き込みを行うか否かの書き込み設定信号と、前記外部素子を駆動するための駆動信号とを受信して出力を切り替える第３のスイッチを含み、
    　前記第３のスイッチは、
    　前記書き込み設定信号がオフして前記データの書き込みが行われない場合は、前記駆動信号を単一の端子から前記外部素子に向けて出力し、
    　前記書き込み設定信号がオンして前記データの書き込みが行われる場合は、前記駆動信号の出力端をハイインピーダンスにして、同一の前記端子から入力される所定電圧を前記メモリに印加する、
    　ことを特徴とする請求項１記載の半導体装置。
  6. 　前記半導体装置の外部に第４のスイッチとコンデンサが設けられ、前記電圧信号が流れるラインに前記第４のスイッチの一端が接続し、前記第４のスイッチの他端が前記コンデンサの一端に接続し、前記コンデンサの他端はグランドに接続し、
    　外部素子の駆動制御時には、外部指示にもとづき、前記第４のスイッチがオンして前記コンデンサの前記一端を前記ラインに接続し、
    　前記トリミング時には、前記外部指示にもとづき、前記第４のスイッチがオフして前記コンデンサの前記一端が前記ラインに対して未接続になる、
    　ことを特徴とする請求項１記載の半導体装置。
  7. 　前記モニタ部は、第１の閾値と第２の閾値とを有し、前記電圧信号のレベルが前記第１の閾値を超える場合を外部素子の駆動制御領域とし、前記電圧信号のレベルが前記レギュレータの起動電圧から前記第２の閾値の範囲内にある場合を前記トリミングの制御領域とし、前記電圧信号のレベルが前記第１の閾値と前記第２の閾値との間に所定時間ある場合は電圧異常状態と認識する、
    　ことを特徴とする請求項１記載の半導体装置。
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