JP5206348B2 - 制御回路 - Google Patents

Description

この発明は、相互に電源電圧の異なる電源および接地箇所の異なるグランドに接続された複数の回路間で、パワーオンリセット信号など、電源電圧が所定の電圧に達したことを示す指示信号を受け渡すための制御回路に関する。

従来、電子回路を備えた装置において、電源投入に伴い電源電圧が所定電圧に上昇するまでパワーオンリセット信号をアクティブにして電子回路をリセット状態に維持したり、あるいは、電源遮断に伴い電源電圧が所定電圧に低下したときにパワーオンリセット信号をアクティブにして電子回路をリセット状態にするパワーオンリセット回路が知られている（例えば、特許文献１）。

特開平９−１６３５９９号公報（第２１段落、図１）。

しかし、近年、ＩＣのマルチグランド化、マルチチップ化、Ｂｉ−ＣＭＯＳ化などが進む中、ＩＣに搭載された各回路間でグランド電位が異なるケースが発生してきた。そして、そのような状況下で、マスタ・スレーブの関係で構成される回路において、マスタ側の回路がスレーブ側の回路に対してパワーオンリセットをかけるようにしたい要求がある。

図１３は、マスタ・スレーブの関係にあるＩＣを示す回路図である。マスタ側のＩＣ４０には、パワーオンリセット信号を出力するリセット信号出力回路４１が搭載されており、リセット信号出力回路４１には、パワーオンリセット信号を出力するコンパレータ４２が備えられている。スレーブ側のＩＣ５０には、パワーオンリセット信号を検出するリセット信号検出回路５１が搭載されている。リセット信号検出回路５１は論理回路で構成されている。ＩＣ４０は、電源ＶＤＤ１およびグランドＧ１に接続されており、ＩＣ５０は、電源ＶＤＤ１とは電源電圧の異なる電源ＶＤＤ２と、グランドＧ１とは接地箇所の異なるグランドＧ２とに接続されている。

ＩＣ４０の電源ＶＤＤ１がパワーオンリセット電圧に低下すると、コンパレータが出力しているパワーオンリセット信号（ＰＯＲ）が非アクティブからアクティブに変化する。リセット信号検出回路５１は、パワーオンリセット信号がアクティブに変化したことを検出すると、ＩＣ５０に搭載された他の回路にパワーオンリセットをかける。
しかし、パワーオンリセット信号検出回路５１は、パワーオンリセット信号の電圧に基いて、パワーオンリセット信号がアクティブか非アクティブかを検出するため、グランドＧ１，Ｇ２間に電位差が発生し、パワーオンリセット信号の電圧が変化すると、パワーオンリセット信号がアクティブか非アクティブかを正確に検出することができなくなる。

たとえば、リセット信号検出回路５１が、パワーオンリセット信号の０Ｖ以上２．５Ｖ未満をローレベル、２．５Ｖ以上５Ｖ以下をハイレベルと判定するように構成されており、パワーオンリセット信号がアクティブローである場合に、グランドＧ１，Ｇ２間に電位差が発生し、非アクティブのときのパワーオンリセット信号が５Ｖから２．４Ｖに低下すると、パワーオンリセット信号がアクティブであると誤判定してしまう。また、逆に、アクティブのときのパワーオンリセット信号が０Ｖから２．５Ｖに浮くと、パワーオンリセット信号が非アクティブであると誤判定してしまう。
つまり、グランドＧ１，Ｇ２間に電位差が発生すると、ＩＣ４０からＩＣ５０へパワーオンリセット信号を正確に受け渡すことができなくなるおそれがある。
特に、リセット信号検出回路５１が論理回路で構成されている場合は、ＶＤＤ２／２が判定の閾値になるため、グランドＧ１，Ｇ２間に発生する電位差の影響を受け易い。

そこでこの発明は、上述の問題を解決するためになされたものであり、相互に電源電圧の異なる電源および接地箇所の異なるグランドに接続された複数の回路間で、パワーオンリセット信号など、電源電圧が所定の電圧に達したことを示す指示信号の受け渡しの確実性を高めることのできる制御回路を実現することを目的とする。

この発明は、上記目的を達成するため、請求項１に記載の発明では、第１の電源（ＶＤＤ１）および第１のグランド（Ｇ１）に接続され、前記第１の電源の電圧が所定の電圧に達したことを示す指示信号（ＰＯＲ）を出力する指示信号出力回路（８）と、前記第１の電源と電源電圧の異なる第２の電源（ＶＤＤ２）と前記第１のグランドと接地箇所の異なる第２のグランド（Ｇ２）とに接続され、前記指示信号出力回路から出力された前記指示信号を検出する指示信号検出回路（９）と、に接続されており、前記指示信号出力回路から出力された前記指示信号を前記指示信号検出回路へ受け渡すための制御回路（２，２０）であって、前記第１の電源に接続され、前記指示信号出力回路から出力された指示信号が非アクティブからアクティブに変化したときに電流の出力を開始または停止する電流出力回路（Ｎ１，Ｒ１，３）と、前記第２の電源に接続され、前記電流出力回路からの出力電流の有無を検出し、その検出結果に応じて、前記指示信号検出回路が検出可能な電圧を発生する電圧発生回路（４，５）と、を備えるという技術的手段を用いる。

請求項２に記載の発明では、請求項１に記載の制御回路（２）において、前記電流出力回路（Ｎ１，３）は、前記指示信号出力回路（８）から出力された指示信号（ＰＯＲ）が非アクティブからアクティブに変化したときにオンまたはオフする入力トランジスタ（Ｎ１）と、前記入力トランジスタに流れる電流をコピーする第１のカレントミラー回路（３）と、前記第１のカレントミラー回路および前記入力トランジスタ間に接続された負荷（Ｒ１）と、を備えており、前記電圧発生回路（４，５）は、前記第１のカレントミラー回路によりコピーされた電流をコピーする第２のカレントミラー回路（４）を備え、前記第２のカレントミラー回路によりコピーされた電流を、前記指示信号検出回路が検出するための電圧に変換するという技術的手段を用いる。

請求項３に記載の発明では、請求項２に記載の制御回路（２）において、前記第１のカレントミラー回路（３）は、入力端子が前記第１の電源（ＶＤＤ１）と接続されており、出力端子が前記負荷（Ｒ１）と接続された第１のトランジスタ（Ｐ１）と、入力端子が前記第１の電源と接続されており、前記第１のトランジスタとカレントミラー接続された第２のトランジスタ（Ｐ２）と、を備えており、前記第２のカレントミラー回路（４）は、入力端子が前記第２のトランジスタの出力端子に接続されており、出力端子が前記第２のグランド（Ｇ２）に接地された第３のトランジスタ（Ｎ２）と、入力端子が前記第２の電源（ＶＤＤ２）と接続されており、かつ、出力端子が前記第２のグランドに接地されており、前記第３のトランジスタとカレントミラー接続された第４のトランジスタ（Ｎ３）と、を備えており、前記入力トランジスタの出力端子は、前記第１のグランド（Ｇ１）に接地されてなるという技術的手段を用いる。

請求項４に記載の発明では、請求項１に記載の制御回路（２）において、前記電流出力回路（Ｎ１，Ｒ１，３）は、前記指示信号出力回路（８）から出力された指示信号が非アクティブからアクティブに変化したときにオンまたはオフする入力トランジスタ（Ｐ４）を備えており、前記電圧発生回路（４，５）は、一端が前記第２の電源（ＶＤＤ２）に接続された負荷（Ｒ２）と、入力端子が前記負荷の他端と接続されており、かつ、出力端子が前記第２のグランド（Ｇ２）に接続されており、前記入力トランジスタからの前記出力電流によって動作する出力トランジスタ（Ｎ４）と、を備え、前記負荷および出力トランジスタ間に前記電圧を発生するという技術的手段を用いる。

請求項５に記載の発明では、請求項２ないし請求項４のいずれか１つに記載の制御回路（２）において、前記入力トランジスタ（Ｎ１）の閾値電圧は、前記第１および第２の電源（ＶＤＤ１，ＶＤＤ２）間に発生し得る電位差よりも低いという技術的手段を用いる。

請求項６に記載の発明では、請求項３に記載の制御回路（２）において、前記第１ないし第４のトランジスタは、ＭＯＳＦＥＴ（Ｐ１，Ｐ２，Ｎ２，Ｎ３）であるという技術的手段を用いる。

請求項７に記載の発明では、請求項３に記載の制御回路（２）にいおて、前記第１ないし第４のトランジスタは、バイポーラトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）であるという技術的手段を用いる。

請求項８に記載の発明では、請求項３に記載の制御回路（２）において、前記第１および第２のトランジスタは、ＭＯＳＦＥＴ（Ｐ１，Ｐ２）であり、前記第３および第４のトランジスタは、バイポーラトランジスタ（Ｔ４，Ｔ５）であるという技術的手段を用いる。

請求項９に記載の発明では、請求項３に記載の制御回路（２）において、前記第１および第２のトランジスタは、バイポーラトランジスタ（Ｔ１，Ｔ２）であり、前記第３および第４のトランジスタは、ＭＯＳＦＥＴ（Ｎ２，Ｎ３）であるという技術的手段を用いる。

請求項１０に記載の発明では、請求項４に記載の制御回路（２）において、前記出力トランジスタは、ＭＯＳＦＥＴ（Ｎ４）であるという技術的手段を用いる。

請求項１１に記載の発明では、請求項４に記載の制御回路（２）において、前記出力トランジスタは、バイポーラトランジスタ（Ｔ５）であるという技術的手段を用いる。

請求項１２に記載の発明では、請求項２ないし請求項１１のいずれか１つに記載の制御回路（２，２０）において、前記入力トランジスタは、ＭＯＳＦＥＴ（Ｎ１，Ｐ４）であるという技術的手段を用いる。

請求項１３に記載の発明では、請求項２ないし請求項１１のいずれか１つに記載の制御回路（２，２０）において、前記入力トランジスタは、バイポーラトランジスタ（Ｔ３，Ｔ６）であるという技術的手段を用いる。

請求項１４に記載の発明では、請求項１ないし請求項１３のいずれか１つに記載の制御回路（２，２０）において、前記第１の電源（ＶＤＤ１）の電圧が前記所定の電圧よりも低い電圧に達したときにアクティブの低電圧信号（ＬＲ）を出力する低電圧信号出力回路（４３）と、前記指示信号（ＰＯＲ）および低電圧信号を入力し、前記指示信号が非アクティブのときでもアクティブの信号を前記入力トランジスタ（Ｎ１）へ出力する論理回路（７）と、を備えるという技術的手段を用いる。

請求項１５に記載の発明では、請求項２ないし請求項１４のいずれか１つに記載の制御回路（２，２０）において、前記入力トランジスタ（Ｎ１）がオフのときに当該制御回路を動作させて当該制御回路の故障を診断する診断回路（４２，Ｐ３，ＳＷ）を備えるという技術的手段を用いる。

請求項１６に記載の発明では、請求項１ないし請求項１５のいずれか１つに記載の制御回路（２，２０）において、前記電圧発生回路（４，５）の出力にインバータ（６）が接続されてなるという技術的手段を用いる。

請求項１７に記載の発明では、請求項１ないし請求項１６のいずれか１つに記載の制御回路（２，２０）において、前記指示信号は、前記第１の電源（ＶＤＤ１）が所定の電圧に達したことを示すリセット信号（ＰＯＲ）であるという技術的手段を用いる。

なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（請求項１に係る発明の効果）
電圧発生回路は、電流出力回路からの出力電流の有無を検出し、その検出結果に応じて、指示信号検出回路が検出可能な電圧を発生することができる。
つまり、指示信号の受け側は、送り側の電圧を検出するのではなく、電流の有無のみを検出すれば良いため、受け側は、送り側および受け側間で電源電圧が変動した場合であっても、その影響を受けることなく指示信号を正確に検出することができる。
したがって、請求項１に係る発明によれば、送り側から出力された指示信号を受け側へ確実に受け渡すことができる。

（請求項２および請求項３に係る発明の効果）
第１および第２のカレントミラー回路を用いて指示信号を電流に変換して受け渡すことができるため、受け側は、送り側および受け側間で電源電圧が変動した場合であっても、その影響を受けることなく指示信号を正確に検出することができる。
特に、カレントミラー回路には、出力電流は出力端子およびグランド端子間の電圧に依存しないという特性があるため、第１および第２のグランド間で電位差が発生した場合であっても、その影響を受けることなく指示信号を受け側へ正確に受け渡すことができる。

（請求項４に係る発明の効果）
電圧発生回路に備えられた出力トランジスタは、電流出力回路に備えられた入力トランジスタからの出力電流によって動作し、負荷および出力トランジスタ間に前記電圧を発生することができる。
つまり、指示信号の受け側は、送り側の電圧を検出するのではなく、電流の有無のみを検出すれば良いため、受け側は、送り側および受け側間で電源電圧が変動した場合であっても、その影響を受けることなく指示信号を正確に検出することができる。
したがって、請求項４に係る発明によれば、送り側から出力された指示信号を受け側へ確実に受け渡すことができる。

（請求項５に係る発明の効果）
入力トランジスタの閾値電圧が、第１および第２の電源間に発生し得る電位差よりも低いため、第１および第２の電源間に電位差が発生した場合であっても、入力トランジスタを正確に制御することができるので、指示信号を正確に受け渡すことができる。

（請求項６に係る発明の効果）
第１および第２のカレントミラー回路がＭＯＳＦＥＴにより構成されてなるため、バイポーラトランジスタにより構成する場合よりも回路の集積度を高めることができる。また、電源電圧の使用可能範囲を広くすることができる。さらに、閾値電圧の選択範囲を広くすることができる。特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）により構成すれば、動作速度を速くすることができ、かつ、消費電力を少なくすることができる。

（請求項７に係る発明の効果）
第１および第２のカレントミラー回路がバイポーラトランジスタにより構成されてなるため、ＭＯＳＦＥＴにより構成する場合よりも回路の動作速度を速くすることができる。

（請求項８および請求項９に係る発明の効果）
第１のカレントミラー回路を指示信号の送り側に搭載し、第２のカレントミラー回路を指示信号の受け側に搭載する場合、第１および第２のカレントミラー回路を、それを搭載する側と同じ素子によって構成することにより、制御回路の製造効率を高めることができる。

（請求項１０および請求項１１に係る発明の効果）
出力トランジスタを指示信号の受け側に搭載する場合、出力トランジスタを、指示信号の受け側と同じ素子にすることにより、制御回路の製造効率を高めることができる。

（請求項１２および請求項１３に係る発明の効果）
入力トランジスタを指示信号の送り側に搭載する場合、出力トランジスタを、指示信号の送り側と同じ素子にすることにより、制御回路の製造効率を高めることができる。

（請求項１４に係る発明の効果）
第１の電源の電圧が所定の電圧よりも低い電圧に達したときに指示信号が不定状態（アクティブおよび非アクティブのどちらであるか判定できないような状態）に陥った場合であっても、アクティブの低電圧信号が論理回路に入力され、論理回路からアクティブの信号が入力トランジスタへ出力されるため、指示信号が不定状態に陥ったことに起因して入力トランジスタを制御できなくなるおそれがない。
したがって、送り側から出力された指示信号をより一層確実に受け側へ受け渡すことができる。

（請求項１５に係る発明の効果）
入力トランジスタがオフのときに当該制御回路を動作させて当該制御回路の故障を診断することができる。

（請求項１６に係る発明の効果）
電圧発生回路の出力にインバータが接続されてなるため、指示信号検出回路の入力レベルを変更することができる。たとえば、指示信号出力回路から出力されたときの指示信号のレベル（ハイレベルまたはローレベル）と、指示信号検出回路の入力レベル（ハイレベルまたはローレベル）とを同じにすることができる。

（請求項１７に係る発明の効果）
指示信号が、第１の電源が所定の電圧に達したことを示すリセット信号である場合に、第１および第２のグランド間の電位差の影響を受けてリセット信号の電位が変動すると、リセット信号の受け側がリセット信号を検出することができず、受け側に搭載された回路をリセットできなくなる。
しかし、請求項１ないし請求項１６のいずれか１つに記載の制御回路を用いれば、リセット信号を確実に受け側に受け渡すことができるため、受け側に搭載された回路を確実にリセットすることができる。

〈第１実施形態〉
この発明の第１実施形態について図を参照して説明する。この実施形態では、この発明に係る制御回路として、パワーオンリセット信号（請求項１に記載の指示信号に対応する）を受け渡すためのリセット制御回路について説明する。図１は、この実施形態のリセット制御回路が搭載されたＩＣの回路図である。以下、ｎチャネルＭＯＳＦＥＴをｎＭＯＳトランジスタと称し、ｐチャネルＭＯＳＦＥＴをｐＭＯＳトランジスタと称する。

（ＩＣの構成）
ＩＣ（Integrated Circuit）１は、パワーオンリセット信号（ＰＯＲ）を出力するリセット信号出力回路８と、このリセット信号出力回路８から出力されるパワーオンリセット信号によってパワーオンリセットされ、あるいは、パワーオンリセットが解除される第１の制御回路４０と、パワーオンリセット信号を検出するリセット信号検出回路９と、このリセット信号検出回路９から出力されるパワーオンリセット信号によってパワーオンリセットされ、あるいは、パワーオンリセットが解除される第２の制御回路４１と、リセット信号出力回路８から出力されたパワーオンリセット信号をリセット信号検出回路９へ受け渡す制御を行うリセット制御回路２とを備える。

（リセット制御回路の構成）
リセット信号出力回路８および第１の制御回路４０は、共に第１の電源ＶＤＤ１および第１のグランドＧ１に接続されている。リセット信号検出回路９および第２の制御回路４１は、共に第２の電源ＶＤＤ２および第２のグランドＧ２に接続されている。リセット制御回路２は、第１および第２の電源ＶＤＤ１，ＶＤＤ２と、第１および第２のグランドＧ１，Ｇ２とに接続されている。第１および第２の電源ＶＤＤ１，ＶＤＤ２は電源電圧が異なり、第１および第２のグランドＧ１，Ｇ２は異なる箇所に接地されている。

リセット制御回路２は、第１のカレントミラー回路３と、第２のカレントミラー回路４と、入力トランジスタＮ１と、抵抗Ｒ１，Ｒ２と、インバータ６とを備える。この実施形態では、入力トランジスタＮ１は、ｎＭＯＳトランジスタであり、パワーオンリセット信号（ＰＯＲ）がアクティブ（ローレベル）のときにオフ状態を維持し、非アクティブ（ハイレベル）のときにオンする。また、リセット信号検出回路９は、インバータ６から出力されるパワーオンリセットモニタ信号（ＰＯＲモニタ）がローレベルに変化したときにパワーオンリセット信号がアクティブに変化した、つまりリセット信号出力回路８からパワーオンリセット信号が出力されたことを検出する。

入力トランジスタＮ１のゲート端子は、リセット信号出力回路８の出力に接続されており、ドレイン端子は、抵抗Ｒ１を介して第１のカレントミラー制御回路３の出力に接続されており、ソース端子は、第１のグランドＧ１に接続されている。第１のカレントミラー制御回路３は、第１の電源ＶＤＤ１から供給される電流を流す。リセット信号出力回路８は、第１のグランドＧ１に接続されており、第１の電源ＶＤＤ１から電源の供給を受ける。

第２のカレントミラー制御回路４の入力は、第１のカレントミラー制御回路３の出力と接続されており、第１のカレントミラー制御回路３から出力された電流をコピーする。また、第２のカレントミラー制御回路４は、抵抗回路５を構成する抵抗Ｒ２を介して第２の電源ＶＤＤ２と接続されており、第２のグランドＧ２と接続されている。インバータ６の入力は、抵抗Ｒ２と第２のカレントミラー制御回路４との接続点ａに接続されており、インバータ６の出力は、リセット信号検出回路９の入力と接続されている。リセット信号検出回路９は、第２のグランドＧ２に接続されており、第２の電源ＶＤＤ２から電源の供給を受ける。

図２は、第１および第２のカレントミラー制御回路３，４を具体化して示すリセット制御回路２の回路図である。第１のカレントミラー制御回路３は、カレントミラー接続された第１のトランジスタＰ１および第２のトランジスタＰ２を備える。この実施形態では、第１および第２のトランジスタＰ１，Ｐ２は、共にｐＭＯＳトランジスタである。また、両トランジスタＰ１，Ｐ２は、共に電気的特性が同じであり、かつ、ゲート面積および閾値電圧が同じである。

第１および第２のトランジスタＰ１，Ｐ２は、ゲート端子が共通接続されており、その共通接続部分と第１のトランジスタＰ１のドレイン端子とが接続されている。第１および第２のトランジスタＰ１，Ｐ２の各ソース端子は第１の電源ＶＤＤ１に接続されており、第１のトランジスタＰ１のドレイン端子は、抵抗Ｒ１の一端に接続されている。

第２のカレントミラー制御回路４は、カレントミラー接続された第３のトランジスタＮ２および第４のトランジスタＮ３を備える。この実施形態では、第３および第４のトランジスタＮ２，Ｎ３は、共にｎＭＯＳトランジスタである。また、両トランジスタＮ２，Ｎ３は、共に電気的特性が同じであり、かつ、ゲート面積および閾値電圧が同じである。

第３および第４のトランジスタＮ２，Ｎ３は、ゲート端子間が共通接続されており、その共通接続部分と第２のトランジスタＮ２のドレイン端子とが接続されている。また、その共通接続部分は、抵抗Ｒ３を介して第２のグランドＧ２と接続されている。

第３のトランジスタＮ２のドレイン端子は、第１のカレントミラー制御回路３を構成する第２のトランジスタＰ２のドレイン端子と接続されている。第３のトランジスタＮ２のソース端子は、第２のグランドＧ２に接続されている。第４のトランジスタＮ３のドレイン端子は、抵抗Ｒ２を介して第２の電源ＶＤＤ２に接続されており、ソース端子は、第２のグランドＧ２に接続されている。インバータ６は、第２の電源ＶＤＤ２から電源の供給を受ける。なお、抵抗Ｒ２は、第４のトランジスタＮ３がオフになったときにインバータ６の入力を確実にハイレベルとなるようにするため、高抵抗になっている。

この実施形態では、リセット信号出力回路８は、第１の電源ＶＤＤ１の電源電圧と基準電圧とを比較し、第１の電源ＶＤＤ１が所定の電圧に達したときにパワーオンリセット信号（ＰＯＲ）を出力するコンパレータなどを備える。また、リセット信号検出回路９は、インバータ６から出力されたパワーオンリセットモニタ信号（ＰＯＲモニタ）がハイレベルであるか、ローレベルであるかを判定する論理回路などを備える。
なお、抵抗Ｒ１の抵抗値を調整することにより、電流Ｉａの電流値を調整することができるため、インバータ６の入力電圧を調整することができる。

また、入力トランジスタＮ１として、第１および第２の電源ＶＤＤ１，ＶＤＤ２間に発生し得る電位差よりも低い閾値電圧Ｖｔを有するものを選定しているため、第１および第２の電源ＶＤＤ１，ＶＤＤ２間に電位差が発生した場合であっても、第１の電源ＶＤＤ１がパワーオンリセット電圧に達したときに入力トランジスタＮ１を制御することができる。たとえば、上記電位差が１．５Ｖである場合は、それよりも低い１Ｖの閾値電圧Ｖｔを有するものを入力トランジスタＮ１に選定する。

（リセット制御回路の動作条件）
第１および第２の電源ＶＤＤ１，ＶＤＤ２の電圧をＶＤＤ１，ＶＤＤ２、第１および第２のグランドＧ１，Ｇ２の電位をＧ１，Ｇ２、抵抗Ｒ１，Ｒ２の抵抗値をＲ１，Ｒ２とする。また、第１のトランジスタＰ１の閾値電圧をＶｔｐ、第４のトランジスタＮ３の閾値電圧をＶｔｎ、第２のトランジスタＰ２のソース・ドレイン間電圧をＶｄｓとすると、次の式（１）および（２）が成立する。なお、第１ないし第４のトランジスタの閾値電圧は同一であり、第４のトランジスタＮ３がオンしたときのＶｄｓ≒０Ｖとする。

Ｉａ＝（ＶＤＤ１−Ｖｔｐ−Ｇ１）／Ｒ１ ・・・（１）

Ｉｃ＝αＩｂ＝α＊βＩａ ・・・（２）

αおよびβは、第１およびのカレントミラー制御回路３，４の各カレントミラー比によって決まる係数である。パワーオンリセット信号の受け側が正常動作するためには、次の式（３）を満足する必要がある。

Ｖｔｈ＞ＶＤＤ２−Ｒ２＊Ｉｃ ・・・（３）

Ｉａは、Ｉｃが上記式（３）の条件を満たすように設定する。ＩａおよびＩｃの関係は、第１およびのカレントミラー制御回路３，４の各カレントミラー比によって決まる。パワーオンリセット信号の受け渡し側が正常動作するためには、次の式（４）を満足する必要がある。

ＶＤＤ１−Ｇ２＞Ｖｄｓ＋Ｖｔｎ ・・・（４）

つまり、ＶＤＤ１（パワーオンリセット電圧）、Ｇ１およびＧ２（第１および第２のグラン間の電位差）は、上記の式（１）〜（４）を満たす範囲で決定する。

（リセット制御回路の動作）
第１の電源ＶＤＤ１および第２の電源ＶＤＤ２が各回路の動作電圧を維持している期間は、リセット信号出力回路８から出力されているパワーオンリセット信号（ＰＯＲ）は、非アクティブのハイレベルを維持している。このため、入力トランジスタＮ１がオンし、第１のカレントミラー回路３が動作するため、抵抗Ｒ１に流れる電流Ｉａと略同じ電流Ｉｂが第２のトランジスタＰ２のドレインから出力される。

そして、電流Ｉｂを分流した電流が、第２のカレントミラー回路４の第３および第４のトランジスタＮ２，Ｎ３の共通ゲートに流れ、第２のカレントミラー回路４が動作する。第３のトランジスタＮ２のドレイン・ソース間に流れる電流をＩｄ、第２の電源ＶＤＤ２から抵抗Ｒ２に流れる電流をＩｃ、抵抗Ｒ２から第４のトランジスタＮ３のドレインに流れる電流をＩｅとすると、Ｉｄ≒Ｉｃ＋Ｉｅとなる。つまり、第１のカレントミラー回路３に流れる電流Ｉｂが、第２のカレントミラー回路４によってコピーされる。

第４のトランジスタＮ３のドレイン・ソース間に電流Ｉｅが流れ、抵抗Ｒ２および第４のトランジスタＮ３のドレインの接続点ａにおける電位が低下するため、インバータ６の入力電圧がローレベルになり、インバータ６が出力するパワーオンリセットモニタ信号（ＰＯＲモニタ）がハイレベルになる。

このように、ＩＣ１が通常動作している期間は、リセット制御回路２のインバータ６から出力されるパワーオンリセットモニタ信号（ＰＯＲモニタ）は、ハイレベルを維持するため、リセット信号検出回路９は、第２の電源ＶＤＤ２および第２のグランドＧ２に接続された他の回路へ出力しているパワーオンリセット信号をアクティブにしない。

ところで、カレントミラー回路には、出力電流は出力端子およびグランド端子間の電圧に依存しないという特性があるため、第１および第２のグランドＧ１，Ｇ２間に電位差が発生した場合であっても、第１および第２のカレントミラー回路３，４に流れる電流が変化しない。
したがって、第１および第２のグランドＧ１，Ｇ２間に電位差が発生した場合であっても、インバータ６が出力するパワーオンリセットモニタ信号は、安定してハイレベルを維持することができる。このため、動作中にリセット信号検出回路９が誤ってパワーオンリセット信号をアクティブであると検出し、第２の制御回路４１をパワーオンリセットするおそれがない。

そして、ＩＣ１の電源が遮断され、第１の電源ＶＤＤ１の電源電圧が、パワーオンリセット信号（ＰＯＲ）を出力するための閾値電圧に達すると、リセット信号出力回路８が出力している非アクティブ状態のパワーオンリセット信号（ＰＯＲ）がハイレベルからアクティブローに変化する。たとえば、第１の電源ＶＤＤ１の電源電圧が動作電圧の５Ｖからパワーオンリセット電圧の３Ｖに低下したときに、リセット信号出力回路６が出力するパワーオンリセット信号がアクティブローに変化する。

これにより、第１の制御回路４０がパワーオンリセットされる。また、入力トランジスタＮ１がオフし、第１のカレントミラー回路３が動作を停止するため、第２のカレントミラー回路４の動作が停止し、第４のトランジスタＮ３のドレイン・ソース間に電流Ｉｅが流れなくなる。このため、接続点ａにおける電位が高くなり、インバータ６の入力レベルがローレベルからハイレベルに変化するため、インバータ６が出力している非アクティブ状態のパワーオンリセットモニタ信号（ＰＯＲモニタ）がハイレベルからアクティブローに変化する。

これにより、リセット信号検出回路９は、第２の制御回路４１へ出力しているパワーオンリセット信号をアクティブに変化させ、第２の制御回路４１がパワーオンリセットされる。
このように、リセット制御回路２は、リセット信号出力回路８から出力されたパワーオンリセット信号をリセット信号検出回路９へ受け渡すことができるため、マスター側の第１の制御回路４０よりも先にスレーブ側の第２の制御回路４１がパワーオンリセットされることがない。

また、ＩＣ１の電源が立ち上がったときは、パワーオンリセットを解除する条件が満足されるまでは、パワーオンリセット信号がアクティブローを維持するため、第１の制御回路４０はパワーオンリセット状態を維持する。また、パワーオンリセットモニタ信号もアクティブローを維持するので、第２の制御回路４１もパワーオンリセット状態を維持する。上記のパワーオンリセットを解除する条件とは、第１の電源ＶＤＤ１がパワーオンリセット解除電圧に達したという条件、あるいは、第１の電源ＶＤＤ１が動作電圧に達してから予め設定された時間が経過したという条件などである。

このように、パワーオンリセットがかかっている間に、第１および第２の電源ＶＤＤ１，ＶＤＤ２間に電圧変動が発生した場合であっても、第１および第２のカレントミラー回路３，４には、電流が流れないため、インバータ６から出力されるパワーオンリセットモニタ信号がアクティブローを維持するので、第２の制御回路４１のパワーオンリセットが解除されることがない。

そして、上記のパワーオンリセットを解除する条件が満足されると、パワーオンリセット信号が非アクティブのハイレベルに変化するため、入力トランジスタＮ１がオンし、第１および第２のカレントミラー回路３，４に電流が流れ、インバータ６から出力されるパワーオンリセットモニタ信号が非アクティブのハイレベルに変化するので、第２の制御回路４１のパワーオンリセットが解除される。

このように、リセット制御回路２は、リセット信号出力回路８から出力されたパワーオンリセット信号をリセット信号検出回路９へ受け渡すことができるため、マスター側の第１の制御回路４０よりも先にスレーブ側の第２の制御回路４１がパワーオンリセットを解除して動作を開始することがない。

（第１実施形態の効果）
以上のように、第１実施形態のリセット制御回路２を使用すれば、第１および第２のグランドＧ１，Ｇ２間に電位差が発生した場合であっても、リセット信号出力回路８が出力したパワーオンリセット信号をリセット信号検出回路９へ正確に受け渡すことができる。
したがって、リセット信号検出回路９がパワーオンリセット信号がアクティブであるか非アクティブであるかを誤って判定することがない。

また、第１および第２のカレントミラー回路３，４がＭＯＳＦＥＴにより構成されてなるため、バイポーラトランジスタにより構成する場合よりも回路の集積度を高めることができる。また、第１および第２の電源ＶＤＤ１，ＶＤＤ２の使用可能範囲を広くすることができる。さらに、閾値電圧Ｖｔの選択範囲を広くすることができる。特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）により構成すれば、動作速度を速くすることができ、かつ、消費電力を少なくすることができる。

〈第２実施形態〉
次に、この発明の第２実施形態について図を参照して説明する。図３は、この実施形態のリセット制御回路を示す回路図である。この実施形態のリセット制御回路は、パワーオンリセット電圧よりも低い電圧がアクティブレベルに設定された低電圧リセット信号を併用することにより、パワーオンリセットの確実性を高めることを特徴とする。第１実施形態と同じ構成については同じ符号を使用し、説明を省略または簡略化する。

リセット制御回路２は、アクティブレベルがパワーオンリセット電圧よりも低い電圧に設定された低電圧リセット信号（ＬＲ）を出力する低電圧リセット信号出力回路４３と、イネーブル信号（ＳＥ）を出力するイネーブル信号出力回路４２と、３入力ＡＮＤ回路７と、第５のトランジスタＰ３とをさらに備える。イネーブル信号出力回路４２、リセット信号出力回路８、低電圧リセット信号出力回路４３および３入力ＡＮＤ回路７は、それぞれ第１の電源ＶＤＤ１および第１のグランドＧ１に接続されている。この実施形態では、第５のトランジスタＰ３は、ｐＭＯＳトランジスタである。

３入力ＡＮＤ回路７には、イネーブル信号（ＳＥ）と、パワーオンリセット信号（ＰＯＲ）と、低電圧リセット信号（ＬＲ）とが入力される。３入力ＡＮＤ回路７の出力は入力トランジスタＮ１のゲートに接続されている。この実施形態では、イネーブル信号および低電圧リセット信号のアクティブレベルは、それぞれローレベルである。また、パワーオンリセット信号の閾値電圧は３Ｖであり、低電圧信号の閾値電圧は１．５Ｖである。

第５のトランジスタＰ３のソース端子は第１の電源ＶＤＤ１に接続されており、ドレイン端子は第１および第２のトランジスタＰ１，Ｐ２の共通ゲート端子に接続されている。第５のトランジスタＰ３のゲートには、イネーブル信号（ＳＥ）が入力されるようになっている。イネーブル信号は、通常はハイレベルであり、故障診断を行うときにローレベルになる。また、第１のトランジスタＰ１のソース・ドレイン間には、アナログスイッチＳＷが接続されており、故障診断を行うときにＳＷを閉じることにより、第１のトランジスタＰ１のソース・ドレイン間に電流を流し、第１のトランジスタＰ１の導通を検査する。

ＩＣ１が動作しているとき、３入力ＡＮＤ回路７は、イネーブル信号、パワーオンリセット信号および低電圧リセット信号が総てアクティブのとき、つまりハイレベルのときにハイレベル信号を入力トランジスタＮ１のゲートに出力する。これにより、入力トランジスタＮ１がオンし、第１および第２のカレントミラー３，４が動作するため、インバータ６が出力するパワーオンリセットモニタ信号が非アクティブのハイレベルになる。

また、ＩＣ１の電源が遮断され、第１の電源ＶＤＤ１が低下し、パワーオンリセット電圧に達すると、リセット信号出力回路８が出力しているパワーオンリセット信号および低電圧リセット信号出力回路４３が出力している低電圧リセット信号が共にローレベルに変化する。これにより、３入力ＡＮＤ回路７の出力がローレベルに変化するため、入力トランジスタＮ１がオフし、第１および第２のカレントミラー回路３，４の動作が停止し、インバータ６が出力しているパワーオンリセットモニタ信号がローレベルに変化する。

このとき、リセット信号出力回路８が出力するパワーオンリセット信号がアクティブローになっているときに、パワーオンリセット信号が不定状態に陥り、パワーオンリセット信号のレベルが変動した場合であっても、低電圧リセット信号出力回路４３が出力している低電圧リセット信号がアクティブローを維持するため、３入力ＡＮＤ回路７の出力がアクティブローに維持される。

したがって、第１の電源ＶＤＤ１がパワーオンリセット電圧に低下したときに、確実に入力トランジスタＮ１をオフすることができるため、第１の制御回路４０の後に第２の制御回路４１を確実にパワーオンリセットすることができる。
また、ＩＣ１の電源が立ち上がったときは、パワーオンリセットを解除する条件が満足されるまでは、パワーオンリセット信号および低電圧信号が共にアクティブローを維持するため、パワーオンリセット信号および低電圧信号の一方が不定状態に陥っても、パワーオンリセット状態を維持することができる。

また、リセット制御回路２の故障を診断する場合は、イネーブル信号を非アクティブ、つまりローレベルに変化させ、第５のトランジスタＰ３をオンする。これにより、第２のトランジスタＰ２がオンし、第２のカレントミラー回路４が動作する、また、アナログスイッチＳＷを閉じて第１のトランジスタＰ１のソース・ドレイン間を導通させる。そして、インバータ６が出力するパワーオンリセットモニタ信号がハイレベルになっていない場合は、第１および第２のカレントミラー回路３，４、抵抗Ｒ２およびインバータ６を構成する素子の中に機能していない素子が存在すると判定することができる。

［変更例］
（１）図４に示すように、図２に示したｎＭＯＳトランジスタＮ１〜Ｎ３に代えてｎｐｎトランジスタＴ３〜Ｔ５を用い、ｐＭＯＳトランジスタＰ１，Ｐ２に代えてｐｎｐトランジスタＴ１，Ｔ２を用いることもできる。ｎｐｎトランジスタＴ３のベースには、ｎｐｎトランジスタＴ３のベース電流を制限するためのベース抵抗Ｒ４が直列接続されている。このように、リセット制御回路２をバイポーラトランジスタにより構成することにより、ＭＯＳＦＥＴにより構成する場合よりも回路の動作速度を速くすることができる。

（２）図５に示すように、図２に示したｎＭＯＳトランジスタＮ２，Ｎ３に代えてｎｐｎトランジスタＴ４，Ｔ５を用いることもできる。

（３）図６に示すように、図２に示したｐＭＯＳトランジスタＰ１，Ｐ２に代えてｐｎｐトランジスタＴ１，Ｔ２を用いることもできる。

〈第３実施形態〉
次に、この発明の第３実施形態について図を参照して説明する。この実施形態のリセット制御回路は、２つのスイッチング制御回路を使用してパワーオンリセット信号を受け渡すことを特徴とする。図７は、この実施形態のリセット制御回路が搭載されたＩＣの回路図である。

（ＩＣの構成）
ＩＣ１に搭載されたリセット制御回路２は、第１の電源ＶＤＤ１から電源の供給を受ける第１のスイッチング回路２１と、第２の電源ＶＤＤ２から電源の供給を受け、第２のグランドＧ２に接地された第２のスイッチング回路２２とを備える。

（リセット制御回路の構成）
図８は、リセット制御回路の回路図である。リセット制御回路２０は、バッファ回路１１と、入力トランジスタＰ４と、抵抗Ｒ２，Ｒ５と、出力トランジスタＮ４とを備える。バッファ回路１１は、パワーオンリセット信号の送り側と受け側とでインピーダンスが異なることを考慮し、パワーオンリセット信号（ＰＯＲ）を安定化させるためにインピーダンス変換を行うものであり、第１の電源ＶＤＤ１および第１のグランドＧ１に接続されている。

入力トランジスタＰ４は、ソース端子が第１の電源ＶＤＤ１に接続され、ゲート端子がバッファ回路１１の出力に接続されている。抵抗Ｒ２は一端が第２の電源ＶＤＤ２に接続され、他端が出力トランジスタＮ４のドレイン端子に接続されている。出力トランジスタＮ４は、ソース端子が第２のグランドＧ２に接続され、ゲート端子がトランジスタＰ４のドレインに接続されている。

（リセット制御回路の動作条件）
第１および第２の電源ＶＤＤ１，ＶＤＤ２の電圧をＶＤＤ１，ＶＤＤ２、第１および第２のグランドＧ２，Ｇ２の電位をＧ１，Ｇ２とし、入力トランジスタＰ４の閾値電圧をＶｔｐ、出力トランジスタＮ４の閾値電圧をＶｔｎとすると、次の式（５）および（６）が成立する。

ＶＤＤ１−Ｇ１＞Ｖｔｐ ・・・（５）

ＶＤＤ１−Ｇ２＞Ｖｔｎ ・・・（６）

つまり、ＶＤＤ１（パワーオンリセット電圧）、Ｇ１およびＧ２（第１および第２のグラン間の電位差）は、上記の式（５）および（６）を満たす範囲で決定する。

（リセット制御回路の動作）
パワーオンリセット信号が非アクティブ（ローレベル）のときは、入力トランジスタＰ４がオンし、入力トランジスタＰ４のドレイン電流が出力トランジスタＮ４のゲート端子に流れ、出力トランジスタＮ４もオンするため、接続点ａから出力されるパワーオンリセットモニタ信号が非アクティブ（ローレベル）になる。

また、パワーオンリセット信号がアクティブハイのときは、入力トランジスタＰ４がオフし、入力トランジスタＰ４のドレイン電流が出力トランジスタＮ４のゲート端子に流れないため、出力トランジスタＮ４もオフし、パワーオンリセットモニタ信号がアクティブハイになる。

このように、出力トランジスタＮ４は、入力トランジスタＰ４のドレイン電流の有無に応じてオン・オフし、それに応じてパワーオンリセットモニタ信号が非アクティブまたはアクティブに変化する。

したがって、パワーオンリセット信号が非アクティブのときに第１および第２の電源ＶＤＤ１，ＶＤＤ２が変動した場合であっても、入力トランジスタＰ４がオフし、そのドレイン電流が流れなくならない限り、パワーオンリセットモニタ信号の非アクティブ状態を維持することができる。
また、パワーオンリセット信号がアクティブのときに第１および第２の電源ＶＤＤ１，ＶＤＤ２が変動した場合であっても、入力トランジスタＰ４がオンし、そのドレイン電流が流れない限り、パワーオンリセットモニタ信号のアクティブ状態を維持することができる。

［変更例］
（１）図９に示すように、図８に示した入力トランジスタＰ４に代えてｐｎｐバイポーラトランジスタＴ６を使用し、トランジスタＮ４に代えてｎｐｎバイポーラトランジスタＴ５を使用することもできる。また、抵抗Ｒ２の他端と、トランジスタＴ５のコレクタ端子との接続点ａには、インバータ６の入力が接続されている。また、トランジスタＴ６，Ｔ５のベース端子には、電流制限用のベース抵抗Ｒ４，Ｒ６がそれぞれ直列接続されている。

このリセット制御回路２０の場合は、トランジスタＴ６のコレクタ電流の有無に応じてトランジスタＴ５がオン・オフするため、第１および第２の電源ＶＤＤ１，ＶＤＤ２の変動によってパワーオンリセットモニタ信号のレベルが誤ってアクティブまたは非アクティブに変化し難い。

（２）図１０に示すように、図９に示したトランジスタＴ５に代えてｎＭＯＳトランジスタＮ４を使用することもできる。

（３）図１１に示すように、図８に示したトランジスタＮ４に代えてｎｐｎバイポーラトランジスタＴ５を使用することもできる。

〈他の実施形態〉
（１）この発明に係る制御回路は、異なるＩＣ間でパワーオンリセット信号をリセット制御回路に適用することもできる。たとえば、図１２に示すように、リセット制御回路を構成する第１のカレントミラー回路３を一方のＩＣ３０に搭載し、第２のカレントミラー回路４を他方のＩＣ３１に搭載する。そして、第１のカレントミラー回路３の出力と第２のカレントミラー回路４の入力とをボンディングワイヤ１０によって接続する。

このような構成の具体例としては、ＩＣ３０，３１が、車両の同一ＥＣＵ(Electronic Control Unit)に搭載されている場合、あるいは、異なる２つのＥＣＵの一方にＩＣ３０が搭載れており、他方のＥＣＵにＩＣ３１が搭載されている場合などが想定される。これらの構成の場合も第１または第２実施形態と同じ効果を奏することができる。

（２）この発明に係る制御回路は、異なる回路またはＩＣ間で相互にパワーオンリセット信号を送受信する構成にも適用することができる。この場合は、パワーオンリセット信号を送受信する回路１組に付き、制御回路を１つ備える構成とすれば良い。

（３）パワーオンリセット信号のアクティブまたは非アクティブの状態を電流の有無として受け側に渡す構成であれば、リセット制御回路を構成する各トランジスタは、ＭＯＳＦＥＴまたはバイポーラトランジスタに限定されるものではない。また、ＭＯＳＦＥＴもｎＭＯＳまたはｐＭＯＳのいずれも選択することができる。

（４）パワーオンリセット信号およびパワーオンリセットモニタ信号のアクティブ時のレベルは、ローレベルおよびハイレベルのどちらに設定しても良い。

（５）この発明に係る制御回路が受け渡すことのできる指示信号は、パワーオンリセット信号に限定されない。たとえば、電源電圧が動作電圧よりも高いまたは低いなど、異常電圧になっていることを示す信号（たとえば、異常判定フラグ）でも良い。

第１実施形態のリセット制御回路が搭載されたＩＣの回路図である。 第１および第２のカレントミラー制御回路３，４を具体化して示すリセット制御回路２の回路図である。 第２実施形態のリセット制御回路を示す回路図である。 第１および第２実施形態の変更例を示す回路図である。 第１および第２実施形態の変更例を示す回路図である。 第１および第２実施形態の変更例を示す回路図である。 第３実施形態のリセット制御回路が搭載されたＩＣの回路図である。 第３実施形態のリセット制御回路の回路図である。 第３実施形態の変更例を示す回路図である。 第３実施形態の変更例を示す回路図である。 第３実施形態の変更例を示す回路図である。 他の実施形態の回路図である。 従来のマスタ・スレーブの関係にあるＩＣを示す回路図である。

符号の説明

１・・ＩＣ、２・・リセット制御回路（制御回路）、
３・・第１のカレントミラー回路（電流出力回路）、４・・第２のカレントミラー回路（電圧発生回路）、５・・抵抗回路（電圧発生回路）、６・・インバータ、
７・・３入力ＡＮＤ回路（論理回路）、
８・・リセット信号出力回路（指示信号出力回路）、
９・・リセット信号検出回路（指示信号検出回路）、
Ｎ１・・入力トランジスタ（電流出力回路）、Ｎ４・・出力トランジスタ、
ＶＤＤ１・・第１の電源、ＶＤＤ２・・第２の電源、Ｇ１・・第１のグランド、
Ｇ２・・第２のグランド。

Claims (17)

1. 第１の電源および第１のグランドに接続され、前記第１の電源の電圧が所定の電圧に達したことを示す指示信号を出力する指示信号出力回路と、
   前記第１の電源と電源電圧の異なる第２の電源と前記第１のグランドと接地箇所の異なる第２のグランドとに接続され、前記指示信号出力回路から出力された前記指示信号を検出する指示信号検出回路と、に接続されており、前記指示信号出力回路から出力された前記指示信号を前記指示信号検出回路へ受け渡すための制御回路であって、
   前記第１の電源に接続され、前記指示信号出力回路から出力された指示信号が非アクティブからアクティブに変化したときに電流の出力を開始または停止する電流出力回路と、
   前記第２の電源に接続され、前記電流出力回路からの出力電流の有無を検出し、その検出結果に応じて、前記指示信号検出回路が検出可能な電圧を発生する電圧発生回路と、
   を備えることを特徴とする制御回路。
2. 前記電流出力回路は、
   前記指示信号出力回路から出力された指示信号が非アクティブからアクティブに変化したときにオンまたはオフする入力トランジスタと、
   前記入力トランジスタに流れる電流をコピーする第１のカレントミラー回路と、
   前記第１のカレントミラー回路および前記入力トランジスタ間に接続された負荷と、を備えており、
   前記電圧発生回路は、
   前記第１のカレントミラー回路によりコピーされた電流をコピーする第２のカレントミラー回路を備え、前記第２のカレントミラー回路によりコピーされた電流を、前記指示信号検出回路が検出するための電圧に変換することを特徴とする請求項１に記載の制御回路。
3. 前記第１のカレントミラー回路は、
   入力端子が前記第１の電源と接続されており、出力端子が前記負荷と接続された第１のトランジスタと、
   入力端子が前記第１の電源と接続されており、前記第１のトランジスタとカレントミラー接続された第２のトランジスタと、を備えており、
   前記第２のカレントミラー回路は、
   入力端子が前記第２のトランジスタの出力端子に接続されており、出力端子が前記第２のグランドに接地された第３のトランジスタと、
   入力端子が前記第２の電源と接続されており、かつ、出力端子が前記第２のグランドに接地されており、前記第３のトランジスタとカレントミラー接続された第４のトランジスタと、を備えており、
   前記入力トランジスタの出力端子は、前記第１のグランドに接地されてなることを特徴とする請求項２に記載の制御回路。
4. 前記電流出力回路は、
   前記指示信号出力回路から出力された指示信号が非アクティブからアクティブに変化したときにオンまたはオフする入力トランジスタを備えており、
   前記電圧発生回路は、
   一端が前記第２の電源に接続された負荷と、
   入力端子が前記負荷の他端と接続されており、かつ、出力端子が前記第２のグランドに接続されており、前記入力トランジスタからの前記出力電流によって動作する出力トランジスタと、を備え、前記負荷および出力トランジスタ間に前記電圧を発生することを特徴とする請求項１に記載の制御回路。
5. 前記入力トランジスタの閾値電圧は、前記第１および第２の電源間に発生し得る電位差よりも低いことを特徴とする請求項２ないし請求項４のいずれか１つに記載の制御回路。
6. 前記第１ないし第４のトランジスタは、ＭＯＳＦＥＴであることを特徴とする請求項３に記載の制御回路。
7. 前記第１ないし第４のトランジスタは、バイポーラトランジスタであることを特徴とする請求項３に記載の制御回路。
8. 前記第１および第２のトランジスタは、ＭＯＳＦＥＴであり、前記第３および第４のトランジスタは、バイポーラトランジスタであることを特徴とする請求項３に記載の制御回路。
9. 前記第１および第２のトランジスタは、バイポーラトランジスタであり、前記第３および第４のトランジスタは、ＭＯＳＦＥＴであることを特徴とする請求項３に記載の制御回路。
10. 前記出力トランジスタは、ＭＯＳＦＥＴであることを特徴とする請求項４に記載の制御回路。
11. 前記出力トランジスタは、バイポーラトランジスタであることを特徴とする請求項４に記載の制御回路。
12. 前記入力トランジスタは、ＭＯＳＦＥＴであることを特徴とする請求項２ないし請求項１１のいずれか１つに記載の制御回路。
13. 前記入力トランジスタは、バイポーラトランジスタであることを特徴とする請求項２ないし請求項１１のいずれか１つに記載の制御回路。
14. 前記第１の電源の電圧が前記所定の電圧よりも低い電圧に達したときにアクティブの低電圧信号を出力する低電圧信号出力回路と、
    前記指示信号および低電圧信号を入力し、前記指示信号が非アクティブのときでもアクティブの信号を前記入力トランジスタへ出力する論理回路と、
    を備えることを特徴とする請求項１ないし請求項１３のいずれか１つに記載の制御回路。
15. 前記入力トランジスタがオフのときに当該制御回路を動作させて当該制御回路の故障を診断する診断回路を備えることを特徴とする請求項２ないし請求項１４のいずれか１つに記載の制御回路。
16. 前記電圧発生回路の出力にインバータが接続されてなることを特徴とする請求項１ないし請求項１５のいずれか１つに記載の制御回路。
17. 前記指示信号は、前記第１の電源が所定の電圧に達したことを示すリセット信号であることを特徴とする請求項１ないし請求項１６のいずれか１つに記載の制御回路。

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