JP2000066992A - バス間接続回路及びコンピュータシステム - Google Patents
バス間接続回路及びコンピュータシステムInfo
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- JP2000066992A JP2000066992A JP10232547A JP23254798A JP2000066992A JP 2000066992 A JP2000066992 A JP 2000066992A JP 10232547 A JP10232547 A JP 10232547A JP 23254798 A JP23254798 A JP 23254798A JP 2000066992 A JP2000066992 A JP 2000066992A
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Abstract
(57)【要約】
【課題】 １次側と２次側とを動的に切り替えることが
できるバス間接続回路及びコンピュータシステムを提供
する。 【解決手段】 本発明は、１次側指示信号線からの信号
に基づいて、ＰＣＩ−ＰＣＩバスブリッジ３に接続され
ている２つのＰＣＩバスの１次側と２次側とを切り替え
るデータ信号ドライバ／レシーバ１３、１４、１１１、
１１２、及び、制御信号ドライバ／レシーバ２３、２
４、１２１、１２２を有し、この切り替えに基づいて、
ホストＣＰＵがコンフィギュレーションレジスタ群１５
のレジスタを、切り替え後のバス構成に適用するように
再設定することを特徴とする。
できるバス間接続回路及びコンピュータシステムを提供
する。 【解決手段】 本発明は、１次側指示信号線からの信号
に基づいて、ＰＣＩ−ＰＣＩバスブリッジ３に接続され
ている２つのＰＣＩバスの１次側と２次側とを切り替え
るデータ信号ドライバ／レシーバ１３、１４、１１１、
１１２、及び、制御信号ドライバ／レシーバ２３、２
４、１２１、１２２を有し、この切り替えに基づいて、
ホストＣＰＵがコンフィギュレーションレジスタ群１５
のレジスタを、切り替え後のバス構成に適用するように
再設定することを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、バス間接続回路
及びコンピュータシステムに関し、例えば、ＰＣＩ−Ｐ
ＣＩバスブリッジの１次側と２次側とが動的に切り替わ
るコンピュータシステムに適用し得るものである。
及びコンピュータシステムに関し、例えば、ＰＣＩ−Ｐ
ＣＩバスブリッジの１次側と２次側とが動的に切り替わ
るコンピュータシステムに適用し得るものである。
【０００２】
【従来の技術】近年、マルチメディアやＧＵＩ（Graphi
cal User Interface）などをきっかけに、コンピュータ
システムが処理するデータ量は格段に増え、システム内
部のデバイス間でデータ転送する内部バスにも高速なも
のが必要になった。
cal User Interface）などをきっかけに、コンピュータ
システムが処理するデータ量は格段に増え、システム内
部のデバイス間でデータ転送する内部バスにも高速なも
のが必要になった。
【０００３】ＰＣＩ（ Peripheral Conponent Intercon
nect）バスは、このような背景から、米国のインテル社
が中心となって標準化が進められた内部バスである。
nect）バスは、このような背景から、米国のインテル社
が中心となって標準化が進められた内部バスである。
【０００４】このＰＣＩバスは、ある特定のＣＰＵ（ C
entral Processing Unit）やアーキテクチャを前提にし
たものではなく、そのため、ＰＣＩバス上に接続される
各デバイスには、そのデバイスの種類や動作ステータス
等を示すコンフィギュレーションレジスタを設けること
が規定されている。
entral Processing Unit）やアーキテクチャを前提にし
たものではなく、そのため、ＰＣＩバス上に接続される
各デバイスには、そのデバイスの種類や動作ステータス
等を示すコンフィギュレーションレジスタを設けること
が規定されている。
【０００５】また、ＰＣＩバスには、設定上、最大３２
個までのデバイスが接続できることになっているが、実
際には電気的な負荷や安定性などの観点から、１０個程
度が限界になる。そこで、さらに多くのデバイスを接続
するためには、システム内に複数のＰＣＩバスを用意
し、各ＰＣＩバス間をＰＣＩ−ＰＣＩバスブリッジで接
続することになる。
個までのデバイスが接続できることになっているが、実
際には電気的な負荷や安定性などの観点から、１０個程
度が限界になる。そこで、さらに多くのデバイスを接続
するためには、システム内に複数のＰＣＩバスを用意
し、各ＰＣＩバス間をＰＣＩ−ＰＣＩバスブリッジで接
続することになる。
【０００６】図２は、従来のＰＣＩ−ＰＣＩバスブリッ
ジの構成を示したブロック図である。以下、このＰＣＩ
−ＰＣＩバスブリッジについて簡単に説明する。なお、
図２において、ホストＣＰＵに近い側が１次側ＰＣＩバ
ス、ホストＣＰＵに遠い側が２次側ＰＣＩバスである。
ジの構成を示したブロック図である。以下、このＰＣＩ
−ＰＣＩバスブリッジについて簡単に説明する。なお、
図２において、ホストＣＰＵに近い側が１次側ＰＣＩバ
ス、ホストＣＰＵに遠い側が２次側ＰＣＩバスである。
【０００７】電源ＯＮやリセットなどのシステム初期化
時において、ホストＣＰＵは、システム内の複数のＰＣ
Ｉバスを識別するために、各ＰＣＩバスを検索してバス
番号を割り振る。この割り振られたバス番号は、ホスト
ＣＰＵによって、各ＰＣＩバスに接続するホストブリッ
ジやＰＣＩ−ＰＣＩバスブリッジのコンフィギュレーシ
ョンレジスタに設定され、以後の各デバイス間のデータ
転送の識別に用いられることになる。
時において、ホストＣＰＵは、システム内の複数のＰＣ
Ｉバスを識別するために、各ＰＣＩバスを検索してバス
番号を割り振る。この割り振られたバス番号は、ホスト
ＣＰＵによって、各ＰＣＩバスに接続するホストブリッ
ジやＰＣＩ−ＰＣＩバスブリッジのコンフィギュレーシ
ョンレジスタに設定され、以後の各デバイス間のデータ
転送の識別に用いられることになる。
【０００８】ここで、図２に示すように、ＰＣＩ−ＰＣ
Ｉブリッジのコンフィギュレーションレジスタ１５に
は、１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と２
次側バス番号レジスタ（ＳｅｃＢＮ）１５２とサブオー
ディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とが
あり、各レジスタには適当なバス番号が設定されること
になる。なお、サブオーディネートバスとは、２次側Ｐ
ＣＩバスの更に先にＰＣＩ−ＰＣＩバスブリッジを介し
て存在するＰＣＩバスのことであり、複数のサブオーデ
ィネートバスが存在する可能性がある。また、サブオー
ディネートバスが存在しない場合、サブオーディネート
バス番号レジスタ１５３には、２次側のバス番号が設定
されることになる。
Ｉブリッジのコンフィギュレーションレジスタ１５に
は、１次側バス番号レジスタ（ＰｒｉＢＮ）１５１と２
次側バス番号レジスタ（ＳｅｃＢＮ）１５２とサブオー
ディネートバス番号レジスタ（ＳｕｂＢＮ）１５３とが
あり、各レジスタには適当なバス番号が設定されること
になる。なお、サブオーディネートバスとは、２次側Ｐ
ＣＩバスの更に先にＰＣＩ−ＰＣＩバスブリッジを介し
て存在するＰＣＩバスのことであり、複数のサブオーデ
ィネートバスが存在する可能性がある。また、サブオー
ディネートバスが存在しない場合、サブオーディネート
バス番号レジスタ１５３には、２次側のバス番号が設定
されることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＰＣＩ−ＰＣＩバスブリッジには、１次側バス
と２次側バスとが固定されているシステムを前提として
いるので、１次側ＰＣＩバスと２次側ＰＣＩバスとが動
的に切り替わるようなシステムには適用できないという
課題があった。
た従来のＰＣＩ−ＰＣＩバスブリッジには、１次側バス
と２次側バスとが固定されているシステムを前提として
いるので、１次側ＰＣＩバスと２次側ＰＣＩバスとが動
的に切り替わるようなシステムには適用できないという
課題があった。
【００１０】例えば、後述するように、運用系と待機系
の２つのホストＣＰＵの系切り替えを行う冗長システム
において、異なるホストＣＰＵで制御されるＰＣＩバス
間を接続するＰＣＩ−ＰＣＩバスブリッジには、１次側
と２次側とが動的に切り替わるので適用することができ
ない。
の２つのホストＣＰＵの系切り替えを行う冗長システム
において、異なるホストＣＰＵで制御されるＰＣＩバス
間を接続するＰＣＩ−ＰＣＩバスブリッジには、１次側
と２次側とが動的に切り替わるので適用することができ
ない。
【００１１】そのため、１次側と２次側とを動的に切り
替えることができるバス間接続回路及びコンピュータシ
ステムが求められていた。
替えることができるバス間接続回路及びコンピュータシ
ステムが求められていた。
【００１２】
【課題を解決するための手段】かかる課題を解決するた
め、本発明は、第１のバス上の要素と第２のバス上の要
素とを接続するための制御情報が設定されたレジスタを
有し、このレジスタに設定された制御情報に基づき、第
１のバスと第２のバスとの間で、内蔵する１次側及び２
次側の専用インタフェースを介して情報本体の授受を行
うバス間接続回路において、（１）与えられた１次側指
示命令に基づき、１次側の第１又は第２のバスが内蔵す
る１次側の専用インタフェースに接続され、２次側の第
２又は第１のバスが内蔵する２次側の専用インタフェー
スに接続されるように接続関係を切り替える接続切替手
段と、（２）新たに切り替わった１次側の第１又は第２
のバスに対応した制御情報に、レジスタを設定し直すレ
ジスタ設定手段とを有することを特徴とする。
め、本発明は、第１のバス上の要素と第２のバス上の要
素とを接続するための制御情報が設定されたレジスタを
有し、このレジスタに設定された制御情報に基づき、第
１のバスと第２のバスとの間で、内蔵する１次側及び２
次側の専用インタフェースを介して情報本体の授受を行
うバス間接続回路において、（１）与えられた１次側指
示命令に基づき、１次側の第１又は第２のバスが内蔵す
る１次側の専用インタフェースに接続され、２次側の第
２又は第１のバスが内蔵する２次側の専用インタフェー
スに接続されるように接続関係を切り替える接続切替手
段と、（２）新たに切り替わった１次側の第１又は第２
のバスに対応した制御情報に、レジスタを設定し直すレ
ジスタ設定手段とを有することを特徴とする。
【００１３】
【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明によるバス間接続回路を、１次側と２次側
とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適
用した第１の実施形態について、図面を参照しながら詳
述する。
とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適
用した第１の実施形態について、図面を参照しながら詳
述する。
【００１４】（Ａ−１）構成の説明 図１は、第１の実施形態のコンピュータシステムの構成
を示すブロック図である。図１において、このコンピュ
ータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス
２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側Ｐ
ＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、
データ信号線１１及び制御信号線２１で接続され、Ｂ側
ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間
は、データ信号線１２及び制御信号線２２で接続され
る。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しない
システム制御部との間は、１次側指示信号線１３１で接
続される。
を示すブロック図である。図１において、このコンピュ
ータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス
２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側Ｐ
ＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、
データ信号線１１及び制御信号線２１で接続され、Ｂ側
ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間
は、データ信号線１２及び制御信号線２２で接続され
る。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しない
システム制御部との間は、１次側指示信号線１３１で接
続される。
【００１５】さらに、ＰＣＩ−ＰＣＩバスブリッジ３
は、データ信号ドライバ／レシーバ１３、１４、１１１
及び１１２と、１次側バス番号レジスタ（ＰｒｉＢＮ）
１５１と２次側バス番号レジスタ（ＳｅｃＢＮ）１５２
とサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）
１５３とを有するコンフィギュレーションレジスタ群１
５と、バッファ部１６と、制御信号ドライバ／レシーバ
２３、２４、１２１及び１２２と、１次側ターゲットイ
ンタフェース２５と、２次側マスタインタフェース２６
と、１次側マスタインタフェース２７と、２次側ターゲ
ットインタフェース２８と、論理反転素子１３４とを有
する。
は、データ信号ドライバ／レシーバ１３、１４、１１１
及び１１２と、１次側バス番号レジスタ（ＰｒｉＢＮ）
１５１と２次側バス番号レジスタ（ＳｅｃＢＮ）１５２
とサブオーディネートバス番号レジスタ（ＳｕｂＢＮ）
１５３とを有するコンフィギュレーションレジスタ群１
５と、バッファ部１６と、制御信号ドライバ／レシーバ
２３、２４、１２１及び１２２と、１次側ターゲットイ
ンタフェース２５と、２次側マスタインタフェース２６
と、１次側マスタインタフェース２７と、２次側ターゲ
ットインタフェース２８と、論理反転素子１３４とを有
する。
【００１６】Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２
は、ＰＣＩ−ＰＣＩバスブリッジ３に接続される２つの
バスであり、それぞれがホストＣＰＵに対して近い側
（１次側）と遠い側（２次側）とに交互に切り替わるも
のである。ここで、Ａ側ＰＣＩバス１は、データ信号
（アドレス／データバスやＣ／ＢＥ信号など）と制御信
号（ＦＲＡＭＥ信号やＩＲＤＹ信号など）とから構成さ
れ、これらのデータ信号及び制御信号は、データ信号線
１１及び制御信号線２１によってＰＣＩ−ＰＣＩバスブ
リッジ３と授受されることになる。また、Ｂ側ＰＣＩバ
ス２も、Ａ側ＰＣＩバス１と同様のものであり、Ｂ側Ｐ
ＣＩバス２のデータ信号及び制御信号は、データ信号線
１２及び制御信号線２２によってＰＣＩ−ＰＣＩバスブ
リッジ３と授受されることになる。
は、ＰＣＩ−ＰＣＩバスブリッジ３に接続される２つの
バスであり、それぞれがホストＣＰＵに対して近い側
（１次側）と遠い側（２次側）とに交互に切り替わるも
のである。ここで、Ａ側ＰＣＩバス１は、データ信号
（アドレス／データバスやＣ／ＢＥ信号など）と制御信
号（ＦＲＡＭＥ信号やＩＲＤＹ信号など）とから構成さ
れ、これらのデータ信号及び制御信号は、データ信号線
１１及び制御信号線２１によってＰＣＩ−ＰＣＩバスブ
リッジ３と授受されることになる。また、Ｂ側ＰＣＩバ
ス２も、Ａ側ＰＣＩバス１と同様のものであり、Ｂ側Ｐ
ＣＩバス２のデータ信号及び制御信号は、データ信号線
１２及び制御信号線２２によってＰＣＩ−ＰＣＩバスブ
リッジ３と授受されることになる。
【００１７】データ信号ドライバ／レシーバ１３及び１
１１はそれぞれ、データ信号線１１に接続され、データ
信号線１１に対しデータ信号をレシーブ（受信）又はド
ライブ（送信）するものである。一方、データ信号ドラ
イバ／レシーバ１４及び１１２はそれぞれ、データ信号
線１２に接続され、データ信号線１２に対しデータ信号
をレシーブ（受信）又はドライブ（送信）するものであ
る。
１１はそれぞれ、データ信号線１１に接続され、データ
信号線１１に対しデータ信号をレシーブ（受信）又はド
ライブ（送信）するものである。一方、データ信号ドラ
イバ／レシーバ１４及び１１２はそれぞれ、データ信号
線１２に接続され、データ信号線１２に対しデータ信号
をレシーブ（受信）又はドライブ（送信）するものであ
る。
【００１８】ここで、後述するように、図示しないシス
テム制御部によって、１次側指示信号線１３１からアク
ティブ信号が与えられると、Ａ側ＰＣＩバスが１次側で
あることを示す信号（Ａ＝Ｐｒｉ信号）がアクティブ、
Ｂ側ＰＣＩバスが１次側であることを示す信号（Ｂ＝Ｐ
ｒｉ信号）がインアクティブになるので、データ信号ド
ライバ／レシーバ１３及び１４が動作し、データ信号ド
ライバ／レシーバ１１１及び１１２が動作停止する。一
方、１次側指示信号線１３１からインアクティブ信号が
与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝
Ｐｒｉ信号がアクティブになるので、データ信号ドライ
バ／レシーバ１３及び１４が動作停止し、データ信号ド
ライバ／レシーバ１１１及び１１２が動作する。
テム制御部によって、１次側指示信号線１３１からアク
ティブ信号が与えられると、Ａ側ＰＣＩバスが１次側で
あることを示す信号（Ａ＝Ｐｒｉ信号）がアクティブ、
Ｂ側ＰＣＩバスが１次側であることを示す信号（Ｂ＝Ｐ
ｒｉ信号）がインアクティブになるので、データ信号ド
ライバ／レシーバ１３及び１４が動作し、データ信号ド
ライバ／レシーバ１１１及び１１２が動作停止する。一
方、１次側指示信号線１３１からインアクティブ信号が
与えられると、Ａ＝Ｐｒｉ信号がインアクティブ、Ｂ＝
Ｐｒｉ信号がアクティブになるので、データ信号ドライ
バ／レシーバ１３及び１４が動作停止し、データ信号ド
ライバ／レシーバ１１１及び１１２が動作する。
【００１９】コンフィギュレーションレジスタ群１５
は、Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２に対するＰ
ＣＩ−ＰＣＩバスブリッジ３の特性・種類・動作方法等
が設定される複数のレジスタを有するものである。この
実施形態では、図１に示すように、コンフィギュレーシ
ョンレジスタ群１５は、１次側ＰＣＩバスのバス番号が
設定される１次側バス番号レジスタ（ＰｒｉＢＮ）１５
１と、２次側ＰＣＩバスのバス番号が設定される２次側
バス番号レジスタ（ＳｅｃＢＮ）１５２と、サブオーデ
ィネートバスのバス番号（サブオーディネートバスが存
在しないときは、２次側のバス番号）が設定されるサブ
オーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３
とを有する。
は、Ａ側ＰＣＩバス１及びＢ側ＰＣＩバス２に対するＰ
ＣＩ−ＰＣＩバスブリッジ３の特性・種類・動作方法等
が設定される複数のレジスタを有するものである。この
実施形態では、図１に示すように、コンフィギュレーシ
ョンレジスタ群１５は、１次側ＰＣＩバスのバス番号が
設定される１次側バス番号レジスタ（ＰｒｉＢＮ）１５
１と、２次側ＰＣＩバスのバス番号が設定される２次側
バス番号レジスタ（ＳｅｃＢＮ）１５２と、サブオーデ
ィネートバスのバス番号（サブオーディネートバスが存
在しないときは、２次側のバス番号）が設定されるサブ
オーディネートバス番号レジスタ（ＳｕｂＢＮ）１５３
とを有する。
【００２０】バッファ部１６は、データ信号ドライバ／
レシーバ１３及び１１１又は１４及び１１２で受信され
たデータ信号を一時的に格納し、１次側マスタインタフ
ェース２７又は２次側マスタインタフェース２６からの
指示に基づき、この格納したデータ信号をデータ信号ド
ライバ／レシーバ１４及び１１１又は１３及び１１２に
与えるものである。
レシーバ１３及び１１１又は１４及び１１２で受信され
たデータ信号を一時的に格納し、１次側マスタインタフ
ェース２７又は２次側マスタインタフェース２６からの
指示に基づき、この格納したデータ信号をデータ信号ド
ライバ／レシーバ１４及び１１１又は１３及び１１２に
与えるものである。
【００２１】制御信号ドライバ／レシーバ２３及び１２
１はそれぞれ、制御信号線２１に接続され、制御信号線
２１に対し制御信号をレシーブ（受信）又はドライブ
（送信）するものである。一方、制御信号ドライバ／レ
シーバ２４及び１２２はそれぞれ、制御信号線２２に接
続され、制御信号線２２に対し制御信号をレシーブ（受
信）又はドライブ（送信）するものである。
１はそれぞれ、制御信号線２１に接続され、制御信号線
２１に対し制御信号をレシーブ（受信）又はドライブ
（送信）するものである。一方、制御信号ドライバ／レ
シーバ２４及び１２２はそれぞれ、制御信号線２２に接
続され、制御信号線２２に対し制御信号をレシーブ（受
信）又はドライブ（送信）するものである。
【００２２】ここで、後述するように、図示しないシス
テム制御部によって、１次側指示信号線１３１からアク
ティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティ
ブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、制御
信号ドライバ／レシーバ２３及び２４が動作し、制御信
号ドライバ／レシーバ１２１及び１２２が動作停止す
る。一方、１次側指示信号線１３１からインアクティブ
信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティ
ブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、制御信号
ドライバ／レシーバ２３及び２４が動作停止し、制御信
号ドライバ／レシーバ１２１及び１２２が動作する。
テム制御部によって、１次側指示信号線１３１からアク
ティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティ
ブ、Ｂ＝Ｐｒｉ信号がインアクティブになるので、制御
信号ドライバ／レシーバ２３及び２４が動作し、制御信
号ドライバ／レシーバ１２１及び１２２が動作停止す
る。一方、１次側指示信号線１３１からインアクティブ
信号が与えられると、Ａ＝Ｐｒｉ信号がインアクティ
ブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、制御信号
ドライバ／レシーバ２３及び２４が動作停止し、制御信
号ドライバ／レシーバ１２１及び１２２が動作する。
【００２３】ところで、一般にコンピュータのバス上で
データ転送を行う場合には、データの送り手と受け手の
間に、「マスタ」と「スレーブ」の関係がある。ここ
で、ＰＣＩバスにおいては、「マスタ」に該当する言葉
として「イニシエータ」が、「スレーブ」に該当する言
葉として「ターゲット」が使われるときもあり、以下、
この実施形態においても同様な意味で用いて説明する。
データ転送を行う場合には、データの送り手と受け手の
間に、「マスタ」と「スレーブ」の関係がある。ここ
で、ＰＣＩバスにおいては、「マスタ」に該当する言葉
として「イニシエータ」が、「スレーブ」に該当する言
葉として「ターゲット」が使われるときもあり、以下、
この実施形態においても同様な意味で用いて説明する。
【００２４】１次側ターゲットインタフェース２５は、
１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御
信号線２１又は２２から、マスタデバイスからのアクセ
ス要求を受信し、このアクセス要求によってデータ信号
線１１又は１２から与えられたアドレスに基づき、コン
フィギュレーションレジスタ群１５を参照して伝送先を
検索し、この検索結果を２次マスタインタフェース２６
に与えるものである。また、１次側ターゲットインタフ
ェース２５は、１次側に接続されたホストＣＰＵからコ
ンフィギュレーション設定要求を受信し、この設定要求
によってデータ信号線１１又は１２から与えられた設定
データをコンフィギュレーションレジスタ群１５に設定
するものである。
１次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御
信号線２１又は２２から、マスタデバイスからのアクセ
ス要求を受信し、このアクセス要求によってデータ信号
線１１又は１２から与えられたアドレスに基づき、コン
フィギュレーションレジスタ群１５を参照して伝送先を
検索し、この検索結果を２次マスタインタフェース２６
に与えるものである。また、１次側ターゲットインタフ
ェース２５は、１次側に接続されたホストＣＰＵからコ
ンフィギュレーション設定要求を受信し、この設定要求
によってデータ信号線１１又は１２から与えられた設定
データをコンフィギュレーションレジスタ群１５に設定
するものである。
【００２５】２次側マスタインタフェース２６は、１次
側ターゲットインタフェース２５からの検索結果に基づ
く制御信号を、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２の制御信号線２１又は２２に出力すると共に、
１次側ターゲットインタフェース２５からの検索結果に
基づく伝送先アドレスとバッファ部１６に格納された伝
送データとを、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２のデータ信号線１１又は１２に出力するもので
ある。
側ターゲットインタフェース２５からの検索結果に基づ
く制御信号を、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２の制御信号線２１又は２２に出力すると共に、
１次側ターゲットインタフェース２５からの検索結果に
基づく伝送先アドレスとバッファ部１６に格納された伝
送データとを、２次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２のデータ信号線１１又は１２に出力するもので
ある。
【００２６】２次側ターゲットインタフェース２８は、
２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御
信号線２１又は２２から、マスタデバイスからのアクセ
ス依頼を受信し、このアクセス依頼によってデータ信号
線１１又は１２から与えられたアドレスに基づき、コン
フィギュレーションレジスタ群１５を参照して伝送先を
検索し、この検索結果を１次マスタインタフェース２７
に与えるものである。
２次側のＡ側ＰＣＩバス１又はＢ側ＰＣＩバス２の制御
信号線２１又は２２から、マスタデバイスからのアクセ
ス依頼を受信し、このアクセス依頼によってデータ信号
線１１又は１２から与えられたアドレスに基づき、コン
フィギュレーションレジスタ群１５を参照して伝送先を
検索し、この検索結果を１次マスタインタフェース２７
に与えるものである。
【００２７】１次側マスタインタフェース２７は、２次
側ターゲットインタフェース２８からの検索結果に基づ
く制御信号を、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２の制御信号線２１又は２２に出力すると共に、
２次側ターゲットインタフェース２８からの検索結果に
基づく伝送先アドレスとバッファ部１６に格納された伝
送データとを、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２のデータ信号線１１又は１２に出力するもので
ある。
側ターゲットインタフェース２８からの検索結果に基づ
く制御信号を、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２の制御信号線２１又は２２に出力すると共に、
２次側ターゲットインタフェース２８からの検索結果に
基づく伝送先アドレスとバッファ部１６に格納された伝
送データとを、１次側のＡ側ＰＣＩバス１又はＢ側ＰＣ
Ｉバス２のデータ信号線１１又は１２に出力するもので
ある。
【００２８】論理反転素子１３４は、与えられた信号の
論理を反転するものであり、この実施形態の場合、１次
側指示信号線１３１からアクティブ信号又はインアクテ
ィブ信号が与えられたときに、インアクティブ信号又は
アクティブ信号に論理を反転して出力するものである。
論理を反転するものであり、この実施形態の場合、１次
側指示信号線１３１からアクティブ信号又はインアクテ
ィブ信号が与えられたときに、インアクティブ信号又は
アクティブ信号に論理を反転して出力するものである。
【００２９】（Ａ−２）動作の説明 次に、このような構成を有するコンピュータシステムの
動作について、図３〜５を参照しながら説明する。
動作について、図３〜５を参照しながら説明する。
【００３０】１次側指示信号線１３１からアクティブ信
号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝
Ｐｒｉ信号がインアクティブになるので、データ信号ド
ライバ／レシーバ１３及び１４と制御信号ドライバ／レ
シーバ２３及び２４とが動作し、これらを通るパスが有
効になり、一方、データ信号ドライバ／レシーバ１１１
及び１１２と制御信号ドライバ／レシーバ１２１及び１
２２とが動作停止し、これらを通るパスが無効になる。
ここで、図３は、この場合の動作状態を示したブロック
図であり、有効なパスの部分を太線で示している。従っ
て、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が
１次側、Ｂ側ＰＣＩバス２が２次側となる。
号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝
Ｐｒｉ信号がインアクティブになるので、データ信号ド
ライバ／レシーバ１３及び１４と制御信号ドライバ／レ
シーバ２３及び２４とが動作し、これらを通るパスが有
効になり、一方、データ信号ドライバ／レシーバ１１１
及び１１２と制御信号ドライバ／レシーバ１２１及び１
２２とが動作停止し、これらを通るパスが無効になる。
ここで、図３は、この場合の動作状態を示したブロック
図であり、有効なパスの部分を太線で示している。従っ
て、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が
１次側、Ｂ側ＰＣＩバス２が２次側となる。
【００３１】また、１次側指示信号線１３１からインア
クティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインア
クティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、デ
ータ信号ドライバ／レシーバ１１１及び１１２と制御信
号ドライバ／レシーバ１２１び１２２が動作し、これら
を通るパスが有効になり、一方、データ信号ドライバ／
レシーバ１３及び１４と制御信号ドライバ／レシーバ２
３び２４が動作停止し、これらを通るバスが無効にな
る。なお、図４は、この場合の動作状態を示したブロッ
ク図であり、有効なパスの部分を太線で示している。従
って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１
が２次側、Ｂ側ＰＣＩバス２が１次側となる。
クティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインア
クティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、デ
ータ信号ドライバ／レシーバ１１１及び１１２と制御信
号ドライバ／レシーバ１２１び１２２が動作し、これら
を通るパスが有効になり、一方、データ信号ドライバ／
レシーバ１３及び１４と制御信号ドライバ／レシーバ２
３び２４が動作停止し、これらを通るバスが無効にな
る。なお、図４は、この場合の動作状態を示したブロッ
ク図であり、有効なパスの部分を太線で示している。従
って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１
が２次側、Ｂ側ＰＣＩバス２が１次側となる。
【００３２】一方、１次側バスと２次側バスを切り替え
た後には、ＰＣＩ−ＰＣＩバスブリッジ３に対する各Ｐ
ＣＩバスのバス番号が変わるので、コンフィギュレーシ
ョンレジスタ群１５に設定されたバス番号を変更して再
設定しなければならない。ここで、図５は、この再設定
の動作を説明するための説明図である。図５（ａ）が切
り替わる前のＡ側ＰＣＩバスが１次側であるコンピュー
タシステムを示し、図５（ｂ）が切り替わった後のＢ側
ＰＣＩバスが１次側であるコンピュータシステムを示し
ている。図５に示すように、切り替わる前のコンピュー
タシステムにおいては、ＰｒｉＢＮにはバス番号１、Ｓ
ｅｃＢＮにはバス番号３、ＳｕｂＢＮにはバス番号４が
設定されているが、切り替わった後のシステムにおいて
は、ＰｒｉＢＮにはバス番号３、ＳｅｃＢＮにはバス番
号１、ＳｕｂＢＮにはバス番号２が再設定される必要が
ある。
た後には、ＰＣＩ−ＰＣＩバスブリッジ３に対する各Ｐ
ＣＩバスのバス番号が変わるので、コンフィギュレーシ
ョンレジスタ群１５に設定されたバス番号を変更して再
設定しなければならない。ここで、図５は、この再設定
の動作を説明するための説明図である。図５（ａ）が切
り替わる前のＡ側ＰＣＩバスが１次側であるコンピュー
タシステムを示し、図５（ｂ）が切り替わった後のＢ側
ＰＣＩバスが１次側であるコンピュータシステムを示し
ている。図５に示すように、切り替わる前のコンピュー
タシステムにおいては、ＰｒｉＢＮにはバス番号１、Ｓ
ｅｃＢＮにはバス番号３、ＳｕｂＢＮにはバス番号４が
設定されているが、切り替わった後のシステムにおいて
は、ＰｒｉＢＮにはバス番号３、ＳｅｃＢＮにはバス番
号１、ＳｕｂＢＮにはバス番号２が再設定される必要が
ある。
【００３３】ここでさらに、コンフィギュレーションレ
ジスタ群１５を設定（再設定）する場合と、１次側ＰＣ
Ｉバスから２次側ＰＣＩバスに接続されたターゲットデ
バイスにデータを転送する場合との詳細動作について説
明する。
ジスタ群１５を設定（再設定）する場合と、１次側ＰＣ
Ｉバスから２次側ＰＣＩバスに接続されたターゲットデ
バイスにデータを転送する場合との詳細動作について説
明する。
【００３４】１．コンフィギュレーションレジスタ群１
５を設定（再設定）する場合 まず、１次側ＰＣＩバスの制御信号線２１又は２２に出
力されたホストＣＰＵからのコンフィギュレーション設
定要求が、１次側ターゲットインタフェース２５によっ
て認識される。
５を設定（再設定）する場合 まず、１次側ＰＣＩバスの制御信号線２１又は２２に出
力されたホストＣＰＵからのコンフィギュレーション設
定要求が、１次側ターゲットインタフェース２５によっ
て認識される。
【００３５】次に、１次側ターゲットインタフェース２
５では、１次側ＰＣＩバスのデータ信号線１１又は１２
に出力されたホストＣＰＵからの設定データ（設定する
レジスタのアドレス及び設定するバス番号）に基づき、
コンフィギュレーションレジスタ群１５の目的のレジス
タにバス番号が書き込まれることになる。
５では、１次側ＰＣＩバスのデータ信号線１１又は１２
に出力されたホストＣＰＵからの設定データ（設定する
レジスタのアドレス及び設定するバス番号）に基づき、
コンフィギュレーションレジスタ群１５の目的のレジス
タにバス番号が書き込まれることになる。
【００３６】２．１次側ＰＣＩバスから２次側ＰＣＩバ
スに接続されたターゲットデバイスにデータを転送する
場合 まず、１次側のＰＣＩバスの制御信号線２１又は２２に
出力されたマスタデバイスからのアクセス要求が、１次
側ターゲットインタフェース２５によって認識されると
共に、１次側のＰＣＩバスのデータ信号線１１又は１２
に出力されたマスタデバイスからの伝送データがバッフ
ァ部１６に書き込まれる。
スに接続されたターゲットデバイスにデータを転送する
場合 まず、１次側のＰＣＩバスの制御信号線２１又は２２に
出力されたマスタデバイスからのアクセス要求が、１次
側ターゲットインタフェース２５によって認識されると
共に、１次側のＰＣＩバスのデータ信号線１１又は１２
に出力されたマスタデバイスからの伝送データがバッフ
ァ部１６に書き込まれる。
【００３７】次に、１次側ターゲットインタフェース２
５では、１次側ＰＣＩバスのデータ信号線１１又は１２
に出力されたマスタデバイスからのアドレスに基づき、
コンフィギュレーションレジスタ群１５を参照して伝送
先が検索され、この検索結果が２次マスタインタフェー
ス２６に与えられる。
５では、１次側ＰＣＩバスのデータ信号線１１又は１２
に出力されたマスタデバイスからのアドレスに基づき、
コンフィギュレーションレジスタ群１５を参照して伝送
先が検索され、この検索結果が２次マスタインタフェー
ス２６に与えられる。
【００３８】さらに、２次マスタインタフェース２６で
は、この検索結果に基づいた制御信号が２次側のＰＣＩ
バスの制御信号線２１又は２２に出力されると共に、こ
の検索結果に基づく伝送先アドレスとバッファ部１６に
格納された伝送データとが、２次側のＰＣＩバスのデー
タ信号線１１又は１２に出力され、ターゲットデバイス
にデータが転送されることになる。
は、この検索結果に基づいた制御信号が２次側のＰＣＩ
バスの制御信号線２１又は２２に出力されると共に、こ
の検索結果に基づく伝送先アドレスとバッファ部１６に
格納された伝送データとが、２次側のＰＣＩバスのデー
タ信号線１１又は１２に出力され、ターゲットデバイス
にデータが転送されることになる。
【００３９】なお、２次側ＰＣＩバスから１次側ＰＣＩ
バスに接続されたターゲットデバイスにデータを転送す
る場合も、説明は省略するが、同様な動作で行われるこ
とになる。
バスに接続されたターゲットデバイスにデータを転送す
る場合も、説明は省略するが、同様な動作で行われるこ
とになる。
【００４０】例えば、このようなＰＣＩ−ＰＣＩバスブ
リッジは、図６に示すように、運用系と待機系との２つ
のホストＣＰＵの切り替えを行う冗長システムにおい
て、異なるホストＣＰＵで制御されるＰＣＩバス間を接
続するＰＣＩ−ＰＣＩバスブリッジに適用して好適なも
のである。ここで、図６（ａ）は、Ａ側ＰＣＩバスに接
続されたホストＣＰＵが運用状態で、Ａ側ＰＣＩバスが
１次側であるコンピュータシステムを示し、図６（ｂ）
は、Ｂ側ＰＣＩバスに接続されたホストＣＰＵが運用状
態で、ｂ側ＰＣＩバスが１次側であるコンピュータシス
テムを示している。
リッジは、図６に示すように、運用系と待機系との２つ
のホストＣＰＵの切り替えを行う冗長システムにおい
て、異なるホストＣＰＵで制御されるＰＣＩバス間を接
続するＰＣＩ−ＰＣＩバスブリッジに適用して好適なも
のである。ここで、図６（ａ）は、Ａ側ＰＣＩバスに接
続されたホストＣＰＵが運用状態で、Ａ側ＰＣＩバスが
１次側であるコンピュータシステムを示し、図６（ｂ）
は、Ｂ側ＰＣＩバスに接続されたホストＣＰＵが運用状
態で、ｂ側ＰＣＩバスが１次側であるコンピュータシス
テムを示している。
【００４１】（Ａ−３）効果の説明 以上のように、第１の実施形態によれば、（１）１次側
指示信号線からの信号に基づいて、ＰＣＩ−ＰＣＩバス
ブリッジ３に接続されている２つのＰＣＩバスの１次側
と２次側を切り替えるデータ信号ドライバ／レシーバ１
３、１４、１１１、１１２、及び、制御信号ドライバ／
レシーバ２３、２４、１２１、１２２を有し、（２）こ
の切り替えに基づいて、ホストＣＰＵがコンフィギュレ
ーションレジスタ群１５のレジスタを、切り替え後のバ
ス構成に適用するように再設定するので、１次側指示信
号線からの信号に基づいて、ＰＣＩ−ＰＣＩバスブリッ
ジ３の１次側と２次側を動的に切り替えることができ
る。
指示信号線からの信号に基づいて、ＰＣＩ−ＰＣＩバス
ブリッジ３に接続されている２つのＰＣＩバスの１次側
と２次側を切り替えるデータ信号ドライバ／レシーバ１
３、１４、１１１、１１２、及び、制御信号ドライバ／
レシーバ２３、２４、１２１、１２２を有し、（２）こ
の切り替えに基づいて、ホストＣＰＵがコンフィギュレ
ーションレジスタ群１５のレジスタを、切り替え後のバ
ス構成に適用するように再設定するので、１次側指示信
号線からの信号に基づいて、ＰＣＩ−ＰＣＩバスブリッ
ジ３の１次側と２次側を動的に切り替えることができ
る。
【００４２】（Ｂ）第２の実施形態 以下、本発明によるバス間接続回路を、１次側と２次側
とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適
用した第２の実施形態について、図面を参照しながら詳
述する。
とが動的に切り替わるＰＣＩ−ＰＣＩバスブリッジに適
用した第２の実施形態について、図面を参照しながら詳
述する。
【００４３】（Ｂ−１）構成の説明 図７は、第２の実施形態のコンピュータシステムの構成
を示すブロック図である。図７において、このコンピュ
ータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス
２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側Ｐ
ＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、
データ信号線１１及び制御信号線２１で接続され、Ｂ側
ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間
は、データ信号線１２及び制御信号線２２で接続され
る。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しない
システム制御部との間は、１次側指示信号線１３１で接
続される。
を示すブロック図である。図７において、このコンピュ
ータシステムは、Ａ側ＰＣＩバス１と、Ｂ側ＰＣＩバス
２と、ＰＣＩ−ＰＣＩバスブリッジ３とを有し、Ａ側Ｐ
ＣＩバス１とＰＣＩ−ＰＣＩバスブリッジ３との間は、
データ信号線１１及び制御信号線２１で接続され、Ｂ側
ＰＣＩバス２とＰＣＩ−ＰＣＩバスブリッジ３との間
は、データ信号線１２及び制御信号線２２で接続され
る。また、ＰＣＩ−ＰＣＩバスブリッジ３と図示しない
システム制御部との間は、１次側指示信号線１３１で接
続される。
【００４４】さらに、ＰＣＩ−ＰＣＩバスブリッジ３
は、データ信号ドライバ／レシーバ１３、１４、１１１
及び１１２と、Ａ側ＰＣＩバス用１次側バス番号レジス
タ（ＰｒｉＢＮ−Ａ）１５４とＡ側ＰＣＩバス用２次側
バス番号レジスタ（ＳｅｃＢＮ−Ａ）１５５とＡ側ＰＣ
Ｉバス用サブオーディネートバス番号レジスタ（Ｓｕｂ
ＢＮ−Ａ）１５６とＢ側ＰＣＩバス用１次側バス番号レ
ジスタ（ＰｒｉＢＮ−Ｂ）１５７とＢ側ＰＣＩバス用２
次側バス番号レジスタ（ＳｅｃＢＮ−Ｂ）１５８とＢ側
ＰＣＩバス用サブオーディネートバス番号レジスタ（Ｓ
ｕｂＢＮ−Ｂ）１５９とを有するコンフィギュレーショ
ンレジスタ群１５と、バッファ部１６と、制御信号ドラ
イバ／レシーバ２３、２４、１２１及び１２２と、１次
側ターゲットインタフェース２５と、２次側マスタイン
タフェース２６と、１次側マスタインタフェース２７
と、２次側ターゲットインタフェース２８と、論理反転
素子１３４とを有する。
は、データ信号ドライバ／レシーバ１３、１４、１１１
及び１１２と、Ａ側ＰＣＩバス用１次側バス番号レジス
タ（ＰｒｉＢＮ−Ａ）１５４とＡ側ＰＣＩバス用２次側
バス番号レジスタ（ＳｅｃＢＮ−Ａ）１５５とＡ側ＰＣ
Ｉバス用サブオーディネートバス番号レジスタ（Ｓｕｂ
ＢＮ−Ａ）１５６とＢ側ＰＣＩバス用１次側バス番号レ
ジスタ（ＰｒｉＢＮ−Ｂ）１５７とＢ側ＰＣＩバス用２
次側バス番号レジスタ（ＳｅｃＢＮ−Ｂ）１５８とＢ側
ＰＣＩバス用サブオーディネートバス番号レジスタ（Ｓ
ｕｂＢＮ−Ｂ）１５９とを有するコンフィギュレーショ
ンレジスタ群１５と、バッファ部１６と、制御信号ドラ
イバ／レシーバ２３、２４、１２１及び１２２と、１次
側ターゲットインタフェース２５と、２次側マスタイン
タフェース２６と、１次側マスタインタフェース２７
と、２次側ターゲットインタフェース２８と、論理反転
素子１３４とを有する。
【００４５】なお、図７においては、図１に示した第１
の実施形態と対応する構成部分は同一の符号を付して示
している。したがって、その構成部分の説明は省略し、
以下、コンフィギュレーションレジスタ群１５の詳細構
成について説明する。
の実施形態と対応する構成部分は同一の符号を付して示
している。したがって、その構成部分の説明は省略し、
以下、コンフィギュレーションレジスタ群１５の詳細構
成について説明する。
【００４６】コンフィギュレーションレジスタ群１５
は、Ａ側ＰＣＩバス１が１次側である場合の１次側ＰＣ
Ｉバスのバス番号が設定されるＡ側ＰＣＩバス用１次側
バス番号レジスタ（ＰｒｉＢＮ−Ａ）１５４と、Ａ側Ｐ
ＣＩバス１が１次側である場合の２次側ＰＣＩバスのバ
ス番号が設定されるＡ側ＰＣＩバス用２次側バス番号レ
ジスタ（ＳｅｃＢＮ−Ａ）１５５と、Ａ側ＰＣＩバス１
が１次側である場合のサブオーディネートバスのバス番
号（サブオーディネートバスが存在しないときは２次側
のバス番号）が設定されるＡ側ＰＣＩバス用サブオーデ
ィネートバス番号レジスタ（ＳｕｂＢＮ−Ａ）１５６
と、Ｂ側ＰＣＩバス２が１次側である場合の１次側ＰＣ
Ｉバスのバス番号が設定されるＢ側ＰＣＩバス用１次側
バス番号レジスタ（ＰｒｉＢＮ−Ｂ）１５７と、Ｂ側Ｐ
ＣＩバス１が１次側である場合の２次側ＰＣＩバスのバ
ス番号が設定されるＢ側ＰＣＩバス用２次側バス番号レ
ジスタ（ＳｅｃＢＮ−Ｂ）１５８と、Ｂ側ＰＣＩバス１
が１次側である場合のサブオーディネートバスのバス番
号（サブオーディネートバスが存在しないときは２次側
のバス番号）が設定されるＢ側ＰＣＩバス用サブオーデ
ィネートバス番号レジスタ（ＳｕｂＢＮ−Ｂ）１５９と
を有する。なお、コンフィギュレーションレジスタ群１
５には、Ａ＝Ｐｒｉ信号とＢ＝Ｐｒｉ信号とが与えられ
ている。
は、Ａ側ＰＣＩバス１が１次側である場合の１次側ＰＣ
Ｉバスのバス番号が設定されるＡ側ＰＣＩバス用１次側
バス番号レジスタ（ＰｒｉＢＮ−Ａ）１５４と、Ａ側Ｐ
ＣＩバス１が１次側である場合の２次側ＰＣＩバスのバ
ス番号が設定されるＡ側ＰＣＩバス用２次側バス番号レ
ジスタ（ＳｅｃＢＮ−Ａ）１５５と、Ａ側ＰＣＩバス１
が１次側である場合のサブオーディネートバスのバス番
号（サブオーディネートバスが存在しないときは２次側
のバス番号）が設定されるＡ側ＰＣＩバス用サブオーデ
ィネートバス番号レジスタ（ＳｕｂＢＮ−Ａ）１５６
と、Ｂ側ＰＣＩバス２が１次側である場合の１次側ＰＣ
Ｉバスのバス番号が設定されるＢ側ＰＣＩバス用１次側
バス番号レジスタ（ＰｒｉＢＮ−Ｂ）１５７と、Ｂ側Ｐ
ＣＩバス１が１次側である場合の２次側ＰＣＩバスのバ
ス番号が設定されるＢ側ＰＣＩバス用２次側バス番号レ
ジスタ（ＳｅｃＢＮ−Ｂ）１５８と、Ｂ側ＰＣＩバス１
が１次側である場合のサブオーディネートバスのバス番
号（サブオーディネートバスが存在しないときは２次側
のバス番号）が設定されるＢ側ＰＣＩバス用サブオーデ
ィネートバス番号レジスタ（ＳｕｂＢＮ−Ｂ）１５９と
を有する。なお、コンフィギュレーションレジスタ群１
５には、Ａ＝Ｐｒｉ信号とＢ＝Ｐｒｉ信号とが与えられ
ている。
【００４７】ここで、後述するように、図示しないシス
テム制御部によって、１次側指示信号線１３１からアク
ティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティ
ブ、Ｂ＝Ｐｒｉ信号がインアクティブになり、Ａ側ＰＣ
Ｉバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳ
ｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが有効に
なり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ
−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１
５９とが無効になる。一方、１次側指示信号線１３１か
らインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号
がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブにな
り、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−
Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５
６とが無効になり、Ｂ側ＰＣＩバスが１次側である場合
のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕ
ｂＢＮ−Ｂ１５９とが有効になる。
テム制御部によって、１次側指示信号線１３１からアク
ティブ信号が与えられると、Ａ＝Ｐｒｉ信号がアクティ
ブ、Ｂ＝Ｐｒｉ信号がインアクティブになり、Ａ側ＰＣ
Ｉバスが１次側である場合のＰｒｉＢＮ−Ａ１５４とＳ
ｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが有効に
なり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ
−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１
５９とが無効になる。一方、１次側指示信号線１３１か
らインアクティブ信号が与えられると、Ａ＝Ｐｒｉ信号
がインアクティブ、Ｂ＝Ｐｒｉ信号がアクティブにな
り、Ａ側ＰＣＩバスが１次側である場合のＰｒｉＢＮ−
Ａ１５４とＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５
６とが無効になり、Ｂ側ＰＣＩバスが１次側である場合
のＰｒｉＢＮ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕ
ｂＢＮ−Ｂ１５９とが有効になる。
【００４８】（Ｂ−２）動作の説明 次に、このような構成を有するコンピュータシステムの
動作について、図８〜１０を参照しながら説明する。
動作について、図８〜１０を参照しながら説明する。
【００４９】１次側指示信号線１３１からアクティブ信
号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝
Ｐｒｉ信号がインアクティブになるので、データ信号ド
ライバ／レシーバ１３及び１４と制御信号ドライバ／レ
シーバ２３及び２４とが動作し、これらを通るパスが有
効になり、一方、データ信号ドライバ／レシーバ１１１
及び１１２と制御信号ドライバ／レシーバ１２１及び１
２２とが動作停止し、これらを通るパスが無効になる。
ここで、図８は、この場合の動作状態を示したブロック
図であり、有効なパスの部分を太線で示している。従っ
て、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が
１次側、Ｂ側ＰＣＩバス２が２次側となる。
号が与えられると、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝
Ｐｒｉ信号がインアクティブになるので、データ信号ド
ライバ／レシーバ１３及び１４と制御信号ドライバ／レ
シーバ２３及び２４とが動作し、これらを通るパスが有
効になり、一方、データ信号ドライバ／レシーバ１１１
及び１１２と制御信号ドライバ／レシーバ１２１及び１
２２とが動作停止し、これらを通るパスが無効になる。
ここで、図８は、この場合の動作状態を示したブロック
図であり、有効なパスの部分を太線で示している。従っ
て、図２に示した従来例と同様に、Ａ側ＰＣＩバス１が
１次側、Ｂ側ＰＣＩバス２が２次側となる。
【００５０】また、１次側指示信号線１３１からインア
クティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインア
クティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、デ
ータ信号ドライバ／レシーバ１１１及び１１２と制御信
号ドライバ／レシーバ１２１び１２２が動作し、これら
を通るパスが有効になり、一方、データ信号ドライバ／
レシーバ１３及び１４と制御信号ドライバ／レシーバ２
３び２４が動作停止し、これらを通るパスが無効にな
る。なお、図９は、この場合の動作状態を示したブロッ
ク図であり、有効なパスの部分を太線で示している。従
って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１
が２次側、Ｂ側ＰＣＩバス２が１次側となる。
クティブ信号が与えられると、Ａ＝Ｐｒｉ信号がインア
クティブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、デ
ータ信号ドライバ／レシーバ１１１及び１１２と制御信
号ドライバ／レシーバ１２１び１２２が動作し、これら
を通るパスが有効になり、一方、データ信号ドライバ／
レシーバ１３及び１４と制御信号ドライバ／レシーバ２
３び２４が動作停止し、これらを通るパスが無効にな
る。なお、図９は、この場合の動作状態を示したブロッ
ク図であり、有効なパスの部分を太線で示している。従
って、図２に示した従来例とは逆に、Ａ側ＰＣＩバス１
が２次側、Ｂ側ＰＣＩバス２が１次側となる。
【００５１】さらに、図１０は、コンフィギュレーショ
ンレジスタ群１５の切り替えの動作を説明するための説
明図である。図１０（ａ）が切り替わる前のコンピュー
タシステムを示し、図１０（ｂ）が切り替わった後のコ
ンピュータシステムを示している。
ンレジスタ群１５の切り替えの動作を説明するための説
明図である。図１０（ａ）が切り替わる前のコンピュー
タシステムを示し、図１０（ｂ）が切り替わった後のコ
ンピュータシステムを示している。
【００５２】図１０に示すように、切り替わる前のＡ側
ＰＣＩバスが１次側であるコンピュータシステムにおい
ては、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号が
インアクティブになるので、Ａ側ＰＣＩバスが１次側で
ある場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５
５とＳｕｂＢＮ−Ａ１５６とが有効になり、Ｂ側ＰＣＩ
バスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅ
ｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが無効にな
る。一方、切り替わった後のＢ側ＰＣＩバスが１次側で
あるシステムにおいては、Ａ＝Ｐｒｉ信号がインアクテ
ィブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、Ａ側Ｐ
ＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４と
ＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが無効
になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢ
Ｎ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ
１５９とが有効になる。
ＰＣＩバスが１次側であるコンピュータシステムにおい
ては、Ａ＝Ｐｒｉ信号がアクティブ、Ｂ＝Ｐｒｉ信号が
インアクティブになるので、Ａ側ＰＣＩバスが１次側で
ある場合のＰｒｉＢＮ−Ａ１５４とＳｅｃＢＮ−Ａ１５
５とＳｕｂＢＮ−Ａ１５６とが有効になり、Ｂ側ＰＣＩ
バスが１次側である場合のＰｒｉＢＮ−Ｂ１５７とＳｅ
ｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ１５９とが無効にな
る。一方、切り替わった後のＢ側ＰＣＩバスが１次側で
あるシステムにおいては、Ａ＝Ｐｒｉ信号がインアクテ
ィブ、Ｂ＝Ｐｒｉ信号がアクティブになるので、Ａ側Ｐ
ＣＩバスが１次側である場合のＰｒｉＢＮ−Ａ１５４と
ＳｅｃＢＮ−Ａ１５５とＳｕｂＢＮ−Ａ１５６とが無効
になり、Ｂ側ＰＣＩバスが１次側である場合のＰｒｉＢ
Ｎ−Ｂ１５７とＳｅｃＢＮ−Ｂ１５８とＳｕｂＢＮ−Ｂ
１５９とが有効になる。
【００５３】なお、コンフィギュレーションレジスタ群
１５を設定（再設定）する場合と、１次側ＰＣＩバスか
ら２次側ＰＣＩバスに接続されたターゲットデバイスに
データを転送する場合との詳細動作については、第１の
実施形態と同様であるため、説明を省略する。
１５を設定（再設定）する場合と、１次側ＰＣＩバスか
ら２次側ＰＣＩバスに接続されたターゲットデバイスに
データを転送する場合との詳細動作については、第１の
実施形態と同様であるため、説明を省略する。
【００５４】また、この第２の実施形態のＰＣＩ−ＰＣ
Ｉバスブリッジも、図６に示した運用系と待機系との２
つのホストＣＰＵの切り替えを行う冗長システムに適用
できることは勿論である。
Ｉバスブリッジも、図６に示した運用系と待機系との２
つのホストＣＰＵの切り替えを行う冗長システムに適用
できることは勿論である。
【００５５】（Ｂ−３）効果の説明 以上のように、第２の実施形態によれば、第１の実施形
態と同様な効果が得られる。
態と同様な効果が得られる。
【００５６】また、第２の実施形態によれば、コンフィ
ギュレーションレジスタ群１５において、切り替わる前
後双方のバス番号が格納されたレジスタを有し、Ａ＝Ｐ
ｒｉ信号及びＢ＝Ｐｒｉ信号に基づいて、その一方を有
効に他方を無効に切り替えるので、コンフィギュレーシ
ョンレジスタ群１５を再設定する必要がなくなる。
ギュレーションレジスタ群１５において、切り替わる前
後双方のバス番号が格納されたレジスタを有し、Ａ＝Ｐ
ｒｉ信号及びＢ＝Ｐｒｉ信号に基づいて、その一方を有
効に他方を無効に切り替えるので、コンフィギュレーシ
ョンレジスタ群１５を再設定する必要がなくなる。
【００５７】（Ｃ）他の実施形態 なお、上記各実施形態では、内部バスがＰＣＩバスであ
るものを示したが、ＰＣＩバスに限定することなく、バ
ス間接続回路に同様なバス番号を設定するコンフィギュ
レーションレジスタ群を有するものであれば、同様に本
発明に適用できる。
るものを示したが、ＰＣＩバスに限定することなく、バ
ス間接続回路に同様なバス番号を設定するコンフィギュ
レーションレジスタ群を有するものであれば、同様に本
発明に適用できる。
【００５８】また、上記各実施形態では、コンフィギュ
レーションレジスタ群にバス番号が設定されるものを示
したが、バス番号に限定することなく、他の制御情報が
設定されるものであっても、同様に本発明に適用でき
る。
レーションレジスタ群にバス番号が設定されるものを示
したが、バス番号に限定することなく、他の制御情報が
設定されるものであっても、同様に本発明に適用でき
る。
【００５９】さらに、図６に示した運用系と待機系の系
切り替えを行う冗長構成のコンピュータシステムでは、
ホストＣＰＵが２つのものを示したが、ホストＣＰＵが
３以上あるものであっても良い。
切り替えを行う冗長構成のコンピュータシステムでは、
ホストＣＰＵが２つのものを示したが、ホストＣＰＵが
３以上あるものであっても良い。
【００６０】
【発明の効果】以上のように、本発明によれば、第１の
バス上の要素と第２のバス上の要素とを接続するための
制御情報が設定されたレジスタを有し、このレジスタに
設定された制御情報に基づき、第１のバスと第２のバス
との間で、内蔵する１次側及び２次側の専用インタフェ
ースを介して情報本体の授受を行うバス間接続回路にお
いて、（１）与えられた１次側指示命令に基づき、１次
側の第１又は第２のバスが内蔵する１次側の専用インタ
フェースに接続され、２次側の第２又は第１のバスが内
蔵する２次側の専用インタフェースに接続されるように
接続関係を切り替える接続切替手段と、（２）新たに切
り替わった１次側の第１又は第２のバスに対応した制御
情報に、レジスタを設定し直すレジスタ設定手段とを有
するので、外部からの１次側指示命令に基づき、第１及
び第２のバスの１次側と２次側とを動的に切り替えるこ
とができるようになる。
バス上の要素と第２のバス上の要素とを接続するための
制御情報が設定されたレジスタを有し、このレジスタに
設定された制御情報に基づき、第１のバスと第２のバス
との間で、内蔵する１次側及び２次側の専用インタフェ
ースを介して情報本体の授受を行うバス間接続回路にお
いて、（１）与えられた１次側指示命令に基づき、１次
側の第１又は第２のバスが内蔵する１次側の専用インタ
フェースに接続され、２次側の第２又は第１のバスが内
蔵する２次側の専用インタフェースに接続されるように
接続関係を切り替える接続切替手段と、（２）新たに切
り替わった１次側の第１又は第２のバスに対応した制御
情報に、レジスタを設定し直すレジスタ設定手段とを有
するので、外部からの１次側指示命令に基づき、第１及
び第２のバスの１次側と２次側とを動的に切り替えるこ
とができるようになる。
【図１】第１の実施形態のコンピュータシステムの構成
を示すブロック図である。
を示すブロック図である。
【図２】従来のＰＣＩ−ＰＣＩバスブリッジの説明図で
ある。
ある。
【図３】第１の実施形態において、Ａ＝Ｐｒｉ信号がア
クティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動
作説明図である。
クティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動
作説明図である。
【図４】第１の実施形態において、Ａ＝Ｐｒｉ信号がイ
ンアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動
作説明図である。
ンアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動
作説明図である。
【図５】第１の実施形態において、コンフィギュレーシ
ョンレジスタ群１５の再設定の動作説明図である。
ョンレジスタ群１５の再設定の動作説明図である。
【図６】運用系と待機系の２つのホストＣＰＵの切り替
えを行うコンピュータシステムの動作説明図である。
えを行うコンピュータシステムの動作説明図である。
【図７】第２の実施形態のコンピュータシステムの構成
を示すブロック図である。
を示すブロック図である。
【図８】第２の実施形態において、Ａ＝Ｐｒｉ信号がア
クティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動
作説明図である。
クティブ、Ｂ＝Ｐｒｉ信号がインアクティブの場合の動
作説明図である。
【図９】第２の実施形態において、Ａ＝Ｐｒｉ信号がイ
ンアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動
作説明図である。
ンアクティブ、Ｂ＝Ｐｒｉ信号がアクティブの場合の動
作説明図である。
【図１０】第２の実施形態において、コンフィギュレー
ションレジスタ群１５の再設定の動作説明図である。
ションレジスタ群１５の再設定の動作説明図である。
１３、１４、１１１、１１２…データ信号ドライバ／レ
シーバ、２３、２４、１２１、１２２…制御信号ドライ
バ／レシーバ、１３１…１次側指示信号線。
シーバ、２３、２４、１２１、１２２…制御信号ドライ
バ／レシーバ、１３１…１次側指示信号線。
Claims (4)
- 【請求項１】 第１のバス上の要素と第２のバス上の要
素とを接続するための制御情報が設定されたレジスタを
有し、このレジスタに設定された制御情報に基づき、第
１のバスと第２のバスとの間で、内蔵する１次側及び２
次側の専用インタフェースを介して情報本体の授受を行
うバス間接続回路において、 与えられた１次側指示命令に基づき、１次側の上記第１
又は第２のバスが内蔵する１次側の専用インタフェース
に接続され、２次側の上記第２又は第１のバスが内蔵す
る２次側の専用インタフェースに接続されるように接続
関係を切り替える接続切替手段と、 新たに切り替わった１次側の上記第１又は第２のバスに
対応した制御情報に、上記レジスタを設定し直すレジス
タ設定手段とを有することを特徴とするバス間ブリッジ
回路。 - 【請求項２】 第１のバス上の要素と第２のバス上の要
素とを接続するための制御情報が設定されたレジスタを
有し、このレジスタに設定された制御情報に基づき、第
１のバスと第２のバスとの間で、内蔵する１次側及び２
次側の専用インタフェースを介して情報本体の授受を行
うバス間接続回路において、 上記レジスタは、下記接続切替手段が切り替える１次側
の上記第１又は第２のバスに対応した制御情報も予め設
定され、 与えられた１次側指示命令に基づき、１次側の上記第１
又は第２のバスが内蔵する１次側の専用インタフェース
に接続され、２次側の上記第２又は第１のバスが内蔵す
る２次側の専用インタフェースに接続されるように接続
関係を切り替える接続切替手段と、 上記レジスタの有効領域を、新たに切り替わった１次側
の上記第１又は第２のバスに対応した制御情報の領域に
選定するレジスタ有効領域選定手段と、 を有することを特徴とするバス間接続回路。 - 【請求項３】 上記バスがＰＣＩバスであることを特徴
とする請求項１又は２に記載のバス間接続回路。 - 【請求項４】 運用系と待機系の複数のＣＰＵを有し、
運用系から待機系に系切り替えを行うコンピュータシス
テムにおいて、 上記異なるＣＰＵで制御されるバス間を接続するバス間
接続回路に、請求項１〜３のいずれかに記載のバス間接
続回路を適用することを特徴とするコンピュータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23254798A JP3565719B2 (ja) | 1998-08-19 | 1998-08-19 | バス間接続回路及びコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23254798A JP3565719B2 (ja) | 1998-08-19 | 1998-08-19 | バス間接続回路及びコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066992A true JP2000066992A (ja) | 2000-03-03 |
| JP3565719B2 JP3565719B2 (ja) | 2004-09-15 |
Family
ID=16941042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23254798A Expired - Fee Related JP3565719B2 (ja) | 1998-08-19 | 1998-08-19 | バス間接続回路及びコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3565719B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517497A (ja) * | 2008-03-25 | 2011-06-09 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | Ｐｃｉｅのｓｒ−ｉｏｖ機能をレガシー機能として現出するように変換するシステム及び方法 |
| US8352655B2 (en) | 2007-01-15 | 2013-01-08 | Nec Corporation | Packet communication device which selects an appropriate operation mode |
| US8775712B2 (en) | 2007-04-06 | 2014-07-08 | Nec Corporation | Bus connecting device for connecting host with external device |
-
1998
- 1998-08-19 JP JP23254798A patent/JP3565719B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8352655B2 (en) | 2007-01-15 | 2013-01-08 | Nec Corporation | Packet communication device which selects an appropriate operation mode |
| US8775712B2 (en) | 2007-04-06 | 2014-07-08 | Nec Corporation | Bus connecting device for connecting host with external device |
| JP2011517497A (ja) * | 2008-03-25 | 2011-06-09 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | Ｐｃｉｅのｓｒ−ｉｏｖ機能をレガシー機能として現出するように変換するシステム及び方法 |
| US8386654B2 (en) | 2008-03-25 | 2013-02-26 | Hewlett-Packard Development Company, L.P. | System and method for transforming PCIe SR-IOV functions to appear as legacy functions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3565719B2 (ja) | 2004-09-15 |
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