JPS62198935A - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPS62198935A JPS62198935A JP4251986A JP4251986A JPS62198935A JP S62198935 A JPS62198935 A JP S62198935A JP 4251986 A JP4251986 A JP 4251986A JP 4251986 A JP4251986 A JP 4251986A JP S62198935 A JPS62198935 A JP S62198935A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- memory
- cpu
- work memory
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 47
- 238000001514 detection method Methods 0.000 abstract 1
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 125000000174 L-prolyl group Chemical group [H]N1C([H])([H])C([H])([H])C([H])([H])[C@@]1([H])C(*)=O 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 210000001991 scapula Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
割込発生時以外に使用するワーク用メモ1人と割込時に
使用するワーク用メモリBを個別に設け。
使用するワーク用メモリBを個別に設け。
外部からの割込み要求の有無に応じて使用するメモリの
切替をメモリ切替回路で行うことにより、CPUによる
メそり切替を不要とし、CPUの負荷を軽くする様にし
たシステムである。
切替をメモリ切替回路で行うことにより、CPUによる
メそり切替を不要とし、CPUの負荷を軽くする様にし
たシステムである。
本発明は伝送端末等を制御するCPUを有するシステム
に関し、定常処理の実行中に於ける、CPUK接続され
る端末からの割込み処理要求が発生した場合忙行なわれ
るメモリ切替えについてCPUの負担を軽くできる様に
した計算機システムに関するものである〇 〔従来の技術〕 従来の計算機システムでは、第3図に示す如く一つのメ
モリ2内に割込発生時に使用する割込発生領域2aと割
込発生時以外の時に使用する非割込発生領域2bとを設
け、CPUIに入力された割込要求発生をソフト的に検
出し、割込発生の場合バス9を介しメモリ、2のアドレ
スを割込領域2aを指定し、この割込領域2aを使用す
ることで割込み要求に対応していた。 −〔従来技
術の問題点〕 この様な構成にするとCPUに於いてメモリ領域の切替
のためのプログラムを別に必要とし、又CPUで切替制
御を行なうことがらCPUの負荷が重くなる問題があっ
た。
に関し、定常処理の実行中に於ける、CPUK接続され
る端末からの割込み処理要求が発生した場合忙行なわれ
るメモリ切替えについてCPUの負担を軽くできる様に
した計算機システムに関するものである〇 〔従来の技術〕 従来の計算機システムでは、第3図に示す如く一つのメ
モリ2内に割込発生時に使用する割込発生領域2aと割
込発生時以外の時に使用する非割込発生領域2bとを設
け、CPUIに入力された割込要求発生をソフト的に検
出し、割込発生の場合バス9を介しメモリ、2のアドレ
スを割込領域2aを指定し、この割込領域2aを使用す
ることで割込み要求に対応していた。 −〔従来技
術の問題点〕 この様な構成にするとCPUに於いてメモリ領域の切替
のためのプログラムを別に必要とし、又CPUで切替制
御を行なうことがらCPUの負荷が重くなる問題があっ
た。
本発明は上記問題点を解決するために、第1図に示す様
にシステムを構成した。
にシステムを構成した。
すなわち、CPUIはバス91Cよりメモリ切替回路3
に接続されている〇 このメモリ切替回路3は、さら忙割込発生時に使用する
ワークメモリB7とそれ以外の時に使用するワークメモ
リA6tCパス9a、9bを介して接続されている。
に接続されている〇 このメモリ切替回路3は、さら忙割込発生時に使用する
ワークメモリB7とそれ以外の時に使用するワークメモ
リA6tCパス9a、9bを介して接続されている。
メモリ切替回路3に割込み要求が入力した際忙ワークメ
モリA6をアクセスしない様にメ七り切替回路3により
CPUIよりバス9を介して入力されたデータをバス9
bを介してワークメモリ7に入力する様にする。
モリA6をアクセスしない様にメ七り切替回路3により
CPUIよりバス9を介して入力されたデータをバス9
bを介してワークメモリ7に入力する様にする。
これによりCPUIは割込み時の処理を行5様圧する。
この様忙、割込み要求の発生の有無に応じてメそり切替
回路3にてワーク用メモリの選択切替を行うこと釦より
CPUの負担を軽くすることができ又、切替えのための
プログラムを不要とすることができる。
回路3にてワーク用メモリの選択切替を行うこと釦より
CPUの負担を軽くすることができ又、切替えのための
プログラムを不要とすることができる。
本発明の一実施例を第2図を用いて説明する0第2図に
於いてCPUIKバス9を介しメモリ切替回路3が接続
されている。このメモリ切替回路3は割込判定回路3a
及びメそり切替部3bKより構成され、割込判定回路3
aで割込信号(割込要求(IRQ)%総体割込要求(N
MI) 、及び割込禁止要求(マスク))を検出した時
は、CPUI及びメモリ切替部3bに通知する。CPU
1はデータをバス9を介しメモリ切替部3bに入力する
が、メモリ切替部3bは、このデータを割込判定回路3
aの通知和従うてワークメモリI−らIRQ用ワークメ
モリ8a又はNMI用ワークメモリ8bに入力する。
於いてCPUIKバス9を介しメモリ切替回路3が接続
されている。このメモリ切替回路3は割込判定回路3a
及びメそり切替部3bKより構成され、割込判定回路3
aで割込信号(割込要求(IRQ)%総体割込要求(N
MI) 、及び割込禁止要求(マスク))を検出した時
は、CPUI及びメモリ切替部3bに通知する。CPU
1はデータをバス9を介しメモリ切替部3bに入力する
が、メモリ切替部3bは、このデータを割込判定回路3
aの通知和従うてワークメモリI−らIRQ用ワークメ
モリ8a又はNMI用ワークメモリ8bに入力する。
すなわち、割込切替部3bは割込判定回路3aからIR
Qが入力されたらメモリをIRQ用ワークメモリ 8
a K切替て割込処理を行う。IRQ状態の時iスフ要
求が割込判定回路3aから割込切替g3bに入力された
時IRQ用ワークメモリ8aからワーク用メモリ6に切
替て、通常処理を行う。
Qが入力されたらメモリをIRQ用ワークメモリ 8
a K切替て割込処理を行う。IRQ状態の時iスフ要
求が割込判定回路3aから割込切替g3bに入力された
時IRQ用ワークメモリ8aからワーク用メモリ6に切
替て、通常処理を行う。
一方、NMIが入力されたらメモリをNMI用ワークメ
モリ8bに切替て割込処理を行う。この時はマスク要求
が割込切替部3bに入力されてもNMI処理を続ける〇 〔発明の効果〕 この様に、本発明は割込切替回路3により全ての割込要
求を検出し、この結果に基き割込時に使用するワークメ
モリと割込時以外に使用するワークメモリとく切替を行
うことでCPUに於ける切替えのためのプログラムを省
略することができ、又CPUの負荷を軽くすることがで
きる。
モリ8bに切替て割込処理を行う。この時はマスク要求
が割込切替部3bに入力されてもNMI処理を続ける〇 〔発明の効果〕 この様に、本発明は割込切替回路3により全ての割込要
求を検出し、この結果に基き割込時に使用するワークメ
モリと割込時以外に使用するワークメモリとく切替を行
うことでCPUに於ける切替えのためのプログラムを省
略することができ、又CPUの負荷を軽くすることがで
きる。
m1図は、本発明の原理ブロック図
第2図は1本発明の実施例を示す図
第3図は従来の技術を説明するための図である0図中、
lはCPU、3はメモリ切替回路、9はバス、6は非割
込発生時に使用するワーク用メモリ、7は割込発生時に
使用するワーク用メモリである。 ゛りと/ 宇IIノ込みt点 肩口甲プロ・77図 第1 ロ 3 ヌモリ算1げ回路 本fBllnf2e例!#、7酌 ’$z 目
lはCPU、3はメモリ切替回路、9はバス、6は非割
込発生時に使用するワーク用メモリ、7は割込発生時に
使用するワーク用メモリである。 ゛りと/ 宇IIノ込みt点 肩口甲プロ・77図 第1 ロ 3 ヌモリ算1げ回路 本fBllnf2e例!#、7酌 ’$z 目
Claims (1)
- CPU(1)と、該CPU(1)に対しバス(4)を介
して接続され割込発生時に使用するワーク用メモリB(
7)及び非割込発生時に使用するワーク用メモリA(6
)と、割込発生の有無に応じて該ワーク用メモリA(6
)又は該ワーク用メモリB(7)を選択的に該バス(9
)を介して接続するメモリ切替回路(3)を有すること
を特徴とする計算機システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4251986A JPS62198935A (ja) | 1986-02-27 | 1986-02-27 | 計算機システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4251986A JPS62198935A (ja) | 1986-02-27 | 1986-02-27 | 計算機システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62198935A true JPS62198935A (ja) | 1987-09-02 |
Family
ID=12638326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4251986A Pending JPS62198935A (ja) | 1986-02-27 | 1986-02-27 | 計算機システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62198935A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02126347A (ja) * | 1988-11-04 | 1990-05-15 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
-
1986
- 1986-02-27 JP JP4251986A patent/JPS62198935A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02126347A (ja) * | 1988-11-04 | 1990-05-15 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3600095B2 (ja) | 割り込み管理装置及び割り込み管理方法 | |
JP3676882B2 (ja) | マイクロプロセッサ及びその周辺装置 | |
JPS62198935A (ja) | 計算機システム | |
JP3052595B2 (ja) | 計算機冗長制御方式 | |
JP2706390B2 (ja) | 複数スカラユニットによるベクトルユニット使用権切換え制御方式 | |
JP3206910B2 (ja) | Dma転送方法 | |
JP3745545B2 (ja) | 制御システム | |
JPH0354374B2 (ja) | ||
JPH0644209B2 (ja) | バス変換装置 | |
JPS5849903B2 (ja) | 計算機並列接続システム | |
JP2505044B2 (ja) | 割込制御方式 | |
JPH0367357A (ja) | マルチcpuシステム | |
JPS6280752A (ja) | Cpuの割込制御装置 | |
JPS63271537A (ja) | 割り込み制御装置 | |
JPS62168258A (ja) | Cpu切換回路 | |
JPH01276241A (ja) | 多重割り込み装置 | |
JPH02176832A (ja) | マイクロコンピュータ | |
JPH0546530A (ja) | コンピユーター制御回路 | |
JPS621042A (ja) | 電子計算機 | |
JPS60231251A (ja) | マルチcpuシステム | |
JPH01243158A (ja) | 情報処理装置 | |
JPS60189037A (ja) | プログラマブルコントロ−ラの特殊ユニツト | |
JPH01180350A (ja) | 印刷方式 | |
JPH0418655A (ja) | データ処理装置 | |
JPH02138630A (ja) | マイクロプロセッサ制御装置 |