JPS63141134A - 割込制御装置 - Google Patents
割込制御装置Info
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- JPS63141134A JPS63141134A JP28917286A JP28917286A JPS63141134A JP S63141134 A JPS63141134 A JP S63141134A JP 28917286 A JP28917286 A JP 28917286A JP 28917286 A JP28917286 A JP 28917286A JP S63141134 A JPS63141134 A JP S63141134A
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- JP
- Japan
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- signal
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサに割込を起こさせる割
込要求信号の割込制御装置に関するものである。
込要求信号の割込制御装置に関するものである。
第３図は従来の端末装置の割込処理を例にとった割込制
御装置の構成図であり、図において１ａから１ｎは入出
力制御装置等からなる割込発生装置（以下ＩＯＣという
）２ａから２ｎはｌ０Ｃ１ａ〜１ｎから出力される割込
要求信号、３は割込制御回路、４は割込制御回路３から
出力されマイクロプロセッサ５へ伝わる割込要求信号、
５はシステム全体を制御するマイクロプロセッサテする
。次に動作について説明する。
御装置の構成図であり、図において１ａから１ｎは入出
力制御装置等からなる割込発生装置（以下ＩＯＣという
）２ａから２ｎはｌ０Ｃ１ａ〜１ｎから出力される割込
要求信号、３は割込制御回路、４は割込制御回路３から
出力されマイクロプロセッサ５へ伝わる割込要求信号、
５はシステム全体を制御するマイクロプロセッサテする
。次に動作について説明する。
ｌ０Ｃ１ａによりて作られた割込要求信号２ａは、割込
制御回路３に入り、割込要求信号４を発生してマイクロ
プロセッサ５に割込を起こす。
制御回路３に入り、割込要求信号４を発生してマイクロ
プロセッサ５に割込を起こす。
この場合の時間関係を第４図に示す。第４図は１０Ｃ１
ａからの割込要求信号２ａを立上りエッヂで検出した割
込制御回路３から割込要求信号４が発生している間にｌ
０Ｃ１ｎからも割込要求信号２ｎが割込制御回路３に入
って来る場合を示しているが、割込制御回路３で各割込
要求信号毎にラッチされるのでマイクロプロセッサ５へ
の割込要求は連続する。マイクロプロセッサ５は割込要
求信号４がＨレベル（有意）であれば割込を発生する。
ａからの割込要求信号２ａを立上りエッヂで検出した割
込制御回路３から割込要求信号４が発生している間にｌ
０Ｃ１ｎからも割込要求信号２ｎが割込制御回路３に入
って来る場合を示しているが、割込制御回路３で各割込
要求信号毎にラッチされるのでマイクロプロセッサ５へ
の割込要求は連続する。マイクロプロセッサ５は割込要
求信号４がＨレベル（有意）であれば割込を発生する。
マイクロプロセッサ５は割込処理を実行し、最後に割込
を発生したｌ０Ｃ１ａ、ｉｎにそれぞれ割込終了命令を
何らかの形で発行しこの命令を１０Ｃ１ａ〜１ｎが受け
ると割込処理は完了である。従ってｌ０Ｃ１ａの次にｌ
０Ｃ１ｎから発生された割込要求信号が処理される。
を発生したｌ０Ｃ１ａ、ｉｎにそれぞれ割込終了命令を
何らかの形で発行しこの命令を１０Ｃ１ａ〜１ｎが受け
ると割込処理は完了である。従ってｌ０Ｃ１ａの次にｌ
０Ｃ１ｎから発生された割込要求信号が処理される。
従来の割込制御装置でシステム的に割込要求を信号の立
上りエッヂで検知するシステムの場合は、以上のように
構成されているので、各割込発生装置毎に割込要求線を
割り当てなければならず、割込発生装置が増えてくる毎
に割込制御回路３を増設することが必要で、また、一本
の割込要求線に複数の割込発生装置を接続する場合には
、その割込発生装置同志は、絶対同じタイミングで割込
要求を発生させないとする規約を守ることが必要である
などの問題点があった。
上りエッヂで検知するシステムの場合は、以上のように
構成されているので、各割込発生装置毎に割込要求線を
割り当てなければならず、割込発生装置が増えてくる毎
に割込制御回路３を増設することが必要で、また、一本
の割込要求線に複数の割込発生装置を接続する場合には
、その割込発生装置同志は、絶対同じタイミングで割込
要求を発生させないとする規約を守ることが必要である
などの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、エッヂを検出する割込制御装置において一
本の割込要求信号線に複数の割込発生装置を接続できる
とともに、同一の割込要求信号線に接続した割込発生装
置同志が同一タイミングで割込要求信号を発生しても、
正しく割込信号を検出できる割込制御装置を得ることを
目的とする。
れたもので、エッヂを検出する割込制御装置において一
本の割込要求信号線に複数の割込発生装置を接続できる
とともに、同一の割込要求信号線に接続した割込発生装
置同志が同一タイミングで割込要求信号を発生しても、
正しく割込信号を検出できる割込制御装置を得ることを
目的とする。
このためこの発明にかかる割込制御装置は、複数の割込
発生袋Ｗ １０ ａ〜１０ｎからのレベル信号からなる
割込要求信号を入力し、このレベル信号からなる割込要
求信号をエッヂ信号の割込要求信号に変換して割込制御
回路３に伝える変換回路１２を備えたことを特徴とする
ものである。
発生袋Ｗ １０ ａ〜１０ｎからのレベル信号からなる
割込要求信号を入力し、このレベル信号からなる割込要
求信号をエッヂ信号の割込要求信号に変換して割込制御
回路３に伝える変換回路１２を備えたことを特徴とする
ものである。
この発明にかかる変換回路１２は複数の割込発生装置か
らのレベル信号からなる割込要求信号を入力する。
らのレベル信号からなる割込要求信号を入力する。
そしてこのレベル信号からなる割込要求信号をエッヂ信
号の割込要求信号に変換して割込制御回路３に伝える。
号の割込要求信号に変換して割込制御回路３に伝える。
以下本発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す構成図で、図におい
て１０ａから１０ｎはＬＯＷ有意のレベル信号で割込要
求を発生するＩＯＣ，１１はこれら１０Ｃ１０ａ〜Ｉｏ
ｎで共用される割込要求信号線、１２は複数のｌ０Ｃ１
０ａ＝ｌＯｎからのレベル信号からなる割込要求信号を
入力し、このレベル信号からなる割込要求信号をエッヂ
信号の割込要求信号に変換して割込制御回路３に伝える
変換回路、１３は変換回路１２から割込制御回路３に対
して出力される割込要求信号である。
て１０ａから１０ｎはＬＯＷ有意のレベル信号で割込要
求を発生するＩＯＣ，１１はこれら１０Ｃ１０ａ〜Ｉｏ
ｎで共用される割込要求信号線、１２は複数のｌ０Ｃ１
０ａ＝ｌＯｎからのレベル信号からなる割込要求信号を
入力し、このレベル信号からなる割込要求信号をエッヂ
信号の割込要求信号に変換して割込制御回路３に伝える
変換回路、１３は変換回路１２から割込制御回路３に対
して出力される割込要求信号である。
次に動作について説明する。
第２図のタイムチャートに示すようにｌ０Ｃ１０ａはＬ
ｏｗ有意のレベル信号で割込要求信号を発生させる。こ
の場合同時にｌ０ＣＩＯｎからも同様な割込要求信号が
発生している。割込要求信号１１はｌ０Ｃ１０ａ、’Ｉ
ｏｎからの割込要求信号の論理和となり、変換回路１２
を通ると割込要求信号１１はレベル信号をエッヂ信号に
変換した割込要求信号１３となり立上りエッヂを２ケ所
発生させる。マイクロプロセッサ５への割込要求信号４
は、従って合計３つの割込要求が完了する実行したマイ
クロプロセッサ５は、次に割込制御セッサ５から出力さ
れる割込終了命令が出た後に検出する。同様にｌ０Ｃ１
０ｎからの割込要求は１０Ｃ１０ａヘマイクロプロセツ
サ５より割込終了命令が出た後に検出される。
ｏｗ有意のレベル信号で割込要求信号を発生させる。こ
の場合同時にｌ０ＣＩＯｎからも同様な割込要求信号が
発生している。割込要求信号１１はｌ０Ｃ１０ａ、’Ｉ
ｏｎからの割込要求信号の論理和となり、変換回路１２
を通ると割込要求信号１１はレベル信号をエッヂ信号に
変換した割込要求信号１３となり立上りエッヂを２ケ所
発生させる。マイクロプロセッサ５への割込要求信号４
は、従って合計３つの割込要求が完了する実行したマイ
クロプロセッサ５は、次に割込制御セッサ５から出力さ
れる割込終了命令が出た後に検出する。同様にｌ０Ｃ１
０ｎからの割込要求は１０Ｃ１０ａヘマイクロプロセツ
サ５より割込終了命令が出た後に検出される。
なお、上記実施例では全体を管理するマイクロプロセッ
サ５を割込制御回路とは別に設けた例を示したが、マイ
クロプロセッサ５に割込制御回路３を設けてもよい。
サ５を割込制御回路とは別に設けた例を示したが、マイ
クロプロセッサ５に割込制御回路３を設けてもよい。
また変換回路１２にマイクロプロセッサ１２からの命令
でレベル信号とエッヂ信号の切換回路を設け、ｌ０Ｃｉ
ａ〜１ｎ−１の割込要求信号と同様エッヂ信号による検
出を可能にしてもよい。
でレベル信号とエッヂ信号の切換回路を設け、ｌ０Ｃｉ
ａ〜１ｎ−１の割込要求信号と同様エッヂ信号による検
出を可能にしてもよい。
Ｃ発明の効果〕
以上のようにこの発明によれば、複数の割込発生装置か
らのレベル信号からなる割込要求信号を入力し、このレ
ベル信号からなる割込要求信号をエッヂ信号の割込要求
信号に変換して上記割込制御回路に伝える変換回路を備
えたので、一本の割込要求信号を複数の入出力制御装置
で共用することができ、システムで接続可能な装置の数
を安価に増やすことができるとともに将来のシステム構
成の拡大変更が簡単にできる効果がある。
らのレベル信号からなる割込要求信号を入力し、このレ
ベル信号からなる割込要求信号をエッヂ信号の割込要求
信号に変換して上記割込制御回路に伝える変換回路を備
えたので、一本の割込要求信号を複数の入出力制御装置
で共用することができ、システムで接続可能な装置の数
を安価に増やすことができるとともに将来のシステム構
成の拡大変更が簡単にできる効果がある。
第１図は本発明の一実施例の割込制御装置の構成図、第
２図は本発明の割込制御回路の動作タイミング図、第３
図は従来の割込制御装置の構成図、第４図は上記従来の
割込制御装置の動作タイミング図である。 ｌａ〜Ｉｎ、１０ａ〜Ｉｏｎ・・・・・・割込発生装置
（ＩＯＣ）、３・・・・・・割込制御回路：、５・・・
・・・マイクロプロセッサ、１２・・・・・・変換回路
。
２図は本発明の割込制御回路の動作タイミング図、第３
図は従来の割込制御装置の構成図、第４図は上記従来の
割込制御装置の動作タイミング図である。 ｌａ〜Ｉｎ、１０ａ〜Ｉｏｎ・・・・・・割込発生装置
（ＩＯＣ）、３・・・・・・割込制御回路：、５・・・
・・・マイクロプロセッサ、１２・・・・・・変換回路
。
Claims (1)
- 複数の割込発生装置から割込制御回路にエッヂ信号から
なる割込要求信号が入力された時、各割込発生装置から
の割込要求信号をラッチしてマイクロプロセッサに伝え
る割込制御装置において、複数の割込発生装置からのレ
ベル信号からなる割込要求信号を入力し、この割込要求
信号をエッヂ信号の割込要求信号に変換して上記割込制
御回路に伝える変換回路を備えたことを特徴とする割込
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28917286A JPS63141134A (ja) | 1986-12-04 | 1986-12-04 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28917286A JPS63141134A (ja) | 1986-12-04 | 1986-12-04 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141134A true JPS63141134A (ja) | 1988-06-13 |
Family
ID=17739695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28917286A Pending JPS63141134A (ja) | 1986-12-04 | 1986-12-04 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241640A (ja) * | 1987-03-24 | 1988-10-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPH0212337A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 割り込み入力信号制御方式 |
-
1986
- 1986-12-04 JP JP28917286A patent/JPS63141134A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241640A (ja) * | 1987-03-24 | 1988-10-06 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPH0512736B2 (ja) * | 1987-03-24 | 1993-02-18 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH0212337A (ja) * | 1988-06-30 | 1990-01-17 | Nec Corp | 割り込み入力信号制御方式 |
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